JP2002162929A

JP2002162929A - クロック位相調整回路

Info

Publication number: JP2002162929A
Application number: JP2000358094A
Authority: JP
Inventors: Isato Denda; 勇人傳田; Masamichi Nakajima; 正道中島; Takushi Kimura; 卓士木村; Junichi Onodera; 純一小野寺
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 2000-11-24
Filing date: 2000-11-24
Publication date: 2002-06-07

Abstract

(57)【要約】【課題】Ａ／Ｄ変換された信号から位相ずれを検出
し、この位相ずれが０となるように自動的に、客観的に
クロックの位相調整を行うクロック位相調整回路を提供
すること。【解決手段】サンプル画素間の差分レベル検出器１４
と、複数おきのサンプル画素間の基準レベル検出器１５
と、差分レベルと基準レベルとのレベル一致検出器１６
と、部分的な一致検出を複数画素分集め、位相一致判定
をする位相一致判定回路１７と、判定結果を積分し、ク
ロック位相量を制御する位相制御信号発生回路１８と、
クロックを位相制御信号に比例した位相量調整をしてサ
ンプリングクロックとして、Ａ／Ｄ変換器１３に出力す
る位相量調整器１９とでクロック位相調整回路を構成し
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＤＰ、ＬＣＤ等
のディジタル表示方式のディスプレイ装置において、Ａ
／Ｄ変換のサンプリングクロックとアナログ入力信号と
の位相を最適に調整するためのクロック位相調整回路に
関するものである。

【０００２】

【従来の技術】従来、Ａ／Ｄ変換に用いるサンプリング
クロックと映像データの最適化を評価するのに、例え
ば、モニターに１本線が２本線に見えたり、水平線がぼ
やけたりしている状態で表示されている映像を人間が目
視しながらすっきりみえるように調整するという人間の
主観的な評価に頼っていた。

【０００３】

【発明が解決しようとする課題】本発明は、Ａ／Ｄ変換
された信号から位相ずれを検出し、この位相ずれが０と
なるように自動的に、客観的にクロックの位相調整を行
うクロック位相調整回路を提供することを第１の目的と
する。位相ずれは、例えば、入力した特定の画素と隣の
画素との入力レベルの差を求め、また、その特定の画素
と、その特定の画素から１おきの又は複数個おきの画素
との差分との入力レベル差を基準レベルと定め、前記隣
の画素間の入力レベルの差と基準レベルとの間にレベル
差があったときに位相ずれが生じているとすることで検
出できる。

【０００４】しかし、第１の目的を達成するため、基準
レベル又は入力レベルの大きさに関係なく検出されたす
べての位相ずれについて位相調整を行うと、基準レベル
又は入力レベルが小さいとき、量子化雑音等の影響で検
出の制度が低下して正確な位相合わせができなくなるお
それがある。本発明は、基準レベル又は入力レベルがあ
るレベル以下の場合には、位相調整の対象から除外して
より正確な位相合わせができるクロック位相調整回路を
提供することを第２の目的とする。

【０００５】このような基準レベル又は入力レベルがあ
るレベル以下の場合に、位相調整の対象から除外する改
善を行ってもまだ若干の問題がある。それは、入力した
特定の画素と隣の画素との入力レベルの差分レベルの大
きさに関係なく位相調整を行うと、わずかな信号レベル
の変化に対する微小差分レベルでも、これを位相レベル
と判断することにより位相一致検出の制度が低下し正確
な位相合わせができなくなるおそれがあることである。
本発明は、差分レベルがあるレベル以下の場合、位相調
整の対象から除外するようにしてより正確な位相合わせ
ができるようにしたクロック位相調整回路を提供するこ
とを第３の目的とする。

【０００６】

【課題を解決するための手段】本発明は、ステップ波形
での位相ずれは、ステップの変化点に現われるため、検
出対象となるレベルは、画素毎の差分で得られること、
また、基準レベルは、ステップ変化点から離れた画素間
のレベル差と、前記差分レベルとのいずれか大きい方を
選択することで得られること、に鑑みてなされたもので
ある。この基準レベルは、入力信号によって変化する
が、検出する部分では固定値となって働く。基準レベル
を入力信号から得ることが本発明の特徴の１つである。

【０００７】具体的には、Ａ／Ｄ変換器１３によりＡ／
Ｄ変換するためのサンプリングクロックとアナログ入力
信号との位相を最適に調整するためのクロック位相調整
回路において、前記Ａ／Ｄ変換器１３に接続され、サン
プル画素間の差分レベルを検出する差分レベル検出器１
４と、前記Ａ／Ｄ変換器１３に接続され、複数おきのサ
ンプル画素間の差分による基準レベルを検出する基準レ
ベル検出器１５と、前記差分レベル検出器１４の差分レ
ベルと前記基準レベル検出器１５の基準レベルとの差分
の一致を検出するレベル一致検出器１６と、このレベル
一致検出器１６からの部分的な一致検出を複数画素分集
め、位相一致判定を出力する位相一致判定回路１７と、
この位相一致判定回路１７の判定結果を、内蔵するカウ
ンタで積分し、クロック位相量を制御する位相制御信号
発生回路１８と、ＰＬＬ回路２０からの水平同期信号に
同期したクロックを、前記位相制御信号発生回路１８か
らの位相制御信号に比例した位相量調整をしてＡ／Ｄ変
換のためのサンプリングクロックとして、Ａ／Ｄ変換器
１３に出力する位相量調整器１９とを具備してなること
を特徴とするクロック位相調整回路である。

【０００８】

【発明の実施の形態】本発明による第１の目的を達成す
るための具体的回路例を図１に基づき説明する。１０
は、アナログ映像信号入力端子で、この入力端子１０
は、Ａ／Ｄ変換器１３に接続され、このＡ／Ｄ変換器１
３の出力側にディジタル映像信号出力端子１２が接続さ
れている。１１は、水平同期信号を入力するための水平
同期信号入力端子で、この入力端子１１は、ＰＬＬ回路
２０に接続されている。前記Ａ／Ｄ変換器１３の出力側
には、差分レベル検出器１４と基準レベル検出器１５が
接続されている。前記差分レベル検出器１４は、サンプ
ル画素間の差分による差分レベルを検出するもので、例
えば、相隣りの画素同士のサンプリング信号の差分絶対
値を検出する。前記基準レベル検出器１５は、ｎサンプ
ル画素間の差分による振幅レベルを検出するもので、例
えば、２個おきの画素間の差分絶対値を基準レベルとし
て検出するものである。

【０００９】前記差分レベル検出器１４と基準レベル検
出器１５に接続されたレベル一致検出器１６の出力側に
は、位相一致判定回路１７、位相制御信号発生回路１８
を介して位相量調整器１９が接続され、さらに前記Ａ／
Ｄ変換器１３に接続されている。前記レベル一致検出器
１６は、入力変化レベルと基準振幅レベルとの差分の一
致を検出するもので、さらに詳しくは、前記差分レベル
検出器１４にて検出された図２（ｂ）に示すサンプル画
素間の差分レベル検出値から図２（ｃ）に示すように不
要成分除去と１クロック分の遅延を行い、さらに、この
値と前記基準レベル検出器１５の図２（ｄ）に示す出力
値との差分絶対値を求めてレベル一致検出を行うもので
ある。前記位相一致判定回路１７は、部分的な一致検出
をｍ画素分（全画素でも部分的な複数画素でも可）集
め、位相一致判定を２値化して出力するものである。前
記位相制御信号発生回路１８は、２値化された判定結果
を内蔵するカウンタで積分し、クロック位相量を制御す
るものである。前記位相量調整器１９は、位相制御信号
に比例した位相量調整を行うものである。前記ＰＬＬ回
路２０は、水平同期信号に同期したクロックを発生し、
前記位相量調整器１９によりクロック位相調整されて前
記Ａ／Ｄ変換器１３のためのサンプリングクロックとな
る。

【００１０】以上のような構成による作用を説明する。
図２は、ステップ波形の位相にずれが発生している場合
を示している。図２（ａ）において、アナログ映像信号
入力端子１０に入力した点線で示すようなアナログの映
像信号について、Ａ／Ｄ変換器１３によって一定周期の
各サンプリングクロックａ１、ａ２、ａ３、…でサンプ
リングし、Ａ／Ｄ変換されたものとする。黒丸がサンプ
リング画素を表している。ａ１、ａ２のレベルが０で、
ａ４、ａ５、ａ６のレベルがＡであるのに対し、ａ３の
レベルがＡ／４であるものとすると、このａ３のサンプ
リング画素については、位相ずれが発生している。

【００１１】差分レベル検出器１４では、相隣りの画素
同士のサンプリング信号の差分絶対値｜ａ_ｎ−１−ａ_ｎ
｜を検出し、出力する。基準レベル検出器１５では、ｎ
サンプル画素間、例えば、２個おきの画素間の差分絶対
値｜ａ_ｎ−２−ａ_ｎ｜を検出し、図２（ｄ）にしめすよ
うな基準レベルとして出力する。レベル一致検出器１６
では、まず、差分レベル検出器１４からの図２（ｂ）に
示すような出力のうちの不要部分、すなわち、差分絶対
値が０からある値に変化したときの１番目のレベルだけ
を検出の対象とし、それ以外は除去し、かつ、１クロッ
ク分だけ遅延した図２（ｃ）に示すような差分レベルが
得られる。このレベル一致検出器１６では、さらに、基
準レベル検出器１５からの図２（ｄ）に示す基準レベル
のうち、差分レベル検出器１４で検出した図２（ｂ）に
示す差分レベルが０のサンプル点であって、１クロック
分遅延した図２（ｃ）に示す０のサンプル点に対応する
ものを不要成分として除去する。そして、｜（ｃ）−
（ｄ）｜の処理をして図２（ｅ）に示すようなレベル一
致を検出し、出力する。

【００１２】図２（ａ）では、０からＡレベルに変化す
る場合について説明したが、インパルス波形についても
同様な位相ずれ検出が行われる。

【００１３】図３は、ステップ波形の位相にずれがない
場合を示している。図３（ａ）において、ａ１、ａ２の
レベルが０で、ａ３、ａ４、ａ５、ａ６のレベルがＡで
あり、すべてのサンプリング画素については、位相ずれ
が発生していない。

【００１４】差分レベル検出器１４では、前記同様、相
隣りの画素同士のサンプリング信号の差分絶対値を検出
し、出力する。基準レベル検出器１５では、前記同様、
２個おきの画素間の差分絶対値を検出し、図３（ｄ）に
示すような基準レベルとして検出し、出力する。レベル
一致検出器１６では、まず、差分レベル検出器１４から
の図３（ｂ）に示すような出力のうちの不要部分を除去
し、かつ、１クロック分だけ遅延した図３（ｃ）に示す
ような差分レベルが得られる。このレベル一致検出器１
６では、さらに、基準レベル検出器１５からの図３
（ｄ）に示す基準レベルのうち、差分レベル検出器１４
で検出した図３（ｂ）に示す差分レベルが０のサンプル
点であって、１クロック分遅延した図３（ｃ）に示す０
のサンプル点に対応するものを不要成分として除去す
る。そして、差分絶対値を求めて図３（ｅ）に示すよう
なレベル一致を検出し、出力する。

【００１５】以上のようにして位相がずれている場合と
位相がずれていない場合の前記レベル一致検出器１６か
らの図２（ｅ）と図３（ｅ）に示すようなレベル一致出
力が位相一致判定回路１７へ送られ、位相一致判定が行
われる。この位相一致判定回路１７での位相一致判定
は、ｍ画素単位、ライン単位又はフレーム単位でレベル
一致検出結果を判定するが、この判定方法としてつぎの
２つの方式を提案する。第１の方式：この方式は、単位
ブロックの検出結果が全画素０ならば一致「０」で、０
でない値が存在すれば不一致「１」として２値化信号を
出力する。要するに、１００％一致かどうかが判定され
る。第２の方式：この方式は、単位ブロック内のレベル
検出（図２（ｃ））の差分レベルが０でないサンプル点
の数（一致検出対象の数）に対する同一サンプル点に対
応するレベル一致検出の出力が０である数（位相一致の
検出数）の割合が完全一致した１００％又は設定値
（％）以上であれば位相一致「０」で、設定値（％）に
達していなければ不一致「１」として２値化信号を出力
する。要するに、予め設定したある割合以上が一致かど
うかが判定される。

【００１６】位相制御信号発生回路１８では、位相一致
判定回路１７の出力のうち、位相一致判定結果が不一致
「１」のときだけ内蔵するカウンタを歩進させる。カウ
ンタ値は、サンプリングクロック位相調整値と比例関係
にあり、位相が一致する位相調整値に達すると、判定結
果が「０」になってカウンタは歩進を止め、カウント値
を保持する。カウント値の最大値は、サンプリングクロ
ックの１周期（２π）に相当する値に設定し、最大値を
越えると再び０に戻り歩進する。例えば、図４におい
て、初期状態のカウント値（位相調整値）が２（サンプ
リングクロックの１／４周期）の状態で、位相一致判定
回路１７から不一致信号「１」が４連続して入力し、以
後、位相一致信号「０」が入力したものとすると、不一
致信号「１」で位相制御信号発生回路１８内のカウンタ
が４歩進し、以後は、そのカウント値が保持される。

【００１７】位相量調整器１９には、ＰＬＬ回路２０か
ら水平同期信号に同期したクロックが入力し、このクロ
ックは位相制御信号発生回路１８からのカウント値に比
例したサンプリングクロック位相調整値によって位相量
が調整され、Ａ／Ｄ変換のためのサンプリングクロック
となって、Ａ／Ｄ変換器１３に帰還して正確なＡ／Ｄ変
換が行われる。このようにして、本発明の回路によれ
ば、Ａ／Ｄ変換された信号から位相ずれを検出し、この
位相ずれが０となるように自動的に、客観的にクロック
の位相調整を行うことができる。

【００１８】以上のように、ステップ波形での位相ずれ
は、ステップの変化点に現われるため、検出対象となる
レベルは、画素毎の差分で得られる。また、基準レベル
は、ステップ変化点から離れた画素間のレベル差と、前
記差分レベルとのいずれか大きい方を選択することで得
られる。この基準レベルは、入力信号によって変化する
が、検出する部分では固定値となって働く。基準レベル
を入力信号から得ることが本発明の特徴の１つである。

【００１９】図１に示した本発明の第１実施例では、基
準レベル又は入力レベルの大きさに関係なく位相調整を
行うと、基準レベル又は入力レベルが小さいとき、量子
化雑音等の影響で検出の制度が低下して正確な位相合わ
せができなくなるおそれがある、という若干の問題があ
る。この問題を解決するため、本発明は、基準レベル又
は入力レベルがあるレベル以下の場合には、位相調整の
対象から除外してより正確な位相合わせができるクロッ
ク位相調整回路を提供するようにしたもので、この目的
を達成するための実施例が図５に示される。この図５に
おいて、図１と異なるのは、基準レベル検出器１５と位
相一致判定回路１７との間に対象基準レベル判定回路２
２を介在したことである。この対象基準レベル判定回路
２２は、判定レベル設定信号入力端子２１からの判定レ
ベル設定信号以下の変化レベルは、レベル一致検出の対
象から除外するものである。

【００２０】この具体的作用例を図６により説明する。
図６（ａ）において、ａ１、ａ２のレベルが０で、ａ
４、ａ５、ａ６、ａ７のレベルがＡで、ａ９、ａ１０、
ａ１２のレベルがＡ＋Ｂであるのに対し、ａ３のレベル
が０とＡの間、ａ８のレベルがＡとＡ＋Ｂの間、ａ１１
のレベルがＡ＋Ｂよりわずか（Ｘ）のずれであるものと
すると、図６（ｃ）のようなａ３、ａ８、ａ１１のサン
プリング画素については、位相ずれに対する差分レベル
の出力が現われる。

【００２１】これらのうち、ａ３とａ１１については、
図６（ｄ）に示すように、対象基準レベル判定回路２２
における判定の基準レベルに達していないので対象外と
して除去され、ａ８に対応するもののみが対象内とさ
れ、図６（ｅ）のような位相一致判定がなされる。この
ように、基準レベルが小さいときは、位相ずれに対する
差分レベルも小さいので、このような場合には、位相一
致判定対象から除外することで、量子化雑音等の影響で
検出の精度が低下して正確な位相合わせができなくな
る、という問題を解決している。

【００２２】図５及び図６に示した実施例では、基準レ
ベルの制限を行っている。しかし、これに限られるもの
ではなく、入力レベルの制限を行っても同様の効果が得
られる。ただし、基準レベル制限は、高コントラスト部
分を位相一致検出の対象にしているのに対し、入力レベ
ル制限は、高輝度部分をレベル検出し、位相一致検出の
対象にするものである。

【００２３】入力レベル制限を行うための実施例が図７
に示される。この図７において、Ａ／Ｄ変換器１３の出
力側に対象入力レベル判定回路２４を接続し、この対象
入力レベル判定回路２４の出力側を前記差分レベル検出
器１４と基準レベル検出器１５に接続したものである。
このような構成において、図８（ａ）に示すように、判
定レベル設定信号入力端子２３によって設定された判定
レベルに達しない入力レベルのものは、図８（ｂ）のよ
うには除去されて、図８（ｃ）のような入力レベルとな
る。基準レベルについても図８（ｄ）のように低レベル
のものは除去される。この結果、ａ８とａ１１に対応す
る入力レベルだけが対象内とされる。このように、入力
レベル又は／及び基準レベルの小さい部分を除去するこ
とで、位相ずれの検出の精度を上げ、正確なクロック位
相調整が行われ、画像の品質が保たれる。

【００２４】図１に示した本発明の第１実施例では、差
分レベルの大きさに関係なく位相調整を行うと、わずか
な信号レベルの変化に対する微小差分レベルでも、これ
を位相レベルと判断することにより位相一致検出の制度
が低下し正確な位相合わせができなくなるおそれがあ
る、という若干の問題がある。この問題を解決するた
め、本発明は、差分レベルがあるレベル以下の場合、位
相調整の対象から除外するようにしてより正確な位相合
わせができるようにしたもので、この目的を達成するた
めの実施例が図９に示される。この図９において、図１
と異なるのは、差分レベル検出器１４と位相一致判定回
路１７との間に対象差分レベル判定回路２６を介在した
ことである。この対象差分レベル判定回路２６は、判定
レベル設定信号入力端子２５からの判定レベル設定信号
のレベル以下の差分レベルは、レベル一致検出の対象か
ら除外するものである。

【００２５】この具体的作用例を図１０により説明す
る。差分レベル検出器１４は、図２の場合と同様、例え
ば、相隣りの画素同士のサンプリング信号の差分絶対値
を検出することで、サンプル画素間の差分レベルを検出
するものとすると、図１０（ａ）では、ａ３とその前画
素ａ２との間にレベル変化が現われている。同様に、ａ
４、ａ５、ａ８、ａ９、ａ１１、ａ１２、ａ１３にも前
画素との間にレベル変化が現われている。しかし、レベ
ル変化が連続しているときに１番目だけを選択すること
で、図１０（ｂ）に示すように、ａ３、ａ８、ａ１１だ
けとなる。さらに、対象差分レベル判定回路２６では、
判定レベル設定信号入力端子２５からの判定レベルに達
していないものを除去すると、図１０（ｃ）のように、
すべて判定対象外となる。基準レベルについても、図１
０（ｄ）のようにすべて除去され、結局、図１０（ｅ）
のように位相一致判定の対象外となる。このようにし
て、差分レベルが設定値以下のとき位相一致判定から除
外することで、位相ずれの判定精度が低下して正確な位
相合わせができなくなる、という問題を解決している。

【００２６】

【発明の効果】請求項１記載の発明によれば、サンプル
画素間の差分レベルを検出する差分レベル検出器１４
と、複数おきのサンプル画素間の差分による基準レベル
を検出する基準レベル検出器１５と、差分レベルと基準
レベルとの差分の一致を検出するレベル一致検出器１６
と、部分的な一致検出を複数画素分集め、位相一致判定
を出力する位相一致判定回路１７と、判定結果を、内蔵
するカウンタで積分し、クロック位相量を制御する位相
制御信号発生回路１８と、水平同期信号に同期したクロ
ックを、位相制御信号に比例した位相量調整をしてサン
プリングクロックとする位相量調整器１９とを具備して
なるので、Ａ／Ｄ変換された信号から位相ずれを検出
し、この位相ずれが０となるように自動的に、客観的に
クロックの位相調整を行うことができる。

【００２７】請求項２記載の発明によれば、差分レベル
検出器１４は、相隣りの画素同士のサンプリング信号の
差分絶対値を検出するものからなり、基準レベル検出器
１５は、２個おきの画素間の差分絶対値を基準レベルと
して検出するものからなるので、基準レベルは、入力信
号によって変化しても、検出する部分では固定値となっ
て働く。従って、基準レベルを入力信号から得ることが
できる。

【００２８】請求項３記載の発明によれば、レベル一致
検出器１６は、差分レベル検出器１４からの出力のうち
差分絶対値が０からある値に変化したときの１番目のレ
ベルだけを検出の対象とし、それ以外は除去し、かつ、
１クロック分だけ遅延して差分レベルを検出し、かつ、
基準レベル検出器１５からの基準レベルのうち差分レベ
ル検出器１４で検出した差分レベルが０のサンプル点に
対応するものを不要成分として除去し、不要部分除去後
の前記差分レベルと基準レベルの差の絶対値からレベル
一致を検出し出力するようにしたので、より正確な位相
調整ができる。

【００２９】請求項４記載の発明によれば、位相一致判
定回路１７は、その位相一致判定が、単位ブロックの検
出結果が全画素０ならば一致で、０でない値が存在すれ
ば不一致として２値化信号を出力するようにしたので、
１００％一致かどうかを判定することができる。

【００３０】請求項５記載の発明によれば、位相一致判
定回路１７は、その位相一致判定が、単位ブロック内の
レベル検出の差分レベルが０でないサンプル点の数であ
る一致検出対象の数に対する同一サンプル点に対応する
レベル一致検出の出力が０である位相一致の検出数との
割合が１００％又は設定値（％）以上であれば位相一致
で、設定値（％）に達していなければ不一致として２値
化信号を出力するようにしたので、予め設定したある割
合以上が一致かどうかを判定することができる。

【００３１】請求項６記載の発明によれば、基準レベル
検出器１５と位相一致判定回路１７との間に、判定レベ
ル設定信号以下の変化レベルを、レベル一致検出の対象
から除外するための対象基準レベル判定回路２２を介在
したので、基準レベルが小さく、位相ずれに対する差分
レベルも小さい場合には、位相一致判定対象から除外す
ることで、量子化雑音等の影響で検出の精度が低下して
正確な位相合わせができなくなる、という問題を解決し
ている。

【００３２】請求項７記載の発明によれば、Ａ／Ｄ変換
器１３の出力側に、入力レベルの制限を行うための対象
入力レベル判定回路２４を接続し、この対象入力レベル
判定回路２４の出力側を差分レベル検出器１４と基準レ
ベル検出器１５に接続したので、入力レベル又は／及び
基準レベルの小さい部分を除去することで、位相ずれの
検出の精度を上げ、正確なクロック位相調整が行われ、
画像の品質を保つことができる。

【００３３】請求項８記載の発明によれば、差分レベル
検出器１４と位相一致判定回路１７との間に、差分レベ
ルがあるレベル以下の場合、位相調整の対象から除外す
るための対象差分レベル判定回路２６を介在したので、
差分レベルが設定値以下のとき位相一致判定から除外す
ることで、位相ずれの判定精度が低下して正確な位相合
わせができなくなる、という問題を解決している。

【図面の簡単な説明】

【図１】本発明によるクロック位相調整回路の第１実施
例を示すブロック図である。

【図２】位相がずれているときの図１におけるクロック
位相調整回路の動作波形図である。

【図３】位相が一致しているときの図１におけるクロッ
ク位相調整回路の動作波形図である。

【図４】図１における位相制御信号発生回路１８の動作
説明図である。

【図５】本発明によるクロック位相調整回路の第２実施
例を示すブロック図である。

【図６】図５におけるクロック位相調整回路の動作波形
図である。

【図７】本発明によるクロック位相調整回路の第３実施
例を示すブロック図である。

【図８】図７におけるクロック位相調整回路の動作波形
図である。

【図９】本発明によるクロック位相調整回路の第４実施
例を示すブロック図である。

【図１０】図９におけるクロック位相調整回路の動作波
形図である。

【符号の説明】

１０…アナログ映像信号入力端子、１１…水平同期信号
入力端子、１２…ディジタル映像信号出力端子、１３…
Ａ／Ｄ変換器、１４…差分レベル検出器、１５…基準レ
ベル検出器、１６…レベル一致検出器、１７…位相一致
判定回路、１８…位相制御信号発生回路、１９…位相量
調整器、２０…ＰＬＬ回路、２１…判定レベル設定信号
入力端子、２２…対象基準レベル判定回路、２３…判定
レベル設定信号入力端子、２４…対象入力レベル判定回
路、２５…判定レベル設定信号入力端子、２６…対象差
分レベル判定回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者木村卓士神奈川県川崎市高津区末長1116番地株式会社富士通ゼネラル内 (72)発明者小野寺純一神奈川県川崎市高津区末長1116番地株式会社富士通ゼネラル内Ｆターム(参考） 5C006 AC06 AF72 BB11 BC11 BC16 BF11 FA16 FA33 5C020 AA17 CA13 CA15 CA20 5C021 PA18 PA85 XC02 5C080 AA05 AA10 BB05 DD01 DD09 FF10 FF11 FF12 HH02 JJ02 JJ05 KK02 KK43 5K047 AA03 DD02 GG09 GG45 MM38 MM45 MM46 MM59

Claims

【特許請求の範囲】

【請求項１】Ａ／Ｄ変換器１３によりＡ／Ｄ変換する
ためのサンプリングクロックとアナログ入力信号との位
相を最適に調整するためのクロック位相調整回路におい
て、前記Ａ／Ｄ変換器１３に接続され、サンプル画素間
の差分レベルを検出する差分レベル検出器１４と、前記
Ａ／Ｄ変換器１３に接続され、複数おきのサンプル画素
間の差分による基準レベルを検出する基準レベル検出器
１５と、前記差分レベル検出器１４の差分レベルと前記
基準レベル検出器１５の基準レベルとの差分の一致を検
出するレベル一致検出器１６と、このレベル一致検出器
１６からの部分的な一致検出を複数画素分集め、位相一
致判定を出力する位相一致判定回路１７と、この位相一
致判定回路１７の判定結果を、内蔵するカウンタで積分
し、クロック位相量を制御する位相制御信号発生回路１
８と、ＰＬＬ回路２０からの水平同期信号に同期したク
ロックを、前記位相制御信号発生回路１８からの位相制
御信号に比例した位相量調整をしてＡ／Ｄ変換のための
サンプリングクロックとして、Ａ／Ｄ変換器１３に出力
する位相量調整器１９とを具備してなることを特徴とす
るクロック位相調整回路。
【請求項２】差分レベル検出器１４は、相隣りの画素
同士のサンプリング信号の差分絶対値を検出するものか
らなり、基準レベル検出器１５は、２個おきの画素間の
差分絶対値を基準レベルとして検出するものからなるこ
とを特徴とする請求項１記載のクロック位相調整回路。
【請求項３】レベル一致検出器１６は、差分レベル検
出器１４からの出力のうち差分絶対値が０からある値に
変化したときの１番目のレベルだけを検出の対象とし、
それ以外は除去し、かつ、１クロック分だけ遅延して差
分レベルを検出し、かつ、基準レベル検出器１５からの
基準レベルのうち差分レベル検出器１４で検出した差分
レベルが０のサンプル点に対応するものを不要成分とし
て除去し、不要部分除去後の前記差分レベルと基準レベ
ルの差の絶対値からレベル一致を検出し出力するように
したことを特徴とする請求項１記載のクロック位相調整
回路。
【請求項４】位相一致判定回路１７は、その位相一致
判定が、単位ブロックの検出結果が全画素０ならば一致
で、０でない値が存在すれば不一致として２値化信号を
出力するようにしたことを特徴とする請求項１記載のク
ロック位相調整回路。
【請求項５】位相一致判定回路１７は、その位相一致
判定が、単位ブロック内のレベル検出の差分レベルが０
でないサンプル点の数である一致検出対象の数に対する
同一サンプル点に対応するレベル一致検出の出力が０で
ある位相一致の検出数との割合が１００％又は設定値
（％）以上であれば位相一致で、設定値（％）に達して
いなければ不一致として２値化信号を出力するようにし
たことを特徴とする請求項１記載のクロック位相調整回
路。
【請求項６】基準レベル検出器１５と位相一致判定回
路１７との間に、判定レベル設定信号以下の変化レベル
を、レベル一致検出の対象から除外するための対象基準
レベル判定回路２２を介在したことを特徴とする請求項
１記載のクロック位相調整回路。
【請求項７】Ａ／Ｄ変換器１３の出力側に、入力レベ
ルの制限を行うための対象入力レベル判定回路２４を接
続し、この対象入力レベル判定回路２４の出力側を差分
レベル検出器１４と基準レベル検出器１５に接続したこ
とを特徴とする請求項１記載のクロック位相調整回路。
【請求項８】差分レベル検出器１４と位相一致判定回
路１７との間に、差分レベルがあるレベル以下の場合、
位相調整の対象から除外するための対象差分レベル判定
回路２６を介在したことを特徴とする請求項１記載のク
ロック位相調整回路。