JP2002158326A - 半導体装置、及び製造方法 - Google Patents

半導体装置、及び製造方法

Info

Publication number
JP2002158326A
JP2002158326A JP2000341114A JP2000341114A JP2002158326A JP 2002158326 A JP2002158326 A JP 2002158326A JP 2000341114 A JP2000341114 A JP 2000341114A JP 2000341114 A JP2000341114 A JP 2000341114A JP 2002158326 A JP2002158326 A JP 2002158326A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
chip
semiconductor
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000341114A
Other languages
English (en)
Inventor
Yoshihiro Shimada
佳宏 島田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apack Technologies Inc
Original Assignee
Apack Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apack Technologies Inc filed Critical Apack Technologies Inc
Priority to JP2000341114A priority Critical patent/JP2002158326A/ja
Publication of JP2002158326A publication Critical patent/JP2002158326A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

(57)【要約】 【課題】 第1のウェーハの最適条件で製造されたこ
の第1のウェーハと、第２のウェーハの最適条件で製造
されたこの第２のウェーハとより半導体装置を製造する
技術を提供すること。 【解決手段】 第１の半導体チップと、第２の半導体
チップと、外部接続端子を有する第１の基板とを具備し
てなり、前記第１の基板の一方の面に前記第１の半導体
チップが設置されると共に、前記第１の基板の他方の面
に前記第２の半導体チップが設置され、前記第２の半導
体チップと前記第１の半導体チップとは電気的に接続さ
れると共に、前記第１の半導体チップは前記第１の基板
の外部接続端子に電気的に接続されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを高密度に集積させた半導体装置とその製造方法とに
関する。特に、半導体装置を1つの半導体基板上に形成
された集積回路に集約するのではなく、複数の異なる半
導体チップを集積し、小型化することができる技術に関
する。
【０００２】
【従来の技術】従来、半導体チップの高集積化は、ホト
リソグラフィ技術による微細パターンの採用により行れ
ていた。これにより、論理回路やメモリー回路等の各々
単独の機能をもつ半導体チップの高集積化、すなわち回
路の大規模化は順調に伸展してきた。
【０００３】また、論理回路、メモリー回路、電源回路
及び高周波回路等の異種機能を一つの半導体チップ（シ
ングルチップ）に集積することにより高集積化すること
も行れている。いわゆる、システムオンチップ（Ｓｙｓ
ｔｅｍ Ｏｎ ａ Ｃｈｉｐ）といわれる製品である。
【０００４】しかしながら、このシステムオンチップ
は、論理回路、メモリー回路、電源回路及び高周波回路
といった機能や特性の異なった回路を一度に共通の半導
体基板であるシリコン基板上に作る為、例えば、メモリ
ー回路の最適条件で製造すると論理回路の最適プロセス
とはならず、また、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ ＩＣ）といわれる論理回路の最適条
件で製造するとメモリー回路の最適プロセスとはならな
い。
【０００５】また、システムオンチップにした場合、そ
の製品のテストも問題となっている。例えば、テストプ
ログラムは、論理回路とメモリー回路とでは異なり、両
方のテストプログラムを適用することとなる。
【０００６】更には、システムオンチップは、論理回路
が正常であってもメモリー回路が不良である場合、その
製品は不良品となる。つまり、製品としての歩留は悪く
なり、その結果がコストに反映される。
【０００７】そこで、上記問題点を補うことを目的とし
た様々な技術が試みられている。
【０００８】例えば、図３３に示す如く、半導体チップ
を上下に重ねワイヤボンデングにより外部端子と接続す
るコンボ（Ｃｏｍｂｏ）といわれるＭＣＭ（Ｍｕｌｔｉ
Ｃｈｉｐ Ｍｏｄｕｌｅ）の技術（従来技術１）が知
られている。
【０００９】また、片面にＩＣチップを設置する技術
が、特開平９−５１０１５（以下、従来技術２と言う）
に開示されている。
【００１０】また、半導体チップが中間接続媒体として
シリコン基板を介して実装する技術が、特開平８−２５
０６５２（以下、従来技術３と言う）、及び特開平８−
２５０６５３（以下、従来技術４と言う）に開示されて
いる。
【００１１】また、半導体チップ上に他の半導体チップ
を直接搭載し、ワイヤボンデングで外部と接続する技術
が、特開平９−１５２９７９（以下、従来技術５と言
う）に開示されている。
【００１２】
【発明が解決しようとする課題】しかしながら、従来技
術１では、半導体チップと外部端子との接続にワイヤボ
ンデングを用いる為に、半導体チップの周辺に接続部を
設けなければならず、外形サイズが大きくなてしまうと
いう問題点があった。
【００１３】また、従来技術１では、半導体チップの高
さを乗り越えて接続させる為に、ワイヤが長くなり、電
気的特性が劣化するという問題点があった。特に、高周
波信号を扱う分野における半導体チップの場合には、そ
の影響は大きい。
【００１４】また、ワイヤボンデングでは接続に機械的
な力が加わる為に、半導体チップをスタックした上の半
導体チップの接続は、半導体チップを樹脂などのマウン
ト剤で固定している為、剛性が低い傾向があり、ワイヤ
ボンデング時の力が十分加わらず、接触不良を起こす場
合もある。
【００１５】ところで、ＭＣＭの外形が大きくなる欠点
を補うため、ＭＣＭのベース基板両面に半導体チップを
載置させることも考えられるが、ワイヤボンデング時の
力を保持するにはベース基板の剛性を上げねばならず、
厚みが増して外形が小さくならない。
【００１６】そこで、ワイヤボンデングによる接続の弱
点を克服する為に、半導体チップに導電性バンプを用い
てベース基板に直接実装するＤＣＡ（Ｄｉｒｅｃｔ Ｃ
ｈｉｐ Ａｔｔａｃｈ）を行うことも知られている。具
体的には、フリップチップを使用した接続が一般的に用
いられる。
【００１７】このＤＣＡは、ワイヤによるリアクタンス
の付加を避けて信号遅延を防止するのに効果的で電気的
特性がよいといえる。
【００１８】しかし、各半導体チップを平面的に配置し
てＭＣＭでシステムを構成しても、平面的に半導体チッ
プを配置しただけでは、そのシステムの外形は大きくな
ってしまう。また、各半導体チップを接続する為の配線
は長くなる。
【００１９】また、従来技術２の技術は、半導体チップ
を平面的に並べるだけであり、各々半導体チップを接続
する為の配線が長くなってしまう。
【００２０】例えば、半導体装置の微細化が進むと半導
体装置上のトランジスタ部での抵抗よりも配線抵抗の方
が大きくなり、信号速度が早くなってくると信号遅延で
回路が機能しなくなると言う深刻な事態が生じると言わ
れている。それは配線ルールが０．２５ミクロンを切る
レベルより顕在化してくるといわれている。
【００２１】その為に、従来技術２のように半導体チッ
プを平面的に設置する構成では、配線が長いことにより
信号遅延が発生するという問題点があった。
【００２２】また、従来技術３及び従来技術４の技術で
も、配線の長さは考慮されていない。
【００２３】また、従来技術５の技術では、各々の半導
体チップの接続端子位置をそろえることが必要となり、
特別な仕様による半導体チップとなってしまう。その
為、結果的にコスト高になってしまうという問題点があ
った。
【００２４】しかも、従来技術５の技術では、ワイヤボ
ンデングを使用する為に、ワイヤボンデング用の特別な
設備を必要とする。
【００２５】従って、本発明が解決しようとする第一の
課題は、第1のウェーハの最適条件で製造されたこの第1
のウェーハと、第２のウェーハの最適条件で製造された
この第２のウェーハとより半導体装置を製造する技術を
提供することである。
【００２６】第二の課題は、信号遅延が少なくできる半
導体チップ間の配線及び半導体チップの配置技術を提供
することである。
【００２７】第三の課題は、低廉でかつ小型の半導体装
置を提供することである。
【００２８】
【課題を解決する為の手段】前記の課題は、半導体装置
であって、第１の半導体チップと、第２の半導体チップ
と、外部接続端子を有する第１の基板とを具備してな
り、前記第１の基板の一方の面に前記第１の半導体チッ
プが設置されると共に、前記第１の基板の他方の面に前
記第２の半導体チップが設置され、前記第２の半導体チ
ップと前記第１の半導体チップとは電気的に接続される
と共に、前記第１の半導体チップは前記第１の基板の外
部接続端子に電気的に接続されていることを特徴とする
半導体装置によって解決される。
【００２９】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【００３０】特に、前記第１の半導体チップ及び前記第
２の半導体チップと前記第１の基板とが、フリップチッ
プボンディングにより接続されてなることを特徴とす
る。
【００３１】又は、前記の課題は、半導体装置であっ
て、第１の半導体チップと、第２の半導体チップと、第
３の半導体チップと、外部接続端子を有する第１の基板
とを具備してなり、前記第１の基板の一方の面に前記第
１の半導体チップが設置されると共に、前記第１の基板
の他方の面に前記第２の半導体チップ及び第３の半導体
チップが設置され、前記第２の半導体チップ及び第３の
半導体チップと前記第１の半導体チップとは電気的に接
続されると共に、前記第１の半導体チップは前記第１の
基板の外部接続端子に電気的に接続されていることを特
徴とする半導体装置によって解決される。
【００３２】この構成により、異なる機能を有する半導
体装置を、小型かつ低廉なコストで提供することができ
る。
【００３３】特に、前記第１の半導体チップ、前記第２
の半導体チップ及び前記第３の半導体チップと前記第１
の基板とが、フリップチップボンディングにより接続さ
れてなることを特徴とする。
【００３４】又、前記第１の基板は、前記第１の半導体
チップと、前記第２の半導体チップとが設置される内部
に開口部を有することを特徴とする。
【００３５】特に、前記第１の基板は、前記第１の基板
に設置された側の第１の半導体チップの面と、前記第１
の基板に設置された側の第２の半導体チップの面とをモ
ールドする為の開口部を有することを特徴とする。
【００３６】すなわち、モールドすることにより、第１
の半導体チップ及び第２の半導体チップを基板に固定す
ることができる。また、第１の半導体チップ及び第２の
半導体チップを冷却することができる。
【００３７】又、前記第１の基板は、前記第１の半導体
チップと、前記第３の半導体チップとが設置される内部
に開口部を有することを特徴とする。
【００３８】特に、前記第１の基板は、前記第１の基板
に設置された側の第１の半導体チップの面と、前記第１
の基板に設置された側の第３の半導体チップの面とをモ
ールドする為の開口部を有することを特徴とする。
【００３９】すなわち、モールドすることにより、第１
の半導体チップ、第２の半導体チップ及び第３の半導体
チップを基板に固定することができる。また、第１の半
導体チップ、第２の半導体チップ及び第３の半導体チッ
プを冷却することができる。
【００４０】特に、前記第１の半導体チップは、前記第
１の基板に電気的に接続する為の配線層を有することを
特徴とする。
【００４１】又、前記第２の半導体チップは、前記第１
の基板に電気的に接続する為の配線層を有することを特
徴とする。
【００４２】又、前記第３の半導体チップは、前記第１
の基板に電気的に接続する為の配線層を有することを特
徴とする。
【００４３】これらの配線層により、第１の半導体チッ
プのウェーハと、第２の半導体チップのウェーハと、第
３の半導体チップのウェーハとは、異なるウェーハを使
用することができる。すなわち、各ウェーハの最適条件
で製造されたウェーハより半導体装置を製造することに
より、低廉でかつ小型の半導体装置を提供することがで
きる。
【００４４】又は、前記の課題は、半導体装置であっ
て、第１の半導体チップと、チップオンチップにより前
記第１の半導体チップに電気的に接続された第２の半導
体チップと、外部接続端子を有する第１の基板とを具備
してなり、前記第１の半導体チップが前記第１の基板に
対してフリップチップボンディングにより接続され、前
記第１の半導体チップは前記第１の基板の外部接続端子
に電気的に接続されていることを特徴とする半導体装置
によって解決される。
【００４５】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【００４６】特に、前記第２の半導体チップが接続され
た側の第１の半導体チップの面と前記第１の基板とが、
フリップチップボンディングにより接続されてなること
を特徴とする。
【００４７】又は、前記の課題は、半導体装置であっ
て、第１の半導体チップと、チップオンチップにより前
記第１の半導体チップに電気的に接続された第２の半導
体チップと、チップオンチップにより前記第１の半導体
チップに電気的に接続された第３の半導体チップと、外
部接続端子を有する第１の基板とを具備してなり、前記
第１の半導体チップが前記第１の基板に対してフリップ
チップボンディングにより接続され、前記第１の半導体
チップは前記第１の基板の外部接続端子に電気的に接続
されていることを特徴とする半導体装置によって解決さ
れる。
【００４８】この構成により、異なる機能を有する半導
体装置を、小型かつ低廉なコストで提供することができ
る。
【００４９】特に、前記第２の半導体チップ及び第３の
半導体チップが接続された側の第１の半導体チップの面
と前記第１の基板とが、フリップチップボンディングに
より接続されてなることを特徴とする。
【００５０】又、前記第１の基板は、前記第２の半導体
チップが格納される開口部を有することを特徴とする。
【００５１】特に、前記第１の基板は、前記第１の半導
体チップと前記第２の半導体チップとの接合面をモール
ドする為の開口部を有することを特徴とする。
【００５２】すなわち、モールドすることにより、第１
の半導体チップ及び第２の半導体チップを基板に固定す
ることができる。また、第１の半導体チップ及び第２の
半導体チップを冷却することができる。
【００５３】又、前記第１の基板は、前記第２の半導体
チップ及び前記第３の半導体チップが格納される開口部
を有することを特徴とする。
【００５４】又、前記第１の基板は、前記第１の半導体
チップと前記第２の半導体チップと第３の半導体チップ
との接合面をモールドする為の開口部を有することを特
徴とする。
【００５５】すなわち、モールドすることにより、第１
の半導体チップ、第２の半導体チップ及び第３の半導体
チップを基板に固定することができる。また、第１の半
導体チップ、第２の半導体チップ及び第３の半導体チッ
プを冷却することができる。
【００５６】又、前記半導体チップは、外部接続端子を
有し、前記第１の基板の開口部を覆う第２の基板を具備
し、前記第１の半導体チップが接続されていない側の第
１の基板の面と前記第２の基板とが接続されてなること
を特徴とする。
【００５７】この第２の基板により、第２半導体チップ
の下面にも外部接続端子３０１を設けることができる。
【００５８】特に、前記第２の基板は、フレキシブル基
板であることを特徴とする。
【００５９】特に、前記第１の半導体チップは、前記第
２の半導体チップ及び前記第１の基板に電気的に接続す
る為の配線層を有することを特徴とする。
【００６０】又、前記第２の半導体チップは、前記第１
の半導体チップに電気的に接続する為の配線層を有する
ことを特徴とする。
【００６１】又、前記第３の半導体チップは、前記第１
の半導体チップに電気的に接続する為の配線層を有する
ことを特徴とする。
【００６２】これらの配線層により、第１の半導体チッ
プのウェーハと、第２の半導体チップのウェーハと、第
３の半導体チップのウェーハとは、異なるウェーハを使
用することができる。すなわち、各ウェーハの最適条件
で製造されたウェーハより半導体装置を製造することに
より、低廉でかつ小型の半導体装置を提供することがで
きる。
【００６３】又は、前記の課題は、半導体装置であっ
て、第１の半導体チップと、第２の半導体チップと、チ
ップオンチップにより前記第1の半導体チップに電気的
に接続された第３の半導体チップと、外部接続端子を有
する第１の基板とを具備してなり、前記第１の基板の一
方の面に前記第１の半導体チップが設置されると共に、
前記第１の基板の他方の面に前記第２の半導体チップが
設置され、前記第２の半導体チップと前記第１の半導体
チップとは電気的に接続されると共に、前記第１の半導
体チップは前記第１の基板の外部接続端子に電気的に接
続されていることを特徴とする半導体装置によって解決
される。
【００６４】この構成により、異なる機能を有する半導
体装置を、小型かつ低廉なコストで提供することができ
る。
【００６５】特に、前記第３の半導体チップが接続され
た側の第１の半導体チップの面と前記第１の基板とが、
フリップチップボンディングにより接続されてなり、前
記第２の半導体チップと前記第１の基板とが、フリップ
チップボンディングにより接続されてなることを特徴と
する。
【００６６】又は、前記の課題は、半導体装置であっ
て、第１の半導体チップと、第２の半導体チップと、チ
ップオンチップにより前記第1の半導体チップに電気的
に接続された第３の半導体チップと、チップオンチップ
により前記第1の半導体チップに電気的に接続された第
４の半導体チップと、外部接続端子を有する第１の基板
とを具備してなり、前記第１の基板の一方の面に前記第
１の半導体チップが設置されると共に、前記第１の基板
の他方の面に前記第２の半導体チップが設置され、前記
第２の半導体チップと前記第１の半導体チップとは電気
的に接続されると共に、前記第１の半導体チップは前記
第１の基板の外部接続端子に電気的に接続されているこ
とを特徴とする半導体装置によって解決される。
【００６７】この構成により、異なる機能を有する半導
体装置を、小型かつ低廉なコストで提供することができ
る。
【００６８】特に、前記第３の半導体チップ及び第４の
半導体チップが接続された側の第１の半導体チップの面
と前記第１の基板とが、フリップチップボンディングに
より接続されてなり、前記第２の半導体チップと前記第
１の基板とが、フリップチップボンディングにより接続
されてなることを特徴とする。
【００６９】又は、前記の課題は、半導体装置であっ
て、第１の半導体チップと、第２の半導体チップと、チ
ップオンチップにより前記第１の半導体チップに電気的
に接続された第３の半導体チップと、チップオンチップ
により前記第２の半導体チップに電気的に接続された第
４の半導体チップと、外部接続端子を有する第１の基板
とを具備してなり、前記第１の基板の一方の面に前記第
１の半導体チップが設置されると共に、前記第１の基板
の他方の面に前記第２の半導体チップが設置され、前記
第１の半導体チップと前記第２の半導体チップとを結ぶ
軸上に、前記第３の半導体チップと前記第４の半導体チ
ップとが重ならないように設置され、前記第２の半導体
チップと前記第１の半導体チップとは電気的に接続され
ると共に、前記第１の半導体チップは前記第１の基板の
外部接続端子に電気的に接続されていることを特徴とす
る半導体装置によって解決される。
【００７０】この構成により、異なる機能を有する半導
体装置を、小型かつ低廉なコストで提供することができ
る。
【００７１】特に、前記第３の半導体チップが接続され
た側の第１の半導体チップの面と前記第１の基板とが、
フリップチップボンディングにより接続されてなり、前
記第４の半導体チップが接続された側の第２の半導体チ
ップの面と前記第１の基板とが、フリップチップボンデ
ィングにより接続されてなることを特徴とする。
【００７２】又、前記第１の基板は、前記第３の半導体
チップが格納される開口部を有することを特徴とする。
【００７３】特に、前記第１の基板は、前記第１の半導
体チップと前記第３の半導体チップとの接合面をモール
ドする為の開口部を有することを特徴とする。
【００７４】すなわち、モールドすることにより、第１
の半導体チップ及び第３の半導体チップを基板に固定す
ることができる。また、第１の半導体チップ及び第３の
半導体チップを冷却することができる。
【００７５】又、前記第１の基板は、前記第３の半導体
チップ及び前記第４の半導体チップが格納される開口部
を有することを特徴とする。
【００７６】特に、前記第１の基板は、前記第１の半導
体チップと前記第３の半導体チップと第４の半導体チッ
プとの接合面をモールドする為の開口部を有することを
特徴とする。
【００７７】すなわち、モールドすることにより、第１
の半導体チップ、第３の半導体チップ及び第４の半導体
チップを基板に固定することができる。また、第１の半
導体チップ、第３の半導体チップ及び第４の半導体チッ
プを冷却することができる。
【００７８】特に、前記第１の半導体チップは、前記第
３の半導体チップ及び前記第１の基板に電気的に接続す
る為の配線層を有することを特徴とする。
【００７９】又、前記第２の半導体チップは、前記第１
の基板に電気的に接続する為の配線層を有することを特
徴とする。
【００８０】又、前記第３の半導体チップは、前記第１
の半導体チップに電気的に接続する為の配線層を有する
ことを特徴とする。
【００８１】又、前記第１の半導体チップは、前記第３
の半導体チップ、前記第４の半導体チップ及び前記第１
の基板に電気的に接続する為の配線層を有することを特
徴とする。
【００８２】又、前記第２の半導体チップは、前記第１
の基板、又は、前記第１の基板及び第４の半導体チップ
に電気的に接続する為の配線層を有することを特徴とす
る。
【００８３】又、前記第３の半導体チップは、前記第１
の半導体チップに電気的に接続する為の配線層を有する
ことを特徴とする。
【００８４】又、前記第４の半導体チップは、前記第１
の半導体チップ、又は、前記第２の半導体チップに電気
的に接続する為の配線層を有することを特徴とする。
【００８５】これらの配線層により、第１の半導体チッ
プのウェーハと、第２の半導体チップのウェーハと、第
３の半導体チップのウェーハと、第４の半導体チップの
ウェーハとは、異なるウェーハを使用することができ
る。すなわち、各ウェーハの最適条件で製造されたウェ
ーハより半導体装置を製造することにより、低廉でかつ
小型の半導体装置を提供することができる。
【００８６】又、前記半導体装置は、光電素子を具備し
てなり、前記第１の基板に設置されていない側の第１の
半導体チップの面に前記光電素子が設置され、前記光電
素子と前記第１の基板とは、ワイヤボンデングにより接
続されてなることを特徴とする。
【００８７】例えば、光電素子がＣＣＤ（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）より構成される場合
には、ＣＣＤとレンズとの距離は一定であり、第１の半
導体チップが薄ければ、それだけ装置全体を小型化する
ことができる。
【００８８】特に、前記光電素子の面は、前記第１の半
導体チップの面より広く、前記第１の半導体チップに設
置された側の光電素子の面と前記第１の基板とがモール
ドされてなることを特徴とする。
【００８９】すなわち、モールドすることにより、光電
素子は、第１の基板に固定されると共に、機械的に補強
される。
【００９０】特に、前記第１の半導体チップは、制御素
子であり、前記第２の半導体チップは、記憶素子である
ことを特徴とする。
【００９１】又は、前記第１の半導体チップは、記憶素
子であり、前記第２の半導体チップは、制御素子である
ことを特徴とする。
【００９２】これらの構成により、制御素子と、記憶素
子との配線を短くできる。この為、配線間の輻射ノイズ
を減らすことができる。
【００９３】又は、前記第１の半導体チップは、論理素
子であり、前記第２の半導体チップは、記憶素子である
ことを特徴とする。
【００９４】又は、前記第１の半導体チップは、記憶素
子であり、前記第２の半導体チップは、論理素子である
ことを特徴とする。
【００９５】これらの構成により、論理素子と、記憶素
子との配線を短くできる。この為、配線間の輻射ノイズ
を減らすことができる。
【００９６】又は、前記第１の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チップ
は、ＳＲＡＭであることを特徴とする。
【００９７】又は、前記第１の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チップ
は、ＤＲＡＭであることを特徴とする。
【００９８】又は、前記第１の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チップ
は、ＣＰＵであることを特徴とする。
【００９９】又は、前記第１の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チップ
は、ＤＣ−ＤＣコンバータであることを特徴とする。
【０１００】又は、前記第１の半導体チップは、ＣＰＵ
であり、前記第２の半導体チップは、Ｆｌａｓｈ ｍｅ
ｍｏｒｙであることを特徴とする。
【０１０１】又は、前記第１の半導体チップは、ＣＰＵ
であり、前記第２の半導体チップは、ＳＲＡＭであるこ
とを特徴とする。
【０１０２】又は、前記第１の半導体チップは、ＣＰＵ
であり、前記第２の半導体チップは、ＤＲＡＭであるこ
とを特徴とする。
【０１０３】又は、前記第１の半導体チップは、ＣＰＵ
であり、前記第２の半導体チップは、ＤＣ−ＤＣコンバ
ータであることを特徴とする。
【０１０４】又は、前記第１の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チップ
は、Ｆｌａｓｈ ｍｅｍｏｒｙであることを特徴とす
る。
【０１０５】又は、前記第１の半導体チップは、ＳＲＡ
Ｍであり、前記第２の半導体チップは、ＳＲＡＭである
ことを特徴とする。
【０１０６】又は、前記第１の半導体チップは、ＤＲＡ
Ｍであり、前記第２の半導体チップは、ＤＲＡＭである
ことを特徴とする。
【０１０７】これらの構成により、実装面積を２倍にす
ることなく、機能の異なる素子を有する半導体装置を提
供することができる。
【０１０８】或いは、前記第１の半導体チップは、Ｆｌ
ａｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チップ
は、ＳＲＡＭであり、前記第３の半導体チップは、ＤＲ
ＡＭであることを特徴とする。
【０１０９】又は、前記第１の半導体チップは、ＣＰＵ
であり、前記第２の半導体チップは、Ｆｌａｓｈ ｍｅ
ｍｏｒｙであり、前記第３の半導体チップは、ＳＲＡＭ
であることを特徴とする。
【０１１０】又は、前記第１の半導体チップは、ＣＰＵ
であり、前記第２の半導体チップは、Ｆｌａｓｈ ｍｅ
ｍｏｒｙであり、前記第３の半導体チップは、ＤＲＡＭ
であることを特徴とする。
【０１１１】又は、前記第１の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チップ
は、Ｆｌａｓｈ ｍｅｍｏｒｙであり、前記第３の半導
体チップは、Ｆｌａｓｈ ｍｅｍｏｒｙであることを特
徴とする。
【０１１２】又は、前記第１の半導体チップは、ＳＲＡ
Ｍであり、前記第２の半導体チップは、ＳＲＡＭであ
り、前記第３の半導体チップは、ＳＲＡＭであることを
特徴とする。
【０１１３】又は、前記第１の半導体チップは、ＤＲＡ
Ｍであり、前記第２の半導体チップは、ＤＲＡＭであ
り、前記第３の半導体チップは、ＤＲＡＭであることを
特徴とする。
【０１１４】これらの構成により、実装面積を３倍にす
ることなく、機能の異なる素子を有する半導体装置を提
供することができる。
【０１１５】特に、前記第４の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙ、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ又は
ＤＳＰであることを特徴とする。
【０１１６】又、前記外部接続端子は、０．０１ｍｍ〜
１．００ｍｍの間隔で配置されてなることを特徴とす
る。
【０１１７】すなわち、０．０１ｍｍ〜１．００ｍｍの
間隔であれば、低廉なコストで第１の基板及び第２の基
板を加工することができる。
【０１１８】又、前記第１の基板は、前記外部接続端子
を所定の高さ底上げするスペーサー部を有することを特
徴とする。
【０１１９】又、前記第１の基板は、フレキシブル基板
であることを特徴とする。
【０１２０】又、前記半導体装置は、半導体パッケージ
であることを特徴とする。
【０１２１】又、前記半導体装置は、ＢＧＡ（Ｂａｌｌ
Ｇｒｉｄ Ａｒｒａｙ）であることを特徴とする。
【０１２２】又、前記半導体装置は、ＣＳＰ（Ｃｈｉｐ
Ｓｉｚｅ Ｐａｃｋａｇｅ）であることを特徴とす
る。
【０１２３】又は、前記の課題は、第１のウェーハ及び
第２のウェーハより、半導体装置を製造する方法であっ
て、第１の基板に電気的に接続する為の配線層を前記第
１のウェーハに生成するステップ１００１と、前記第１
のウェーハより第１の半導体チップを分割するステップ
１００２と、前記ステップ１００２で分割した第１の半
導体チップをフリップチップボンディングにより前記第
１の基板の一方の面に接続するステップ１００３と、前
記第１の基板に電気的に接続する為の配線層を前記第２
のウェーハに生成するステップ１００４と、前記第２の
ウェーハより第２の半導体チップを分割するステップ１
００５と、前記ステップ１００５で分割した第２の半導
体チップをフリップチップボンディングにより前記第１
の基板の他方の面に接続するステップ１００６とを有す
ることを特徴とする半導体装置製造方法によって解決さ
れる。
【０１２４】すなわち、第1のウェーハの最適条件で製
造されたこの第1のウェーハと、第２のウェーハの最適
条件で製造されたこの第２のウェーハとより半導体装置
を製造することにより、低廉でかつ小型の半導体装置を
提供することができる。
【０１２５】又は、前記の課題は、第１のウェーハ、第
２のウェーハ及び第３のウェーハより、半導体装置を製
造する方法であって、第１の基板に電気的に接続する為
の配線層を前記第１のウェーハに生成するステップ２０
０１と、前記第１のウェーハより第１の半導体チップを
分割するステップ２００２と、前記ステップ２００２で
分割した第１の半導体チップをフリップチップボンディ
ングにより前記第１の基板の一方の面に接続するステッ
プ２００３と、前記第１の基板に電気的に接続する為の
配線層を前記第２のウェーハに生成するステップ２００
４と、前記第２のウェーハより第２の半導体チップを分
割するステップ２００５と、前記ステップ２００５で分
割した第２の半導体チップをフリップチップボンディン
グにより前記第１の基板の他方の面に接続するステップ
２００６と、前記第１の基板に電気的に接続する為の配
線層を前記第３のウェーハに生成するステップ２００７
と、前記第３のウェーハより第３の半導体チップを分割
するステップ２００８と、前記ステップ２００８で分割
した第３の半導体チップをフリップチップボンディング
により前記第１の基板の他方の面に接続するステップ２
００９とを有することを特徴とする半導体装置製造方法
によって解決される。
【０１２６】すなわち、第1のウェーハの最適条件で製
造されたこの第1のウェーハと、第２のウェーハの最適
条件で製造されたこの第２のウェーハと、第３のウェー
ハの最適条件で製造されたこの第３のウェーハとより半
導体装置を製造することにより、低廉でかつ小型の半導
体装置を提供することができる。
【０１２７】又は、前記の課題は、第１のウェーハ及び
第２のウェーハより、半導体装置を製造する方法であっ
て、第１の基板に電気的に接続する為の配線層を前記第
１のウェーハに生成するステップ３００１と、前記第１
のウェーハより第１の半導体チップを分割するステップ
３００２と、前記第１の半導体チップに電気的に接続す
る為の配線層を前記第２のウェーハに生成するステップ
３００３と、前記第２のウェーハより第２の半導体チッ
プを分割するステップ３００４と、前記第１の半導体チ
ップと、前記第２の半導体チップとをチップオンチップ
により接続するステップ３００５と、前記第２の半導体
チップが接続された側の第１の半導体チップの面と、前
記第１の基板とをフリップチップボンディングにより接
続するステップ３００６とを有することを特徴とする半
導体装置製造方法によって解決される。
【０１２８】すなわち、第1のウェーハの最適条件で製
造されたこの第1のウェーハと、第２のウェーハの最適
条件で製造されたこの第２のウェーハとより半導体装置
を製造することにより、低廉でかつ小型の半導体装置を
提供することができる。
【０１２９】又は、前記の課題は、第１のウェーハ、第
２のウェーハ及び第３のウェーハより、半導体装置を製
造する方法であって、第１の基板に電気的に接続する為
の配線層を前記第１のウェーハに生成するステップ４０
０１と、前記第１のウェーハより第１の半導体チップを
分割するステップ４００２と、前記第１の半導体チップ
に電気的に接続する為の配線層を前記第２のウェーハに
生成するステップ４００３と、前記第２のウェーハより
第２の半導体チップを分割するステップ４００４と、前
記第１の半導体チップと、前記第２の半導体チップとを
チップオンチップにより接続するステップ４００５と、
前記第１の半導体チップに電気的に接続する為の配線層
を前記第３のウェーハに生成するステップ４００６と、
前記第３のウェーハより第３の半導体チップを分割する
ステップ４００７と、前記第１の半導体チップと、前記
第３の半導体チップとをチップオンチップにより接続す
るステップ４００８と、前記第２の半導体チップ及び第
３の半導体チップが接続された側の第１の半導体チップ
の面と、前記第１の基板とをフリップチップボンディン
グにより接続するステップ４００９とを有することを特
徴とする半導体装置製造方法によって解決される。
【０１３０】すなわち、第1のウェーハの最適条件で製
造されたこの第1のウェーハと、第２のウェーハの最適
条件で製造されたこの第２のウェーハと、第３のウェー
ハの最適条件で製造されたこの第３のウェーハとより半
導体装置を製造することにより、低廉でかつ小型の半導
体装置を提供することができる。
【０１３１】特に、前記半導体装置製造方法は、前記第
１の半導体チップが接続されていない側の第１の基板の
面と、前記第１の基板の開口部を覆う第２の基板とを電
気的に接続するステップ５００１を有することを特徴と
する。
【０１３２】又は、第１のウェーハ、第２のウェーハ及
び第３のウェーハより、半導体装置を製造する方法であ
って、第１の基板に電気的に接続する為の配線層を前記
第１のウェーハに生成するステップ６００１と、前記第
１のウェーハより第１の半導体チップを分割するステッ
プ６００２と、前記第１の半導体チップに電気的に接続
する為の配線層を前記第３のウェーハに生成するステッ
プ６００３と、前記第３のウェーハより第３の半導体チ
ップを分割するステップ６００４と、前記第１の半導体
チップと、前記第３の半導体チップとをチップオンチッ
プにより接続するステップ６００５と、前記第３の半導
体チップが接続された側の第１の半導体チップの面と、
前記第１の基板とをフリップチップボンディングにより
接続するステップ６００６と、前記第１の基板に電気的
に接続する為の配線層を前記第２のウェーハに生成する
ステップ６００７と、前記第２のウェーハより第２の半
導体チップを分割するステップ６００８と、前記ステッ
プ６００８で分割した第２の半導体チップをフリップチ
ップボンディングにより前記第１の基板の他方の面に接
続するステップ６００９とを有することを特徴とする半
導体装置製造方法によって解決される。
【０１３３】第1のウェーハの最適条件で製造されたこ
の第1のウェーハと、第２のウェーハの最適条件で製造
されたこの第２のウェーハと、第３のウェーハの最適条
件で製造されたこの第３のウェーハとより半導体装置を
製造することにより、低廉でかつ小型の半導体装置を提
供することができる。
【０１３４】又は、第１のウェーハ、第２のウェーハ、
第３のウェーハ及び第４のウェーハより、半導体装置を
製造する方法であって、第１の基板に電気的に接続する
為の配線層を前記第１のウェーハに生成するステップ７
００１と、前記第１のウェーハより第１の半導体チップ
を分割するステップ７００２と、前記第１の半導体チッ
プに電気的に接続する為の配線層を前記第３のウェーハ
に生成するステップ７００３と、前記第３のウェーハよ
り第３の半導体チップを分割するステップ７００４と、
前記第１の半導体チップと、前記第３の半導体チップと
をチップオンチップにより接続するステップ７００５
と、前記第１の半導体チップに電気的に接続する為の配
線層を前記第４のウェーハに生成するステップ７００６
と、前記第４のウェーハより第４の半導体チップを分割
するステップ７００７と、前記第１の半導体チップと、
前記第４の半導体チップとをチップオンチップにより接
続するステップ７００８と、前記第３の半導体チップ及
び第４の半導体チップが接続された側の第１の半導体チ
ップの面と、前記第１の基板とをフリップチップボンデ
ィングにより接続するステップ７００９と、前記第１の
基板に電気的に接続する為の配線層を前記第２のウェー
ハに生成するステップ７０１０と、前記第２のウェーハ
より第２の半導体チップを分割するステップ７０１１
と、前記ステップ７０１１で分割した第２の半導体チッ
プをフリップチップボンディングにより前記第１の基板
の他方の面に接続するステップ７０１２とを有すること
を特徴とする半導体装置製造方法によって解決される。
【０１３５】すなわち、第1のウェーハの最適条件で製
造されたこの第1のウェーハと、第２のウェーハの最適
条件で製造されたこの第２のウェーハと、第３のウェー
ハの最適条件で製造されたこの第３のウェーハと、第４
のウェーハの最適条件で製造されたこの第４のウェーハ
とより半導体装置を製造することにより、低廉でかつ小
型の半導体装置を提供することができる。
【０１３６】又は、前記の課題は、第１のウェーハ、第
２のウェーハ、第３のウェーハ及び第４のウェーハよ
り、半導体装置を製造する方法であって、第１の基板に
電気的に接続する為の配線層を前記第１のウェーハに生
成するステップ８００１と、前記第１のウェーハより第
１の半導体チップを分割するステップ８００２と、前記
第１の半導体チップに電気的に接続する為の配線層を前
記第３のウェーハに生成するステップ８００３と、前記
第３のウェーハより第３の半導体チップを分割するステ
ップ８００４と、前記第１の半導体チップと、前記第３
の半導体チップとをチップオンチップにより接続するス
テップ８００５と、前記第３の半導体チップが接続され
た側の第１の半導体チップの面と、前記第１の基板とを
フリップチップボンディングにより接続するステップ８
００６と、前記第１の基板に電気的に接続する為の配線
層を前記第２のウェーハに生成するステップ８００７
と、前記第２のウェーハより第２の半導体チップを分割
するステップ８００８と、前記第２の半導体チップに電
気的に接続する為の配線層を前記第４のウェーハに生成
するステップ８００９と、前記第４のウェーハより第４
の半導体チップを分割するステップ８０１０と、前記第
２の半導体チップと、前記第４の半導体チップとをチッ
プオンチップにより接続するステップ８０１１と、前記
第４の半導体チップが接続された側の第２の半導体チッ
プの面と、前記第１の基板とをフリップチップボンディ
ングにより接続するステップ８０１２とを有することを
特徴とする半導体装置製造方法によって解決される。
【０１３７】すなわち、第1のウェーハの最適条件で製
造されたこの第1のウェーハと、第２のウェーハの最適
条件で製造されたこの第２のウェーハと、第３のウェー
ハの最適条件で製造されたこの第３のウェーハと、第４
のウェーハの最適条件で製造されたこの第４のウェーハ
とより半導体装置を製造することにより、低廉でかつ小
型の半導体装置を提供することができる。
【０１３８】特に、前記半導体装置製造方法は、前記第
１の基板に設置されていない側の第１の半導体チップの
面に光電素子を設置するステップ９００１と、前記光電
素子と前記第１の基板とをワイヤボンデングにより接続
するステップ９００２とを有することを特徴とする。
【０１３９】例えば、光電素子がＣＣＤ（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）より構成される場合
には、ＣＣＤとレンズとの距離は一定であり、第１の半
導体チップが薄ければ、それだけ小型化な装置を製造す
ることができる。
【０１４０】又は、前記半導体製造方法は、前記第１の
基板に設置されていない側の第１の半導体チップの面に
光電素子を設置するステップ９００１と、前記第１の半
導体チップに設置された側の光電素子の面と前記第１の
基板とをモールドするステップ１０００１と、前記光電
素子と前記第１の基板とをワイヤボンデングにより接続
するステップ９００２とを有することを特徴とする。
【０１４１】すなわち、モールドすることにより、光電
素子は、第１の基板に固定されると共に、機械的に補強
される。そして、機械的に補強された後に、光電素子と
第１の基板とをワイヤボンデングする、
【発明の実施の形態】本発明の半導体装置は、第１の半
導体チップと、第２の半導体チップと、外部接続端子を
有する第１の基板とを具備してなり、前記第１の基板の
一方の面に前記第１の半導体チップが設置されると共
に、前記第１の基板の他方の面に前記第２の半導体チッ
プが設置され、前記第２の半導体チップと前記第１の半
導体チップとは電気的に接続されると共に、前記第１の
半導体チップは前記第１の基板の外部接続端子に電気的
に接続されている。特に、前記第１の半導体チップ及び
前記第２の半導体チップと前記第１の基板とが、フリッ
プチップボンディングにより接続されてなる。又は、本
発明の半導体装置は、第１の半導体チップと、第２の半
導体チップと、第３の半導体チップと、外部接続端子を
有する第１の基板とを具備してなり、前記第１の基板の
一方の面に前記第１の半導体チップが設置されると共
に、前記第１の基板の他方の面に前記第２の半導体チッ
プ及び第３の半導体チップが設置され、前記第２の半導
体チップ及び第３の半導体チップと前記第１の半導体チ
ップとは電気的に接続されると共に、前記第１の半導体
チップは前記第１の基板の外部接続端子に電気的に接続
されている。特に、前記第１の半導体チップ、前記第２
の半導体チップ及び前記第３の半導体チップと前記第１
の基板とが、フリップチップボンディングにより接続さ
れてなる。又、前記第１の基板は、前記第１の半導体チ
ップと、前記第２の半導体チップとが設置される内部に
開口部を有する。或いは、前記第１の基板は、前記第１
の基板に設置された側の第１の半導体チップの面と、前
記第１の基板に設置された側の第２の半導体チップの面
とをモールドする為の開口部を有する。特に、前記第１
の基板は、前記第１の半導体チップと、前記第３の半導
体チップとが設置される内部に開口部を有する。或い
は、前記第１の基板は、前記第１の基板に設置された側
の第１の半導体チップの面と、前記第１の基板に設置さ
れた側の第３の半導体チップの面とをモールドする為の
開口部を有する。特に、前記第１の半導体チップは、前
記第１の基板に電気的に接続する為の配線層を有する。
又、前記第２の半導体チップは、前記第１の基板に電気
的に接続する為の配線層を有する。又、前記第３の半導
体チップは、前記第１の基板に電気的に接続する為の配
線層を有する。又は、本発明の半導体装置は、第１の半
導体チップと、チップオンチップにより前記第１の半導
体チップに電気的に接続された第２の半導体チップと、
外部接続端子を有する第１の基板とを具備してなり、前
記第１の半導体チップが前記第１の基板に対してフリッ
プチップボンディングにより接続され、前記第１の半導
体チップは前記第１の基板の外部接続端子に電気的に接
続されている。特に、前記第２の半導体チップが接続さ
れた側の第１の半導体チップの面と前記第１の基板と
が、フリップチップボンディングにより接続されてな
る。又は、本発明の半導体装置は、第１の半導体チップ
と、チップオンチップにより前記第１の半導体チップに
電気的に接続された第２の半導体チップと、チップオン
チップにより前記第１の半導体チップに電気的に接続さ
れた第３の半導体チップと、外部接続端子を有する第１
の基板とを具備してなり、前記第１の半導体チップが前
記第１の基板に対してフリップチップボンディングによ
り接続され、前記第１の半導体チップは前記第１の基板
の外部接続端子に電気的に接続されている。特に、前記
第２の半導体チップ及び第３の半導体チップが接続され
た側の第１の半導体チップの面と前記第１の基板とが、
フリップチップボンディングにより接続されてなる。
又、前記第１の基板は、前記第２の半導体チップが格納
される開口部を有する。又は、前記第１の基板は、前記
第１の半導体チップと前記第２の半導体チップとの接合
面をモールドする為の開口部を有する。又、前記第１の
基板は、前記第２の半導体チップ及び前記第３の半導体
チップが格納される開口部を有する。又は、前記第１の
基板は、前記第１の半導体チップと前記第２の半導体チ
ップと第３の半導体チップとの接合面をモールドする為
の開口部を有する。特に、前記半導体チップは、外部接
続端子を有し、前記第１の基板の開口部を覆う第２の基
板を具備し、前記第１の半導体チップが接続されていな
い側の第１の基板の面と前記第２の基板とが接続されて
なる。又、前記第２の基板は、フレキシブル基板であ
る。又、前記第１の半導体チップは、前記第２の半導体
チップ及び前記第１の基板に電気的に接続する為の配線
層を有する。又、前記第２の半導体チップは、前記第１
の半導体チップに電気的に接続する為の配線層を有す
る。又、前記第３の半導体チップは、前記第１の半導体
チップに電気的に接続する為の配線層を有する。又は、
本発明の半導体装置は、第１の半導体チップと、第２の
半導体チップと、チップオンチップにより前記第1の半
導体チップに電気的に接続された第３の半導体チップ
と、外部接続端子を有する第１の基板とを具備してな
り、前記第１の基板の一方の面に前記第１の半導体チッ
プが設置されると共に、前記第１の基板の他方の面に前
記第２の半導体チップが設置され、前記第２の半導体チ
ップと前記第１の半導体チップとは電気的に接続される
と共に、前記第１の半導体チップは前記第１の基板の外
部接続端子に電気的に接続されている。特に、前記第３
の半導体チップが接続された側の第１の半導体チップの
面と前記第１の基板とが、フリップチップボンディング
により接続されてなり、前記第２の半導体チップと前記
第１の基板とが、フリップチップボンディングにより接
続されてなる。又は、本発明の半導体装置は、第１の半
導体チップと、第２の半導体チップと、チップオンチッ
プにより前記第1の半導体チップに電気的に接続された
第３の半導体チップと、チップオンチップにより前記第
1の半導体チップに電気的に接続された第４の半導体チ
ップと、外部接続端子を有する第１の基板とを具備して
なり、前記第１の基板の一方の面に前記第１の半導体チ
ップが設置されると共に、前記第１の基板の他方の面に
前記第２の半導体チップが設置され、前記第２の半導体
チップと前記第１の半導体チップとは電気的に接続され
ると共に、前記第１の半導体チップは前記第１の基板の
外部接続端子に電気的に接続されている。特に、前記第
３の半導体チップ及び第４の半導体チップが接続された
側の第１の半導体チップの面と前記第１の基板とが、フ
リップチップボンディングにより接続されてなり、前記
第２の半導体チップと前記第１の基板とが、フリップチ
ップボンディングにより接続されてなる。又は、本発明
の半導体装置は、第１の半導体チップと、第２の半導体
チップと、チップオンチップにより前記第１の半導体チ
ップに電気的に接続された第３の半導体チップと、チッ
プオンチップにより前記第２の半導体チップに電気的に
接続された第４の半導体チップと、外部接続端子を有す
る第１の基板とを具備してなり、前記第１の基板の一方
の面に前記第１の半導体チップが設置されると共に、前
記第１の基板の他方の面に前記第２の半導体チップが設
置され、前記第１の半導体チップと前記第２の半導体チ
ップとを結ぶ軸上に、前記第３の半導体チップと前記第
４の半導体チップとが重ならないように設置され、前記
第２の半導体チップと前記第１の半導体チップとは電気
的に接続されると共に、前記第１の半導体チップは前記
第１の基板の外部接続端子に電気的に接続されている。
特に、前記第３の半導体チップが接続された側の第１の
半導体チップの面と前記第１の基板とが、フリップチッ
プボンディングにより接続されてなり、前記第４の半導
体チップが接続された側の第２の半導体チップの面と前
記第１の基板とが、フリップチップボンディングにより
接続されてなる。前記第１の基板は、前記第３の半導体
チップが格納される開口部を有する。又は、前記第１の
基板は、前記第１の半導体チップと前記第３の半導体チ
ップとの接合面をモールドする為の開口部を有する。
又、前記第１の基板は、前記第３の半導体チップ及び前
記第４の半導体チップが格納される開口部を有する。又
は、前記第１の基板は、前記第１の半導体チップと前記
第３の半導体チップと第４の半導体チップとの接合面を
モールドする為の開口部を有する。特に、前記第１の半
導体チップは、前記第３の半導体チップ及び前記第１の
基板に電気的に接続する為の配線層を有する。又、前記
第２の半導体チップは、前記第１の基板に電気的に接続
する為の配線層を有する。又、前記第３の半導体チップ
は、前記第１の半導体チップに電気的に接続する為の配
線層を有する。又、前記第１の半導体チップは、前記第
３の半導体チップ、前記第４の半導体チップ及び前記第
１の基板に電気的に接続する為の配線層を有する。又、
前記第２の半導体チップは、前記第１の基板、又は、前
記第１の基板及び第４の半導体チップに電気的に接続す
る為の配線層を有する。又、前記第３の半導体チップ
は、前記第１の半導体チップに電気的に接続する為の配
線層を有する。又、前記第４の半導体チップは、前記第
１の半導体チップ、又は、前記第２の半導体チップに電
気的に接続する為の配線層を有する。又、前記半導体装
置は、光電素子を具備してなり、前記第１の基板に設置
されていない側の第１の半導体チップの面に前記光電素
子が設置され、前記光電素子と前記第１の基板とは、ワ
イヤボンデングにより接続されてなる。又、前記光電素
子の面は、前記第１の半導体チップの面より広く、前記
第１の半導体チップに設置された側の光電素子の面と前
記第１の基板とがモールドされてなる。例えば、前記第
１の半導体チップは、制御素子であり、前記第２の半導
体チップは、記憶素子である。又は、前記第１の半導体
チップは、記憶素子であり、前記第２の半導体チップ
は、制御素子である。又は、前記第１の半導体チップ
は、論理素子であり、前記第２の半導体チップは、記憶
素子である。又は、前記第１の半導体チップは、記憶素
子であり、前記第２の半導体チップは、論理素子であ
る。又は、前記第１の半導体チップは、Ｆｌａｓｈ ｍ
ｅｍｏｒｙであり、前記第２の半導体チップは、ＳＲＡ
Ｍである。又は、前記第１の半導体チップは、Ｆｌａｓ
ｈ ｍｅｍｏｒｙであり、前記第２の半導体チップは、
ＤＲＡＭである。又は、前記第１の半導体チップは、Ｆ
ｌａｓｈ ｍｅｍｏｒｙであり、前記第２の半導体チッ
プは、ＣＰＵである。又は、前記第１の半導体チップ
は、Ｆｌａｓｈ ｍｅｍｏｒｙであり、前記第２の半導
体チップは、ＤＣ−ＤＣコンバータである。又は、前記
第１の半導体チップは、ＣＰＵであり、前記第２の半導
体チップは、Ｆｌａｓｈ ｍｅｍｏｒｙである。又は、
前記第１の半導体チップは、ＣＰＵであり、前記第２の
半導体チップは、ＳＲＡＭである。又は、前記第１の半
導体チップは、ＣＰＵであり、前記第２の半導体チップ
は、ＤＲＡＭである。又は、前記第１の半導体チップ
は、ＣＰＵであり、前記第２の半導体チップは、ＤＣ−
ＤＣコンバータである。又は、前記第１の半導体チップ
は、Ｆｌａｓｈ ｍｅｍｏｒｙであり、前記第２の半導
体チップは、Ｆｌａｓｈ ｍｅｍｏｒｙである。又は、
前記第１の半導体チップは、ＳＲＡＭであり、前記第２
の半導体チップは、ＳＲＡＭである。又は、前記第１の
半導体チップは、ＤＲＡＭであり、前記第２の半導体チ
ップは、ＤＲＡＭである。又は、前記第１の半導体チッ
プは、Ｆｌａｓｈ ｍｅｍｏｒｙであり、前記第２の半
導体チップは、ＳＲＡＭであり、前記第３の半導体チッ
プは、ＤＲＡＭである。又は、前記第１の半導体チップ
は、ＣＰＵであり、前記第２の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第３の半導体チップ
は、ＳＲＡＭである。又は、前記第１の半導体チップ
は、ＣＰＵであり、前記第２の半導体チップは、Ｆｌａ
ｓｈ ｍｅｍｏｒｙであり、前記第３の半導体チップ
は、ＤＲＡＭである。又は、前記第１の半導体チップ
は、Ｆｌａｓｈ ｍｅｍｏｒｙであり、前記第２の半導
体チップは、Ｆｌａｓｈ ｍｅｍｏｒｙであり、前記第
３の半導体チップは、Ｆｌａｓｈ ｍｅｍｏｒｙであ
る。又は、前記第１の半導体チップは、ＳＲＡＭであ
り、前記第２の半導体チップは、ＳＲＡＭであり、前記
第３の半導体チップは、ＳＲＡＭである。又は、前記第
１の半導体チップは、ＤＲＡＭであり、前記第２の半導
体チップは、ＤＲＡＭであり、前記第３の半導体チップ
は、ＤＲＡＭである。又、前記第４の半導体チップは、
Ｆｌａｓｈ ｍｅｍｏｒｙ、ＣＰＵ、ＳＲＡＭ、ＤＲＡ
Ｍ又はＤＳＰである。特に、前記外部接続端子は、０．
０１ｍｍ〜１．００ｍｍの間隔で配置されてなる。又、
前記第１の基板は、前記外部接続端子を所定の高さ底上
げするスペーサー部を有する。又、前記第１の基板は、
フレキシブル基板である。又、前記半導体装置は、半導
体パッケージである。又、前記半導体装置は、ＢＧＡ
（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）である。又、前記
半導体装置は、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋ
ａｇｅ）である。
【０１４２】又、本発明の半導体装置製造方法は、第１
のウェーハ及び第２のウェーハより、半導体装置を製造
する方法であって、第１の基板に電気的に接続する為の
配線層を前記第１のウェーハに生成するステップ１００
１と、前記第１のウェーハより第１の半導体チップを分
割するステップ１００２と、前記ステップ１００２で分
割した第１の半導体チップをフリップチップボンディン
グにより前記第１の基板の一方の面に接続するステップ
１００３と、前記第１の基板に電気的に接続する為の配
線層を前記第２のウェーハに生成するステップ１００４
と、前記第２のウェーハより第２の半導体チップを分割
するステップ１００５と、前記ステップ１００５で分割
した第２の半導体チップをフリップチップボンディング
により前記第１の基板の他方の面に接続するステップ１
００６とを有する。又は、本発明の半導体装置製造方法
は、第１のウェーハ、第２のウェーハ及び第３のウェー
ハより、半導体装置を製造する方法であって、第１の基
板に電気的に接続する為の配線層を前記第１のウェーハ
に生成するステップ２００１と、前記第１のウェーハよ
り第１の半導体チップを分割するステップ２００２と、
前記ステップ２００２で分割した第１の半導体チップを
フリップチップボンディングにより前記第１の基板の一
方の面に接続するステップ２００３と、前記第１の基板
に電気的に接続する為の配線層を前記第２のウェーハに
生成するステップ２００４と、前記第２のウェーハより
第２の半導体チップを分割するステップ２００５と、前
記ステップ２００５で分割した第２の半導体チップをフ
リップチップボンディングにより前記第１の基板の他方
の面に接続するステップ２００６と、前記第１の基板に
電気的に接続する為の配線層を前記第３のウェーハに生
成するステップ２００７と、前記第３のウェーハより第
３の半導体チップを分割するステップ２００８と、前記
ステップ２００８で分割した第３の半導体チップをフリ
ップチップボンディングにより前記第１の基板の他方の
面に接続するステップ２００９とを有する。又は、本発
明の半導体装置製造方法は、第１のウェーハ及び第２の
ウェーハより、半導体装置を製造する方法であって、第
１の基板に電気的に接続する為の配線層を前記第１のウ
ェーハに生成するステップ３００１と、前記第１のウェ
ーハより第１の半導体チップを分割するステップ３００
２と、前記第１の半導体チップに電気的に接続する為の
配線層を前記第２のウェーハに生成するステップ３００
３と、前記第２のウェーハより第２の半導体チップを分
割するステップ３００４と、前記第１の半導体チップ
と、前記第２の半導体チップとをチップオンチップによ
り接続するステップ３００５と、前記第２の半導体チッ
プが接続された側の第１の半導体チップの面と、前記第
１の基板とをフリップチップボンディングにより接続す
るステップ３００６とを有する。又は、本発明の半導体
装置製造方法は、第１のウェーハ、第２のウェーハ及び
第３のウェーハより、半導体装置を製造する方法であっ
て、第１の基板に電気的に接続する為の配線層を前記第
１のウェーハに生成するステップ４００１と、前記第１
のウェーハより第１の半導体チップを分割するステップ
４００２と、前記第１の半導体チップに電気的に接続す
る為の配線層を前記第２のウェーハに生成するステップ
４００３と、前記第２のウェーハより第２の半導体チッ
プを分割するステップ４００４と、前記第１の半導体チ
ップと、前記第２の半導体チップとをチップオンチップ
により接続するステップ４００５と、前記第１の半導体
チップに電気的に接続する為の配線層を前記第３のウェ
ーハに生成するステップ４００６と、前記第３のウェー
ハより第３の半導体チップを分割するステップ４００７
と、前記第１の半導体チップと、前記第３の半導体チッ
プとをチップオンチップにより接続するステップ４００
８と、前記第２の半導体チップ及び第３の半導体チップ
が接続された側の第１の半導体チップの面と、前記第１
の基板とをフリップチップボンディングにより接続する
ステップ４００９とを有する。特に、前記第１の半導体
チップが接続されていない側の第１の基板の面と、前記
第１の基板の開口部を覆う第２の基板とを電気的に接続
するステップ５００１を有する。又は、本発明の半導体
装置製造方法は、第１のウェーハ、第２のウェーハ及び
第３のウェーハより、半導体装置を製造する方法であっ
て、第１の基板に電気的に接続する為の配線層を前記第
１のウェーハに生成するステップ６００１と、前記第１
のウェーハより第１の半導体チップを分割するステップ
６００２と、前記第１の半導体チップに電気的に接続す
る為の配線層を前記第３のウェーハに生成するステップ
６００３と、前記第３のウェーハより第３の半導体チッ
プを分割するステップ６００４と、前記第１の半導体チ
ップと、前記第３の半導体チップとをチップオンチップ
により接続するステップ６００５と、前記第３の半導体
チップが接続された側の第１の半導体チップの面と、前
記第１の基板とをフリップチップボンディングにより接
続するステップ６００６と、前記第１の基板に電気的に
接続する為の配線層を前記第２のウェーハに生成するス
テップ６００７と、前記第２のウェーハより第２の半導
体チップを分割するステップ６００８と、前記ステップ
６００８で分割した第２の半導体チップをフリップチッ
プボンディングにより前記第１の基板の他方の面に接続
するステップ６００９とを有する。又は、本発明の半導
体装置製造方法は、第１のウェーハ、第２のウェーハ、
第３のウェーハ及び第４のウェーハより、半導体装置を
製造する方法であって、第１の基板に電気的に接続する
為の配線層を前記第１のウェーハに生成するステップ７
００１と、前記第１のウェーハより第１の半導体チップ
を分割するステップ７００２と、前記第１の半導体チッ
プに電気的に接続する為の配線層を前記第３のウェーハ
に生成するステップ７００３と、前記第３のウェーハよ
り第３の半導体チップを分割するステップ７００４と、
前記第１の半導体チップと、前記第３の半導体チップと
をチップオンチップにより接続するステップ７００５
と、前記第１の半導体チップに電気的に接続する為の配
線層を前記第４のウェーハに生成するステップ７００６
と、前記第４のウェーハより第４の半導体チップを分割
するステップ７００７と、前記第１の半導体チップと、
前記第４の半導体チップとをチップオンチップにより接
続するステップ７００８と、前記第３の半導体チップ及
び第４の半導体チップが接続された側の第１の半導体チ
ップの面と、前記第１の基板とをフリップチップボンデ
ィングにより接続するステップ７００９と、前記第１の
基板に電気的に接続する為の配線層を前記第２のウェー
ハに生成するステップ７０１０と、前記第２のウェーハ
より第２の半導体チップを分割するステップ７０１１
と、前記ステップ７０１１で分割した第２の半導体チッ
プをフリップチップボンディングにより前記第１の基板
の他方の面に接続するステップ７０１２とを有する。又
は、本発明の半導体装置製造方法は、半導体装置を製造
する方法であって、第１の基板に電気的に接続する為の
配線層を前記第１のウェーハに生成するステップ８００
１と、前記第１のウェーハより第１の半導体チップを分
割するステップ８００２と、前記第１の半導体チップに
電気的に接続する為の配線層を前記第３のウェーハに生
成するステップ８００３と、前記第３のウェーハより第
３の半導体チップを分割するステップ８００４と、前記
第１の半導体チップと、前記第３の半導体チップとをチ
ップオンチップにより接続するステップ８００５と、前
記第３の半導体チップが接続された側の第１の半導体チ
ップの面と、前記第１の基板とをフリップチップボンデ
ィングにより接続するステップ８００６と、前記第１の
基板に電気的に接続する為の配線層を前記第２のウェー
ハに生成するステップ８００７と、前記第２のウェーハ
より第２の半導体チップを分割するステップ８００８
と、前記第２の半導体チップに電気的に接続する為の配
線層を前記第４のウェーハに生成するステップ８００９
と、前記第４のウェーハより第４の半導体チップを分割
するステップ８０１０と、前記第２の半導体チップと、
前記第４の半導体チップとをチップオンチップにより接
続するステップ８０１１と、前記第４の半導体チップが
接続された側の第２の半導体チップの面と、前記第１の
基板とをフリップチップボンディングにより接続するス
テップ８０１２とを有する。特に、前記第１の基板に設
置されていない側の第１の半導体チップの面に光電素子
を設置するステップ９００１と、前記光電素子と前記第
１の基板とをワイヤボンデングにより接続するステップ
９００２とを有する。或いは、前記第１の基板に設置さ
れていない側の第１の半導体チップの面に光電素子を設
置するステップ９００１と、前記第１の半導体チップに
設置された側の光電素子の面と前記第１の基板とをモー
ルドするステップ１０００１と、前記光電素子と前記第
１の基板とをワイヤボンデングにより接続するステップ
９００２とを有する。
【０１４３】以下、図１〜図３２を用いて更に詳細に説
明する。
【０１４４】図１は、本発明に係る半導体装置の斜視図
である。図２は、本発明に係る半導体チップ１０１の平
面の一例である。図３〜図５は、本発明に係る半導体チ
ップ１０１の断面の一例である。図６〜２５は、本発明
に係る半導体装置の構成を示す断面図である。図２６〜
３２は、フローチャートである。
【０１４５】各図中、１０１（１０２，１０３，１０
４）は、半導体チップであり、いわゆるフリップチップ
である。半導体チップ１０１（半導体チップ１０２、半
導体チップ１０３及び半導体チップ１０４）は、Ｓｉ、
Ｇｅ、Ｇａ等の基板、或いは、化合物半導体基板やセラ
ミック基板に回路が形成された素子である。半導体チッ
プ１０１（半導体チップ１０２、半導体チップ１０３及
び半導体チップ１０４）は、外部と電気的に接続する為
の端子を有している。
【０１４６】半導体チップ１０１（半導体チップ１０
２、半導体チップ１０３及び半導体チップ１０４）は、
制御素子、論理素子、記憶素子、電荷結合素子及び電圧
変換素子等である。
【０１４７】ここで、制御素子とは、例えばＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、Ｍ
ＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）又
はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ ｐｒｏｃｅ
ｓｓｏｒ）等である。
【０１４８】論理素子とは、論理演算を行う論理回路
（Ｌｏｇｉｃ Ｃｉｒｃｕｉｔｓ）である。
【０１４９】記憶素子とは、例えばＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）、Ｄ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒ
ｏｇｒａｍｍａｂｌｅＲｅａｄ−ｏｎｌｙ Ｍｅｍｏｒ
ｙ）、Ｆｌａｓｈ ｍｅｍｏｒｙ等である。
【０１５０】電荷結合素子とは、電荷を移動させて情報
を伝達する素子であり、例えばＣＣＤ（Ｃｈａｒｇｅ
Ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）である。
【０１５１】電圧変換素子とは、外部から供給された電
源を変換して、他の半導体チップに供給するものであ
る。例えば、ＤＣ（５Ｖ）−ＤＣ（３Ｖ）コンバータ等
である。
【０１５２】２０１は、基板であり、絶縁材に導体の厚
膜や薄膜で回路を形成したものである。例えば、セラミ
ック基板、ポリイミドテープを主体とした基板、エポキ
シ基板やアラミド基板等の有機基板である。
【０１５３】基板２０１は、外部接続端子３０１と、半
導体チップ１０１（半導体チップ１０２、半導体チップ
１０３及び／又は半導体チップ１０４）が接続される端
子とを有している。
【０１５４】ここで、外部接続端子３０１とは、半導体
チップ１０１（半導体チップ１０２、半導体チップ１０
３及び／又は半導体チップ１０４）の端子と外部とを電
気的に接続させる為の端子である。例えば、外部接続端
子３０１は、低融点又は高融点の半田突起であり、いわ
ゆる半田ボールである。
【０１５５】外部接続端子３０１と半導体チップ１０１
（半導体チップ１０２、半導体チップ１０３及び／又は
半導体チップ１０４）の端子とは、基板２０１の導体
（プリント配線）により電気的に接続される。
【０１５６】例えば、基板２０１には、一方の面に半導
体チップ１０１が設置され、他方の面に半導体チップ１
０２が設置される。そして、半導体チップ１０１の端子
と、半導体チップ１０２の端子とは、基板２０１の導体
（いわゆる、スルーホール）を介して電気的に接続され
る。
【０１５７】例えば、半導体チップ１０１のアドレス端
子と半導体チップ１０２のアドレス端子とが接続され
る。また、半導体チップ１０１のデータ端子と半導体チ
ップ１０２のデータ端子とが接続される。また、半導体
チップ１０１の電源端子と半導体チップ１０２の電源端
子とが接続される。つまり、基板２０１に形成する配線
は、半導体チップ１０１又は半導体チップ１０２の外側
を大きく引き回すことなく、半導体チップ１０１と半導
体チップ１０２とを上下に接続すればよく、短い距離で
済む。
【０１５８】本発明の半導体装置は、上述した半導体チ
ップ１０１（半導体チップ１０２、半導体チップ１０３
及び半導体チップ１０４）と、基板２０１と、外部接続
端子３０１とを有し、いわゆる、ＢＧＡ（Ｂａｌｌ Ｇ
ｒｉｄ Ａｒｒａｙ）であり、ＣＳＰ（Ｃｈｉｐ Ｓｉ
ｚｅ Ｐａｃｋａｇｅ）である。
【０１５９】次に、半導体チップ１０１（半導体チップ
１０２、半導体チップ１０３及び／又は半導体チップ１
０４）の配線層に付いて説明する。
【０１６０】例えば、図２に示す如く、半導体チップ１
０１は、ワイヤボンデング接続する為の端子１１１と、
基板２０１に接続する為の端子１１２と、半導体チップ
１０２と接続する為の端子１１３とを有している。
【０１６１】ここで、端子１１２及び端子１１３のピッ
チは、例えば０．０１ｍｍ〜１．００ｍｍとする。或い
は、ＥＩＡＪ（日本電子機械工業界）で標準化されてい
るピッチとする。
【０１６２】尚、ＥＩＡＪで標準化されているピッチ
は、１．０ｍｍ、０．８ｍｍ，０．７５ｍｍ（メモリー
製品のみ）、０．６５ｍｍ，０．５ｍｍ、０．４ｍｍと
なっている。そのときのバンプ（半田ボール）の直径は
ピッチの６０％の数値であり、各々直径の平均値は０．
６ｍｍ，０．４８ｍｍ, ０．４５ｍｍ, ０．３ｍｍ,
０．２４ｍｍと規定されている。従って、半導体チップ
１０１の厚みが２５０ミクロンであれば、ＤＣＡに使用
するバンプ高さや半田が溶融して変形する余裕や基板２
０１の変形を考慮して０．６５ｍｍピッチまでは実装に
おいて溶融半田のセルフアライメント効果が期待でき
る。または、半導体チップ厚みが１５０ミクロンであれ
ば０．５ｍｍピッチまでセルフアライメント効果が期待
できる。
【０１６３】すなわち、ＢＧＡやＣＳＰの如く、端子レ
イアウトは面状となる故、製品サイズを大きくすること
なく、多ピン領域を設けることができる。
【０１６４】半導体チップ１０１の端子１１２及び端子
１１３は、信号、電源及びグランドを各々電気的な特性
に応じて再配置する。これにより、電気的な特性を改善
することができる。例えば、電源の端子の数を増やすこ
とにより、電圧ドロップを防ぐことができる。
【０１６５】次に、図３に示す如く、端子１１１は、金
属配線（例えば、プリント配線及びスルーホール）１１
４を介して端子１１２に接続される。そして、接続導体
（例えば、半田ボール）１１７及び基板２０１を設置す
る。これにより、半導体チップ１０１は、端子１１１、
金属配線１１４、端子１１２、接続導体１１７を介して
基板２０１に接続することができる。
【０１６６】また、図４に示す如く、端子１１１は、金
属配線（例えば、プリント配線及びスルーホール）１１
５を介して端子１１３に接続される。そして、接続導体
（例えば、半田ボール）１１８及び半導体チップ１０２
を設置する。これにより、半導体チップ１０１は、端子
１１１、金属配線１１５、端子１１３、接続導体１１８
を介して半導体チップ１０２に接続することができる。
【０１６７】また、図５に示す如く、端子１１２は、金
属配線（例えば、プリント配線及びスルーホール）１１
６を介して端子１１３に接続される。そして、接続導体
（例えば、半田ボール）１１７、接続導体（例えば、半
田ボール）１１８、半導体チップ１０２及び基板２０１
を設置する。これにより、半導体チップ１０２は、接続
導体１１８、端子１１３、金属配線１１６、端子１１
２、接続導体１１７を介して基板２０１に接続すること
ができる。
【０１６８】次に、具体的に説明する為に、ＣＰＵの製
造が得意なＸ会社によりウェーハＸが製造され、ＲＯＭ
の製造が得意なＹ会社によりウェーハＹが製造されたも
のとして説明する。
【０１６９】すなわち、ウェーハＸは、Ｘ会社により大
量生産されたものであり、性能も良く、また低廉な汎用
品である。また、ウェーハＹは、Ｙ会社により大量生産
されたものであり、性能も良く、また低廉な汎用品であ
る。
【０１７０】まず、Ｘ会社よりウェーハＸを購入する。
【０１７１】ここで、ウェーハＸに形成されている分割
（ダイシング）前の半導体チップ（ＣＰＵ）の端子は、
外周に設置されている。なぜなら、汎用品の半導体チッ
プ（ＣＰＵ）は、通常ワイヤボンデングにより接続され
ることを前提としている為である。このまま基板２０１
に接続するには、端子の間隔が狭く、基板２０１の加工
には高精度が要求される。すなわち、基板２０１のコス
トが高くなる。
【０１７２】そこで、本発明では、半導体チップ（ＣＰ
Ｕ）に配線層を設け、端子を内側にも設けるように再配
線して半導体チップ１０１を製造する。
【０１７３】まず、ウェーハＸに層間絶縁膜を形成す
る。次に、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を
生成し、この金属膜にフォトリソグラフィーによりパタ
ーニングし、Ｃｕ等の金属にメッキを施して再配線層を
形成する。更に、ポリイミドやベンゾチクロブタン（Ｂ
ＣＢ）等の保護膜を付け、端子を開口する。この端子に
半田を付加する場合には、その上にＮｉ等のＵＢＭ（Ｕ
ｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）を付加する。
【０１７４】そして、ウェーハＸから半導体チップ１０
１を分割する。尚、半導体チップ１０１の製品テスト
は、分割前でも分割後でも良い。
【０１７５】また、Ｙ会社よりウェーハＹを購入する。
【０１７６】同様に、ウェーハＹに形成されている分割
前の半導体チップ（ＲＯＭ）の端子は、外周に設置され
ている。なぜなら、汎用品の半導体チップ（ＲＯＭ）
は、通常ワイヤボンデングにより接続されることを前提
としている為である。このまま基板２０１に接続するに
は、端子の間隔が狭く、基板２０１の高精度が要求され
る。すなわち、基板のコストが高くなる。
【０１７７】そこで、本発明では、半導体チップ（ＣＰ
Ｕ）に配線層を設け、端子を内側にも設けるように再配
線して半導体チップ１０２を製造する。
【０１７８】まず、ウェーハＹに層間絶縁膜を形成す
る。次に、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を
生成し、この金属膜にフォトリソグラフィーによりパタ
ーニングし、Ｃｕ等の金属にメッキを施して再配線層を
形成する。更に、ポリイミドやベンゾチクロブタン（Ｂ
ＣＢ）等の保護膜を付け、端子を開口する。この端子に
半田を付加する場合には、その上にＮｉ等のＵＢＭを付
加する。
【０１７９】そして、ウェーハＹから半導体チップ１０
２を分割する。尚、半導体チップ１０１の製品テスト
は、分割前でも分割後でも良い。
【０１８０】次に、半導体チップ１０２を基板２０１に
フリップチップボンディングにより電気的に接続する。
例えば、半導体チップ１０２のＵＢＭを介して基板２０
１に一括して接続させる。或いは、導電性樹脂や異方性
導電樹脂による接続であっても良い。
【０１８１】最後に、半導体チップ１０２に（製品用
の）プログラムを焼き込む。
【０１８２】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【０１８３】尚、基板２０１に、例えば抵抗、コンデン
サ及びコイル等の部品を形成しても良い。或いは、基板
２０１に、例えば抵抗、コンデンサ及びコイル等の部品
を搭載しても良い。
【０１８４】次に、各図毎に、本発明の半導体装置につ
いて説明する。
【０１８５】図６に示す半導体装置は、半導体チップ１
０１と、半導体チップ１０２と、基板２０１と、外部接
続端子３０１と、内部接続端子４０１と、内部接続端子
４０２と、モールド材５０１とを有している。
【０１８６】ここで、モールド材５０１は、絶縁体であ
り、例えばエポキシ系の接着材である。
【０１８７】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置され、他方の
面に内部接続端子４０２を介して半導体チップ１０２が
設置される。
【０１８８】そして、基板２０１と半導体チップ１０１
とは、モールド材５０１によりモールドされる。また、
基板２０１と半導体チップ１０２とは、モールド材５０
１によりモールドされる。尚、このモールド材５０１
は、半導体チップ１０１（及び／又は半導体チップ１０
２）と、基板２０１との隙間に充填される（いわゆる、
アンダーフィル）。或いは、このモールド材５０１は、
半導体チップ１０１（及び／又は半導体チップ１０２）
の全体を覆うように充填される。
【０１８９】そして、モールド材５０１が凝固すること
により、基板２０１、半導体チップ１０１及び半導体チ
ップ１０２は、機械的に補強される。また、モールド材
５０１により、半導体チップ１０１及び半導体チップ１
０２を放熱させることができる。
【０１９０】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。また、半導体チップ１０２
と基板２０１とは、内部接続端子４０２を介してフリッ
プチップボンディングにより電気的に接続される。
【０１９１】半導体チップ１０１と半導体チップ１０２
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。また、外部接続端子３０１
と、半導体チップ１０１及び／又は半導体チップ１０２
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。
【０１９２】例えば、半導体チップ１０１を制御素子で
構成し、半導体チップ１０２を記憶素子で構成する。或
いは、半導体チップ１０１を記憶素子で構成し、半導体
チップ１０２を制御素子で構成する。
【０１９３】具体的には、半導体チップ１０１をＣＰＵ
で構成し、半導体チップ１０２をＦｌａｓｈ ｍｅｍｏ
ｒｙで構成する。或いは、半導体チップ１０１をＦｌａ
ｓｈｍｅｍｏｒｙで構成し、半導体チップ１０２をＣＰ
Ｕで構成する。
【０１９４】または、半導体チップ１０１をＣＰＵで構
成し、半導体チップ１０２をＳＲＡＭで構成する。或い
は、半導体チップ１０１をＳＲＡＭで構成し、半導体チ
ップ１０２をＣＰＵで構成する。
【０１９５】または、半導体チップ１０１をＣＰＵで構
成し、半導体チップ１０２をＤＲＡＭで構成する。或い
は、半導体チップ１０１をＤＲＡＭで構成し、半導体チ
ップ１０２をＣＰＵで構成する。
【０１９６】或いは、半導体チップ１０１を論理素子で
構成し、半導体チップ１０２を記憶素子で構成する。或
いは、半導体チップ１０１を記憶素子で構成し、半導体
チップ１０２を論理素子で構成する。
【０１９７】これらの構成により、あたかも小型なシン
グルチップマイコンのような半導体装置を低廉なコスト
で提供することができる。また、制御素子又は論理素子
と、記憶素子との配線を短くできる為、配線間の輻射ノ
イズを減らすことができる。
【０１９８】または、記憶容量を増大させる為に、半導
体チップ１０１を制御素子で構成し、半導体チップ１０
２を記憶素子で構成しても良い。
【０１９９】具体的には、半導体チップ１０１をＦｌａ
ｓｈ ｍｅｍｏｒｙで構成し、半導体チップ１０２をＦ
ｌａｓｈ ｍｅｍｏｒｙで構成する。
【０２００】または、半導体チップ１０１をＳＲＡＭで
構成し、半導体チップ１０２をＳＲＡＭで構成する。
【０２０１】または、半導体チップ１０１をＤＲＡＭで
構成し、半導体チップ１０２をＤＲＡＭで構成する。
【０２０２】これらの構成により、実装面積を２倍にす
ることなく、記憶容量を２倍にすることができる。
【０２０３】或いは、メモリ機能の異なる組み合わせと
しても良い。
【０２０４】具体的には、半導体チップ１０１をＦｌａ
ｓｈ ｍｅｍｏｒｙで構成し、半導体チップ１０２をＳ
ＲＡＭで構成する。
【０２０５】または、半導体チップ１０１をＦｌａｓｈ
ｍｅｍｏｒｙで構成し、半導体チップ１０２をＤＲＡ
Ｍで構成する。
【０２０６】これらの構成により、実装面積を２倍にす
ることなく、機能の異なる記憶素子を有する半導体装置
を提供することができる。
【０２０７】或いは、外部から供給させる電源の電圧で
は、駆動できない半導体チップの場合、半導体チップ１
０１又は半導体チップ１０２をＤＣ−ＤＣコンバータで
構成しても良い。
【０２０８】具体的には、半導体チップ１０１をＦｌａ
ｓｈ ｍｅｍｏｒｙで構成し、半導体チップ１０２をＤ
Ｃ（５Ｖ）−ＤＣ（３Ｖ）コンバータで構成する。これ
により、外部電源が５Ｖであっても３Ｖ駆動のＦｌａｓ
ｈ ｍｅｍｏｒｙを駆動することができる。
【０２０９】または、半導体チップ１０１をＣＰＵで構
成し、半導体チップ１０２をＤＣ（５Ｖ）−ＤＣ（３
Ｖ）コンバータで構成する。これにより、外部電源が５
Ｖであっても３Ｖ駆動のＣＰＵを駆動することができ
る。
【０２１０】図７に示す半導体装置は、半導体チップ１
０１と、半導体チップ１０２と、半導体チップ１０３
と、基板２０１と、外部接続端子３０１と、内部接続端
子４０１と、内部接続端子４０２と、内部接続端子４０
３と、モールド材５０１と、スペーサー６０１とを有し
ている。
【０２１１】ここで、スペーサー６０１は、半導体装置
を他の基板に接続させる場合に、半導体チップ１０２及
び半導体チップ１０３を他の基板に接触させないように
するものである。スペーサー６０１は、スルーホールを
有している。そして、スペーサー６０１は、スペーサー
６０１のスルーホールを介して基板２０１と外部接続端
子３０１とを電気的に接続させるものである。
【０２１２】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置され、他方の
面に内部接続端子４０２を介して半導体チップ１０２及
び内部接続端子４０３を介して半導体チップ１０３が設
置される。
【０２１３】そして、基板２０１と半導体チップ１０１
とは、モールド材５０１によりモールドされる。また、
基板２０１と、半導体チップ１０２及び半導体チップ１
０３とは、モールド材５０１によりモールドされる。
【０２１４】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。また、半導体チップ１０２
と基板２０１とは、内部接続端子４０２を介してフリッ
プチップボンディングにより電気的に接続される。ま
た、半導体チップ１０３と基板２０１とは、内部接続端
子４０３を介してフリップチップボンディングにより電
気的に接続される。
【０２１５】半導体チップ１０１と半導体チップ１０２
と半導体チップ１０３とは、基板２０１のプリント配線
及びスルーホールを介して電気的に接続される。また、
外部接続端子３０１と、半導体チップ１０１及び／又は
半導体チップ１０２とは、基板２０１のプリント配線及
びスルーホールと、スペーサー６０１とを介して電気的
に接続される。
【０２１６】例えば、半導体チップ１０１を制御素子で
構成し、半導体チップ１０２及び半導体チップ１０３を
記憶素子で構成する。
【０２１７】具体的には、半導体チップ１０１をＣＰＵ
で構成し、半導体チップ１０２をＦｌａｓｈ ｍｅｍｏ
ｒｙで構成し、半導体チップ１０３をＳＲＡＭで構成す
る。或いは、半導体チップ１０１をＣＰＵで構成し、半
導体チップ１０２をＦｌａｓｈ ｍｅｍｏｒｙで構成
し、半導体チップ１０３をＤＲＡＭで構成する。
【０２１８】これらの構成により、あたかも小型なシン
グルチップマイコンのような半導体装置を低廉なコスト
で提供することができる。また、制御素子又は論理素子
と、記憶素子との配線を短くできる為、配線間の輻射ノ
イズを減らすことができる。
【０２１９】または、記憶容量を増大させる為に、半導
体チップ１０１を制御素子で構成し、半導体チップ１０
２を記憶素子で構成し、半導体チップ１０３を記憶素子
で構成しても良い。
【０２２０】具体的には、半導体チップ１０１をＦｌａ
ｓｈ ｍｅｍｏｒｙで構成し、半導体チップ１０２をＦ
ｌａｓｈ ｍｅｍｏｒｙで構成し、半導体チップ１０３
をＦｌａｓｈ ｍｅｍｏｒｙで構成する。
【０２２１】または、半導体チップ１０１をＳＲＡＭで
構成し、半導体チップ１０２をＳＲＡＭで構成し、半導
体チップ１０３をＳＲＡＭで構成する。
【０２２２】または、半導体チップ１０１をＤＲＡＭで
構成し、半導体チップ１０２をＤＲＡＭで構成し、半導
体チップ１０３をＤＲＡＭで構成する。
【０２２３】これらの構成により、実装面積を３倍にす
ることなく、記憶容量を３倍にすることができる。
【０２２４】或いは、メモリ機能の異なる組み合わせと
しても良い。
【０２２５】具体的には、半導体チップ１０１をＦｌａ
ｓｈ ｍｅｍｏｒｙで構成し、半導体チップ１０２をＳ
ＲＡＭで構成し、半導体チップ１０３をＤＲＡＭで構成
する。
【０２２６】これらの構成により、実装面積を３倍にす
ることなく、機能の異なる記憶素子を有する半導体装置
を提供することができる。
【０２２７】図８に示す半導体装置は、半導体チップ１
０１と、半導体チップ１０２と、基板２０１と、外部接
続端子３０１と、内部接続端子４０１と、内部接続端子
４０２と、モールド材５０１と、スペーサー６０１とを
有する装置を、上下に設置したものである。
【０２２８】上下に配置されたこの装置は、スペーサー
６０１（例えば、スルーホール）を介して電気的に接続
される。
【０２２９】図９に示す半導体装置は、基板２０１に開
口部を設けたものである。
【０２３０】半導体チップ１０１と半導体チップ１０２
とは、開口部を覆うようにモールド材５０１でモールド
される。これにより、半導体チップ１０１と半導体チッ
プ１０２とを、モールド材５０１を介して放熱すること
ができる。
【０２３１】図１０に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、外部
接続端子３０１と、内部接続端子４０１と、内部接続端
子４０２と、モールド材５０１とを有し、特に、基板２
０１をフレキシブル基板で構成したものである。
【０２３２】例えば、基板２０１を、薄いポリイミドテ
ープで構成する。また、基板２０１の導体（プリント配
線）で端子を設け、この端子により外部接続端子３０１
を構成する。
【０２３３】そして、図１０に示す如く、外部接続端子
３０１の部分の基板２０１を変形させてスペーサーを構
成する。
【０２３４】図１１に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、半導体チップ１０３
と、基板２０１と、外部接続端子３０１と、内部接続端
子４０１と、内部接続端子４０２と、内部接続端子４０
３と、モールド材５０１とを有し、特に、基板２０１を
フレキシブル基板で構成したものである。
【０２３５】例えば、基板２０１を、薄いポリイミドテ
ープで構成する。また、基板２０１の導体（プリント配
線）で端子を設け、この端子により外部接続端子３０１
を構成する。
【０２３６】そして、図１１に示す如く、外部接続端子
３０１の部分の基板２０１を変形させてスペーサーを構
成する。
【０２３７】図１２に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、外部
接続端子３０１と、内部接続端子４０１と、内部接続端
子４０２と、モールド材５０１とを有する装置を、上下
に設置したものであり、特に、基板２０１をフレキシブ
ル基板で構成したものである。
【０２３８】例えば、基板２０１を、薄いポリイミドテ
ープで構成する。また、基板２０１の導体（プリント配
線）で端子を設け、この端子により外部接続端子３０１
を構成する。
【０２３９】そして、図１２に示す如く、外部接続端子
３０１の部分の基板２０１を変形させてスペーサーを構
成する。
【０２４０】図１３に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、外部
接続端子３０１と、内部接続端子４０１と、内部接続端
子４０２と、モールド材５０１とを有している。
【０２４１】半導体チップ１０１と半導体チップ１０２
とは、内部接続端子４０２を介してフリップチップボン
ディングにより電気的に接続される。
【０２４２】基板２０１は、半導体チップ１０２を格納
することができる開口部を有する。尚、この開口部は、
貫通であっても、座繰りであっても良い。
【０２４３】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置される。
【０２４４】そして、基板２０１の開口部は、モールド
材５０１によりモールドされる。すなわち、モールド材
５０１が凝固することにより、基板２０１、半導体チッ
プ１０１及び半導体チップ１０２は、機械的に補強され
る。また、モールド材５０１により、半導体チップ１０
１及び半導体チップ１０２を放熱させることができる。
【０２４５】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。
【０２４６】半導体チップ１０１と外部接続端子３０１
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。また、半導体チップ１０２と
外部接続端子３０１とは、半導体チップ１０１、基板２
０１のプリント配線及びスルーホールを介して電気的に
接続される。
【０２４７】これらの構成により、半導体チップ１０１
と半導体チップ１０２とのみに接続する線（例えば、ア
ドレス線、Ｉ／Ｏポート線）は、基板２０１に接続する
必要がない。その分、基板２０１の加工に高精度が要求
されない。すなわち、基板２０１を低廉なコストで製造
することができる。又、外形サイズを小さくすることが
できる。
【０２４８】図１４に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、基板
２０２と、外部接続端子３０１と、内部接続端子４０１
と、内部接続端子４０２と、モールド材５０１とを有
し、特に、基板２０２により基板２０１の開口部を塞い
だ構成とする。
【０２４９】半導体チップ１０１と半導体チップ１０２
とは、内部接続端子４０２を介してフリップチップボン
ディングにより電気的に接続される。
【０２５０】基板２０１は、半導体チップ１０２を格納
することができる開口部を有する。尚、この開口部は、
貫通であっても、座繰りであっても良い。
【０２５１】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置され、他方の
面に基板２０２が設置される。
【０２５２】基板２０２の基板２０１が設置されていな
い側の面に外部接続端子３０１が設置される。
【０２５３】そして、基板２０１の開口部は、モールド
材５０１によりモールドされる。すなわち、モールド材
５０１が凝固することにより、基板２０１、半導体チッ
プ１０１及び半導体チップ１０２は、機械的に補強され
る。また、モールド材５０１により、半導体チップ１０
１及び半導体チップ１０２を放熱させることができる。
【０２５４】半導体チップ１０１と外部接続端子３０１
とは、基板２０１のプリント配線及びスルーホールと、
基板２０２とを介して電気的に接続される。また、半導
体チップ１０２と外部接続端子３０１とは、半導体チッ
プ１０１と、基板２０１のプリント配線及びスルーホー
ルと、基板２０１とを介して電気的に接続される。
【０２５５】この基板２０２により、半導体チップ１０
２の下面にも外部接続端子３０１を設けることができ
る。すなわち、端子レイアウトの自由度を増すことがで
きる。
【０２５６】図１５に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、外部
接続端子３０１と、内部接続端子４０１と、内部接続端
子４０２と、モールド材５０１とを有し、特に、基板２
０１をフレキシブル基板で構成したものである。
【０２５７】例えば、基板２０１を、薄いポリイミドテ
ープで構成する。また、基板２０１の導体（プリント配
線）で端子を設け、この端子により外部接続端子３０１
を構成する。
【０２５８】そして、図１５に示す如く、外部接続端子
３０１の部分の基板２０１を変形させてスペーサーを構
成する。
【０２５９】図１６に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、外部
接続端子３０１と、内部接続端子４０１と、内部接続端
子４０２と、モールド材５０１とを有する装置を、上下
に設置したものであり、特に、基板２０１をフレキシブ
ル基板で構成したものである。
【０２６０】例えば、基板２０１を、薄いポリイミドテ
ープで構成する。また、基板２０１の導体（プリント配
線）で端子を設け、この端子により外部接続端子３０１
を構成する。
【０２６１】図１７に示す半導体装置は、半導体チップ
１０１ａと、半導体チップ１０１ｂと、半導体チップ１
０２ａと、半導体チップ１０２ｂと、基板２０１と、ス
ペーサー６０１と、外部接続端子３０１と、内部接続端
子４０１ａと、内部接続端子４０１ｂと、内部接続端子
４０２ａと、内部接続端子４０２ｂと、モールド材５０
１とを有している。
【０２６２】半導体チップ１０１ａと半導体チップ１０
２ａとは、内部接続端子４０２ａを介してフリップチッ
プボンディングにより電気的に接続される。また、半導
体チップ１０１ｂと半導体チップ１０２ｂとは、内部接
続端子４０２ｂを介してフリップチップボンディングに
より電気的に接続される。
【０２６３】そして、基板２０１には、一方の面に内部
接続端子４０１ａを介して半導体チップ１０１ａが設置
され、他方の面に内部接続端子４０１ｂを介して半導体
チップ１０１ｂが設置される。
【０２６４】半導体チップ１０１ｂが設置された側の基
板２０１の面には、図１７に示す如く、スペーサー６０
１が設置される。そして、基板２０１が設置された側の
反対のスペーサー６０１の面には、外部接続端子３０１
が設置される。
【０２６５】また、基板２０１は、半導体チップ１０２
ａ及び半導体チップ１０２ｂを格納することができる開
口部を有する。尚、半導体チップ１０２ａ及び半導体チ
ップ１０２ｂを格納する開口部は、貫通であっても、座
繰りであっても良い。
【０２６６】例えば、このスペーサー６０１により、半
導体チップ１０１ｂを薄くすることなく半導体装置を構
成することができる。従って、ＢＧＡから金属突起を除
いたＬＧＡ（Ｌｅａｄ Ｇｒｉｄ Ａｒｒａｙ）のよう
なパッケージ形態でも半導体装置を構成することができ
る。例えば、端子ピッチが０．５ｍｍピッチでは１５０
ミクロンの半導体チップの厚みが必要とされるが、入手
した市販の半導体チップの厚みが２５０ミクロン以上で
あっても、スペーサー６０１で吸収させることができ
る。
【０２６７】また、スペーサー６０１は、多層基板で構
成しても良く、スペーサー６０１で基板２０１と外部接
続端子３０１とをプリント配線することにより基板２０
１の配線レイアウトの自由度を増加させることができ
る。これにより、外形や外部接続端子３０１のレイアウ
ト寸法を標準化しておけば汎用性を増すことができ、半
導体装置のコストを下げることができる。
【０２６８】或いは、基板２０１と外部接続端子３０１
とを上下に接続させるだけであれば、スルーホールのビ
アを設けただけの構成であっても良い。これにより、ス
ペーサー６０１を低廉なコストで製造することができ
る。
【０２６９】そして、基板２０１の開口部は、モールド
材５０１によりモールドされる。すなわち、モールド材
５０１が凝固することにより、基板２０１、半導体チッ
プ１０１ａ、半導体チップ１０１ｂ、半導体チップ１０
２ａ及び半導体チップ１０２ｂは、機械的に補強され
る。また、モールド材５０１により、半導体チップ１０
１ａ、半導体チップ１０１ｂ、半導体チップ１０２ａ及
び半導体チップ１０２ｂを放熱させることができる。
【０２７０】半導体チップ１０１ａと基板２０１とは、
内部接続端子４０１ａを介してフリップチップボンディ
ングにより電気的に接続される。また、半導体チップ１
０１ｂと基板２０１とは、内部接続端子４０１ｂを介し
てフリップチップボンディングにより電気的に接続され
る。
【０２７１】半導体チップ１０１ａと外部接続端子３０
１とは、基板２０１のプリント配線及びスルーホール
と、スペーサー６０１とを介して電気的に接続される。
また、半導体チップ１０１ｂと外部接続端子３０１と
は、基板２０１のプリント配線及びスルーホールと、ス
ペーサー６０１とを介して電気的に接続される。
【０２７２】また、半導体チップ１０２ａと外部接続端
子３０１とは、半導体チップ１０１ａ、基板２０１のプ
リント配線及びスルーホールと、スペーサー６０１とを
介して電気的に接続される。また、半導体チップ１０２
ｂと外部接続端子３０１とは、半導体チップ１０１ｂ、
基板２０１のプリント配線及びスルーホールと、スペー
サー６０１とを介して電気的に接続される。
【０２７３】図１８に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、半導体チップ１０３
と、基板２０１と、外部接続端子３０１と、内部接続端
子４０１と、内部接続端子４０２と、内部接続端子４０
３と、モールド材５０１とを有している。
【０２７４】半導体チップ１０１と半導体チップ１０３
とは、内部接続端子４０３を介してフリップチップボン
ディングにより電気的に接続される。
【０２７５】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置され、他方の
面に内部接続端子４０２を介して半導体チップ１０２が
設置される。
【０２７６】基板２０１は、半導体チップ１０３を格納
することができる開口部を有する。この開口部は、貫通
であっても、座繰りであっても良い。
【０２７７】そして、基板２０１の開口部は、モールド
材５０１によりモールドされる。すなわち、モールド材
５０１が凝固することにより、基板２０１、半導体チッ
プ１０１、半導体チップ１０２及び半導体チップ１０３
は、機械的に補強される。また、モールド材５０１によ
り、半導体チップ１０１、半導体チップ１０２及び半導
体チップ１０３を放熱させることができる。
【０２７８】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。また、半導体チップ１０２
と基板２０１とは、内部接続端子４０２を介してフリッ
プチップボンディングにより電気的に接続される。
【０２７９】半導体チップ１０１と外部接続端子３０１
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。また、半導体チップ１０２と
外部接続端子３０１とは、基板２０１のプリント配線及
びスルーホールを介して電気的に接続される。また、半
導体チップ１０３と外部接続端子３０１とは、半導体チ
ップ１０１、基板２０１のプリント配線及びスルーホー
ルを介して電気的に接続される。
【０２８０】これらの構成により、あたかも小型なシン
グルチップマイコンのような半導体装置を低廉なコスト
で提供することができる。特に、半導体チップ１０１と
半導体チップ１０３とのみに接続する線（例えば、アド
レス線、Ｉ／Ｏポート線）は、基板２０１に接続する必
要がない。その分、基板２０１の加工に高精度が要求さ
れない。すなわち、基板２０１を低廉なコストで製造す
ることができる。
【０２８１】図１９に示す半導体装置は、図１８に示し
た半導体装置の構成に加えて、内部接続端子４０２ｃを
有している。
【０２８２】ここで、内部接続端子４０２ｃは、半導体
チップ１０２と半導体チップ１０３とを、接続するもで
ある。尚、接続は、機械的な接続だけであっても良い。
すなわち、機械的に補強する為の接続であっても良い。
【０２８３】図２０に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、半導体チップ１０３
と、半導体チップ１０４と、基板２０１と、外部接続端
子３０１と、内部接続端子４０１と、内部接続端子４０
２と、内部接続端子４０３と、内部接続端子４０４と、
モールド材５０１とを有している。
【０２８４】半導体チップ１０１と半導体チップ１０３
とは、内部接続端子４０３を介してフリップチップボン
ディングにより電気的に接続される。
【０２８５】また、半導体チップ１０３が接続された側
の半導体チップ１０１の面と、半導体チップ１０４と
は、内部接続端子４０４を介してフリップチップボンデ
ィングにより電気的に接続される。
【０２８６】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置され、他方の
面に内部接続端子４０２を介して半導体チップ１０２が
設置される。
【０２８７】基板２０１は、半導体チップ１０３及び半
導体チップ１０４を格納することができる開口部を有す
る。この開口部は、貫通であっても、座繰りであっても
良い。
【０２８８】そして、基板２０１の開口部は、モールド
材５０１によりモールドされる。すなわち、モールド材
５０１が凝固することにより、基板２０１、半導体チッ
プ１０１、半導体チップ１０２、半導体チップ１０３及
び半導体チップ１０４は、機械的に補強される。また、
モールド材５０１により、半導体チップ１０１、半導体
チップ１０２、半導体チップ１０３及び半導体チップ１
０４を放熱させることができる。
【０２８９】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。また、半導体チップ１０２
と基板２０１とは、内部接続端子４０２を介してフリッ
プチップボンディングにより電気的に接続される。
【０２９０】半導体チップ１０１と外部接続端子３０１
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。また、半導体チップ１０２と
外部接続端子３０１とは、基板２０１のプリント配線及
びスルーホールを介して電気的に接続される。
【０２９１】半導体チップ１０３と外部接続端子３０１
とは、半導体チップ１０１、基板２０１のプリント配線
及びスルーホールを介して電気的に接続される。半導体
チップ１０４と外部接続端子３０１とは、半導体チップ
１０１、基板２０１のプリント配線及びスルーホールを
介して電気的に接続される。
【０２９２】図２１に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、半導体チップ１０３
と、半導体チップ１０４と、基板２０１と、外部接続端
子３０１と、内部接続端子４０１と、内部接続端子４０
２と、内部接続端子４０３と、内部接続端子４０４と、
モールド材５０１とを有している。
【０２９３】半導体チップ１０１と半導体チップ１０３
とは、内部接続端子４０３を介してフリップチップボン
ディングにより電気的に接続される。
【０２９４】半導体チップ１０２と半導体チップ１０４
とは、内部接続端子４０４を介してフリップチップボン
ディングにより電気的に接続される。
【０２９５】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置され、他方の
面に内部接続端子４０２を介して半導体チップ１０２が
設置される。
【０２９６】基板２０１は、半導体チップ１０３及び半
導体チップ１０４を格納することができる開口部を有す
る。この開口部は、貫通であっても、座繰りであっても
良い。
【０２９７】ここで、図２１に示す如く、半導体チップ
１０１の面と半導体チップ１０２の面とを結ぶ軸上に、
半導体チップ１０３と半導体チップ１０４とが重ならな
いように設置する。言い換えると、半導体チップ１０３
と半導体チップ１０４とを上下に設置するのではなく、
平面的に設置する。
【０２９８】これにより、半導体装置を薄くすることが
できる。
【０２９９】基板２０１の開口部は、モールド材５０１
によりモールドされる。すなわち、モールド材５０１が
凝固することにより、基板２０１、半導体チップ１０
１、半導体チップ１０２、半導体チップ１０３及び半導
体チップ１０４は、機械的に補強される。また、モール
ド材５０１により、半導体チップ１０１、半導体チップ
１０２、半導体チップ１０３及び半導体チップ１０４を
放熱させることができる。
【０３００】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。また、半導体チップ１０２
と基板２０１とは、内部接続端子４０２を介してフリッ
プチップボンディングにより電気的に接続される。
【０３０１】半導体チップ１０１と外部接続端子３０１
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。また、半導体チップ１０２と
外部接続端子３０１とは、基板２０１のプリント配線及
びスルーホールを介して電気的に接続される。
【０３０２】半導体チップ１０３と外部接続端子３０１
とは、半導体チップ１０１、基板２０１のプリント配線
及びスルーホールを介して電気的に接続される。半導体
チップ１０４と外部接続端子３０１とは、半導体チップ
１０２、基板２０１のプリント配線及びスルーホールを
介して電気的に接続される。
【０３０３】図２２に示す半導体装置は、上述した半導
体装置に、更に光電素子７０１と、モールド材５０２と
を有するものである。
【０３０４】光電素子７０１は、例えば電荷結合素子
（ＣＣＤ：Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ ｄｅｖｉｃ
ｅ）であり、図２２に示す光電素子７０１の面は、半導
体チップ１０１の面より小さいものである。
【０３０５】光電素子７０１は、基板２０１に接続され
ていない側の半導体チップ１０１の面に設置される。こ
の設置した光電素子７０１の面と半導体チップ１０１の
面とは、モールド５０２によりモールドされる。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１は、半導体チップ１０１に固定される。
【０３０６】また、半導体チップ１０１と基板２０１と
は、モールド５０１によりモールドされる。すなわち、
モールド材５０１が凝固することにより、半導体チップ
１０１は、基板２０１に固定される。
【０３０７】光電素子７０１と基板２０１とは、ワイヤ
ボンデング又はＴＡＢ（ＴａｐｅＡｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）のようなビームによりボンデングさ
れ、電気的に接続される。そして、光電素子７０１と半
導体チップ１０１とは、ワイヤ、基板２０１のプリント
配線を介して電気的に接続される。
【０３０８】尚、本発明は、半導体チップ１０１の上に
設置する素子をＣＣＤに限定するものでなく、他の光電
素子やセンサーであっても良い。
【０３０９】図２３に示す半導体装置は、図２２で示し
た半導体装置に対して、光電素子７０１が半導体チップ
１０１の面より大きな面で構成したものである。
【０３１０】ここで、光電素子７０１と基板２０１とを
ワイヤボンデングする場合、光電素子７０１に機械的な
負荷がかかる。
【０３１１】そこで、本発明では、図２３に示す如く、
半導体チップ１０１に設置されている側の光電素子７０
１の面と、基板２０１の面とをモールト゛材５０１でモー
ルドする。すなわち、モールド材５０１が凝固すること
により、光電素子７０１は、基板２０１に固定されると
共に、機械的に補強される。
【０３１２】これにより、光電素子７０１を基板２０１
にワイヤボンデングすることができる。
【０３１３】図２４に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、外部
接続端子３０１と、内部接続端子４０１と、内部接続端
子４０２と、モールド材５０１と、光電素子７０１（Ｃ
ＣＤ）と、レンズ８０１と、カバー９０１とを有してい
る。
【０３１４】レンズ８０１は、光電素子７０１（ＣＣ
Ｄ）に集光するものである。
【０３１５】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置され、他方の
面に内部接続端子４０２を介して半導体チップ１０２が
設置される。
【０３１６】そして、基板２０１と半導体チップ１０１
とは、モールド材５０１によりモールドされる。また、
基板２０１と半導体チップ１０２とは、モールド材５０
１によりモールドされる。すなわち、モールド材５０１
が凝固することにより、基板２０１、半導体チップ１０
１及び半導体チップ１０２は、機械的に補強される。ま
た、モールド材５０１により、半導体チップ１０１及び
半導体チップ１０２を放熱させることができる。
【０３１７】また、光電素子７０１（ＣＣＤ）は、基板
２０１に接続されていない側の半導体チップ１０１の面
に設置される。この設置した光電素子７０１（ＣＣＤ）
の面と半導体チップ１０１の面とは、モールド５０２に
よりモールドされる。すなわち、モールド材５０２が凝
固することにより、光電素子７０１（ＣＣＤ）は、半導
体チップ１０１に固定される。
【０３１８】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。また、半導体チップ１０２
と基板２０１とは、内部接続端子４０２を介してフリッ
プチップボンディングにより電気的に接続される。
【０３１９】光電素子７０１（ＣＣＤ）と基板２０１と
は、ワイヤボンデング又はＴＡＢのようなビームにより
ボンデングされ、電気的に接続される。
【０３２０】半導体チップ１０１と半導体チップ１０２
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。また、外部接続端子３０１
と、半導体チップ１０１及び／又は半導体チップ１０２
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。
【０３２１】半導体チップ１０１、半導体チップ１０２
及び外部接続端子３０１と、光電素子７０１（ＣＣＤ）
とは、ワイヤ、基板２０１のプリント配線を介して電気
的に接続される。
【０３２２】レンズ８０１は、図２４に示す如く、カバ
ー９０１を介して基板２０１に設置し、固定する。
【０３２３】ここで、光電素子７０１（ＣＣＤ）とレン
ズ８０１との距離は一定であり、半導体チップ１０１が
薄ければ、それだけ装置全体を小型化することができ
る。
【０３２４】尚、光電素子７０１の面は、半導体チップ
１０１の面より小さいくても、或いは光電素子７０１の
面は、半導体チップ１０１の面より大きくても良い。
【０３２５】図２５に示す半導体装置は、半導体チップ
１０１と、半導体チップ１０２と、基板２０１と、外部
接続端子３０１と、内部接続端子４０１と、内部接続端
子４０２と、モールド材５０１と、光電素子７０１（Ｃ
ＣＤ）と、レンズ８０１と、カバー９０１とを有してい
る。
【０３２６】レンズ８０１は、光電素子７０１（ＣＣ
Ｄ）に集光するものである。
【０３２７】半導体チップ１０１と半導体チップ１０２
とは、内部接続端子４０２を介してフリップチップボン
ディングにより電気的に接続される。
【０３２８】基板２０１は、半導体チップ１０２を格納
することができる開口部を有する。尚、この開口部は、
貫通であっても、座繰りであっても良い。
【０３２９】基板２０１には、一方の面に内部接続端子
４０１を介して半導体チップ１０１が設置される。
【０３３０】そして、基板２０１の開口部は、モールド
材５０１によりモールドされる。すなわち、モールド材
５０１が凝固することにより、基板２０１、半導体チッ
プ１０１及び半導体チップ１０２は、機械的に補強され
る。また、モールド材５０１により、半導体チップ１０
１及び半導体チップ１０２を放熱させることができる。
【０３３１】また、光電素子７０１（ＣＣＤ）は、基板
２０１に接続されていない側の半導体チップ１０１の面
に設置される。この設置した光電素子７０１の面と半導
体チップ１０１の面とは、モールド５０２によりモール
ドされる。すなわち、モールド材５０２が凝固すること
により、光電素子７０１（ＣＣＤ）は、半導体チップ１
０１に固定される。
【０３３２】半導体チップ１０１と基板２０１とは、内
部接続端子４０１を介してフリップチップボンディング
により電気的に接続される。
【０３３３】光電素子７０１（ＣＣＤ）と基板２０１と
は、ワイヤボンデング又はＴＡＢのようなビームにより
ボンデングされ、電気的に接続される。
【０３３４】半導体チップ１０１と外部接続端子３０１
とは、基板２０１のプリント配線及びスルーホールを介
して電気的に接続される。また、半導体チップ１０２と
外部接続端子３０１とは、半導体チップ１０１、基板２
０１のプリント配線及びスルーホールを介して電気的に
接続される。
【０３３５】半導体チップ１０１及び外部接続端子３０
１と、光電素子７０１（ＣＣＤ）とは、ワイヤ、基板２
０１のプリント配線を介して電気的に接続される。
【０３３６】半導体チップ１０２と、光電素子７０１
（ＣＣＤ）とは、ワイヤ、基板２０１のプリント配線、
半導体チップ１０１を介して電気的に接続される。
【０３３７】レンズ８０１は、図２５に示す如く、カバ
ー９０１を介して基板２０１に設置し、固定する。
【０３３８】尚、光電素子７０１の面は、半導体チップ
１０１の面より小さいくても、或いは光電素子７０１の
面は、半導体チップ１０１の面より大きくても良い。
【０３３９】次に、半導体チップ１０１と、半導体チッ
プ１０２とを有する半導体装置の製造方法について詳細
に説明する。
【０３４０】まず、ＣＰＵの製造が得意なＸ会社からウ
ェーハＸを購入する。
【０３４１】次に、基板２０１に接続する為の配線層を
ウェーハＸに生成する（ステップ１００１）。例えば、
ウェーハＸに層間絶縁膜を形成する。そして、真空蒸着
により、Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜
にフォトリソグラフィーによりパターニングし、Ｃｕ等
の金属にメッキを施して再配線層を形成する。更に、ポ
リイミドやベンゾチクロブタン（ＢＣＢ）等の保護膜を
付け、端子１１２を開口する。次に、接続導体１１７を
付加する。
【０３４２】そして、ウェーハＸから半導体チップ１０
１（ＣＰＵ）を分割（ダイシング）する（ステップ１０
０２）。
【０３４３】そして、半導体チップ１０１（ＣＰＵ）の
製品テストを行う。尚、半導体チップ１０１（ＣＰＵ）
の製品テストは、分割前でも分割後でも良い。
【０３４４】次に、分割した半導体チップ１０１（ＣＰ
Ｕ）をフリップチップボンディングにより基板２０１に
接続する（ステップ１００３）。例えば、導電性突起を
半田ボールで形成し、接続する。又は、スクリーン印刷
により導電性樹脂の突起を形成し、硬化する前にフリッ
プチップボンディングして接続する。
【０３４５】これにより、半導体チップ１０１（ＣＰ
Ｕ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０３４６】また、ＲＯＭの製造が得意なＹ会社からウ
ェーハＹを購入する。
【０３４７】次に、基板２０１に接続する為の配線層を
ウェーハＹに生成する（ステップ１００４）。例えば、
ウェーハＹに層間絶縁膜を形成する。そして、真空蒸着
により、Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜
にフォトリソグラフィーによりパターニングし、Ｃｕ等
の金属にメッキを施して再配線層を形成する。更に、ポ
リイミドやベンゾチクロブタン（ＢＣＢ）等の保護膜を
付け、端子１１２を開口する。次に、接続導体１１７を
付加する。
【０３４８】そして、ウェーハＹから半導体チップ１０
２（ＲＯＭ）を分割する（ステップ１００５）。
【０３４９】そして、半導体チップ１０２（ＲＯＭ）の
製品テストを行う。尚、半導体チップ１０２（ＲＯＭ）
の製品テストは、分割前でも分割後でも良い。
【０３５０】次に、分割した半導体チップ１０２（ＲＯ
Ｍ）をフリップチップボンディングにより基板２０１に
接続する（ステップ１００６）。例えば、導電性突起を
半田ボールで形成し、接続する。又は、スクリーン印刷
により導電性樹脂の突起を形成し、硬化する前にフリッ
プチップボンディングして接続する。
【０３５１】これにより、半導体チップ１０２（ＲＯ
Ｍ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０３５２】そして、半導体チップ１０１と、半導体チ
ップ１０２と、基板２０１とをモールドする。
【０３５３】次に、半導体チップ１０２（ＲＯＭ）に
（製品用の）プログラムを焼き込む。
【０３５４】そして、この製造した半導体装置の製品テ
ストを行う。
【０３５５】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【０３５６】更に、光電素子７０１（ＣＣＤ）を付加す
る場合には、光電素子７０１（ＣＣＤ）を、基板２０１
に接続されていない側の半導体チップ１０１（ＣＰＵ）
の面に設置する（ステップ９００１）。
【０３５７】次に、光電素子７０１（ＣＣＤ）の面と半
導体チップ１０１（ＣＰＵ）の面とを、モールド５０２
によりモールドする（ステップ１０００１）。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１（ＣＣＤ）は、半導体チップ１０１に固定され
る。
【０３５８】次に、光電素子７０１（ＣＣＤ）と基板２
０１とを、ワイヤボンデング又はＴＡＢのようなビーム
によりボンデングし、電気的に接続する（ステップ９０
０２）。
【０３５９】そして、レンズ８０１が付加されたカバー
９０１を基板２０１に取り付ける。
【０３６０】最後に、この製造した半導体装置の製品テ
ストを行う。
【０３６１】次に、半導体チップ１０１と、半導体チッ
プ１０２と、半導体チップ１０３とを有する半導体装置
の製造方法について詳細に説明する。
【０３６２】まず、ＣＰＵの製造が得意なＸ会社からウ
ェーハＸを購入する。
【０３６３】次に、基板２０１に接続する為の配線層を
ウェーハＸに生成する（ステップ２００１）。例えば、
ウェーハＸに層間絶縁膜を形成する。そして、真空蒸着
により、Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜
にフォトリソグラフィーによりパターニングし、Ｃｕ等
の金属にメッキを施して再配線層を形成する。更に、ポ
リイミドやベンゾチクロブタン（ＢＣＢ）等の保護膜を
付け、端子１１２を開口する。次に、接続導体１１７を
付加する。
【０３６４】そして、ウェーハＸから半導体チップ１０
１（ＣＰＵ）を分割（ダイシング）する（ステップ２０
０２）。
【０３６５】そして、半導体チップ１０１（ＣＰＵ）の
製品テストを行う。尚、半導体チップ１０１（ＣＰＵ）
の製品テストは、分割前でも分割後でも良い。
【０３６６】次に、分割した半導体チップ１０１（ＣＰ
Ｕ）をフリップチップボンディングにより基板２０１に
接続する（ステップ２００３）。例えば、導電性突起を
半田ボールで形成し、接続する。又は、スクリーン印刷
により導電性樹脂の突起を形成し、硬化する前にフリッ
プチップボンディングして接続する。
【０３６７】これにより、半導体チップ１０１（ＣＰ
Ｕ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０３６８】また、ＲＯＭの製造が得意なＹ会社からウ
ェーハＹを購入する。
【０３６９】次に、基板２０１に接続する為の配線層を
ウェーハＹに生成する（ステップ２００４）。例えば、
ウェーハＹに層間絶縁膜を形成する。そして、真空蒸着
により、Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜
にフォトリソグラフィーによりパターニングし、Ｃｕ等
の金属にメッキを施して再配線層を形成する。更に、ポ
リイミドやベンゾチクロブタン（ＢＣＢ）等の保護膜を
付け、端子１１２を開口する。次に、接続導体１１７を
付加する。
【０３７０】そして、ウェーハＹから半導体チップ１０
２（ＲＯＭ）を分割する（ステップ２００５）。
【０３７１】そして、半導体チップ１０２（ＲＯＭ）の
製品テストを行う。尚、半導体チップ１０２（ＲＯＭ）
の製品テストは、分割前でも分割後でも良い。
【０３７２】次に、分割した半導体チップ１０２（ＲＯ
Ｍ）をフリップチップボンディングにより基板２０１に
接続する（ステップ２００６）。例えば、導電性突起を
半田ボールで形成し、接続する。又は、スクリーン印刷
により導電性樹脂の突起を形成し、硬化する前にフリッ
プチップボンディングして接続する。
【０３７３】これにより、半導体チップ１０２（ＲＯ
Ｍ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０３７４】また、ＲＡＭの製造が得意なＺ会社からウ
ェーハＺを購入する。
【０３７５】次に、基板２０１に接続する為の配線層を
ウェーハＺに生成する（ステップ２００７）。例えば、
ウェーハＺに層間絶縁膜を形成する。そして、真空蒸着
により、Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜
にフォトリソグラフィーによりパターニングし、Ｃｕ等
の金属にメッキを施して再配線層を形成する。更に、ポ
リイミドやベンゾチクロブタン（ＢＣＢ）等の保護膜を
付け、端子１１２を開口する。次に、接続導体１１７を
付加する。
【０３７６】そして、ウェーハＺから半導体チップ１０
３（ＲＡＭ）を分割する（ステップ２００８）。
【０３７７】そして、半導体チップ１０３（ＲＡＭ）の
製品テストを行う。尚、半導体チップ１０３（ＲＡＭ）
の製品テストは、分割前でも分割後でも良い。
【０３７８】次に、分割した半導体チップ１０３（ＲＡ
Ｍ）をフリップチップボンディングにより基板２０１に
接続する（ステップ２００９）。例えば、導電性突起を
半田ボールで形成し、接続する。又は、スクリーン印刷
により導電性樹脂の突起を形成し、硬化する前にフリッ
プチップボンディングして接続する。
【０３７９】これにより、半導体チップ１０３（ＲＡ
Ｍ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０３８０】そして、半導体チップ１０１と、半導体チ
ップ１０２と、半導体チップ１０３と、基板２０１とを
モールドする。
【０３８１】次に、半導体チップ１０２（ＲＯＭ）に
（製品用の）プログラムを焼き込む。
【０３８２】そして、この製造した半導体装置の製品テ
ストを行う。
【０３８３】更に、光電素子７０１（ＣＣＤ）を付加す
る場合には、光電素子７０１（ＣＣＤ）を、基板２０１
に接続されていない側の半導体チップ１０１（ＣＰＵ）
の面に設置する（ステップ９００１）。
【０３８４】次に、光電素子７０１（ＣＣＤ）の面と半
導体チップ１０１（ＣＰＵ）の面とを、モールド５０２
によりモールドする（ステップ１０００１）。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１（ＣＣＤ）は、半導体チップ１０１に固定され
る。
【０３８５】次に、光電素子７０１（ＣＣＤ）と基板２
０１とを、ワイヤボンデング又はＴＡＢのようなビーム
によりボンデングし、電気的に接続する（ステップ９０
０２）。
【０３８６】そして、レンズ８０１が付加されたカバー
９０１を基板２０１に取り付ける。
【０３８７】最後に、この製造した半導体装置の製品テ
ストを行う。
【０３８８】次に、半導体チップ１０１と、半導体チッ
プ１０２とを有する半導体装置の他の製造方法について
詳細に説明する。
【０３８９】まず、ＣＰＵの製造が得意なＸ会社からウ
ェーハＸを購入する。
【０３９０】次に、基板２０１及び半導体チップ１０２
に接続する為の配線層をウェーハＸに生成する（ステッ
プ３００１）。例えば、ウェーハＸに層間絶縁膜を形成
する。そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属
膜を生成し、この金属膜にフォトリソグラフィーにより
パターニングし、Ｃｕ等の金属にメッキを施して再配線
層を形成する。更に、ポリイミドやベンゾチクロブタン
（ＢＣＢ）等の保護膜を付け、端子１１２及び端子１１
３を開口する。次に、接続導体１１７及び接続導体１１
８を付加する。
【０３９１】そして、ウェーハＸから半導体チップ１０
１（ＣＰＵ）を分割（ダイシング）する（ステップ３０
０２）。
【０３９２】そして、半導体チップ１０１（ＣＰＵ）の
製品テストを行う。尚、半導体チップ１０１（ＣＰＵ）
の製品テストは、分割前でも分割後でも良い。
【０３９３】また、ＲＯＭの製造が得意なＹ会社からウ
ェーハＹを購入する。
【０３９４】次に、半導体チップ１０１に接続する為の
配線層をウェーハＹに生成する（ステップ３００３）。
例えば、ウェーハＹに層間絶縁膜を形成する。そして、
真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生成し、こ
の金属膜にフォトリソグラフィーによりパターニング
し、Ｃｕ等の金属にメッキを施して再配線層を形成す
る。更に、ポリイミドやベンゾチクロブタン（ＢＣＢ）
等の保護膜を付け、端子１１３を開口する。
【０３９５】そして、ウェーハＹから半導体チップ１０
２（ＲＯＭ）を分割する（ステップ３００４）。
【０３９６】そして、半導体チップ１０２（ＲＯＭ）の
製品テストを行う。尚、半導体チップ１０２（ＲＯＭ）
の製品テストは、分割前でも分割後でも良い。
【０３９７】次に、半導体チップ１０１（ＣＰＵ）と、
半導体チップ１０２（ＲＯＭ）とをチップオンチップに
より接続する（ステップ３００５）。
【０３９８】そして、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続す
る（ステップ３００６）。例えば、導電性突起を半田ボ
ールで形成し、接続する。又は、スクリーン印刷により
導電性樹脂の突起を形成し、硬化する前にフリップチッ
プボンディングして接続する。
【０３９９】これにより、半導体チップ１０１（ＣＰ
Ｕ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０４００】更に、詳細に説明すると、基板２０１は開
口部を有している。そして、半導体チップ１０１（ＣＰ
Ｕ）にチップオンチップにより接続された半導体チップ
１０２（ＲＯＭ）を基板２０１の開口部に落とし込み、
半導体チップ１０１（ＣＰＵ）と基板２０１とをフリッ
プチップボンディングする。すなわち、半導体チップ１
０２（ＲＯＭ）を基板２０１の開口部に落とし込んだ状
態で、半導体チップ１０１（ＣＰＵ）と基板２０１とが
電気的に接続できるように基板２０１の端子（半導体チ
ップ１０１と接続する為の端子）を設置する。また、半
導体チップ１０１（ＣＰＵ）と基板２０１とが電気的に
接続できるように基板２０１の開口部の寸法を、半導体
チップ１０２（ＲＯＭ）の外形寸法に合わせて設計す
る。これにより、半導体チップ１０１（ＣＰＵ）と基板
２０１との位置出しを自動的に行うことができる。この
場合であっても、フリップチップボンディングによる接
続（例えば、低融点半田による接続）である為、溶融半
田のセルフアライメント効果が期待でき、位置精度は厳
しく要求されない。すなわち、本発明によれば、フリッ
プチップマウンタのような高価な設備を必要とせず、例
えばベルト炉のような安価な設備であっても一括リフロ
ーすることにより大量に製造することができる。言い換
えると、基板２０１の配線ルールを比較的緩くできる
為、基板２０１を大型の短冊状の配線基板を用い、この
配線基板に所望の基板２０１を大量に構成し、基板２０
１の開口部に半導体チップ１０２（ＲＯＭ）をまとめて
落とし込みして位置出し、一括リフローして接続する大
量生産方式を採用することができる。
【０４０１】或いは、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続し
た後に、半導体チップ１０１（ＣＰＵ）と、半導体チッ
プ１０２（ＲＯＭ）とをチップオンチップにより接続し
ても良い。
【０４０２】そして、半導体チップ１０１と、半導体チ
ップ１０２と、基板２０１とをモールドする。
【０４０３】次に、半導体チップ１０２（ＲＯＭ）に
（製品用の）プログラムを焼き込む。
【０４０４】そして、この製造した半導体装置の製品テ
ストを行う。
【０４０５】また、基板２０１の開口部を覆う為の基板
２０２を付加する場合には、半導体チップ１０１（ＣＰ
Ｕ）が接続されていない側の基板２０１の面に、基板２
０２をエポキシ系の接着材で接着し（或いは、モールド
材でモールドし）、電気的に接続させる（ステップ５０
０１）。
【０４０６】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【０４０７】更に、光電素子７０１（ＣＣＤ）を付加す
る場合には、光電素子７０１（ＣＣＤ）を、基板２０１
に接続されていない側の半導体チップ１０１（ＣＰＵ）
の面に設置する（ステップ９００１）。
【０４０８】次に、光電素子７０１（ＣＣＤ）の面と半
導体チップ１０１（ＣＰＵ）の面とを、モールド５０２
によりモールドする（ステップ１０００１）。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１（ＣＣＤ）は、半導体チップ１０１に固定され
る。
【０４０９】次に、光電素子７０１（ＣＣＤ）と基板２
０１とを、ワイヤボンデング又はＴＡＢのようなビーム
によりボンデングし、電気的に接続する（ステップ９０
０２）。
【０４１０】そして、レンズ８０１が付加されたカバー
９０１を基板２０１に取り付ける。
【０４１１】次に、半導体チップ１０１と、半導体チッ
プ１０２と、半導体チップ１０３とを有する半導体装置
の他の製造方法について詳細に説明する。
【０４１２】まず、ＣＰＵの製造が得意なＸ会社からウ
ェーハＸを購入する。
【０４１３】次に、基板２０１、半導体チップ１０２及
び半導体チップ１０３に接続する為の配線層をウェーハ
Ｘに生成する（ステップ４００１）。例えば、ウェーハ
Ｘに層間絶縁膜を形成する。そして、真空蒸着により、
Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜にフォト
リソグラフィーによりパターニングし、Ｃｕ等の金属に
メッキを施して再配線層を形成する。更に、ポリイミド
やベンゾチクロブタン（ＢＣＢ）等の保護膜を付け、端
子１１２及び端子１１３を開口する。次に、接続導体１
１７及び接続導体１１８を付加する。
【０４１４】そして、ウェーハＸから半導体チップ１０
１（ＣＰＵ）を分割（ダイシング）する（ステップ４０
０２）。
【０４１５】そして、半導体チップ１０１（ＣＰＵ）の
製品テストを行う。尚、半導体チップ１０１（ＣＰＵ）
の製品テストは、分割前でも分割後でも良い。
【０４１６】また、ＲＯＭの製造が得意なＹ会社からウ
ェーハＹを購入する。
【０４１７】次に、半導体チップ１０１に接続する為の
配線層をウェーハＹに生成する（ステップ４００３）。
例えば、ウェーハＹに層間絶縁膜を形成する。そして、
真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生成し、こ
の金属膜にフォトリソグラフィーによりパターニング
し、Ｃｕ等の金属にメッキを施して再配線層を形成す
る。更に、ポリイミドやベンゾチクロブタン（ＢＣＢ）
等の保護膜を付け、端子１１３を開口する。
【０４１８】そして、ウェーハＹから半導体チップ１０
２（ＲＯＭ）を分割する（ステップ４００４）。
【０４１９】そして、半導体チップ１０２（ＲＯＭ）の
製品テストを行う。尚、半導体チップ１０２（ＲＯＭ）
の製品テストは、分割前でも分割後でも良い。
【０４２０】次に、半導体チップ１０１（ＣＰＵ）と、
半導体チップ１０２（ＲＯＭ）とをチップオンチップに
より接続する（ステップ４００５）。
【０４２１】また、ＲＡＭの製造が得意なＺ会社からウ
ェーハＺを購入する。
【０４２２】次に、半導体チップ１０１に接続する為の
配線層をウェーハＺに生成する（ステップ４００６）。
例えば、ウェーハＺに層間絶縁膜を形成する。そして、
真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生成し、こ
の金属膜にフォトリソグラフィーによりパターニング
し、Ｃｕ等の金属にメッキを施して再配線層を形成す
る。更に、ポリイミドやベンゾチクロブタン（ＢＣＢ）
等の保護膜を付け、端子１１３を開口する。
【０４２３】そして、ウェーハＹから半導体チップ１０
２（ＲＯＭ）を分割する（ステップ４００７）。
【０４２４】そして、半導体チップ１０３（ＲＡＭ）の
製品テストを行う。尚、半導体チップ１０３（ＲＡＭ）
の製品テストは、分割前でも分割後でも良い。
【０４２５】次に、半導体チップ１０１（ＣＰＵ）と、
半導体チップ１０３（ＲＡＭ）とをチップオンチップに
より接続する（ステップ４００８）。
【０４２６】そして、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続す
る（ステップ４００９）。例えば、導電性突起を半田ボ
ールで形成し、接続する。又は、スクリーン印刷により
導電性樹脂の突起を形成し、硬化する前にフリップチッ
プボンディングして接続する。
【０４２７】これにより、半導体チップ１０１（ＣＰ
Ｕ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０４２８】更に、詳細に説明すると、基板２０１は開
口部を有している。そして、半導体チップ１０１（ＣＰ
Ｕ）にチップオンチップにより接続された半導体チップ
１０２（ＲＯＭ）及び半導体チップ１０３（ＲＡＭ）を
基板２０１の開口部に落とし込み、半導体チップ１０１
（ＣＰＵ）と基板２０１とをフリップチップボンディン
グする。すなわち、半導体チップ１０２（ＲＯＭ）及び
半導体チップ１０３（ＲＡＭ）を基板２０１の開口部に
落とし込んだ状態で、半導体チップ１０１（ＣＰＵ）と
基板２０１とが電気的に接続できるように基板２０１の
端子（半導体チップ１０１と接続する為の端子）を設置
する。また、半導体チップ１０１（ＣＰＵ）と基板２０
１とが電気的に接続できるように基板２０１の開口部の
寸法を、半導体チップ１０２（ＲＯＭ）及び半導体チッ
プ１０３（ＲＡＭ）の外形寸法に合わせて設計する。こ
れにより、半導体チップ１０１（ＣＰＵ）と基板２０１
との位置出しを自動的に行うことができる。この場合で
あっても、フリップチップボンディングによる接続（例
えば、低融点半田による接続）である為、溶融半田のセ
ルフアライメント効果が期待でき、位置精度は厳しく要
求されない。すなわち、本発明によれば、フリップチッ
プマウンタのような高価な設備を必要とせず、例えばベ
ルト炉のような安価な設備であっても一括リフローする
ことにより大量に製造することができる。言い換える
と、基板２０１の配線ルールを比較的緩くできる為、基
板２０１を大型の短冊状の配線基板を用い、この配線基
板に所望の基板２０１を大量に構成し、基板２０１の開
口部に半導体チップ１０２（ＲＯＭ）及び半導体チップ
１０３（ＲＡＭ）をまとめて落とし込みして位置出し、
一括リフローして接続する大量生産方式を採用すること
ができる。
【０４２９】或いは、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続し
た後に、半導体チップ１０１（ＣＰＵ）と、半導体チッ
プ１０２（ＲＯＭ）とをチップオンチップにより接続
し、半導体チップ１０１（ＣＰＵ）と、半導体チップ１
０３（ＲＡＭ）とをチップオンチップにより接続しても
良い。
【０４３０】そして、半導体チップ１０１と、半導体チ
ップ１０２と、半導体チップ１０３と、基板２０１とを
モールドする。
【０４３１】次に、半導体チップ１０２（ＲＯＭ）に
（製品用の）プログラムを焼き込む。
【０４３２】そして、この製造した半導体装置の製品テ
ストを行う。
【０４３３】また、基板２０１の開口部を覆う為の基板
２０２を付加する場合には、半導体チップ１０１（ＣＰ
Ｕ）が接続されていない側の基板２０１の面に、基板２
０２をエポキシ系の接着材で接着し（或いは、モールド
材でモールドし）、電気的に接続させる（ステップ５０
０１）。
【０４３４】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【０４３５】更に、光電素子７０１（ＣＣＤ）を付加す
る場合には、光電素子７０１（ＣＣＤ）を、基板２０１
に接続されていない側の半導体チップ１０１（ＣＰＵ）
の面に設置する（ステップ９００１）。
【０４３６】次に、光電素子７０１（ＣＣＤ）の面と半
導体チップ１０１（ＣＰＵ）の面とを、モールド５０２
によりモールドする（ステップ１０００１）。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１（ＣＣＤ）は、半導体チップ１０１に固定され
る。
【０４３７】次に、光電素子７０１（ＣＣＤ）と基板２
０１とを、ワイヤボンデング又はＴＡＢのようなビーム
によりボンデングし、電気的に接続する（ステップ９０
０２）。
【０４３８】そして、レンズ８０１が付加されたカバー
９０１を基板２０１に取り付ける。
【０４３９】次に、半導体チップ１０１と、半導体チッ
プ１０２と、半導体チップ１０３とを有する半導体装置
の他の製造方法について詳細に説明する。
【０４４０】まず、ＣＰＵの製造が得意なＸ会社からウ
ェーハＸを購入する。
【０４４１】次に、基板２０１及び半導体チップ１０３
に接続する為の配線層をウェーハＸに生成する（ステッ
プ６００１）。例えば、ウェーハＸに層間絶縁膜を形成
する。そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属
膜を生成し、この金属膜にフォトリソグラフィーにより
パターニングし、Ｃｕ等の金属にメッキを施して再配線
層を形成する。更に、ポリイミドやベンゾチクロブタン
（ＢＣＢ）等の保護膜を付け、端子１１２及び端子１１
３を開口する。次に、接続導体１１７及び接続導体１１
８を付加する。
【０４４２】そして、ウェーハＸから半導体チップ１０
１（ＣＰＵ）を分割する（ステップ６００２）。
【０４４３】そして、半導体チップ１０１（ＣＰＵ）の
製品テストを行う。尚、半導体チップ１０１（ＣＰＵ）
の製品テストは、分割前でも分割後でも良い。
【０４４４】また、ＥＰＲＯＭの製造が得意なＹ会社か
らウェーハＹ１を購入する。
【０４４５】次に、半導体チップ１０１に接続する為の
配線層をウェーハＹ１に生成する（ステップ６００
３）。例えば、ウェーハＹ１に層間絶縁膜を形成する。
そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生
成し、この金属膜にフォトリソグラフィーによりパター
ニングし、Ｃｕ等の金属にメッキを施して再配線層を形
成する。更に、ポリイミドやベンゾチクロブタン（ＢＣ
Ｂ）等の保護膜を付け、端子１１３を開口する。
【０４４６】そして、ウェーハＹ１から半導体チップ１
０３（ＥＰＲＯＭ）を分割する（ステップ６００４）。
【０４４７】そして、半導体チップ１０３（ＥＰＲＯ
Ｍ）の製品テストを行う。尚、半導体チップ１０３（Ｅ
ＰＲＯＭ）の製品テストは、分割前でも分割後でも良
い。
【０４４８】次に、半導体チップ１０１（ＣＰＵ）と、
半導体チップ１０３（ＥＰＲＯＭ）とをチップオンチッ
プにより接続する（ステップ６００５）。
【０４４９】そして、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続す
る（ステップ６００６）。例えば、導電性突起を半田ボ
ールで形成し、接続する。又は、スクリーン印刷により
導電性樹脂の突起を形成し、硬化する前にフリップチッ
プボンディングして接続する。
【０４５０】これにより、半導体チップ１０１（ＣＰ
Ｕ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０４５１】更に、詳細に説明すると、基板２０１は開
口部を有している。そして、半導体チップ１０１（ＣＰ
Ｕ）にチップオンチップにより接続された半導体チップ
１０３（ＥＰＲＯＭ）を基板２０１の開口部に落とし込
み、半導体チップ１０１（ＣＰＵ）と基板２０１とをフ
リップチップボンディングする。すなわち、半導体チッ
プ１０３（ＥＰＲＯＭ）を基板２０１の開口部に落とし
込んだ状態で、半導体チップ１０１（ＣＰＵ）と基板２
０１とが電気的に接続できるように基板２０１の端子
（半導体チップ１０１と接続する為の端子）を設置す
る。また、半導体チップ１０１（ＣＰＵ）と基板２０１
とが電気的に接続できるように基板２０１の開口部の寸
法を、半導体チップ１０３（ＥＰＲＯＭ）の外形寸法に
合わせて設計する。これにより、半導体チップ１０１
（ＣＰＵ）と基板２０１との位置出しを自動的に行うこ
とができる。この場合であっても、フリップチップボン
ディングによる接続（例えば、低融点半田による接続）
である為、溶融半田のセルフアライメント効果が期待で
き、位置精度は厳しく要求されない。すなわち、本発明
によれば、フリップチップマウンタのような高価な設備
を必要とせず、例えばベルト炉のような安価な設備であ
っても一括リフローすることにより大量に製造すること
ができる。言い換えると、基板２０１の配線ルールを比
較的緩くできる為、基板２０１を大型の短冊状の配線基
板を用い、この配線基板に所望の基板２０１を大量に構
成し、基板２０１の開口部に半導体チップ１０３（ＥＰ
ＲＯＭ）をまとめて落とし込みして位置出し、一括リフ
ローして接続する大量生産方式を採用することができ
る。
【０４５２】或いは、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続し
た後に、半導体チップ１０１（ＣＰＵ）と、半導体チッ
プ１０３（ＥＰＲＯＭ）とをチップオンチップにより接
続しても良い。
【０４５３】また、ＲＡＭの製造が得意なＺ会社からウ
ェーハＺを購入する。
【０４５４】次に、基板２０１に接続する為の配線層を
ウェーハＺに生成する（ステップ６００７）。例えば、
ウェーハＺに層間絶縁膜を形成する。そして、真空蒸着
により、Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜
にフォトリソグラフィーによりパターニングし、Ｃｕ等
の金属にメッキを施して再配線層を形成する。更に、ポ
リイミドやベンゾチクロブタン（ＢＣＢ）等の保護膜を
付け、端子１１２を開口する。次に、接続導体１１７を
付加する。
【０４５５】そして、ウェーハＺから半導体チップ１０
２（ＲＡＭ）を分割する（ステップ６００８）。
【０４５６】そして、半導体チップ１０２（ＲＡＭ）の
製品テストを行う。尚、半導体チップ１０２（ＲＡＭ）
の製品テストは、分割前でも分割後でも良い。
【０４５７】次に、分割した半導体チップ１０２（ＲＡ
Ｍ）をフリップチップボンディングにより基板２０１に
接続する（ステップ６００９）。例えば、導電性突起を
半田ボールで形成し、接続する。又は、スクリーン印刷
により導電性樹脂の突起を形成し、硬化する前にフリッ
プチップボンディングして接続する。
【０４５８】これにより、半導体チップ１０２（ＲＯ
Ｍ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０４５９】そして、半導体チップ１０１と、半導体チ
ップ１０２と、半導体チップ１０３と、基板２０１とを
モールドする。すなわち、基板２０１の開口部をモール
ドする。
【０４６０】次に、半導体チップ１０２（ＲＯＭ）に
（製品用の）プログラムを焼き込む。
【０４６１】そして、この製造した半導体装置の製品テ
ストを行う。
【０４６２】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【０４６３】更に、光電素子７０１（ＣＣＤ）を付加す
る場合には、光電素子７０１（ＣＣＤ）を、基板２０１
に接続されていない側の半導体チップ１０１（ＣＰＵ）
の面に設置する（ステップ９００１）。
【０４６４】次に、光電素子７０１（ＣＣＤ）の面と半
導体チップ１０１（ＣＰＵ）の面とを、モールド５０２
によりモールドする（ステップ１０００１）。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１（ＣＣＤ）は、半導体チップ１０１に固定され
る。
【０４６５】そして、光電素子７０１（ＣＣＤ）と基板
２０１とを、ワイヤボンデング又はＴＡＢのようなビー
ムによりボンデングし、電気的に接続する（ステップ９
００２）。
【０４６６】次に、半導体チップ１０１と、半導体チッ
プ１０２と、半導体チップ１０３と、半導体チップ１０
４とを有する半導体装置の製造方法について詳細に説明
する。
【０４６７】まず、ＣＰＵの製造が得意なＸ会社からウ
ェーハＸを購入する。
【０４６８】次に、基板２０１、半導体チップ１０３及
び半導体チップ１０４に接続する為の配線層をウェーハ
Ｘに生成する（ステップ７００１）。例えば、ウェーハ
Ｘに層間絶縁膜を形成する。そして、真空蒸着により、
Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜にフォト
リソグラフィーによりパターニングし、Ｃｕ等の金属に
メッキを施して再配線層を形成する。更に、ポリイミド
やベンゾチクロブタン（ＢＣＢ）等の保護膜を付け、端
子１１２及び端子１１３を開口する。次に、接続導体１
１７及び接続導体１１８を付加する。
【０４６９】そして、ウェーハＸから半導体チップ１０
１（ＣＰＵ）を分割する（ステップ７００２）。
【０４７０】そして、半導体チップ１０１（ＣＰＵ）の
製品テストを行う。尚、半導体チップ１０１（ＣＰＵ）
の製品テストは、分割前でも分割後でも良い。
【０４７１】また、ＲＯＭの製造が得意なＹ会社からウ
ェーハＹ１を購入する。
【０４７２】次に、半導体チップ１０１に接続する為の
配線層をウェーハＹ１に生成する（ステップ７００
３）。例えば、ウェーハＹ１に層間絶縁膜を形成する。
そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生
成し、この金属膜にフォトリソグラフィーによりパター
ニングし、Ｃｕ等の金属にメッキを施して再配線層を形
成する。更に、ポリイミドやベンゾチクロブタン（ＢＣ
Ｂ）等の保護膜を付け、端子１１３を開口する。
【０４７３】そして、ウェーハＹ１から半導体チップ１
０３（ＲＯＭ）を分割する（ステップ７００４）。
【０４７４】そして、半導体チップ１０３（ＲＯＭ）の
製品テストを行う。尚、半導体チップ１０３（ＲＯＭ）
の製品テストは、分割前でも分割後でも良い。
【０４７５】次に、半導体チップ１０１（ＣＰＵ）と、
半導体チップ１０３（ＲＯＭ）とをチップオンチップに
より接続する（ステップ７００５）。
【０４７６】また、Ｆｌａｓｈ Ｍｅｍｏｒｙの製造が
得意なＹ会社からウェーハＹ２を購入する。
【０４７７】次に、半導体チップ１０１に接続する為の
配線層をウェーハＹ２に生成する（ステップ７００
６）。例えば、ウェーハＹ１に層間絶縁膜を形成する。
そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生
成し、この金属膜にフォトリソグラフィーによりパター
ニングし、Ｃｕ等の金属にメッキを施して再配線層を形
成する。更に、ポリイミドやベンゾチクロブタン（ＢＣ
Ｂ）等の保護膜を付け、端子１１３を開口する。
【０４７８】そして、ウェーハＹ２から半導体チップ１
０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）を分割する（ステッ
プ７００７）。
【０４７９】そして、半導体チップ１０４（Ｆｌａｓｈ
Ｍｅｍｏｒｙ）の製品テストを行う。尚、半導体チッ
プ１０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）の製品テスト
は、分割前でも分割後でも良い。
【０４８０】次に、半導体チップ１０１（ＣＰＵ）と、
半導体チップ１０４（ＦｌａｓｈＭｅｍｏｒｙ）とをチ
ップオンチップにより接続する（ステップ７００８）。
【０４８１】そして、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続す
る（ステップ７００９）。例えば、導電性突起を半田ボ
ールで形成し、接続する。又は、スクリーン印刷により
導電性樹脂の突起を形成し、硬化する前にフリップチッ
プボンディングして接続する。
【０４８２】これにより、半導体チップ１０１（ＣＰ
Ｕ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０４８３】更に、詳細に説明すると、基板２０１は開
口部を部有している。そして、半導体チップ１０１（Ｃ
ＰＵ）にチップオンチップにより接続された半導体チッ
プ１０３（ＥＰＲＯＭ）及び半導体チップ１０４（Ｆｌ
ａｓｈ Ｍｅｍｏｒｙ）を基板２０１の開口部に落とし
込み、半導体チップ１０１（ＣＰＵ）と基板２０１とを
フリップチップボンディングする。すなわち、半導体チ
ップ１０３（ＥＰＲＯＭ）及び半導体チップ１０４（Ｆ
ｌａｓｈ Ｍｅｍｏｒｙ）を基板２０１の開口部に落と
し込んだ状態で、半導体チップ１０１（ＣＰＵ）と基板
２０１とが電気的に接続できるように基板２０１の端子
（半導体チップ１０１（ＣＰＵ）と接続する為の端子）
を設置する。また、半導体チップ１０１（ＣＰＵ）と基
板２０１とが電気的に接続できるように基板２０１の開
口部の寸法を、半導体チップ１０３（ＥＰＲＯＭ）及び
半導体チップ１０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）の外
形寸法に合わせて設計する。これにより、半導体チップ
１０１（ＣＰＵ）と基板２０１との位置出しを自動的に
行うことができる。この場合であっても、フリップチッ
プボンディングによる接続（例えば、低融点半田による
接続）である為、溶融半田のセルフアライメント効果が
期待でき、位置精度は厳しく要求されない。すなわち、
本発明によれば、フリップチップマウンタのような高価
な設備を必要とせず、例えばベルト炉のような安価な設
備であっても一括リフローすることにより大量に製造す
ることができる。言い換えると、基板２０１の配線ルー
ルを比較的緩くできる為、基板２０１を大型の短冊状の
配線基板を用い、この配線基板に所望の基板２０１を大
量に構成し、基板２０１の開口部に半導体チップ１０３
（ＥＰＲＯＭ）及び半導体チップ１０４（Ｆｌａｓｈ
Ｍｅｍｏｒｙ）をまとめて落とし込みして位置出し、一
括リフローして接続する大量生産方式を採用することが
できる。
【０４８４】或いは、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続し
た後に、半導体チップ１０１（ＣＰＵ）と、半導体チッ
プ１０３（ＲＯＭ）とをチップオンチップにより接続
し、半導体チップ１０１（ＣＰＵ）と、半導体チップ１
０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）とをチップオンチッ
プにより接続しても良い。
【０４８５】また、ＲＡＭの製造が得意なＺ会社からウ
ェーハＺを購入する。
【０４８６】次に、基板２０１に接続する為の配線層を
ウェーハＺに生成する（ステップ７０１０）。例えば、
ウェーハＺに層間絶縁膜を形成する。そして、真空蒸着
により、Ｗ、Ｎｉ等の下地金属膜を生成し、この金属膜
にフォトリソグラフィーによりパターニングし、Ｃｕ等
の金属にメッキを施して再配線層を形成する。更に、ポ
リイミドやベンゾチクロブタン（ＢＣＢ）等の保護膜を
付け、端子１１２を開口する。次に、接続導体１１７を
付加する。
【０４８７】そして、ウェーハＺから半導体チップ１０
２（ＲＡＭ）を分割する（ステップ７０１１）。
【０４８８】そして、半導体チップ１０２（ＲＡＭ）の
製品テストを行う。尚、半導体チップ１０２（ＲＡＭ）
の製品テストは、分割前でも分割後でも良い。
【０４８９】次に、分割した半導体チップ１０２（ＲＡ
Ｍ）をフリップチップボンディングにより基板２０１に
接続する（ステップ７０１２）。例えば、導電性突起を
半田ボールで形成し、接続する。又は、スクリーン印刷
により導電性樹脂の突起を形成し、硬化する前にフリッ
プチップボンディングして接続する。
【０４９０】これにより、半導体チップ１０２（ＲＡ
Ｍ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０４９１】そして、半導体チップ１０１と、半導体チ
ップ１０２と、半導体チップ１０３と、半導体チップ１
０４と、基板２０１とをモールドする。すなわち、基板
２０１の開口部をモールドする。
【０４９２】次に、半導体チップ１０３（ＲＯＭ）に
（製品用の）プログラムを焼き込む。
【０４９３】そして、この製造した半導体装置の製品テ
ストを行う。
【０４９４】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【０４９５】更に、光電素子７０１（ＣＣＤ）を付加す
る場合には、光電素子７０１（ＣＣＤ）を、基板２０１
に接続されていない側の半導体チップ１０１（ＣＰＵ）
の面に設置する（ステップ９００１）。
【０４９６】次に、光電素子７０１（ＣＣＤ）の面と半
導体チップ１０１（ＣＰＵ）の面とを、モールド５０２
によりモールドする（ステップ１０００１）。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１（ＣＣＤ）は、半導体チップ１０１に固定され
る。
【０４９７】そして、光電素子７０１（ＣＣＤ）と基板
２０１とを、ワイヤボンデング又はＴＡＢのようなビー
ムによりボンデングし、電気的に接続する（ステップ９
００１）。
【０４９８】次に、半導体チップ１０１と、半導体チッ
プ１０２と、半導体チップ１０３と、半導体チップ１０
４とを有する半導体装置の他の製造方法について詳細に
説明する。
【０４９９】まず、ＣＰＵの製造が得意なＸ会社からウ
ェーハＸを購入する。
【０５００】次に、基板２０１、半導体チップ１０３に
接続する為の配線層をウェーハＸに生成する（ステップ
８００１）。例えば、ウェーハＸに層間絶縁膜を形成す
る。そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜
を生成し、この金属膜にフォトリソグラフィーによりパ
ターニングし、Ｃｕ等の金属にメッキを施して再配線層
を形成する。更に、ポリイミドやベンゾチクロブタン
（ＢＣＢ）等の保護膜を付け、端子１１２及び端子１１
３を開口する。次に、接続導体１１７及び接続導体１１
８を付加する。
【０５０１】尚、半導体チップ１０３と半導体チップ１
０４とが重ならないように端子１１３を再配線する。こ
れにより、半導体装置を薄くすることができる。
【０５０２】そして、ウェーハＸから半導体チップ１０
１（ＣＰＵ）を分割する（ステップ８００２）。
【０５０３】そして、半導体チップ１０１（ＣＰＵ）の
製品テストを行う。尚、半導体チップ１０１（ＣＰＵ）
の製品テストは、分割前でも分割後でも良い。
【０５０４】また、ＲＯＭの製造が得意なＹ会社からウ
ェーハＹ１を購入する。
【０５０５】次に、半導体チップ１０１に接続する為の
配線層をウェーハＹ１に生成する（ステップ８００
３）。例えば、ウェーハＹ１に層間絶縁膜を形成する。
そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生
成し、この金属膜にフォトリソグラフィーによりパター
ニングし、Ｃｕ等の金属にメッキを施して再配線層を形
成する。更に、ポリイミドやベンゾチクロブタン（ＢＣ
Ｂ）等の保護膜を付け、端子１１３を開口する。
【０５０６】そして、ウェーハＹ１から半導体チップ１
０３（ＲＯＭ）を分割する（ステップ８００４）。
【０５０７】そして、半導体チップ１０３（ＲＯＭ）の
製品テストを行う。尚、半導体チップ１０３（ＲＯＭ）
の製品テストは、分割前でも分割後でも良い。
【０５０８】次に、半導体チップ１０１（ＣＰＵ）と、
半導体チップ１０３（ＲＯＭ）とをチップオンチップに
より接続する（ステップ８００５）。
【０５０９】そして、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続す
る（ステップ８００６）。例えば、導電性突起を半田ボ
ールで形成し、接続する。又は、スクリーン印刷により
導電性樹脂の突起を形成し、硬化する前にフリップチッ
プボンディングして接続する。
【０５１０】これにより、半導体チップ１０１（ＣＰ
Ｕ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０５１１】更に、詳細に説明すると、基板２０１は開
口部を部有している。そして、半導体チップ１０１（Ｃ
ＰＵ）にチップオンチップにより接続された半導体チッ
プ１０３（ＲＯＭ）を基板２０１の開口部に落とし込
み、半導体チップ１０１（ＣＰＵ）と基板２０１とをフ
リップチップボンディングする。すなわち、半導体チッ
プ１０１（ＣＰＵ）を基板２０１の開口部に落とし込ん
だ状態で、半導体チップ１０１（ＣＰＵ）と基板２０１
とが電気的に接続できるように基板２０１の端子（半導
体チップ１０１（ＣＰＵ）と接続する為の端子）を設置
する。また、半導体チップ１０１（ＣＰＵ）と基板２０
１とが電気的に接続できるように基板２０１の開口部の
寸法を、半導体チップ１０３（ＲＯＭ）の外形寸法に合
わせて設計する。これにより、半導体チップ１０１（Ｃ
ＰＵ）と基板２０１との位置出しを自動的に行うことが
できる。この場合であっても、フリップチップボンディ
ングによる接続（例えば、低融点半田による接続）であ
る為、溶融半田のセルフアライメント効果が期待でき、
位置精度は厳しく要求されない。すなわち、本発明によ
れば、フリップチップマウンタのような高価な設備を必
要とせず、例えばベルト炉のような安価な設備であって
も一括リフローすることにより大量に製造することがで
きる。言い換えると、基板２０１の配線ルールを比較的
緩くできる為、基板２０１を大型の短冊状の配線基板を
用い、この配線基板に所望の基板２０１を大量に構成
し、基板２０１の開口部に半導体チップ１０３（ＲＯ
Ｍ）をまとめて落とし込みして位置出し、一括リフロー
して接続する大量生産方式を採用することができる。
【０５１２】或いは、半導体チップ１０１（ＣＰＵ）を
フリップチップボンディングにより基板２０１に接続し
た後に、半導体チップ１０１（ＣＰＵ）と、半導体チッ
プ１０３（ＲＯＭ）とをチップオンチップにより接続し
ても良い。
【０５１３】また、ＲＡＭの製造が得意なＺ会社からウ
ェーハＺを購入する。
【０５１４】次に、基板２０１及び半導体チップ１０４
に接続する為の配線層をウェーハＺに生成する（ステッ
プ８００７）。例えば、ウェーハＺに層間絶縁膜を形成
する。そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属
膜を生成し、この金属膜にフォトリソグラフィーにより
パターニングし、Ｃｕ等の金属にメッキを施して再配線
層を形成する。更に、ポリイミドやベンゾチクロブタン
（ＢＣＢ）等の保護膜を付け、端子１１２を開口する。
次に、接続導体１１７を付加する。
【０５１５】尚、半導体チップ１０３と半導体チップ１
０４とが重ならないように端子１１３を再配線する。こ
れにより、半導体装置を薄くすることができる。
【０５１６】そして、ウェーハＺから半導体チップ１０
２（ＲＡＭ）を分割する（ステップ８００８）。
【０５１７】そして、半導体チップ１０２（ＲＡＭ）の
製品テストを行う。尚、半導体チップ１０２（ＲＡＭ）
の製品テストは、分割前でも分割後でも良い。
【０５１８】また、Ｆｌａｓｈ Ｍｅｍｏｒｙの製造が
得意なＹ会社からウェーハＹ２を購入する。
【０５１９】次に、半導体チップ１０２に接続する為の
配線層をウェーハＹ２に生成する（ステップ８００
９）。例えば、ウェーハＹ１に層間絶縁膜を形成する。
そして、真空蒸着により、Ｗ、Ｎｉ等の下地金属膜を生
成し、この金属膜にフォトリソグラフィーによりパター
ニングし、Ｃｕ等の金属にメッキを施して再配線層を形
成する。更に、ポリイミドやベンゾチクロブタン（ＢＣ
Ｂ）等の保護膜を付け、端子１１３を開口する。
【０５２０】そして、ウェーハＹ２から半導体チップ１
０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）を分割する（ステッ
プ８０１０）。
【０５２１】そして、半導体チップ１０４（Ｆｌａｓｈ
Ｍｅｍｏｒｙ）の製品テストを行う。尚、半導体チッ
プ１０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）の製品テスト
は、分割前でも分割後でも良い。
【０５２２】次に、半導体チップ１０２（ＲＡＭ）と、
半導体チップ１０４（ＦｌａｓｈＭｅｍｏｒｙ）とをチ
ップオンチップにより接続する（ステップ８０１１）。
【０５２３】そして、半導体チップ１０２（ＲＡＭ）を
フリップチップボンディングにより基板２０１に接続す
る（ステップ８０１２）。例えば、導電性突起を半田ボ
ールで形成し、接続する。又は、スクリーン印刷により
導電性樹脂の突起を形成し、硬化する前にフリップチッ
プボンディングして接続する。
【０５２４】これにより、半導体チップ１０２（ＲＡ
Ｍ）と基板２０１とを一括で接続することができ、作業
を効率的に行うことができる。
【０５２５】更に、詳細に説明すると、基板２０１は開
口部を部有している。そして、半導体チップ１０２（Ｒ
ＡＭ）にチップオンチップにより接続された半導体チッ
プ１０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）を基板２０１の
開口部に落とし込み、半導体チップ１０２（ＲＡＭ）と
基板２０１とをフリップチップボンディングする。すな
わち、半導体チップ１０２（ＲＡＭ）を基板２０１の開
口部に落とし込んだ状態で、半導体チップ１０２（ＲＡ
Ｍ）と基板２０１とが電気的に接続できるように基板２
０１の端子（半導体チップ１０２（ＲＡＭ）と接続する
為の端子）を設置する。また、半導体チップ１０２（Ｒ
ＡＭ）と基板２０１とが電気的に接続できるように基板
２０１の開口部の寸法を、半導体チップ１０４（Ｆｌａ
ｓｈ Ｍｅｍｏｒｙ）の外形寸法に合わせて設計する。
これにより、半導体チップ１０２（ＲＡＭ）と基板２０
１との位置出しを自動的に行うことができる。この場合
であっても、フリップチップボンディングによる接続
（例えば、低融点半田による接続）である為、溶融半田
のセルフアライメント効果が期待でき、位置精度は厳し
く要求されない。すなわち、本発明によれば、フリップ
チップマウンタのような高価な設備を必要とせず、例え
ばベルト炉のような安価な設備であっても一括リフロー
することにより大量に製造することができる。言い換え
ると、基板２０１の配線ルールを比較的緩くできる為、
基板２０１を大型の短冊状の配線基板を用い、この配線
基板に所望の基板２０１を大量に構成し、基板２０１の
開口部に半導体チップ１０４（Ｆｌａｓｈ Ｍｅｍｏｒ
ｙ）をまとめて落とし込みして位置出し、一括リフロー
して接続する大量生産方式を採用することができる。
【０５２６】或いは、半導体チップ１０２（ＲＡＭ）を
フリップチップボンディングにより基板２０１に接続し
た後に、半導体チップ１０１（ＣＰＵ）と、半導体チッ
プ１０４（Ｆｌａｓｈ Ｍｅｍｏｒｙ）とをチップオン
チップにより接続しても良い。
【０５２７】そして、半導体チップ１０１と、半導体チ
ップ１０２と、半導体チップ１０３と、半導体チップ１
０４と、基板２０１とをモールドする。すなわち、基板
２０１の開口部をモールドする。
【０５２８】次に、半導体チップ１０３（ＲＯＭ）に
（製品用の）プログラムを焼き込む。
【０５２９】そして、この製造した半導体装置の製品テ
ストを行う。
【０５３０】これにより、あたかも小型なシングルチッ
プマイコンのような半導体装置を低廉なコストで提供す
ることができる。
【０５３１】更に、光電素子７０１（ＣＣＤ）を付加す
る場合には、光電素子７０１（ＣＣＤ）を、基板２０１
に接続されていない側の半導体チップ１０１（ＣＰＵ）
の面に設置する（ステップ９００１）。
【０５３２】次に、光電素子７０１（ＣＣＤ）の面と半
導体チップ１０１（ＣＰＵ）の面とを、モールド５０２
によりモールドする（ステップ１０００１）。すなわ
ち、モールド材５０２が凝固することにより、光電素子
７０１（ＣＣＤ）は、半導体チップ１０１に固定され
る。
【０５３３】そして、光電素子７０１（ＣＣＤ）と基板
２０１とを、ワイヤボンデング又はＴＡＢのようなビー
ムによりボンデングし、電気的に接続する（ステップ９
００２）。
【０５３４】
【効果】第1のウェーハの最適条件で製造されたこの第1
のウェーハと、第２のウェーハの最適条件で製造された
この第２のウェーハとより半導体装置を製造することに
より、低廉でかつ小型の半導体装置を提供することがで
きる。半導体チップを上下に配置することにより、配線
を短くすることができ、電気的特性をＳＯＣと同等レベ
ルまで改善することができる。半導体チップを乗せ返る
だけで、半導体装置の機能を変更及び拡張することがで
き為、短納期で半導体装置を提供することができる。各
々の半導体チップの製造工程と、基板の製造工程と、半
導体チップと半導体チップとの組立工程と、半導体チッ
プと基板２０１との組立工程とを分割して独立に進める
ことができ、半導体装置の製造時間を短縮することがで
きる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の斜視図である。
【図２】本発明に係る半導体チップ１０１の平面の一例
である。
【図３】本発明に係る半導体チップ１０１の断面の一例
である。
【図４】本発明に係る半導体チップ１０１の断面の一例
である。
【図５】本発明に係る半導体チップ１０１の断面の一例
である。
【図６】本発明に係る半導体装置の構成を示す断面図で
ある。
【図７】本発明に係る半導体装置の構成を示す断面図で
ある。
【図８】本発明に係る半導体装置の構成を示す断面図で
ある。
【図９】本発明に係る半導体装置の構成を示す断面図で
ある。
【図１０】本発明に係る半導体装置の構成を示す断面図
である。
【図１１】本発明に係る半導体装置の構成を示す断面図
である。
【図１２】本発明に係る半導体装置の構成を示す断面図
である。
【図１３】本発明に係る半導体装置の構成を示す断面図
である。
【図１４】本発明に係る半導体装置の構成を示す断面図
である。
【図１５】本発明に係る半導体装置の構成を示す断面図
である。
【図１６】本発明に係る半導体装置の構成を示す断面図
である。
【図１７】本発明に係る半導体装置の構成を示す断面図
である。
【図１８】本発明に係る半導体装置の構成を示す断面図
である。
【図１９】本発明に係る半導体装置の構成を示す断面図
である。
【図２０】本発明に係る半導体装置の構成を示す断面図
である。
【図２１】本発明に係る半導体装置の構成を示す断面図
である。
【図２２】本発明に係る半導体装置の構成を示す断面図
である。
【図２３】本発明に係る半導体装置の構成を示す断面図
である。
【図２４】本発明に係る半導体装置の構成を示す断面図
である。
【図２５】本発明に係る半導体装置の構成を示す断面図
である。
【図２６】本発明に係るフローチャートである。
【図２７】本発明に係るフローチャートである。
【図２８】本発明に係るフローチャートである。
【図２９】本発明に係るフローチャートである。
【図３０】本発明に係るフローチャートである。
【図３１】本発明に係るフローチャートである。
【図３２】本発明に係るフローチャートである。
【図３３】従来の半導体装置の構成を示す断面図であ
る。
【符号の説明】
１０１，１０２，１０３，１０４ 半導体チップ ２０１，２０２ 基板 ３０１ 外部接続端子 ４０１ 内部接続端子 ５０１，５０２ モールド材 ６０１ スペーサー ７０１ 光電素子 ８０１ レンズ ９０１ カバー
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/16 27/14 31/02

Claims (81)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置であって、 第１の半導体チップと、 第２の半導体チップと、 外部接続端子を有する第１の基板とを具備してなり、 前記第１の基板の一方の面に前記第１の半導体チップが
    設置されると共に、前記第１の基板の他方の面に前記第
    ２の半導体チップが設置され、 前記第２の半導体チップと前記第１の半導体チップとは
    電気的に接続されると共に、前記第１の半導体チップは
    前記第１の基板の外部接続端子に電気的に接続されてい
    ることを特徴とする半導体装置。
  2. 【請求項２】 前記第１の半導体チップ及び前記第２の
    半導体チップと前記第１の基板とが、フリップチップボ
    ンディングにより接続されてなることを特徴とする請求
    項１に記載の半導体装置。
  3. 【請求項３】 半導体装置であって、 第１の半導体チップと、 第２の半導体チップと、 第３の半導体チップと、 外部接続端子を有する第１の基板とを具備してなり、 前記第１の基板の一方の面に前記第１の半導体チップが
    設置されると共に、前記第１の基板の他方の面に前記第
    ２の半導体チップ及び第３の半導体チップが設置され、 前記第２の半導体チップ及び第３の半導体チップと前記
    第１の半導体チップとは電気的に接続されると共に、前
    記第１の半導体チップは前記第１の基板の外部接続端子
    に電気的に接続されていることを特徴とする半導体装
    置。
  4. 【請求項４】 前記第１の半導体チップ、前記第２の半
    導体チップ及び前記第３の半導体チップと前記第１の基
    板とが、フリップチップボンディングにより接続されて
    なることを特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記第１の基板は、 前記第１の半導体チップと、前記第２の半導体チップと
    が設置される内部に開口部を有することを特徴とする請
    求項１〜請求項４に記載の半導体装置。
  6. 【請求項６】 前記第１の基板は、 前記第１の基板に設置された側の第１の半導体チップの
    面と、前記第１の基板に設置された側の第２の半導体チ
    ップの面とをモールドする為の開口部を有することを特
    徴とする請求項１〜請求項５いずれかに記載の半導体装
    置。
  7. 【請求項７】 前記第１の基板は、 前記第１の半導体チップと、前記第３の半導体チップと
    が設置される内部に開口部を有することを特徴とする請
    求項３〜請求項６に記載の半導体装置。
  8. 【請求項８】 前記第１の基板は、 前記第１の基板に設置された側の第１の半導体チップの
    面と、前記第１の基板に設置された側の第３の半導体チ
    ップの面とをモールドする為の開口部を有することを特
    徴とする請求項３〜請求項７いずれかに記載の半導体装
    置。
  9. 【請求項９】 前記第１の半導体チップは、 前記第１の基板に電気的に接続する為の配線層を有する
    ことを特徴とする請求項１〜請求項８いずれかに記載の
    半導体装置。
  10. 【請求項１０】 前記第２の半導体チップは、 前記第１の基板に電気的に接続する為の配線層を有する
    ことを特徴とする請求項１〜請求項９いずれかに記載の
    半導体装置。
  11. 【請求項１１】 前記第３の半導体チップは、 前記第１の基板に電気的に接続する為の配線層を有する
    ことを特徴とする請求項３〜請求項１０いずれかに記載
    の半導体装置。
  12. 【請求項１２】 半導体装置であって、 第１の半導体チップと、 チップオンチップにより前記第１の半導体チップに電気
    的に接続された第２の半導体チップと、 外部接続端子を有する第１の基板とを具備してなり、 前記第１の半導体チップが前記第１の基板に対してフリ
    ップチップボンディングにより接続され、前記第１の半
    導体チップは前記第１の基板の外部接続端子に電気的に
    接続されていることを特徴とする半導体装置。
  13. 【請求項１３】 前記第２の半導体チップが接続された
    側の第１の半導体チップの面と前記第１の基板とが、フ
    リップチップボンディングにより接続されてなることを
    特徴とする請求項１２に記載の半導体装置。
  14. 【請求項１４】 半導体装置であって、 第１の半導体チップと、 チップオンチップにより前記第１の半導体チップに電気
    的に接続された第２の半導体チップと、 チップオンチップにより前記第１の半導体チップに電気
    的に接続された第３の半導体チップと、 外部接続端子を有する第１の基板とを具備してなり、 前記第１の半導体チップが前記第１の基板に対してフリ
    ップチップボンディングにより接続され、前記第１の半
    導体チップは前記第１の基板の外部接続端子に電気的に
    接続されていることを特徴とする半導体装置。
  15. 【請求項１５】 前記第２の半導体チップ及び第３の半
    導体チップが接続された側の第１の半導体チップの面と
    前記第１の基板とが、フリップチップボンディングによ
    り接続されてなることを特徴とする請求項１４に記載の
    半導体装置。
  16. 【請求項１６】 前記第１の基板は、 前記第２の半導体チップが格納される開口部を有するこ
    とを特徴とする請求項１２〜請求項１５いずれかに記載
    の半導体装置。
  17. 【請求項１７】 前記第１の基板は、 前記第１の半導体チップと前記第２の半導体チップとの
    接合面をモールドする為の開口部を有することを特徴と
    する請求項１２〜請求項１６いずれかに記載の半導体装
    置。
  18. 【請求項１８】 前記第１の基板は、 前記第２の半導体チップ及び前記第３の半導体チップが
    格納される開口部を有することを特徴とする請求項１４
    〜請求項１７いずれかに記載の半導体装置。
  19. 【請求項１９】 前記第１の基板は、 前記第１の半導体チップと前記第２の半導体チップと第
    ３の半導体チップとの接合面をモールドする為の開口部
    を有することを特徴とする請求項１４〜請求項１８いず
    れかに記載の半導体装置。
  20. 【請求項２０】 前記半導体チップは、 外部接続端子を有し、前記第１の基板の開口部を覆う第
    ２の基板を具備し、 前記第１の半導体チップが接続されていない側の第１の
    基板の面と前記第２の基板とが接続されてなることを特
    徴とする請求項１２〜請求項１９いずれかに記載の半導
    体装置。
  21. 【請求項２１】 前記第２の基板は、 フレキシブル基板であることを特徴とする請求項２０に
    記載の半導体装置。
  22. 【請求項２２】 前記第１の半導体チップは、 前記第２の半導体チップ及び前記第１の基板に電気的に
    接続する為の配線層を有することを特徴とする請求項１
    ２〜請求項２１いずれかに記載の半導体装置。
  23. 【請求項２３】 前記第２の半導体チップは、 前記第１の半導体チップに電気的に接続する為の配線層
    を有することを特徴とする請求項１２〜請求項２２いず
    れかに記載の半導体装置。
  24. 【請求項２４】 前記第３の半導体チップは、 前記第１の半導体チップに電気的に接続する為の配線層
    を有することを特徴とする請求項１４〜請求項２３いず
    れかに記載の半導体装置。
  25. 【請求項２５】 半導体装置であって、 第１の半導体チップと、 第２の半導体チップと、 チップオンチップにより前記第1の半導体チップに電気
    的に接続された第３の半導体チップと、 外部接続端子を有する第１の基板とを具備してなり、 前記第１の基板の一方の面に前記第１の半導体チップが
    設置されると共に、前記第１の基板の他方の面に前記第
    ２の半導体チップが設置され、 前記第２の半導体チップと前記第１の半導体チップとは
    電気的に接続されると共に、前記第１の半導体チップは
    前記第１の基板の外部接続端子に電気的に接続されてい
    ることを特徴とする半導体装置。
  26. 【請求項２６】 前記第３の半導体チップが接続された
    側の第１の半導体チップの面と前記第１の基板とが、フ
    リップチップボンディングにより接続されてなり、前記
    第２の半導体チップと前記第１の基板とが、フリップチ
    ップボンディングにより接続されてなることを特徴とす
    る請求項２５に記載の半導体装置。
  27. 【請求項２７】 半導体装置であって、 第１の半導体チップと、 第２の半導体チップと、 チップオンチップにより前記第1の半導体チップに電気
    的に接続された第３の半導体チップと、 チップオンチップにより前記第1の半導体チップに電気
    的に接続された第４の半導体チップと、 外部接続端子を有する第１の基板とを具備してなり、 前記第１の基板の一方の面に前記第１の半導体チップが
    設置されると共に、前記第１の基板の他方の面に前記第
    ２の半導体チップが設置され、 前記第２の半導体チップと前記第１の半導体チップとは
    電気的に接続されると共に、前記第１の半導体チップは
    前記第１の基板の外部接続端子に電気的に接続されてい
    ることを特徴とする半導体装置。
  28. 【請求項２８】 前記第３の半導体チップ及び第４の半
    導体チップが接続された側の第１の半導体チップの面と
    前記第１の基板とが、フリップチップボンディングによ
    り接続されてなり、 前記第２の半導体チップと前記第１の基板とが、フリッ
    プチップボンディングにより接続されてなることを特徴
    とする請求項２７に記載の半導体装置。
  29. 【請求項２９】 半導体装置であって、 第１の半導体チップと、 第２の半導体チップと、 チップオンチップにより前記第１の半導体チップに電気
    的に接続された第３の半導体チップと、 チップオンチップにより前記第２の半導体チップに電気
    的に接続された第４の半導体チップと、 外部接続端子を有する第１の基板とを具備してなり、 前記第１の基板の一方の面に前記第１の半導体チップが
    設置されると共に、前記第１の基板の他方の面に前記第
    ２の半導体チップが設置され、 前記第１の半導体チップと前記第２の半導体チップとを
    結ぶ軸上に、前記第３の半導体チップと前記第４の半導
    体チップとが重ならないように設置され、 前記第２の半導体チップと前記第１の半導体チップとは
    電気的に接続されると共に、前記第１の半導体チップは
    前記第１の基板の外部接続端子に電気的に接続されてい
    ることを特徴とする半導体装置。
  30. 【請求項３０】 前記第３の半導体チップが接続された
    側の第１の半導体チップの面と前記第１の基板とが、フ
    リップチップボンディングにより接続されてなり、 前記第４の半導体チップが接続された側の第２の半導体
    チップの面と前記第１の基板とが、フリップチップボン
    ディングにより接続されてなることを特徴とする請求項
    ２９に記載の半導体装置。
  31. 【請求項３１】 前記第１の基板は、 前記第３の半導体チップが格納される開口部を有するこ
    とを特徴とする請求項２５〜請求項３０いずれかに記載
    の半導体装置。
  32. 【請求項３２】 前記第１の基板は、 前記第１の半導体チップと前記第３の半導体チップとの
    接合面をモールドする為の開口部を有することを特徴と
    する請求項２５〜請求項３１いずれかに記載の半導体装
    置。
  33. 【請求項３３】 前記第１の基板は、 前記第３の半導体チップ及び前記第４の半導体チップが
    格納される開口部を有することを特徴とする請求項２７
    〜請求項３２いずれかに記載の半導体装置。
  34. 【請求項３４】 前記第１の基板は、 前記第１の半導体チップと前記第３の半導体チップと第
    ４の半導体チップとの接合面をモールドする為の開口部
    を有することを特徴とする請求項２７〜請求項３３いず
    れかに記載の半導体装置。
  35. 【請求項３５】 前記第１の半導体チップは、 前記第３の半導体チップ及び前記第１の基板に電気的に
    接続する為の配線層を有することを特徴とする請求項２
    ５〜請求項３４いずれかに記載の半導体装置。
  36. 【請求項３６】 前記第２の半導体チップは、 前記第１の基板に電気的に接続する為の配線層を有する
    ことを特徴とする請求項２５〜請求項３５いずれかに記
    載の半導体装置。
  37. 【請求項３７】 前記第３の半導体チップは、 前記第１の半導体チップに電気的に接続する為の配線層
    を有することを特徴とする請求項２５〜請求項３６いず
    れかに記載の半導体装置。
  38. 【請求項３８】 前記第１の半導体チップは、 前記第３の半導体チップ、前記第４の半導体チップ及び
    前記第１の基板に電気的に接続する為の配線層を有する
    ことを特徴とする請求項２７〜請求項３７いずれかに記
    載の半導体装置。
  39. 【請求項３９】 前記第２の半導体チップは、 前記第１の基板、又は、前記第１の基板及び第４の半導
    体チップに電気的に接続する為の配線層を有することを
    特徴とする請求項２７〜請求項３８いずれかに記載の半
    導体装置。
  40. 【請求項４０】 前記第３の半導体チップは、 前記第１の半導体チップに電気的に接続する為の配線層
    を有することを特徴とする請求項２５〜請求項３９いず
    れかに記載の半導体装置。
  41. 【請求項４１】 前記第４の半導体チップは、 前記第１の半導体チップ、又は、前記第２の半導体チッ
    プに電気的に接続する為の配線層を有することを特徴と
    する請求項２５〜請求項４０いずれかに記載の半導体装
    置。
  42. 【請求項４２】 前記半導体装置は、 光電素子を具備してなり、 前記第１の基板に設置されていない側の第１の半導体チ
    ップの面に前記光電素子が設置され、 前記光電素子と前記第１の基板とは、ワイヤボンデング
    により接続されてなることを特徴とする請求項１〜請求
    項４１いずれかに記載の半導体装置。
  43. 【請求項４３】 前記光電素子の面は、前記第１の半導
    体チップの面より広く、 前記第１の半導体チップに設置された側の光電素子の面
    と前記第１の基板とがモールドされてなることを特徴と
    する請求項１〜請求項４２いずれかに記載の半導体装
    置。
  44. 【請求項４４】 前記第１の半導体チップは、 制御素子であり、 前記第２の半導体チップは、 記憶素子であることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  45. 【請求項４５】 前記第１の半導体チップは、 記憶素子であり、 前記第２の半導体チップは、 制御素子であることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  46. 【請求項４６】 前記第１の半導体チップは、 論理素子であり、 前記第２の半導体チップは、 記憶素子であることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  47. 【請求項４７】 前記第１の半導体チップは、 記憶素子であり、 前記第２の半導体チップは、 論理素子であることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  48. 【請求項４８】 前記第１の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第２の半導体チップは、 ＳＲＡＭであることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  49. 【請求項４９】 前記第１の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第２の半導体チップは、 ＤＲＡＭであることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  50. 【請求項５０】 前記第１の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第２の半導体チップは、 ＣＰＵであることを特徴とする請求項１〜請求項４３い
    ずれかに記載の半導体装置。
  51. 【請求項５１】 前記第１の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第２の半導体チップは、 ＤＣ−ＤＣコンバータであることを特徴とする請求項１
    〜請求項４３いずれかに記載の半導体装置。
  52. 【請求項５２】 前記第１の半導体チップは、 ＣＰＵであり、 前記第２の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであることを特徴とする請求
    項１〜請求項４３いずれかに記載の半導体装置。
  53. 【請求項５３】 前記第１の半導体チップは、 ＣＰＵであり、 前記第２の半導体チップは、 ＳＲＡＭであることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  54. 【請求項５４】 前記第１の半導体チップは、 ＣＰＵであり、 前記第２の半導体チップは、 ＤＲＡＭであることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  55. 【請求項５５】 前記第１の半導体チップは、 ＣＰＵであり、 前記第２の半導体チップは、 ＤＣ−ＤＣコンバータであることを特徴とする請求項１
    〜請求項４３いずれかに記載の半導体装置。
  56. 【請求項５６】 前記第１の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第２の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであることを特徴とする請求
    項１〜請求項４３いずれかに記載の半導体装置。
  57. 【請求項５７】 前記第１の半導体チップは、 ＳＲＡＭであり、 前記第２の半導体チップは、 ＳＲＡＭであることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  58. 【請求項５８】 前記第１の半導体チップは、 ＤＲＡＭであり、 前記第２の半導体チップは、 ＤＲＡＭであることを特徴とする請求項１〜請求項４３
    いずれかに記載の半導体装置。
  59. 【請求項５９】 前記第１の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第２の半導体チップは、 ＳＲＡＭであり、 前記第３の半導体チップは、 ＤＲＡＭであることを特徴とする請求項３〜請求項４３
    いずれかに記載の半導体装置。
  60. 【請求項６０】 前記第１の半導体チップは、 ＣＰＵであり、 前記第２の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第３の半導体チップは、 ＳＲＡＭであることを特徴とする請求項３〜請求項４３
    いずれかに記載の半導体装置。
  61. 【請求項６１】 前記第１の半導体チップは、 ＣＰＵであり、 前記第２の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第３の半導体チップは、 ＤＲＡＭであることを特徴とする請求項３〜請求項４３
    いずれかに記載の半導体装置。
  62. 【請求項６２】 前記第１の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第２の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであり、 前記第３の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙであることを特徴とする請求
    項３〜請求項４３いずれかに記載の半導体装置。
  63. 【請求項６３】 前記第１の半導体チップは、 ＳＲＡＭであり、 前記第２の半導体チップは、 ＳＲＡＭであり、 前記第３の半導体チップは、 ＳＲＡＭであることを特徴とする請求項３〜請求項４３
    いずれかに記載の半導体装置。
  64. 【請求項６４】 前記第１の半導体チップは、 ＤＲＡＭであり、 前記第２の半導体チップは、 ＤＲＡＭであり、 前記第３の半導体チップは、 ＤＲＡＭであることを特徴とする請求項３〜請求項４３
    いずれかに記載の半導体装置。
  65. 【請求項６５】 前記第４の半導体チップは、 Ｆｌａｓｈ ｍｅｍｏｒｙ、ＣＰＵ、ＳＲＡＭ、ＤＲＡ
    Ｍ又はＤＳＰであることを特徴とする請求項２６〜請求
    項６４いずれかに記載の半導体装置。
  66. 【請求項６６】 前記外部接続端子は、０．０１ｍｍ〜
    １．００ｍｍの間隔で配置されてなることを特徴とする
    請求項１〜請求項６５いずれかに記載の半導体装置。
  67. 【請求項６７】 前記第１の基板は、 前記外部接続端子を所定の高さ底上げするスペーサー部
    を有することを特徴とする請求項１〜請求項６６いずれ
    かに記載の半導体装置。
  68. 【請求項６８】 前記第１の基板は、 フレキシブル基板であることを特徴とする請求項１〜請
    求項６７いずれかに記載の半導体装置。
  69. 【請求項６９】 前記半導体装置は、 半導体パッケージであることを特徴とする請求項１〜請
    求項６８いずれかに記載の半導体装置。
  70. 【請求項７０】 前記半導体装置は、 ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）であること
    を特徴とする請求項１〜請求項６９いずれかに記載の半
    導体装置。
  71. 【請求項７１】 前記半導体装置は、 ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）である
    ことを特徴とする請求項１〜請求項７０いずれかに記載
    の半導体装置。
  72. 【請求項７２】 第１のウェーハ及び第２のウェーハよ
    り、半導体装置を製造する方法であって、 第１の基板に電気的に接続する為の配線層を前記第１の
    ウェーハに生成するステップ１００１と、 前記第１のウェーハより第１の半導体チップを分割する
    ステップ１００２と、 前記ステップ１００２で分割した第１の半導体チップを
    フリップチップボンディングにより前記第１の基板の一
    方の面に接続するステップ１００３と、 前記第１の基板に電気的に接続する為の配線層を前記第
    ２のウェーハに生成するステップ１００４と、 前記第２のウェーハより第２の半導体チップを分割する
    ステップ１００５と、 前記ステップ１００５で分割した第２の半導体チップを
    フリップチップボンディングにより前記第１の基板の他
    方の面に接続するステップ１００６とを有することを特
    徴とする半導体装置製造方法。
  73. 【請求項７３】 第１のウェーハ、第２のウェーハ及び
    第３のウェーハより、半導体装置を製造する方法であっ
    て、 第１の基板に電気的に接続する為の配線層を前記第１の
    ウェーハに生成するステップ２００１と、 前記第１のウェーハより第１の半導体チップを分割する
    ステップ２００２と、 前記ステップ２００２で分割した第１の半導体チップを
    フリップチップボンディングにより前記第１の基板の一
    方の面に接続するステップ２００３と、 前記第１の基板に電気的に接続する為の配線層を前記第
    ２のウェーハに生成するステップ２００４と、 前記第２のウェーハより第２の半導体チップを分割する
    ステップ２００５と、 前記ステップ２００５で分割した第２の半導体チップを
    フリップチップボンディングにより前記第１の基板の他
    方の面に接続するステップ２００６と、 前記第１の基板に電気的に接続する為の配線層を前記第
    ３のウェーハに生成するステップ２００７と、 前記第３のウェーハより第３の半導体チップを分割する
    ステップ２００８と、 前記ステップ２００８で分割した第３の半導体チップを
    フリップチップボンディングにより前記第１の基板の他
    方の面に接続するステップ２００９とを有することを特
    徴とする半導体装置製造方法。
  74. 【請求項７４】 第１のウェーハ及び第２のウェーハよ
    り、半導体装置を製造する方法であって、 第１の基板に電気的に接続する為の配線層を前記第１の
    ウェーハに生成するステップ３００１と、 前記第１のウェーハより第１の半導体チップを分割する
    ステップ３００２と、 前記第１の半導体チップに電気的に接続する為の配線層
    を前記第２のウェーハに生成するステップ３００３と、 前記第２のウェーハより第２の半導体チップを分割する
    ステップ３００４と、 前記第１の半導体チップと、前記第２の半導体チップと
    をチップオンチップにより接続するステップ３００５
    と、 前記第２の半導体チップが接続された側の第１の半導体
    チップの面と、前記第１の基板とをフリップチップボン
    ディングにより接続するステップ３００６とを有するこ
    とを特徴とする半導体装置製造方法。
  75. 【請求項７５】 第１のウェーハ、第２のウェーハ及び
    第３のウェーハより、半導体装置を製造する方法であっ
    て、 第１の基板に電気的に接続する為の配線層を前記第１の
    ウェーハに生成するステップ４００１と、 前記第１のウェーハより第１の半導体チップを分割する
    ステップ４００２と、 前記第１の半導体チップに電気的に接続する為の配線層
    を前記第２のウェーハに生成するステップ４００３と、 前記第２のウェーハより第２の半導体チップを分割する
    ステップ４００４と、 前記第１の半導体チップと、前記第２の半導体チップと
    をチップオンチップにより接続するステップ４００５
    と、 前記第１の半導体チップに電気的に接続する為の配線層
    を前記第３のウェーハに生成するステップ４００６と、 前記第３のウェーハより第３の半導体チップを分割する
    ステップ４００７と、 前記第１の半導体チップと、前記第３の半導体チップと
    をチップオンチップにより接続するステップ４００８
    と、 前記第２の半導体チップ及び第３の半導体チップが接続
    された側の第１の半導体チップの面と、前記第１の基板
    とをフリップチップボンディングにより接続するステッ
    プ４００９とを有することを特徴とする半導体装置製造
    方法。
  76. 【請求項７６】 前記半導体装置製造方法は、 前記第１の半導体チップが接続されていない側の第１の
    基板の面と、前記第１の基板の開口部を覆う第２の基板
    とを電気的に接続するステップ５００１を有することを
    特徴とする請求項７４又は請求項７５に記載の半導体装
    置製造方法。
  77. 【請求項７７】 第１のウェーハ、第２のウェーハ及び
    第３のウェーハより、半導体装置を製造する方法であっ
    て、 第１の基板に電気的に接続する為の配線層を前記第１の
    ウェーハに生成するステップ６００１と、 前記第１のウェーハより第１の半導体チップを分割する
    ステップ６００２と、 前記第１の半導体チップに電気的に接続する為の配線層
    を前記第３のウェーハに生成するステップ６００３と、 前記第３のウェーハより第３の半導体チップを分割する
    ステップ６００４と、 前記第１の半導体チップと、前記第３の半導体チップと
    をチップオンチップにより接続するステップ６００５
    と、 前記第３の半導体チップが接続された側の第１の半導体
    チップの面と、前記第１の基板とをフリップチップボン
    ディングにより接続するステップ６００６と、 前記第１の基板に電気的に接続する為の配線層を前記第
    ２のウェーハに生成するステップ６００７と、 前記第２のウェーハより第２の半導体チップを分割する
    ステップ６００８と、 前記ステップ６００８で分割した第２の半導体チップを
    フリップチップボンディングにより前記第１の基板の他
    方の面に接続するステップ６００９とを有することを特
    徴とする半導体装置製造方法。
  78. 【請求項７８】 第１のウェーハ、第２のウェーハ、第
    ３のウェーハ及び第４のウェーハより、半導体装置を製
    造する方法であって、 第１の基板に電気的に接続する為の配線層を前記第１の
    ウェーハに生成するステップ７００１と、 前記第１のウェーハより第１の半導体チップを分割する
    ステップ７００２と、 前記第１の半導体チップに電気的に接続する為の配線層
    を前記第３のウェーハに生成するステップ７００３と、 前記第３のウェーハより第３の半導体チップを分割する
    ステップ７００４と、 前記第１の半導体チップと、前記第３の半導体チップと
    をチップオンチップにより接続するステップ７００５
    と、 前記第１の半導体チップに電気的に接続する為の配線層
    を前記第４のウェーハに生成するステップ７００６と、 前記第４のウェーハより第４の半導体チップを分割する
    ステップ７００７と、 前記第１の半導体チップと、前記第４の半導体チップと
    をチップオンチップにより接続するステップ７００８
    と、 前記第３の半導体チップ及び第４の半導体チップが接続
    された側の第１の半導体チップの面と、前記第１の基板
    とをフリップチップボンディングにより接続するステッ
    プ７００９と、 前記第１の基板に電気的に接続する為の配線層を前記第
    ２のウェーハに生成するステップ７０１０と、 前記第２のウェーハより第２の半導体チップを分割する
    ステップ７０１１と、 前記ステップ７０１１で分割した第２の半導体チップを
    フリップチップボンディングにより前記第１の基板の他
    方の面に接続するステップ７０１２とを有することを特
    徴とする半導体装置製造方法。
  79. 【請求項７９】 第１のウェーハ、第２のウェーハ、第
    ３のウェーハ及び第４のウェーハより、半導体装置を製
    造する方法であって、 第１の基板に電気的に接続する為の配線層を前記第１の
    ウェーハに生成するステップ８００１と、 前記第１のウェーハより第１の半導体チップを分割する
    ステップ８００２と、 前記第１の半導体チップに電気的に接続する為の配線層
    を前記第３のウェーハに生成するステップ８００３と、 前記第３のウェーハより第３の半導体チップを分割する
    ステップ８００４と、 前記第１の半導体チップと、前記第３の半導体チップと
    をチップオンチップにより接続するステップ８００５
    と、 前記第３の半導体チップが接続された側の第１の半導体
    チップの面と、前記第１の基板とをフリップチップボン
    ディングにより接続するステップ８００６と、 前記第１の基板に電気的に接続する為の配線層を前記第
    ２のウェーハに生成するステップ８００７と、 前記第２のウェーハより第２の半導体チップを分割する
    ステップ８００８と、 前記第２の半導体チップに電気的に接続する為の配線層
    を前記第４のウェーハに生成するステップ８００９と、 前記第４のウェーハより第４の半導体チップを分割する
    ステップ８０１０と、 前記第２の半導体チップと、前記第４の半導体チップと
    をチップオンチップにより接続するステップ８０１１
    と、 前記第４の半導体チップが接続された側の第２の半導体
    チップの面と、前記第１の基板とをフリップチップボン
    ディングにより接続するステップ８０１２とを有するこ
    とを特徴とする半導体装置製造方法。
  80. 【請求項８０】 前記半導体装置製造方法は、 前記第１の基板に設置されていない側の第１の半導体チ
    ップの面に光電素子を設置するステップ９００１と、 前記光電素子と前記第１の基板とをワイヤボンデングに
    より接続するステップ９００２とを有することを特徴と
    する請求項７２〜請求項７９いずれかに記載の半導体装
    置製造方法。
  81. 【請求項８１】 前記半導体製造方法は、 前記第１の基板に設置されていない側の第１の半導体チ
    ップの面に光電素子を設置するステップ９００１と、 前記第１の半導体チップに設置された側の光電素子の面
    と前記第１の基板とをモールドするステップ１０００１
    と、 前記光電素子と前記第１の基板とをワイヤボンデングに
    より接続するステップ９００２とを有することを特徴と
    する請求項７２〜請求項７９いずれかに記載の半導体装
    置製造方法。
JP2000341114A 2000-11-08 2000-11-08 半導体装置、及び製造方法 Pending JP2002158326A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000341114A JP2002158326A (ja) 2000-11-08 2000-11-08 半導体装置、及び製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000341114A JP2002158326A (ja) 2000-11-08 2000-11-08 半導体装置、及び製造方法

Publications (1)

Publication Number Publication Date
JP2002158326A true JP2002158326A (ja) 2002-05-31

Family

ID=18815906

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000341114A Pending JP2002158326A (ja) 2000-11-08 2000-11-08 半導体装置、及び製造方法

Country Status (1)

Country Link
JP (1) JP2002158326A (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004319530A (ja) * 2003-02-28 2004-11-11 Sanyo Electric Co Ltd 光半導体装置およびその製造方法
JP2005203796A (ja) * 2004-01-15 2005-07-28 Robert Bosch Gmbh 放射線検出器および放射線検出器を備えたセンサモジュール並びに放射線検出器を製作する方法
JP2006060178A (ja) * 2004-08-24 2006-03-02 Dainippon Printing Co Ltd センサーパッケージ
JP2007506985A (ja) * 2003-09-24 2007-03-22 フアーク・クーゲルフイツシエル・アクチエンゲゼルシヤフト ころがり軸受用のデータ検出兼処理システム及びこのようなシステムを持つころがり軸受
JP2007173640A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Works Ltd センサモジュールおよびその製造方法
JP2008021996A (ja) * 2006-07-10 2008-01-31 Ibiden Co Ltd 電源一体型パッケージ基板
JP2010157694A (ja) * 2008-12-31 2010-07-15 Ravikumar Adimula 積み重ね型ダイパッケージ用のマルチダイ・ビルディングブロック
JP2011181878A (ja) * 2010-02-26 2011-09-15 Walton Advanced Engineering Inc 高密度集積回路モジュール構造
JP2011181971A (ja) * 2002-09-17 2011-09-15 Stats Chippac Inc 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
WO2012008072A1 (ja) * 2010-07-16 2012-01-19 パナソニック株式会社 固体撮像装置
US8169064B2 (en) 2005-02-04 2012-05-01 Stats Chippac Ltd. Nested integrated circuit package on package system
JP2012514333A (ja) * 2008-12-30 2012-06-21 インテル・コーポレーション パッケージ下面の取り外し可能デバイス取り付け
JP2013038425A (ja) * 2011-07-21 2013-02-21 Apple Inc 両面フリップチップパッケージ
JP2014500627A (ja) * 2010-12-03 2014-01-09 ザイリンクス インコーポレイテッド スタック電力変換器を有する半導体装置
US8748229B2 (en) 2008-06-11 2014-06-10 Fujitsu Semiconductor Limited Manufacturing method including deformation of supporting board to accommodate semiconductor device
JP2015032707A (ja) * 2013-08-02 2015-02-16 住友電気工業株式会社 光センサ装置およびスペクトルイメージング撮像システム
JP2018531525A (ja) * 2015-12-29 2018-10-25 チャイナ ウェーハ レベル シーエスピー カンパニー リミテッド イメージセンシングチップパッケージ構造およびそのパッケージ方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011181971A (ja) * 2002-09-17 2011-09-15 Stats Chippac Inc 積み重ねられたパッケージ間のワイヤボンド相互接続を有する半導体マルチパッケージモジュール
JP2004319530A (ja) * 2003-02-28 2004-11-11 Sanyo Electric Co Ltd 光半導体装置およびその製造方法
JP2007506985A (ja) * 2003-09-24 2007-03-22 フアーク・クーゲルフイツシエル・アクチエンゲゼルシヤフト ころがり軸受用のデータ検出兼処理システム及びこのようなシステムを持つころがり軸受
JP2005203796A (ja) * 2004-01-15 2005-07-28 Robert Bosch Gmbh 放射線検出器および放射線検出器を備えたセンサモジュール並びに放射線検出器を製作する方法
JP2006060178A (ja) * 2004-08-24 2006-03-02 Dainippon Printing Co Ltd センサーパッケージ
US8169064B2 (en) 2005-02-04 2012-05-01 Stats Chippac Ltd. Nested integrated circuit package on package system
JP2007173640A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Works Ltd センサモジュールおよびその製造方法
JP2008021996A (ja) * 2006-07-10 2008-01-31 Ibiden Co Ltd 電源一体型パッケージ基板
US8748229B2 (en) 2008-06-11 2014-06-10 Fujitsu Semiconductor Limited Manufacturing method including deformation of supporting board to accommodate semiconductor device
JP2012514333A (ja) * 2008-12-30 2012-06-21 インテル・コーポレーション パッケージ下面の取り外し可能デバイス取り付け
JP2010157694A (ja) * 2008-12-31 2010-07-15 Ravikumar Adimula 積み重ね型ダイパッケージ用のマルチダイ・ビルディングブロック
JP2015046626A (ja) * 2008-12-31 2015-03-12 アディムラ ラヴィクマル 積み重ね型ダイパッケージ用のマルチダイ・ビルディングブロック
JP2011181878A (ja) * 2010-02-26 2011-09-15 Walton Advanced Engineering Inc 高密度集積回路モジュール構造
WO2012008072A1 (ja) * 2010-07-16 2012-01-19 パナソニック株式会社 固体撮像装置
JP2014500627A (ja) * 2010-12-03 2014-01-09 ザイリンクス インコーポレイテッド スタック電力変換器を有する半導体装置
US9177944B2 (en) 2010-12-03 2015-11-03 Xilinx, Inc. Semiconductor device with stacked power converter
JP2013038425A (ja) * 2011-07-21 2013-02-21 Apple Inc 両面フリップチップパッケージ
JP2015032707A (ja) * 2013-08-02 2015-02-16 住友電気工業株式会社 光センサ装置およびスペクトルイメージング撮像システム
JP2018531525A (ja) * 2015-12-29 2018-10-25 チャイナ ウェーハ レベル シーエスピー カンパニー リミテッド イメージセンシングチップパッケージ構造およびそのパッケージ方法

Similar Documents

Publication Publication Date Title
US6667190B2 (en) Method for high layout density integrated circuit package substrate
US8310051B2 (en) Package-on-package with fan-out WLCSP
US8704349B2 (en) Integrated circuit package system with exposed interconnects
US7429798B2 (en) Integrated circuit package-in-package system
US8546929B2 (en) Embedded integrated circuit package-on-package system
US6861761B2 (en) Multi-chip stack flip-chip package
KR100692441B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
US8299595B2 (en) Integrated circuit package system with package stacking and method of manufacture thereof
US8093722B2 (en) System-in-package with fan-out WLCSP
US7799608B2 (en) Die stacking apparatus and method
JP2002158326A (ja) 半導体装置、及び製造方法
US20070108583A1 (en) Integrated circuit package-on-package stacking system
TWI789527B (zh) 天線模組
TWI818088B (zh) 半導體封裝
US10431549B2 (en) Semiconductor package and manufacturing method thereof
US20050017336A1 (en) [multi-chip package]
US8154125B2 (en) Chip package structure
TW202034460A (zh) 堆疊式封裝以及包含其的封裝連接系統
EP3570322A2 (en) Semiconductor package with a semiconductor chip and a passive element between a substrate and an interposer substrate electrically connected by a conductive structure
TW202038392A (zh) 半導體封裝
US6781245B2 (en) Array structure of solder balls able to control collapse
CN115910977A (zh) 半导体封装
US20230395571A1 (en) Electronic package and manufacturing method thereof
US20210257324A1 (en) Semiconductor package
US20080088005A1 (en) SIP package with small dimension