JP2002134487A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002134487A JP2002134487A JP2000324908A JP2000324908A JP2002134487A JP 2002134487 A JP2002134487 A JP 2002134487A JP 2000324908 A JP2000324908 A JP 2000324908A JP 2000324908 A JP2000324908 A JP 2000324908A JP 2002134487 A JP2002134487 A JP 2002134487A
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Abstract
(57)【要約】
【課題】 プラズマＣＶＤ膜形成時に基板に生ずるダメ
ージを低減して半導体装置の歩留まりを向上する。 【解決手段】 プラズマＣＶＤ装置Ｍ1に備わったサセ
プタ５上に固定絶縁板６を設置し、この固定絶縁板６上
に置かれた基板４に所望する膜を形成する。これによ
り、プラズマＣＶＤ反応において基板４上に電荷が発生
しても、サセプタ５と基板４との間に設置された固定絶
縁板６によって上記電荷がサセプタ５に流れるのを防ぐ
ことができるので、基板４へのダメージを低減すること
が可能となる。
ージを低減して半導体装置の歩留まりを向上する。 【解決手段】 プラズマＣＶＤ装置Ｍ1に備わったサセ
プタ５上に固定絶縁板６を設置し、この固定絶縁板６上
に置かれた基板４に所望する膜を形成する。これによ
り、プラズマＣＶＤ反応において基板４上に電荷が発生
しても、サセプタ５と基板４との間に設置された固定絶
縁板６によって上記電荷がサセプタ５に流れるのを防ぐ
ことができるので、基板４へのダメージを低減すること
が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、プラズマＣＶＤ（chemical vapor d
eposition）法で成膜される種々の膜を用いた半導体装
置に適用して有効な技術に関する。
技術に関し、特に、プラズマＣＶＤ（chemical vapor d
eposition）法で成膜される種々の膜を用いた半導体装
置に適用して有効な技術に関する。
【０００２】
【従来の技術】一定の圧力の原料ガスを放電しプラズマ
状態にすると、化学的に活性なイオンやラジカルが生成
される。プラズマＣＶＤ技術は、プラズマ中で生成され
た原料ガスの活性種によって基板の表面での化学反応を
促進して膜を形成する技術であり、プラズマは高いエネ
ルギーを持っているので、反応は３００℃程度の相対的
に低い温度でも可能である。
状態にすると、化学的に活性なイオンやラジカルが生成
される。プラズマＣＶＤ技術は、プラズマ中で生成され
た原料ガスの活性種によって基板の表面での化学反応を
促進して膜を形成する技術であり、プラズマは高いエネ
ルギーを持っているので、反応は３００℃程度の相対的
に低い温度でも可能である。
【０００３】通常のプラズマＣＶＤ装置においては、高
周波（通常１３.５６ＭＨｚ）放電が用いられている。
プラズマＣＶＤ電極の基本的構造は、主として平行平板
型であり、基板は接地電位に接続された電極上に置かれ
る。
周波（通常１３.５６ＭＨｚ）放電が用いられている。
プラズマＣＶＤ電極の基本的構造は、主として平行平板
型であり、基板は接地電位に接続された電極上に置かれ
る。
【０００４】なお、槇書店発行「ＶＬＳＩとＣＶＤ」１
９９７年７月３１日発行、前田和夫著、Ｐ１００の図
５．５には、平行平板型電極構造のプラズマＣＶＤ装置
の構成が記載されている。また、特開平２−１３５７５
３号公報には、電極上に基板を低温に維持制御すること
のできる静電チャック方式のプラズマＣＶＤ装置が開示
されている。
９９７年７月３１日発行、前田和夫著、Ｐ１００の図
５．５には、平行平板型電極構造のプラズマＣＶＤ装置
の構成が記載されている。また、特開平２−１３５７５
３号公報には、電極上に基板を低温に維持制御すること
のできる静電チャック方式のプラズマＣＶＤ装置が開示
されている。
【０００５】ところで、プラズマＣＶＤ膜の形成におい
ては、チャージアップに起因したダメージが基板に与え
られて、半導体装置の歩留まりが低下することがある。
上記ダメージの発生原因は、基板上の電荷がサセプタを
通して接地電位へ流れるリーク電流であり、これによっ
て、たとえばＭＩＳ（metal insulator semiconducto
r）デバイスのゲート絶縁膜などが破壊されて、半導体
装置の歩留まりが低下する。
ては、チャージアップに起因したダメージが基板に与え
られて、半導体装置の歩留まりが低下することがある。
上記ダメージの発生原因は、基板上の電荷がサセプタを
通して接地電位へ流れるリーク電流であり、これによっ
て、たとえばＭＩＳ（metal insulator semiconducto
r）デバイスのゲート絶縁膜などが破壊されて、半導体
装置の歩留まりが低下する。
【０００６】サセプタは、たとえばその全面をアルミナ
（Ａｌ2Ｏ3）で覆われたアルミニウム（Ａｌ）によって
構成されているので、通常、上記電荷はサセプタを通し
て流れ難い。しかし、たとえばサセプタのクリーニング
時にＡｌ2Ｏ3が削れてサセプタ内部のＡｌが露出する、
またはプラズマ励起による温度上昇が加わってサセプタ
の実質温度が４００℃以上となり、Ａｌの生成によって
Ａｌ2Ｏ3にクラックが生ずると、電荷はサセプタを通し
て接地電位へ流れやすくなる。
（Ａｌ2Ｏ3）で覆われたアルミニウム（Ａｌ）によって
構成されているので、通常、上記電荷はサセプタを通し
て流れ難い。しかし、たとえばサセプタのクリーニング
時にＡｌ2Ｏ3が削れてサセプタ内部のＡｌが露出する、
またはプラズマ励起による温度上昇が加わってサセプタ
の実質温度が４００℃以上となり、Ａｌの生成によって
Ａｌ2Ｏ3にクラックが生ずると、電荷はサセプタを通し
て接地電位へ流れやすくなる。
【０００７】そこで、本発明者は上記ダメージを低減で
きるプラズマＣＶＤ装置について検討した。以下は、公
知とされた技術ではないが、本発明者によって検討され
た技術であり、その概要は次のとおりである。 （１）高周波（１３.５６ＭＨｚ）に１３.５６ＭＨｚよ
りも低い周波数を組み合わせて、上部電極より異なる周
波数の電力をパルス的に交互に入力する混合周波数励起
方式を採用し、低い周波数による低パワー化によって、
ダメージの低減を図る。 （２）定期的にＱＣ（quality control）を行い、ダメ
ージの発生するチャンバを早期に抽出して、サセプタの
交換によるダメージの低減を図る。
きるプラズマＣＶＤ装置について検討した。以下は、公
知とされた技術ではないが、本発明者によって検討され
た技術であり、その概要は次のとおりである。 （１）高周波（１３.５６ＭＨｚ）に１３.５６ＭＨｚよ
りも低い周波数を組み合わせて、上部電極より異なる周
波数の電力をパルス的に交互に入力する混合周波数励起
方式を採用し、低い周波数による低パワー化によって、
ダメージの低減を図る。 （２）定期的にＱＣ（quality control）を行い、ダメ
ージの発生するチャンバを早期に抽出して、サセプタの
交換によるダメージの低減を図る。
【０００８】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記（１），（２）方式において、以下の問題点
を見いだした。
者は、前記（１），（２）方式において、以下の問題点
を見いだした。
【０００９】すなわち、プラズマＣＶＤ反応では制御パ
ラメータが多く存在し、これらは相互に関連性を持って
いて、一つの制御パラメータを変動させると他の全ての
制御パラメータを変動させる必要がある。高周波と低周
波とを組み合わせた混合周波数励起方式ではますます反
応機構が複雑となり、ダメージを生じさせないための複
数の制御パラメータの設定値のマージンが極めて小さく
なることから、再現性の低さが問題となる。また、サセ
プタの交換を行う場合、大気解放によるプラズマＣＶＤ
装置のチャンバダウンタイムが増加して、プラズマＣＶ
Ｄ装置の稼働率が低下するという問題が生ずる。
ラメータが多く存在し、これらは相互に関連性を持って
いて、一つの制御パラメータを変動させると他の全ての
制御パラメータを変動させる必要がある。高周波と低周
波とを組み合わせた混合周波数励起方式ではますます反
応機構が複雑となり、ダメージを生じさせないための複
数の制御パラメータの設定値のマージンが極めて小さく
なることから、再現性の低さが問題となる。また、サセ
プタの交換を行う場合、大気解放によるプラズマＣＶＤ
装置のチャンバダウンタイムが増加して、プラズマＣＶ
Ｄ装置の稼働率が低下するという問題が生ずる。
【００１０】本発明の目的は、プラズマＣＶＤ膜形成時
に基板に生ずるダメージを低減して半導体装置の歩留ま
りを向上することのできる技術を提供することにある。
に基板に生ずるダメージを低減して半導体装置の歩留ま
りを向上することのできる技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体装置の製造方法は、プラズ
マＣＶＤ装置に備わったサセプタ上に固定絶縁板を設置
し、固定絶縁板上に置かれた基板に所望する膜を形成す
るものである。
マＣＶＤ装置に備わったサセプタ上に固定絶縁板を設置
し、固定絶縁板上に置かれた基板に所望する膜を形成す
るものである。
【００１４】本発明の半導体装置の製造方法は、プラズ
マＣＶＤ装置に備わったサセプタ上に可動絶縁板を設置
し、可動絶縁板上に置かれた基板に所望する膜を形成
し、さらに、基板が置かれた可動絶縁板ごと搬送を行う
ものである。
マＣＶＤ装置に備わったサセプタ上に可動絶縁板を設置
し、可動絶縁板上に置かれた基板に所望する膜を形成
し、さらに、基板が置かれた可動絶縁板ごと搬送を行う
ものである。
【００１５】上記した手段によれば、プラズマＣＶＤ反
応において基板上に電荷が発生しても、サセプタと基板
との間に絶縁板が設置されているので、上記電荷がサセ
プタに流れるのを防ぐことができる。これにより、成膜
時のチャージアップに起因した基板へのダメージを低減
することが可能となり、半導体装置の歩留まりが向上す
る。さらに、サセプタの交換頻度を減らすことができる
ので、プラズマＣＶＤ装置の稼働率が向上する。
応において基板上に電荷が発生しても、サセプタと基板
との間に絶縁板が設置されているので、上記電荷がサセ
プタに流れるのを防ぐことができる。これにより、成膜
時のチャージアップに起因した基板へのダメージを低減
することが可能となり、半導体装置の歩留まりが向上す
る。さらに、サセプタの交換頻度を減らすことができる
ので、プラズマＣＶＤ装置の稼働率が向上する。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置の製造に用いられるプラズマＣ
ＶＤ装置Ｍ1の構成を示す模式図であり、図２は、上記
プラズマＣＶＤ装置Ｍ1に備えられた固定絶縁板の形状
の一例を示す。図中、１は上部電極、２は反応室、３は
プラズマ、４は基板、５はサセプタ、６は固定絶縁板で
ある。
の形態である半導体装置の製造に用いられるプラズマＣ
ＶＤ装置Ｍ1の構成を示す模式図であり、図２は、上記
プラズマＣＶＤ装置Ｍ1に備えられた固定絶縁板の形状
の一例を示す。図中、１は上部電極、２は反応室、３は
プラズマ、４は基板、５はサセプタ、６は固定絶縁板で
ある。
【００１８】プラズマＣＶＤ装置Ｍ1のシステム構成
は、ガス供給系、プラズマ発生系、真空排気系および排
ガス処理系から成り立つ。また、図１に示すように、プ
ラズマＣＶＤ装置Ｍ1は平行平板型の枚葉処理式であ
り、高周波入力側の電極が上、接地側の電極が下のデポ
ダウン方式を採用している。
は、ガス供給系、プラズマ発生系、真空排気系および排
ガス処理系から成り立つ。また、図１に示すように、プ
ラズマＣＶＤ装置Ｍ1は平行平板型の枚葉処理式であ
り、高周波入力側の電極が上、接地側の電極が下のデポ
ダウン方式を採用している。
【００１９】高周波入力側の上部電極１から１３.５６
ＭＨｚの高周波電力を入力することで反応室２内にプラ
ズマ３が発生する。このプラズマ３中に反応ガスを導入
すると、反応ガスはプラズマ３中のイオンまたはラジカ
ルなどの活性種との衝突により、あるいは直接分解・解
離を起こして基板４上にＣＶＤ膜が形成される。
ＭＨｚの高周波電力を入力することで反応室２内にプラ
ズマ３が発生する。このプラズマ３中に反応ガスを導入
すると、反応ガスはプラズマ３中のイオンまたはラジカ
ルなどの活性種との衝突により、あるいは直接分解・解
離を起こして基板４上にＣＶＤ膜が形成される。
【００２０】接地側の下部電極であるサセプタ５上に
は、厚さ約１ｍｍ以上の固定絶縁板６が置かれており、
この固定絶縁板６上に基板４が置かれている。上記サセ
プタ５は、たとえばその表面がＡｌ2Ｏ3で覆われたＡｌ
で構成される。上記固定絶縁板６は、たとえばＡｌ2Ｏ3
からなる表面が平らな円盤状の板、または、図２に示す
ように、たとえば窒化アルミニウム（ＡｌＮ）からなる
約１ｍｍ角の複数の凸部６ａが約６ｍｍ間隔で配置され
たＡｌＮからなる円盤状の板などで構成される。
は、厚さ約１ｍｍ以上の固定絶縁板６が置かれており、
この固定絶縁板６上に基板４が置かれている。上記サセ
プタ５は、たとえばその表面がＡｌ2Ｏ3で覆われたＡｌ
で構成される。上記固定絶縁板６は、たとえばＡｌ2Ｏ3
からなる表面が平らな円盤状の板、または、図２に示す
ように、たとえば窒化アルミニウム（ＡｌＮ）からなる
約１ｍｍ角の複数の凸部６ａが約６ｍｍ間隔で配置され
たＡｌＮからなる円盤状の板などで構成される。
【００２１】従って、プラズマＣＶＤ装置Ｍ1では、プ
ラズマＣＶＤ反応において基板４上に電荷が発生して
も、サセプタ５と基板４との間に固定絶縁板６が設置さ
れているので、上記電荷がサセプタ５に流れるのを防ぐ
ことができる。これにより、チャージアップを起因とし
た基板４へのダメージを低減することが可能となる。
ラズマＣＶＤ反応において基板４上に電荷が発生して
も、サセプタ５と基板４との間に固定絶縁板６が設置さ
れているので、上記電荷がサセプタ５に流れるのを防ぐ
ことができる。これにより、チャージアップを起因とし
た基板４へのダメージを低減することが可能となる。
【００２２】図示はしないが、反応ガスは、ＣＶＤ膜の
均一性を確保するため、基板４に対抗する面に形成した
多数の開口から噴出させる。基板４は１枚ずつロボット
アームで直接固定絶縁板６上に搬送される。また、基板
４の加熱はサセプタ５の下部に設けられたランプヒータ
を用いて行われる。
均一性を確保するため、基板４に対抗する面に形成した
多数の開口から噴出させる。基板４は１枚ずつロボット
アームで直接固定絶縁板６上に搬送される。また、基板
４の加熱はサセプタ５の下部に設けられたランプヒータ
を用いて行われる。
【００２３】次に、本実施の形態１であるバイポーラＣ
ＭＯＳ（complementary metal oxide semiconductor）
デバイスの製造方法の一例を図３〜図７を用いて説明す
る。図において、Ｑ1はｎｐｎ型バイポーラトランジス
タ、Ｑ2はｐチャネル型ＭＩＳＦＥＴ（MIS field effec
t transistor）、Ｑ3はｎチャネル型ＭＩＳＦＥＴであ
る。
ＭＯＳ（complementary metal oxide semiconductor）
デバイスの製造方法の一例を図３〜図７を用いて説明す
る。図において、Ｑ1はｎｐｎ型バイポーラトランジス
タ、Ｑ2はｐチャネル型ＭＩＳＦＥＴ（MIS field effec
t transistor）、Ｑ3はｎチャネル型ＭＩＳＦＥＴであ
る。
【００２４】まず、図３に示すように、比抵抗１０Ωｃ
ｍ程度のｐ型シリコン単結晶で構成された基板１１にｎ
+型埋め込み層１２とｐ+型埋め込み層１３とを形成す
る。次に、基板１１上にｎ型エピタキシャル層を形成し
た後、ｎ+型埋め込み層１２の上にｎ型ウェル１４、ｐ+
型埋め込み層１３の上にｐ型ウェル１５をそれぞれ形成
する。
ｍ程度のｐ型シリコン単結晶で構成された基板１１にｎ
+型埋め込み層１２とｐ+型埋め込み層１３とを形成す
る。次に、基板１１上にｎ型エピタキシャル層を形成し
た後、ｎ+型埋め込み層１２の上にｎ型ウェル１４、ｐ+
型埋め込み層１３の上にｐ型ウェル１５をそれぞれ形成
する。
【００２５】次いで、ｎ型ウェル１４およびｐ型ウェル
１５の表面に素子分離用絶縁膜１６を形成する。この
時、寄生ｎチャネル型ＭＩＳＦＥＴの動作を防ぐため、
ｐ型ウェル１５の素子分離用絶縁膜１６の下にｐ型のチ
ャネルストッパ領域１７を形成する。
１５の表面に素子分離用絶縁膜１６を形成する。この
時、寄生ｎチャネル型ＭＩＳＦＥＴの動作を防ぐため、
ｐ型ウェル１５の素子分離用絶縁膜１６の下にｐ型のチ
ャネルストッパ領域１７を形成する。
【００２６】この後、ｎｐｎ型バイポーラトランジスタ
Ｑ1を形成する領域のｎ型ウェル１４の一部にコレクタ
取り出し領域１８となるｎ型半導体領域を形成し、次い
でｐチャネル型ＭＩＳＦＥＴＱ2を形成する領域のｎ型
ウェル１４にｐ型不純物、たとえばボロン（Ｂ）をイオ
ン注入してしきい値電圧制御層１９を形成する。また、
ｎチャネル型ＭＩＳＦＥＴＱ3を形成する領域のｐ型ウ
ェル１５にｎ型不純物、たとえばリン（Ｐ）をイオン注
入してしきい値電圧制御層２０を形成する。
Ｑ1を形成する領域のｎ型ウェル１４の一部にコレクタ
取り出し領域１８となるｎ型半導体領域を形成し、次い
でｐチャネル型ＭＩＳＦＥＴＱ2を形成する領域のｎ型
ウェル１４にｐ型不純物、たとえばボロン（Ｂ）をイオ
ン注入してしきい値電圧制御層１９を形成する。また、
ｎチャネル型ＭＩＳＦＥＴＱ3を形成する領域のｐ型ウ
ェル１５にｎ型不純物、たとえばリン（Ｐ）をイオン注
入してしきい値電圧制御層２０を形成する。
【００２７】次に、図４に示すように、ｎ型ウェル１４
およびｐ型ウェル１５のそれぞれの表面に厚さ８ｎｍ程
度のゲート絶縁膜２１を形成した後、その上に厚さ５０
〜２００ｎｍ程度の多結晶シリコン膜（図示せず）を堆
積する。続いて、ｐチャネル型ＭＩＳＦＥＴＱ2を形成
する領域の多結晶シリコン膜にｐ型不純物、たとえばＢ
をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱ3を形成
する領域の多結晶シリコン膜にｎ型不純物、たとえばＰ
をイオン注入する。次いで、この多結晶シリコン膜の上
層に窒化シリコン膜２２を堆積した後、窒化シリコン膜
２２および多結晶シリコン膜を順次エッチングしてｐ型
のゲート電極２３ａおよびｎ型のゲート電極２３ｂを形
成する。
およびｐ型ウェル１５のそれぞれの表面に厚さ８ｎｍ程
度のゲート絶縁膜２１を形成した後、その上に厚さ５０
〜２００ｎｍ程度の多結晶シリコン膜（図示せず）を堆
積する。続いて、ｐチャネル型ＭＩＳＦＥＴＱ2を形成
する領域の多結晶シリコン膜にｐ型不純物、たとえばＢ
をイオン注入し、ｎチャネル型ＭＩＳＦＥＴＱ3を形成
する領域の多結晶シリコン膜にｎ型不純物、たとえばＰ
をイオン注入する。次いで、この多結晶シリコン膜の上
層に窒化シリコン膜２２を堆積した後、窒化シリコン膜
２２および多結晶シリコン膜を順次エッチングしてｐ型
のゲート電極２３ａおよびｎ型のゲート電極２３ｂを形
成する。
【００２８】次に、ゲート電極２３ａをマスクとしてｐ
チャネル型ＭＩＳＦＥＴＱ2を形成する領域のｎ型ウェ
ル１４にｐ型不純物、たとえばＢをイオン注入し、ソー
ス、ドレインの一部を構成するｐ-型半導体領域２４を
形成する。また、ゲート電極２３ｂをマスクとしてｎチ
ャネル型ＭＩＳＦＥＴＱ3を形成する領域のｐ型ウェル
１５にｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入
し、ソース、ドレインの一部を構成するｎ-型半導体領
域２５を形成する。
チャネル型ＭＩＳＦＥＴＱ2を形成する領域のｎ型ウェ
ル１４にｐ型不純物、たとえばＢをイオン注入し、ソー
ス、ドレインの一部を構成するｐ-型半導体領域２４を
形成する。また、ゲート電極２３ｂをマスクとしてｎチ
ャネル型ＭＩＳＦＥＴＱ3を形成する領域のｐ型ウェル
１５にｎ型不純物、たとえばヒ素（Ａｓ）をイオン注入
し、ソース、ドレインの一部を構成するｎ-型半導体領
域２５を形成する。
【００２９】次いで、基板１１上に堆積した窒化シリコ
ン膜を異方性エッチングにより加工し、ゲート電極２３
ａ，２３ｂの側壁に窒化シリコン膜からなるサイドウォ
ールスペーサ２６を形成する。この後、ゲート電極２３
ａとサイドウォールスペーサ２６とをマスクとしてｐチ
ャネル型ＭＩＳＦＥＴＱ2を形成する領域のｎ型ウェル
１４にｐ型不純物、たとえばＢをイオン注入し、ソー
ス、ドレインの他の一部を構成するｐ+型半導体領域２
７を形成する。また、ゲート電極２３ｂとサイドウォー
ルスペーサ２６とをマスクとしてｎチャネル型ＭＩＳＦ
ＥＴＱ3を形成する領域のｐ型ウェル１５にｎ型不純
物、たとえばＰをイオン注入し、ソース、ドレインの他
の一部を構成するｎ+型半導体領域２８を形成する。さ
らに、ｎｐｎ型バイポーラトランジスタＱ1を形成する
領域のｎ型ウェル１４にｐ型不純物、たとえばＢをイオ
ン注入してベース領域２９と外部ベース領域３０とを形
成する。
ン膜を異方性エッチングにより加工し、ゲート電極２３
ａ，２３ｂの側壁に窒化シリコン膜からなるサイドウォ
ールスペーサ２６を形成する。この後、ゲート電極２３
ａとサイドウォールスペーサ２６とをマスクとしてｐチ
ャネル型ＭＩＳＦＥＴＱ2を形成する領域のｎ型ウェル
１４にｐ型不純物、たとえばＢをイオン注入し、ソー
ス、ドレインの他の一部を構成するｐ+型半導体領域２
７を形成する。また、ゲート電極２３ｂとサイドウォー
ルスペーサ２６とをマスクとしてｎチャネル型ＭＩＳＦ
ＥＴＱ3を形成する領域のｐ型ウェル１５にｎ型不純
物、たとえばＰをイオン注入し、ソース、ドレインの他
の一部を構成するｎ+型半導体領域２８を形成する。さ
らに、ｎｐｎ型バイポーラトランジスタＱ1を形成する
領域のｎ型ウェル１４にｐ型不純物、たとえばＢをイオ
ン注入してベース領域２９と外部ベース領域３０とを形
成する。
【００３０】次に、図５に示すように、基板１上に、た
とえば酸化シリコン膜からなる絶縁膜３１を堆積した
後、ベース領域２９上の絶縁膜３１およびゲート絶縁膜
２１と同一層の絶縁膜を開孔してコンタクトホール３２
を形成する。次いで、基板１１上に多結晶シリコン膜
（図示せず）を堆積した後、この多結晶シリコン膜にｎ
型不純物、たとえばＡｓをイオン注入し、熱処理によっ
てこのｎ型不純物をベース領域２９に拡散させてエミッ
タ領域３３を形成する。次に、この多結晶シリコン膜を
エッチングしてエミッタ引き出し電極３４を形成する。
とえば酸化シリコン膜からなる絶縁膜３１を堆積した
後、ベース領域２９上の絶縁膜３１およびゲート絶縁膜
２１と同一層の絶縁膜を開孔してコンタクトホール３２
を形成する。次いで、基板１１上に多結晶シリコン膜
（図示せず）を堆積した後、この多結晶シリコン膜にｎ
型不純物、たとえばＡｓをイオン注入し、熱処理によっ
てこのｎ型不純物をベース領域２９に拡散させてエミッ
タ領域３３を形成する。次に、この多結晶シリコン膜を
エッチングしてエミッタ引き出し電極３４を形成する。
【００３１】この後、図６に示すように、絶縁膜３１の
上層に、前記図１に示したプラズマＣＶＤ装置Ｍ1を用
いて、ＴＥＯＳ（tetra ethyl ortho silicate；Ｓｉ
（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）とをソースガスに用い
たプラズマＣＶＤ法でＴＥＯＳ酸化膜３５を堆積する。
前述したように、プラズマＣＶＤ装置Ｍ1を用いた膜形
成では、たとえばｐチャネル型ＭＩＳＦＥＴＱ2および
ｎチャネル型ＭＩＳＦＥＴＱ3のゲート絶縁膜２１の破
壊を防ぐなど、チャージアップを起因とした基板４への
ダメージを低減することが可能となる。
上層に、前記図１に示したプラズマＣＶＤ装置Ｍ1を用
いて、ＴＥＯＳ（tetra ethyl ortho silicate；Ｓｉ
（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）とをソースガスに用い
たプラズマＣＶＤ法でＴＥＯＳ酸化膜３５を堆積する。
前述したように、プラズマＣＶＤ装置Ｍ1を用いた膜形
成では、たとえばｐチャネル型ＭＩＳＦＥＴＱ2および
ｎチャネル型ＭＩＳＦＥＴＱ3のゲート絶縁膜２１の破
壊を防ぐなど、チャージアップを起因とした基板４への
ダメージを低減することが可能となる。
【００３２】次に、図７に示すように、ＴＥＯＳ酸化膜
３５、絶縁膜３１およびゲート絶縁膜２１と同一層の絶
縁膜にコンタクトホール３６を開孔し、続いてＴＥＯＳ
酸化膜３５の上層に堆積した金属膜をエッチングして第
１層配線３７を形成する。その後は、図示はしないが、
第１層配線３７よりも上層の配線が層間絶縁膜を介して
形成されてバイポーラＣＭＯＳデバイスが完成する。
３５、絶縁膜３１およびゲート絶縁膜２１と同一層の絶
縁膜にコンタクトホール３６を開孔し、続いてＴＥＯＳ
酸化膜３５の上層に堆積した金属膜をエッチングして第
１層配線３７を形成する。その後は、図示はしないが、
第１層配線３７よりも上層の配線が層間絶縁膜を介して
形成されてバイポーラＣＭＯＳデバイスが完成する。
【００３３】なお、本実施の形態１では、ＴＥＯＳ酸化
膜３５の成膜にプラズマＣＶＤ装置Ｍ1を適用した場合
について説明したが、プラズマＣＶＤ装置Ｍ1はいかな
るプラズマＣＶＤ膜の成膜にも適用可能であり、同様な
効果が得られる。
膜３５の成膜にプラズマＣＶＤ装置Ｍ1を適用した場合
について説明したが、プラズマＣＶＤ装置Ｍ1はいかな
るプラズマＣＶＤ膜の成膜にも適用可能であり、同様な
効果が得られる。
【００３４】このように、本実施の形態１によれば、プ
ラズマＣＶＤ装置Ｍ1のサセプタ５上に固定絶縁板６を
設置することにより、プラズマＣＶＤ反応において基板
４上に発生した電荷がサセプタ５に流れるのを防ぐこと
ができる。従って、成膜時のチャージアップに起因した
基板４へのダメージを低減することが可能となり、半導
体装置の歩留まりが向上する。さらに、たとえば表面の
Ａｌ2Ｏ3の削れまたはクラックによってサセプタ５の内
部のＡｌが露出しても、サセプタ５を使用することがで
きるので、サセプタ５の交換頻度が減り、プラズマＣＶ
Ｄ装置Ｍ1の稼働率が向上する。
ラズマＣＶＤ装置Ｍ1のサセプタ５上に固定絶縁板６を
設置することにより、プラズマＣＶＤ反応において基板
４上に発生した電荷がサセプタ５に流れるのを防ぐこと
ができる。従って、成膜時のチャージアップに起因した
基板４へのダメージを低減することが可能となり、半導
体装置の歩留まりが向上する。さらに、たとえば表面の
Ａｌ2Ｏ3の削れまたはクラックによってサセプタ５の内
部のＡｌが露出しても、サセプタ５を使用することがで
きるので、サセプタ５の交換頻度が減り、プラズマＣＶ
Ｄ装置Ｍ1の稼働率が向上する。
【００３５】（実施の形態２）図８は、他のプラズマＣ
ＶＤ装置の構成を示す模式図である。
ＶＤ装置の構成を示す模式図である。
【００３６】プラズマＣＶＤ装置Ｍ2は、前記実施の形
態１に記載したプラズマＣＶＤ装置Ｍ1と同様に平行平
板型の枚葉処理式であり、高周波入力側の電極が上、接
地側の電極が下のデポダウン方式を採用している。さら
に、プラズマＣＶＤ装置Ｍ1と同様に高周波入力側の上
部電極１から１３.５６ＭＨｚの高周波電力を入力する
ことで反応室２内にプラズマ３を発生させる。
態１に記載したプラズマＣＶＤ装置Ｍ1と同様に平行平
板型の枚葉処理式であり、高周波入力側の電極が上、接
地側の電極が下のデポダウン方式を採用している。さら
に、プラズマＣＶＤ装置Ｍ1と同様に高周波入力側の上
部電極１から１３.５６ＭＨｚの高周波電力を入力する
ことで反応室２内にプラズマ３を発生させる。
【００３７】しかし、接地側の下部電極であるサセプタ
５上には、たとえばＡｌ2Ｏ3またはＡｌＮからなるトレ
イ形状の可動絶縁板７が置かれており、この可動絶縁板
７上に基板４が置かれている。すなわち、可動絶縁板７
に基板４を置いて可動絶縁板７ごと搬送および成膜が行
われる。従って、プラズマＣＶＤ装置Ｍ2では、プラズ
マＣＶＤ反応において基板４上に電荷が発生しても、サ
セプタ５と基板４との間に可動絶縁板７が設置されてい
るので、上記電荷がサセプタ５に流れるのを防ぐことが
できる。これにより、チャージアップを起因とした基板
４へのダメージを低減することが可能となる。なお、プ
ラズマＣＶＤ装置Ｍ1の固定絶縁板６と同様に、可動絶
縁板７の表面は平坦でもよく、または可動絶縁板７の表
面に複数の柱状の凸部を配置してもよい。
５上には、たとえばＡｌ2Ｏ3またはＡｌＮからなるトレ
イ形状の可動絶縁板７が置かれており、この可動絶縁板
７上に基板４が置かれている。すなわち、可動絶縁板７
に基板４を置いて可動絶縁板７ごと搬送および成膜が行
われる。従って、プラズマＣＶＤ装置Ｍ2では、プラズ
マＣＶＤ反応において基板４上に電荷が発生しても、サ
セプタ５と基板４との間に可動絶縁板７が設置されてい
るので、上記電荷がサセプタ５に流れるのを防ぐことが
できる。これにより、チャージアップを起因とした基板
４へのダメージを低減することが可能となる。なお、プ
ラズマＣＶＤ装置Ｍ1の固定絶縁板６と同様に、可動絶
縁板７の表面は平坦でもよく、または可動絶縁板７の表
面に複数の柱状の凸部を配置してもよい。
【００３８】このように、本実施の形態２によれば、プ
ラズマＣＶＤ装置Ｍ2のサセプタ５上に可動絶縁板７を
設置することにより、成膜時にチャージアップを起因と
した基板４へのダメージを低減することが可能となり、
半導体装置の歩留まりが向上する。さらに、サセプタ５
の交換頻度が減ることでプラズマＣＶＤ装置Ｍ2の稼働
率が向上する。
ラズマＣＶＤ装置Ｍ2のサセプタ５上に可動絶縁板７を
設置することにより、成膜時にチャージアップを起因と
した基板４へのダメージを低減することが可能となり、
半導体装置の歩留まりが向上する。さらに、サセプタ５
の交換頻度が減ることでプラズマＣＶＤ装置Ｍ2の稼働
率が向上する。
【００３９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４０】たとえば、前記実施の形態では、プラズマ
ＣＶＤ装置には、高周波電力のみが入力されるとした
が、上部電極側からの高周波電力に加えて、上部電極側
または基板側から低周波電力を入力してもよく、低パワ
ー化によるダメージの低減を可能とすることができる。
ＣＶＤ装置には、高周波電力のみが入力されるとした
が、上部電極側からの高周波電力に加えて、上部電極側
または基板側から低周波電力を入力してもよく、低パワ
ー化によるダメージの低減を可能とすることができる。
【００４１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４２】本発明によれば、プラズマＣＶＤ膜形成時
に基板に生ずるダメージを低減して半導体装置の歩留ま
りを向上することのできる。
に基板に生ずるダメージを低減して半導体装置の歩留ま
りを向上することのできる。
【００４３】また、本発明によれば、サセプタの交換頻
度が減るのでプラズマＣＶＤ装置の稼働率を向上するこ
とができる。
度が減るのでプラズマＣＶＤ装置の稼働率を向上するこ
とができる。
【図１】本発明の一実施の形態におけるプラズマＣＶＤ
装置の模式図である。
装置の模式図である。
【図２】図１のプラズマＣＶＤ装置に備えられた固定絶
縁板の形状を示す図である。
縁板の形状を示す図である。
【図３】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す基板の要部断面図である。
Ｓデバイスの製造方法を示す基板の要部断面図である。
【図４】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す基板の要部断面図である。
Ｓデバイスの製造方法を示す基板の要部断面図である。
【図５】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す基板の要部断面図である。
Ｓデバイスの製造方法を示す基板の要部断面図である。
【図６】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す基板の要部断面図である。
Ｓデバイスの製造方法を示す基板の要部断面図である。
【図７】本発明の一実施の形態であるバイポーラＣＭＯ
Ｓデバイスの製造方法を示す基板の要部断面図である。
Ｓデバイスの製造方法を示す基板の要部断面図である。
【図８】本発明の他の実施の形態におけるプラズマＣＶ
Ｄ装置の模式図である。
Ｄ装置の模式図である。
１ 上部電極 ２ 反応室 ３ プラズマ ４ 基板 ５ サセプタ ６ 固定絶縁板 ６ａ 凸部 ７ 可動絶縁板 １１ 基板 １２ ｎ+型埋め込み層 １３ ｐ+型埋め込み層 １４ ｎ型ウェル １５ ｐ型ウェル １６ 素子分離用絶縁膜 １７ チャネルストッパ領域 １８ コレクタ引き出し領域 １９ しきい値電圧制御層 ２０ しきい値電圧制御層 ２１ ゲート絶縁膜 ２２ 窒化シリコン膜 ２３ａ ゲート電極 ２３ｂ ゲート電極 ２４ ｐ-型半導体領域 ２５ ｎ-型半導体領域 ２６ サイドウォールスペーサ ２７ ｐ+型半導体領域 ２８ ｎ+型半導体領域 ２９ ベース領域 ３０ 外部ベース領域 ３１ 絶縁膜 ３２ コンタクトホール ３３ エミッタ領域 ３４ エミッタ引き出し電極 ３５ ＴＥＯＳ酸化膜 ３６ コンタクトホール ３７ 第１層配線 Ｍ1 プラズマＣＶＤ装置 Ｍ2 プラズマＣＶＤ装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 哲夫 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 川野 勝喜 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 市川 祐一 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 (72)発明者 安藤 裕通 東京都青梅市藤橋３丁目３番地２ 日立東 京エレクトロニクス株式会社内 Ｆターム(参考） 5F045 AA08 AB32 AF08 BB16 DP03 EF05 EH14 EK14 EM01 EM09
Claims (5)
- 【請求項１】 プラズマＣＶＤ装置に備わったサセプタ
上に絶縁板を設置し、前記絶縁板上に置かれた基板に所
望する膜を形成することを特徴とする半導体装置の製造
方法。 - 【請求項２】 プラズマＣＶＤ装置に備わったサセプタ
上に絶縁板を設置し、前記絶縁板上に置かれた基板に所
望する膜を形成することを特徴とする半導体装置の製造
方法であって、前記絶縁板はサセプタ上に固定されてい
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 プラズマＣＶＤ装置に備わったサセプタ
上に絶縁板を設置し、前記絶縁板上に置かれた基板に所
望する膜を形成することを特徴とする半導体装置の製造
方法であって、前記基板が置かれた前記絶縁板ごと搬送
および成膜が行われることを特徴とする半導体装置の製
造方法。 - 【請求項４】 プラズマＣＶＤ装置に備わったサセプタ
上に絶縁板を設置し、前記絶縁板上に置かれた基板に所
望する膜を形成することを特徴とする半導体装置の製造
方法であって、前記絶縁板の表面が複数の凸部を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項５】 プラズマＣＶＤ装置に備わったサセプタ
上に絶縁板を設置し、前記絶縁板上に置かれた基板に所
望する膜を形成することを特徴とする半導体装置の製造
方法であって、前記プラズマＣＶＤ装置には高周波電力
および低周波電力が入力されることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000324908A JP2002134487A (ja) | 2000-10-25 | 2000-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000324908A JP2002134487A (ja) | 2000-10-25 | 2000-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002134487A true JP2002134487A (ja) | 2002-05-10 |
Family
ID=18802361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000324908A Pending JP2002134487A (ja) | 2000-10-25 | 2000-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002134487A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042023A (ja) * | 2006-08-08 | 2008-02-21 | Hitachi Kokusai Electric Inc | 基板処理装置 |
| JP2008138283A (ja) * | 2006-12-01 | 2008-06-19 | Applied Materials Inc | 表面テクスチャリングを組み込んだプラズマリアクタ基板 |
-
2000
- 2000-10-25 JP JP2000324908A patent/JP2002134487A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042023A (ja) * | 2006-08-08 | 2008-02-21 | Hitachi Kokusai Electric Inc | 基板処理装置 |
| JP2008138283A (ja) * | 2006-12-01 | 2008-06-19 | Applied Materials Inc | 表面テクスチャリングを組み込んだプラズマリアクタ基板 |
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