JP2002108805A - 直列化されたバス・インターフェースにより制御情報を送信する方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２つのＰＩＣバスを直列リンクで結合し、制
御信号を相互に通信することを可能にする方法を提供す
る。 【解決手段】 バス・インターフェース装置は、一次Ｐ
ＣＩバスなどのバス２０に結合された並列入力を含む。
この装置は、並列データ出力ＴＸＤと少なくとも２個の
制御出力ノードＴＸ＿ＥＲ，ＴＸ＿ＥＮとを含む。制御
出力ノードに結合されたデータ制御回路は、あるコーデ
ィング方式（例えば、８Ｂ／１０Ｂ方式）を用いて、制
御出力ノードに与えられる制御コードの集合（例えば、
アイドル，エクステンド，ノーマル・データ，エラー）
の１つを生成する。この装置は、制御出力に制御コード
の所定のシーケンス（例えば、アイドルおよびエクステ
ンドのシーケンス）を生成するリセット制御回路を含
む。このシーケンスを用いて情報を通信できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、コンピュ
ータ・システムおよび構成要素に関し、特に、直列化さ
れたバス・インターフェースにより制御情報を伝送する
方法および装置に関する。

【０００２】

【従来の技術】コンピュータ・システム・アーキテクチ
ャは、一般に、スロットを含む標準バスで設計される。
これらのスロットを介して種々の装置をシステムに結合
することができる。標準バスの例として、周辺構成要素
インターフェース（ＰＣＩ）バス，工業標準アーキテク
チャ（ＩＳＡ）バスおよび拡張工業標準アーキテクチャ
（ＥＩＳＡ）バスなどがある。図１は、従来のコンピュ
ータ・システム１０のブロック図を示す。プロセッサ１
２は、インテル社製のペンティアム（登録商標）（ＩＩ
またはＩＩＩ）などのｘ８６コンパチブル・プロセッ
サ、または、アドバンスト・マイクロ・デバイセス社製
の同等のプロセッサ（例えば、Ｋ６またはＫ７）でよ
い。

【０００３】プロセッサ１２は、プロセッサ１２に一般
に専用の（例えば、標準でない）プロセッサ・バス１４
に結合される。バス１４はメモリ装置１６に結合され
る。メモリ装置１６は、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）と、関連する制御回路とを含
む。プロセッサ・バス１４はまた、（ノース・ブリッジ
としばしば呼ばれる）ブリッジ回路１８を介してＰＣＩ
バス２０に結合される。場合によっては、メモリ装置１
６のメモリ制御回路とブリッジ回路とは１個のチップに
まとめられる。この場合、図示していないが、ノース・
ブリッジ１８はプロセッサ１２とメモリ１６との間に結
合される。

【０００４】ＰＣＩバス２０は、種々の装置をバスに結
合するために使用される多数のスロット２２を含む。例
えば、スロットは、ハードディスク・ドライブ，モデ
ム，ネットワーク・インターフェース・カード，光学的
装置（例えば、ＣＤ ＲＯＭまたはＤＶＤ）または他の
装置を結合するのに用いられる。ＰＣＩバス２０は、
（サウス・ブリッジとしばしば呼ばれる）第２のブリッ
ジ回路２４を介してレガシイ(legacy)・バス（一般に、
ＩＳＡまたはＥＩＳＡバス２６）に結合される。（Ｅ）
ＩＳＡバス２６は、一般に、キーボード，マウスおよび
ディスプレイなどの入出力装置や不揮発性メモリなどの
他の装置に対して用いられるスロット２８を含む。

【０００５】ＰＣＩバス２０は標準化されたバスである
ので、限られた数のスロット２２しか備えることができ
ない。もっと多くのスロットが必要な場合は、第２のＰ
ＣＩバス３２がＰＣＩ−ＰＣＩブリッジ回路（Ｐ２Ｐ）
３０を介して第１のＰＣＩバス２０に結合される。この
構成では、ノース・ブリッジに結合されたＰＣＩバス２
０は一次ＰＣＩバスと呼ばれ、また、第２のＰＣＩバス
３２は二次ＰＣＩバスと呼ばれる。二次ＰＣＩバス３２
は、スロット２２と同様にして用いられるスロット３４
を含む。実際のところ、プロセッサ１２上で実行される
オペレーティング・システムからは、一次ＰＣＩバス２
０と二次ＰＣＩバス３２とは単一のＰＣＩバスであるよ
うに見える。

【０００６】

【発明が解決しようとする課題】本発明の好ましい実施
の形態は、直列リンクを介して第１の並列バスから第２
の並列バスに制御信号を送信するのに用いられる方式を
提供する。１種類のシステムに限られるものではなく、
本発明の好ましい実施の形態は、元来、直列リンクを含
むＰＣＩ−ＰＣＩブリッジの文脈で開発された。この種
の構成は、二次ＰＣＩバスが一次ＰＣＩバスから分離さ
れる場合のような多くの場合に利点を提供する。

【０００７】直列ＰＣＩ−ＰＣＩブリッジは、２つのＰ
ＣＩインターフェースの間に直列リンクを有する点で、
従来のＰＣＩ−ＰＣＩブリッジと異なる。各ＰＣＩイン
ターフェースは、一般に、別個のエンティティすなわち
別個のチップである。２個のインターフェース・チップ
は直列リンクを介して２つの動作モードで互いに通信す
ることができる。好ましい実施の形態によって対処され
る１つの問題は、二次ＰＣＩインターフェース装置をリ
セットすることであり、また、他の問題は、両方の部分
を同じモードに初期化して相互のデータ通信の開始を可
能にすることである。

【０００８】

【課題を解決するための手段】一態様では、本発明は、
一次ＰＣＩバスなどのバスに結合されるように構成され
た並列入力をバス・インターフェース装置が含むことを
開示する。この装置はまた、１つの並列データ出力と少
なくとも２つの制御出力ノードとを含む。制御出力ノー
ドに結合されたデータ制御回路は、あるコーディング方
式（例えば、８Ｂ／１０Ｂ方式）を用いて、制御出力ノ
ードに与えられる制御コードの集合（例えば、アイド
ル，エクステンド，ノーマル・データおよびエラー）の
１つを生成する。この装置はまた、制御出力に制御コー
ドの所定のシーケンス（例えば、アイドルおよびエクス
テンドのシーケンス）を生成するリセット制御回路を含
む。このシーケンスを用いて、信号（例えば、リセット
信号）および／またはモード（例えば、ＣＲＣモード）
などの情報を送ることができる。

【０００９】この装置は、例えばプロセッサから周辺装
置に送信するコンピュータ・システムに用いることがで
きる。例えば、この装置を用いてプロセッサから遠隔Ｐ
ＣＩバスにリセット信号を送信することができる。プロ
セッサは、並列バス（例えば、一次ＰＣＩバス）の少な
くとも１つの線に通ってシステムがリセットされている
という表示を送信する。この表示は、第１のインターフ
ェース装置で受信され、インターフェース装置の符号化
／復号化方式の制御コードを用いて直列リンクで送信さ
れる。この表示は、二次ＰＣＩバスなどの第２の並列バ
スに結合された第２のインターフェース装置で受信され
る。

【００１０】

【発明の実施の形態】本発明の特徴は、添付の図面を参
照して明細書を読めば容易に理解することができる。種
々の実施の形態の製造および使用を以下に詳細に説明す
る。しかし、本発明は種々の特定の文脈で実現すること
が可能な多くの適用可能な新規な概念を提供することが
理解されるべきである。ここに説明する特定の実施の形
態は、本発明を製造し使用する特定の方法の単なる例で
あって、本発明の範囲を制限するものではない。

【００１１】本発明について、特定の例（すなわち、Ｐ
ＣＩ−ＰＣＩブリッジ）に関して説明する。このように
用いられるときには、独特のコンピュータ・システムが
得られる。このシステムは、ポータブル・コンピュータ
／ドッキング・ステーション，小型の形式因子(small f
orm factor)ＰＣ拡張などの多数の特定のアプリケーシ
ョンと通信環境とに有用である。その他のアプリケーシ
ョンおよび実施の形態も用いることができる。

【００１２】図１の従来の技術に戻ると、ＰＣＩ−ＰＣ
Ｉブリッジ３０は、一次ＰＣＩバス２０と二次ＰＣＩバ
ス３２との間のリンクである。図２に示す従来のＰＣＩ
−ＰＣＩブリッジ３０は単一チップ（すなわち、シリコ
ンの単片）で形成される。図に示すように、この装置
は、論理的には、一次側３６と二次側３８とに分割する
ことができる。一次側３６は一次ＰＣＩバス２０へのイ
ンターフェースであり、また、Ｐ２Ｐ ３０の二次側３
８は二次ＰＣＩバス３２へのインターフェースである。

【００１３】ＰＣＩ−ＰＣＩブリッジ３０は、ＰＣＩブ
リッジ・プロトコルに従って２つのバス２０，３２の間
でデータを転送する。一次側３６は、システムのニーズ
に従って二次側３８を種々の動作状態またはモードに設
定することができる。二次側３８を初期状態に設定する
必要があるときには、一次側３６は、ＲＥＳＥＴと呼ば
れる信号を二次側３８に送り、それにより、二次側３８
を初期状態にすることができる。ＰＣＩブリッジの二次
側３８でのＲＥＳＥＴ信号はある条件の下で表明され得
る。

【００１４】一次ＰＣＩバス２０がブリッジ３０をその
初期状態にしようとし、ブリッジ３０の一次側３６にＲ
ＥＳＥＴ信号を送ると、ブリッジ３０は二次側３８でも
ＲＥＳＥＴを表明しなければならない。この動作を行う
と、全てのバス２０／３２が初期状態に初期化される。
別の例を挙げると、ソフトウエアがブリッジのブリッジ
制御レジスタ内のＳＥＣＯＮＤＡＲＹ ＢＵＳ ＲＥＳＥ
Ｔビットをセットするといつでも、ブリッジ３０は二次
側３８でＲＥＳＥＴを表明する。

【００１５】また、ブリッジ３０は、ある別の条件で二
次側３８を初期化してＲＥＳＥＴを表明する必要があ
る。例えば、システム１０に電源を入れたとき、システ
ム内の全ての構成要素を初期状態にし、全ての構成要素
にグローバル・リセットとしてＲＥＳＥＴを出したい。
このグローバル・リセットは二次側３８に送る必要があ
る。ブリッジ３０の動作中の別の状態では、次の動作段
階に移る前に二次側３２を初期状態にすることが望まし
いことがある。電力状態のモードが変化した場合は、ブ
リッジ３０は二次バス３２をリセットする必要もあろ
う。

【００１６】従来のブリッジでは、リセット信号を一次
側３６から二次側３８に送るのは容易である。なぜなら
ば、両側が同じチップ内にあるからである。したがっ
て、上記条件に対して一次側３６から信号を発生するこ
とができ、また、情報を二次側に容易に転送することが
できる。例えば、チップ全体で一本の金属線の経路を選
択して該当する線を適当にゲートするだけでよく、転送
は簡単である。

【００１７】しかし、本発明の好ましい実施の形態は分
割ＰＣＩ−ＰＣＩブリッジを扱う。この場合は、ＰＣＩ
−ＰＣＩブリッジの一次側および二次側は、別の装置
（例えば、この場合には直列リンクで結合された別個の
シリコンの片）に形成される。その結果、単に基板上で
金属線を経路選択して一次側から二次側に制御信号を与
えることはできない。本発明の好ましい実施の形態は、
ハーフＰＣＩブリッジとして動作することができるＰＣ
Ｉインターフェース装置（図３の５２または５８）を提
供する。ブリッジの一次部分または二次部分としてこの
装置を用いることができる。一次インターフェース装置
として、それは一次ＰＣＩバス２０に結合され、また、
二次インターフェース装置として、それは二次ＰＣＩバ
ス３２に結合される。

【００１８】図３は、本発明のＰＣＩ−ＰＣＩブリッジ
５０を示す。この例では、ＰＣＩ−ＰＣＩブリッジ５０
は４個のチップで形成される。一次インターフェース装
置５２は、直列リンク６０を介して二次インターフェー
ス装置５８に結合される。直列リンク６０は、トランシ
ーバ（例えば、並直列変換回路装置５４および直並列変
換回路装置５６）によってアクセスされる。本発明は、
一次インターフェース５２とトランシーバ５４とが単一
の装置にまとめられかつ二次インターフェース５８とト
ランシーバ５６とが別の単一の装置にまとめられた実施
の形態を考える。好ましくは、システムは、どちらのＰ
ＣＩバスが一次バスでもよいように、完全に対称であ
る。これを考慮すると、インターフェース装置５２，５
８とトランシーバ５４，５６とは、実質的に同じ回路を
含んでよい。

【００１９】好ましい実施の形態では、直列リンク６０
は、単一チャンネル・双方向・点対点インターフェース
である。好ましくは、直列リンク６０は、トランシーバ
５４からトランシーバ５６への通信用の差動対ワイヤ(d
ifferential pair of wires)と、トランシーバ５６から
トランシーバ５４への通信用の第２の差動対ワイヤとを
含む。単端ワイヤ(single-ended wires)を代わりに用い
てもよい。データ信号と制御信号とは同じ線を共用す
る。動作上は、システムのコーディング方式を用いてデ
ータと制御とを区別する。この種の構成は、正規のイー
サネット（登録商標）・アプリケーションに用いられる
ケーブルのような標準カテゴリ５ケーブルを使用できる
ので、便利である。別の実施の形態では、本発明は、半
二重システムの単一差動対または単端ワイヤで実現され
得る。

【００２０】好ましい実施の形態のシステムでは、イン
ターフェース装置５２，５８は、超高速双方向・点対点
データ伝送に用いられる並直列変換回路装置／直並列変
換回路装置５４／５６の対によって結合される。好まし
い実施の形態では、並直列変換回路装置／直並列変換回
路装置５４／５６はテキサス・インスツルメンツ社製の
ＴＬＫ２５００トランシーバである。ＴＬＫ２５００は
固定数のピンと所定の動作モードとを有する。一次イン
ターフェース装置５２から二次インターフェース装置５
８へのリセット情報は、トランシーバ５４，５６を介し
て通信される必要がある。残念ながら、一次側から二次
側にリセット信号を直接に送る方法はない。

【００２１】いくつかのシステムでは、一次インターフ
ェース装置５２と二次インターフェース装置５８との間
のデータ転送は２つ以上のモードで行うことができる。
例えば、好ましい実施の形態では、データ転送はＣＲＣ
（循環冗長コード）モードまたは非ＣＲＣモードで行う
ことができる。ＣＲＣモードでは、データは非ＣＲＣモ
ードよりも確実に転送されるが、冗長ビットはデータ転
送に利用可能な帯域幅を狭くする。これらの２つの動作
モードにより、データ・パケットを正しく認識するに
は、インターフェース装置５２，５８は同じデータ転送
モードでなければならない。言い換えると、一次インタ
ーフェース装置５２でモードを変更したときは、正しく
データ通信を行うためには、二次インターフェース装置
５８も同じモードに変更しなければならない。再び、二
次側５８は、ＣＲＣモードの各変更後、データの正しい
トランザクションがなされる前に、初期状態にセットさ
れなければならない。

【００２２】一態様では、本発明は、二次インターフェ
ース装置５８を初期状態に設定するだけでなく、２つの
インターフェース装置５２，５８の間のトランザクショ
ンのモードを設定するという正しい方法でＲＥＳＥＴ信
号を送信する技術を提供する。好ましい実施の形態で
は、ＲＥＳＥＴがアクティブになると、あるパターンの
信号がトランシーバ５４，５６の制御線を用いて一次装
置５２から二次装置５８に送られる。このように、シス
テムは、線コーディング・システムによって与えられる
制御コードを利用する。一例として、トランシーバ５
４，５６は８Ｂ／１０Ｂ符号化および復号化方式を用い
てもよい。ＩＥＥＥ標準８０２．３，§３６．２．４は
８Ｂ／１０Ｂコードの詳細を規定する。標準で与えられ
ている情報をここで繰り返す代わりに、ＩＥＥＥ標準８
０２．３を引例としてここに組み入れる。

【００２３】この符号化／復号化方式は、ＴＬＫ２５０
０を用いてオンチップで実現され得る。符号化方式は、
データ・コードと区別できる所定の制御コードを有す
る。直列リンク６０はこれらのコードで駆動されてＲＥ
ＳＥＴを一次インターフェース装置５２から二次インタ
ーフェース装置５８に送ることができる。８Ｂ／１０Ｂ
制御空間内の制御コードにアクセスすることにより、リ
セットおよびモード情報をユーザ・データとは独立に送
ることができる。異なる側波帯信号もこの手続で一次側
５２から二次側５８に送ることができる。異なるパター
ンを挿入して異なる信号を送り、異なるヘッダを用いて
異なる信号のグループを作ることができる。したがっ
て、二次側レジスタまたは一次側レジスタ内の任意のビ
ットを反対の側からセットしまたは読み取ることができ
るし、信号を該当する入力回路や出力回路や内部回路に
送ることができる。

【００２４】図４は、本発明の諸態様を用いる特定の例
を示す。この実施の形態は、インターフェース装置５
２，５８内に、これらの２つの装置間に制御情報を通信
するのに用いることができる回路を含む。この回路は、
インターフェース装置を同じＣＲＣ動作モードに保ち、
かつ、図４に示すようにＲＥＳＥＴ信号を一次インター
フェース装置５２から二次インターフェース装置５８に
トランシーバ５４，５６を介して通信することを助け
る。

【００２５】図４の実施の形態はＴＬＫ２５００に基づ
いている。ＴＬＫ２５００は、物理層インターフェース
装置に対してデータの並直列機能，直並列機能およびク
ロック取出し機能を行う。並列データは、８Ｂ／１０Ｂ
符号化書式を用いて内部で符号化される。生成されたワ
ークは、高速基準クロック速度で差動的に送信する。こ
の装置はまた、取り出された基準クロックに受信データ
を同期させて入力データに直並列変換を行う受信機部を
含む。次に、それは、８Ｂ／１０Ｂ符号化フォーマット
を用いてデータを決定して、元の並列データを取り出
す。

【００２６】好ましい実施の形態では、ＴＬＫ２５００
へのインターフェース５２または５８は、１６ビット幅
であり、１２５ＭＨｚで動作する。このインターフェー
スは、毎秒２５０×１０⁶バイトの生(raw)処理能力を有
する。インターフェース５２または５８からＴＬＫ２５
００への送信データ速度は、ＴＬＫ２５００からインタ
ーフェース５２また５８への受信データ速度と同じであ
る。ＰＣＩバスへのインターフェース５２または５８
は、３３ＭＨｚで動作し、３２ビット幅である。そのＰ
ＣＩインターフェースは、毎秒１３３×１０⁶バイトの
生処理能力を有する。ＴＬＫ２５００インターフェース
上の超過(excess)処理能力は、パケット・オーバーヘッ
ド，ＣＲＣコード，プロトコル遅延などに使い果たされ
ている。シミュレーションによると、リンク全体である
長時間に毎秒約１２０×１０⁶バイトを維持することが
できる。

【００２７】ＰＣＩバス仕様はまた、より高速（最大６
６ＭＨｚ）およびより広い幅（最大６４ビット幅）が可
能である。これはＴＬＫ２５００リンクで約４倍の処理
能力を必要とする。本発明は、高速の直列データに一層
速いクロック速度を用いることおよび／または高速直列
チャンネルを並列に走らせることとを組み合わせること
により、この種の高速バスをサポートする一実施の形態
を考えている。

【００２８】優れていることには、リセット／ＣＲＣプ
ロトコルは、ＰＣＩクロック速度ではなく高速クロック
速度で動作する。その利点は、より高速で動作するの
で、純粋なＰＣＩベース実施よりも誤差の回復が速くお
よび／またはモードの変更が速い。ＴＬＫ２５００は、
８ビット幅データを１０ビット幅の符号化データ・キャ
ラクタに変換してそれの伝送特性を向上させる８Ｂ／１
０Ｂ符号器を含む。ＴＬＫ２５００は１６ビット幅イン
ターフェースであるので、符号化のためにデータを２つ
の８ビット幅バイトに分割する。各バイトは別個の符号
器に与えられる。

【００２９】ＴＬＫ２５００を介したデータ転送は４個
の制御ピンに依存する。これらのピンは、ＴＸ＿ＥＮ
（送信可能），ＴＸ＿ＥＲ（誤りコーディングを送
信），ＲＸ＿ＤＶ（有効データを受信）およびＲＸ＿Ｅ
Ｒ（誤りを受信）と呼ばれる。この装置はまた、３２個
のデータ・ピン，ＴＸＤ［０：１５］（データ送信）お
よびＲＸＤ［０：１５］（データ受信）を有する。どち
らかのインターフェース装置からのデータの送信中は、
データはＴＸＤピンに入り、また、ＴＸ＿ＥＮおよびＴ
Ｘ＿ＥＲは制御ピンとして用いられる。ＲＸＤピンは、
制御ピンＲＸ＿ＤＶ，ＲＸ＿ＥＲと共に他のインターフ
ェース装置で送信データを受信するのに用いられる。Ｔ
Ｘ＿ＥＮピンおよびＴＸ＿ＥＲピンの状態は、受信側で
ＲＸ＿ＤＶピンおよびＲＸ＿ＥＲピンにコピーされる。
制御ピンＴＸ＿ＥＮ，ＴＸ＿ＥＲは４つの状態をとるこ
とができ、それは表１に示されている。

【表１】

【００３０】表１に示すように、４つの状態はアイド
ル，キャリア・エクステンド，ノーマル・データおよび
エラーである。ＴＸ＿ＥＮとＴＸ＿ＥＲをノーマル・デ
ータ・モードにすると、ＴＸ＿ＥＮはハイであり、ＴＸ
＿ＥＲはローである。ＴＸＤピンでのデータは、一方の
トランシーバ５４（５６）で受信され、他方のトランシ
ーバ５６（５４）のＲＸＤピンにデータが生成され、Ｒ
Ｘ＿ＤＶおよびＲＸ＿ＥＲはノーマル・データ・モード
を示す。したがって、ノーマル・データ・モードでは２
個のトランシーバ５４，５６を介したインターフェース
装置５２，５８間のデータ伝送がある。

【００３１】ＴＸ＿ＥＲおよびＴＸ＿ＥＮの他の３つの
モードについては、トランシーバ５４（５６）は、ＴＸ
Ｄピンからデータを受けず、自分の特別なデータを送
り、他のトランシーバ５６（５４）のＲＸＤピンにデー
タを生成し、ＲＸ＿ＤＶおよびＲＸ＿ＥＲではＴＸ＿Ｅ
ＮおよびＴＸ＿ＥＲと同じ状態である。ＴＸ＿ＥＮが表
明されずかつＴＸ＿ＥＲが表明されたときは、符号器
は、２つのＫ２３．７コードからなるキャリア・エクス
テンドを生成する。ＴＸ＿ＥＮおよびＴＸ＿ＥＲが共に
表明された場合は、符号器は特殊な事象を生成する。こ
の特殊な事象は、有効なデータの一部でない１つ以上の
コード・グループか、送信されているフレームのどこか
に設定された区切り記号（delimiter）を含む。好まし
い実施の形態では、この特殊な事象はＫ３０．７コード
であって、それは８ｂ１０ｂ仕様で定義された制御コー
ドの最後である。このコードはコンマ・パターンを与え
ないので、データ・ストリームのバイト境界を規定しな
い。

【００３２】ペイロード・データが送られるのに利用可
能でなくかつＴＸ＿ＥＮ／ＴＸ＿ＥＲが表明されないと
きは、符号器はＩＤＬＥ文字セットを送る。ＩＤＬＥ
は、Ｋ２８．５コードと、Ｄ５．６またはＤ１６．２文
字とを含む。データはＴＬＫ２５００ １６ビットに一
度にラッチされるので、これは、連続的に送信される２
つの１０ビット・コードに変換される。このことは、Ｉ
ＤＬＥが２つの１０ビット・コードを含みかつ１サイク
ルの間に送信される２０ビット幅であることを意味す
る。同期が達成されるまで、ＩＤＬＥは最初の同期また
は再同期の間にデータを置き換える。

【００３３】一次インターフェース装置５２からのリセ
ットが二次側５８に送られる必要があるときは、一次装
置５２はこのリセットをインターフェース装置５２を用
いて通信制御回路ブロックに送る。制御ブロックは、直
列リンク６０を制御し、一次側のＣＲＣモードに従って
ＴＸ＿ＥＮおよびＴＸ＿ＥＲを介してエクステンドおよ
びアイドルの特有のパターンを送る。

【００３４】図５は、完全なリセット手続を示す。ここ
で、ＵＵＴ０は一次インターフェース装置５２からの信
号を表し、また、ＵＵＴ１は二次インターフェース装置
５８からの信号を表す。（ＵＵＴはテスト中ユニット(U
nit Under Test)の略である。）ＵＵＴ０：ＳＥＲＩＡ
Ｌ＿ＲＳＴがハイにセットされると、リセット手続が開
始される。ＵＵＴ０：ＰＣＩ＿ＲＳＴ＿Ｌは一次装置５
２への外部リセット信号であって、その信号はそれがロ
ーのときにセットする。この信号はＵＵＴ０：ＳＥＲＩ
ＡＬ＿ＲＳＴをハイにさせる。

【００３５】リセット信号があると、ＵＵＴ０：ＴＸ＿
ＥＮ信号はローになり、また、ＵＵＴ０：ＴＸ＿ＥＲ信
号はエクステンドおよびアイドルを送信するように切り
換える。ＴＸ＿ＥＲおよびＴＸ＿ＥＮがローである場合
はアイドルが送られ、ＴＸ＿ＥＲがハイでＴＸ＿ＥＮが
ローである場合はエクステンドが送られる。一次装置５
２から送られたパターンは、二次装置５８のＵＵＴ１：
ＲＸ＿ＤＶおよびＵＵＴ１：ＲＸＥＲ＿ＰＡＳＳにコピ
ーされる。ＲＸＥＲ＿ＰＡＳＳは、トランシーバ５４
（５６）のＲＸ＿ＥＲピンに接続されるインターフェー
ス装置５２（５８）の入力ピンである。

【００３６】二次装置５８がリセット・パターンを受け
た後に、二次装置５８のＵＵＴ１：ＸＭＴ＿ＥＮ（送信
可能）信号はローになり、ＲＣＶＤ＿ＳＥＣ＿ＤＰＡＴ
Ｈ＿ＲＳＴはローになり、二次インターフェース装置５
８にリセットを生じる。ＸＭＴ＿ＥＮは、通常の動作を
不能にし、ＲＥＳＥＴ手続が開始される。ＵＵＴ１：Ｒ
ＸＥＲ＿ＰＡＳＳが最後のエクステンドの後でローにな
ると、数クロック・サイクル後に、確認パターンが、Ｒ
ＥＳＥＴの確認としてＵＵＴ０：ＲＸ＿ＤＶおよびＵＵ
Ｔ０：ＲＸＥＲ＿ＰＡＳＳに送られるＵＵＴ１：ＴＸ＿
ＥＮおよびＵＵＴ１：ＴＸ＿ＥＲに生成される。

【００３７】確認が一次装置５２で受信されると、リセ
ット手続は完了する。一次装置および二次装置のＸＭＴ
＿ＥＮはハイになる。リンク内の誤り（または、任意の
他の理由）のために一次装置５２がある時間内に確認を
受信しない場合は、一次装置５２の制御ブロックはリセ
ットの再送を試みる。このように、システムはよりロバ
ストである。

【００３８】この例では、リセット・パターンは、３つ
の部分（すなわち、ヘッダとモード情報とテール）を含
む。ヘッダは、３つのエクステンドと３つのアイドルと
再び３つのエクステンドとを含む。モード情報部は、Ｃ
ＲＣモードでは３つのエクステンドおよびアイドルの３
つの集合を、非ＣＲＣモードでは３つのアイドルおよび
エクステンドの３つの集合を含む（表２参照）。テール
部は６８のエクステンドからなる。テール部は可変エク
ステンドを持たせることが可能なので、一次側にリセッ
トがある限りエクステンドを送信する。

【００３９】好ましい実施の形態の１つの利点は、リセ
ット・パターン内の全てのエクステンドおよびアイドル
が１クロック・サイクル幅より大きいことである。この
特徴により、リンク内のまぎらわしいスパイクによる二
次側の誤ったリセットを避けることができる。確認パタ
ーンはリセット・パターンと同じであるが、異なる点
は、モード情報ビットが逆になっており、また、そのテ
ールが３エクステンド幅しかないことである。確認のた
めにモード情報を反転することにより、リンク６０内の
２線の間に起こる可能性のある全ての電磁クロストーク
を確認と混同することがないようにするのが好ましい。
この方法を用いると、線内のエコーを確認と誤解するこ
とはない。

【００４０】別の実施の形態では、リセット確認なしに
リセット手続を行うことができる。しかし、この実施の
形態は好ましくない。なぜなら、直列リンク内に故障が
あるとこれが二次リセットと誤解されることがあるから
である。また、確認パケット内のビットをリセット・パ
ターンと同じパターンに保ってもよいが、この方法では
高速領域で誘導された信号（例えば、クロストーク）を
捕らえないことがある。

【００４１】図６は、非ＣＲＣモード用のタイミング図
を示す。この場合は、外部リセットはないが（ＰＣＩ＿
ＲＳＴ＿Ｌがハイ）、内部リセット（ＳＥＲＩＡＬ＿Ｒ
ＳＴ内のパルス）が一次インターフェース装置５２に起
こり、リセット手続が開始される。この場合、一次側の
ＣＲＣモード信号ＣＲＣ＿ＥＮはローになり、通信が非
ＣＲＣモードで行われることを示す。リセット手続は、
信号ＳＥＣ＿ＣＲＣ＿ＥＮをハイからローに変えること
により二次インターフェース装置５８に同じ変化を生じ
させる。非ＣＲＣ動作モードであることを示すために、
このリセット中に異なるパターンを送る。図６に示すよ
うに、非ＣＲＣモードであることを示すために、パケッ
トのモード情報部はアイドルの後にエクステンドを含
む。表２は、ＣＲＣモードおよび非ＣＲＣモードのリセ
ット・パターンの要約である。

【表２】

【００４２】本発明の諸態様は多くのシステムで用いる
ことができる。例えば、図７は、ポータブル（例えば、
ノートブックまたはハンドヘルド）コンピュータ１０２
とその関連するドッキング・ステーション１０４とを示
す。本発明を用いることにより、カテゴリ５ケーブル６
０を用いてポータブル・コンピュータ１０２をドッキン
グ・ステーション１０４に結合することができる。この
簡単なプラグイン接続は便利であり確実である。コンピ
ュー装置１０２は、メモリ装置１１６およびノース・ブ
リッジ１１８に結合されるマイクロプロセッサ１１２を
含む。一次ＰＣＩバス１２０は、ハードディスク・ドラ
イブ，モデム，ＣＤ ＲＯＭドライブ，ＤＶＤドライブ
およびネットワーク・インターフェース・カードのよう
な構成要素の接続用の多数のスロットを含む。サウス・
ブリッジ１２４は、別の構成要素をそれに結合させる他
のバス（例えば、（Ｅ）ＩＳＡバス）１２６へのアクセ
ス用に設けられている。図１に関して述べた他の詳細お
よび例もここで適用される。

【００４３】図７に示すように、一次ＰＣＩバス１２０
は、上述したように、一次インターフェース装置１５２
も含む。一次インターフェース装置１５２はトランシー
バ１５４に結合され、それは、ＰＣＩバス１２０からの
並列データを直列に変換するとともに、それを直列リン
ク１６０により送信する。トランシーバ１５６は、直列
データを受信するとともに、二次インターフェース装置
１５８に転送するために並列データに戻す。データおよ
び制御信号は逆方向に（すなわち、二次側１５８から一
次側１５２に）送信することができる。

【００４４】図７は、第３のＰＣＩバス１７２をさらに
示す。ＰＣＩバス１７２はＰＣＩ−ＰＣＩブリッジ１７
０を介して二次バス１３２に結合される。ＰＣＩ−ＰＣ
Ｉブリッジ１７０は、図７に示すような従来の単一チッ
プ装置でもよいし、図３または図４に示すような直列の
装置でもよい。後者の場合は、例えばケーブルを介して
ドッキング・ステーション１０４を遠隔の拡張ボックス
にさらに結合することができる。

【００４５】上述したように、リセット信号とモード情
報とは、コーディング方式の制御空間を用いて１つのＰ
ＣＩバスから別のＰＣＩバスに送られる。これは他の方
式に比べて優れている。例えば、リセット信号は、リセ
ット手続を処理する完全に別個の回路ブロックではなく
ＰＣＩデータ・パケットに含んでもよかった。しかし、
それではモード設定手続が複雑になりがちである。ま
た、ブロックが別個なので、直列リンクを介した同種の
リセット手続用の他の設計にこの方法を用いることがで
きる。このシステムは設計の他のブロックとは独立にリ
セット信号を送ることができるので、モジュラ設計が容
易になる。

【００４６】図７のブロック図は他のシステムにも用い
ることが可能である。例えば、小型の形式要因コンピュ
ータは拡張する余裕が小さい。コンピュータの外部とイ
ンターフェースするケーブルは、追加のカードを含む拡
張ボックスに結合することができる。同様に、遠隔で拡
張する必要がある他のコンピュータは本発明の利点を用
いることができる。本発明について例示の実施の形態を
参照して説明したが、この説明は制限的な意味に解釈し
てはならない。図示した実施の形態の種々の変更や組合
わせや本発明の別の実施の形態は、この説明を参照すれ
ば当業者に明らかである。したがって、特許請求の範囲
はかかる変更や実施の形態を全て含むものである。

【００４７】以上の説明に関して更に以下の項を開示す
る。 （１）インターフェース装置であって、バスに結合され
るように構成された並列入力と、並列データ出力と、少
なくとも２個の制御出力ノードと、該少なくとも２個の
制御出力ノードに結合され、あるコードディング方式を
用いて前記少なくとも２個の制御出力ノードに与えられ
るべき制御コードの集合の１つを生成するデータ制御回
路と、前記少なくとも２個の制御出力ノードに結合さ
れ、該少なくとも２個の制御出力に制御コードの所定の
シーケンスを生成してリセット条件を示すリセット制御
回路と、を含む、インターフェース装置。

【００４８】（２）前記コーディング方式は８Ｂ／１０
Ｂ符号化方式を含む、第１項に記載のインターフェース
装置。 （３）前記制御コードの所定のシーケンスはアイドルお
よびエクステンド制御コードのシーケンスを含む、第２
項に記載のインターフェース装置。 （４）前記リセット制御回路は、第１のモードへのリセ
ットを示す制御コードの第１のシーケンスと、第２のモ
ードへのリセットを示す制御コードの第２のシーケンス
とを生成する、第１項に記載のインターフェース装置。 （５）前記並列入力は周辺構成要素インターフェース
（ＰＣＩ）バスに結合されるように構成されている、第
１項に記載のインターフェース装置。

【００４９】（６）プロセッサから周辺装置に通信する
方法であって、システムがリセット中であるという表示
を前記プロセッサから並列バスの少なくとも１線で送
り、前記表示を第１のインターフェース装置で受信し、
前記表示を前記インターフェース装置から該インターフ
ェース装置の符号化／復号化方式の制御コードを用いて
直列リンクで送り、該直列リンクを介して前記第１のイ
ンターフェース装置に結合された第２のインターフェー
ス装置で前記表示を受信する、方法。

【００５０】（７）前記並列バスは周辺構成要素インタ
ーフェース（ＰＣＩ）バスを含む、第６項に記載の方
法。 （８）前記第１のインターフェース装置は、並直列変換
回路／直並列変換回路に結合されたＰＣＩ−ＰＣＩハー
フ・ブリッジ回路を含む、第７項に記載の方法。 （９）前記ハーフ・ブリッジ回路と並直列変換回路／直
並列変換回路とは別個の集積回路を含む、第８項に記載
の方法。 （１０）前記並直列変換回路／直並列変換回路は８Ｂ／
１０Ｂ符号器を含み、前記インターフェース装置の前記
符号化／復号化方式は８Ｂ／１０Ｂ符号化方式を含む、
第８項に記載の方法。 （１１）前記インターフェース装置からの表示を送るの
に用いられる制御コードはアイドルおよびエクステンド
・コードのシーケンスを含む、第１０項に記載の方法。

【００５１】（１２）前記第２のインターフェース装置
から前記第１のインターフェース装置に、前記第１のイ
ンターフェース装置からの表示を受信したことを示す確
認を送ることを更に含む、第６項に記載の方法。 （１３）前記確認は前記符号化／復号化方式の制御コー
ドのシーケンスを含み、前記確認シーケンスの少なくと
も一部は前記第１のインターフェース装置からの表示を
伝える制御コードのシーケンスの反転コピーである、第
１２項に記載の方法。 （１４）前記表示の送信は動作モードに関する情報の送
信を含む、第６項に記載の方法。 （１５）前記動作モードに関する情報は冗長動作モード
に関する情報を含む、第１４項に記載の方法。

【００５２】（１６）コンピュータ・システムであっ
て、プロセッサと、プロセッサ・バスを介して前記プロ
セッサに結合されたメモリ装置と、前記プロセッサ・バ
スと第１の拡張バスとの間に結合された第１のブリッジ
回路と、前記第１の拡張バスに結合された複数の周辺装
置と、前記第１の拡張バスに結合され、複数の並列デー
タ出力ノードと少なくとも２個の制御出力ノードを含む
第１のインターフェース装置と、前記データ出力ノード
に結合されたデータ入力と、前記第１のインターフェー
ス装置の前記少なくとも２個の制御出力ノードに結合さ
れた少なくとも２個の制御入力ノードとを持つ第１のト
ランシーバ装置と、直列リンクと、該直列リンクにより
前記第１のトランシーバ装置に結合された第２のトラン
シーバ装置と、該第２のトランシーバ装置と第２の拡張
バスとの間に結合された第２のインターフェース装置
と、前記第２の拡張バスに結合された少なくとも１個の
追加の周辺装置と、を備え、前記第１および第２のイン
ターフェース装置はそれぞれ、あるコーディング方式を
用いて前記少なくとも２個の制御出力ノードに与える制
御コードの集合の１つの生成するデータ制御回路を含
み、前記第１のインターフェース装置は、前記少なくと
も２個の制御出力に制御コードの所定のシーケンスを生
成して前記第２の拡張バスの状態に関する情報を前記第
１のインターフェース装置から前記第２のインターフェ
ース装置に送るリセット制御回路を含む、コンピュータ
・システム。

【００５３】（１７）前記第１および第２の拡張バスは
共にＰＣＩバスを含む、第１６項に記載のシステム。 （１８）前記第１および第２のトランシーバは共に８Ｂ
／１０Ｂ符号化／復号化方式を用いて前記直列リンクに
よりデータを送信する、第１６項に記載のシステム。 （１９）前記制御コードの所定のシーケンスはアイドル
およびエクステンド・コードのシーケンスを含む、第１
８項に記載のシステム。 （２０）前記制御コードの所定のシーケンスを用いて前
記第２の拡張バスをリセットすべしという情報を送信す
る、第１９項に記載のシステム。 （２１）前記制御コードの所定のシーケンスを用いて前
記第２の拡張バスを複数のモードの第１にリセットすべ
しという情報を送信する、第２０項に記載のシステム。

【００５４】（２２）前記複数のモードは、前記直列リ
ンクによる通信に用いられる冗長方式に関するモードを
含む、第２１項に記載のシステム。 （２３）前記制御コードの所定のシーケンスを用いて前
記第２の拡張バスをリセットすべしという情報を送信す
る、第１６項に記載のシステム。 （２４）前記制御コードの所定のシーケンスを用いて前
記第２の拡張バスを複数のモードの第１にリセットすべ
しという情報を送信する、第２３項に記載のシステム。 （２５）前記複数のモードは、前記直列リンクによる通
信に用いられる冗長方式に関するモードを含む、第２４
項に記載のシステム。 （２６）前記第１および第２のインターフェース装置は
実質的に同じ回路である、第１６項に記載のシステム。

【００５５】（２７）前記第１および第２のトランシー
バ装置は実質的に同じ回路である、第２６項に記載のシ
ステム。 （２８）前記第２のインターフェース装置は、前記直列
リンクを介して前記第１のインターフェース装置に送信
する制御コードの確認シーケンスを生成する確認回路を
含む、第１６項に記載のシステム。 （２９）前記確認シーケンスの一部は前記所定のシーケ
ンスの反転バージョンを含む、第２８項に記載のシステ
ム。

【００５６】（３０）前記プロセッサは第１のハウジン
グ内に納められ、前記追加の周辺装置は第２のハウジン
グ内に納められる、第１６項に記載のシステム。 （３１）前記第１のハウジングはポータブル・コンピュ
ータ・ハウジングを含み、前記第２のハウジングはドッ
キング・ステーション・ハウジングを含む、第３０項に
記載のシステム。 （３２）前記第１の拡張バスは第１のクロック速度で動
作し、前記第２の拡張バスの状態に関する情報は、前記
第１のクロック速度より速い第２のクロック速度で前記
第１のインターフェース装置から前記第２のインターフ
ェース装置に送られる、第１６項に記載のシステム。

【００５７】（３３）バス・インターフェース装置は、
一次ＰＣＩバスなどのバス（２０）に結合された並列入
力を含む。また、この装置は並列データ出力（ＴＸＤ）
と少なくとも２個の制御出力ノード（ＴＸ＿ＥＲとＴＸ
＿ＥＮ）とを含む。制御出力ノードに結合されたデータ
制御回路は、あるコーディング方式（例えば、８Ｂ／１
０Ｂ方式）を用いて、制御出力ノードに与えられる制御
コードの集合（例えば、アイドル，エクステンド，ノー
マル・データ，エラー）の１つを生成する。また、この
装置は、制御出力に制御コードの所定のシーケンス（例
えば、アイドルおよびエクステンドのシーケンス）を生
成するリセット制御回路を含む。このシーケンスを用い
て情報を通信することができる。

【図面の簡単な説明】

【図１】従来のコンピュータ・システムのブロック図で
ある。

【図２】従来のＰＣＩ−ＰＣＩブリッジのブロック図で
ある。

【図３】本発明のＰＣＩ−ＰＣＩブリッジのブロック図
である。

【図４】本発明のもっと特定のＰＣＩ−ＰＣＩブリッジ
のブロック図である。

【図５】本発明の好ましい実施の形態の動作を示すタイ
ミング図である。

【図６】本発明の好ましい実施の形態の動作を示すタイ
ミング図である。

【図７】本発明のコンピュータ・システムのブロック図
である。

【符号の説明】

２０ 一次ＰＣＩバス ３２ 二次ＰＣＩバス ５２ 一次インターフェース装置 ５４，５６ 並直列変換装置／直並列変換装置 ５８ 二次インターフェース装置 ６０ 直列リンク

───────────────────────────────────────────────────── フロントページの続き (72)発明者 モハマド ジャヒデュル ラハマン アメリカ合衆国 テキサス、ダラス、マー クビル ドライブ 9030、 ナンバー3625 Ｆターム(参考） 5B061 FF07 RR03 5B077 GG00 5K032 AA09 BA04 DA07 DA12 DB15 DB27 EC01

Claims (2)

【特許請求の範囲】
1. 【請求項１】 インターフェース装置であって、 バスに結合されるように構成された並列入力と、 並列データ出力と、 少なくとも２個の制御出力ノードと、 該少なくとも２個の制御出力ノードに結合され、あるコ
   ードディング方式を用いて前記少なくとも２個の制御出
   力ノードに与えられるべき制御コードの集合の１つを生
   成するデータ制御回路と、 前記少なくとも２個の制御出力ノードに結合され、該少
   なくとも２個の制御出力に制御コードの所定のシーケン
   スを生成してリセット条件を示すリセット制御回路と、 を含む、インターフェース装置。
2. 【請求項２】 プロセッサから周辺装置に通信する方法
   であって、 システムがリセット中であるという表示を前記プロセッ
   サから並列バスの少なくとも１線で送り、 前記表示を第１のインターフェース装置で受信し、 前記表示を前記インターフェース装置から該インターフ
   ェース装置の符号化／復号化方式の制御コードを用いて
   直列リンクで送り、 該直列リンクを介して前記第１のインターフェース装置
   に結合された第２のインターフェース装置で前記表示を
   受信する、 方法。