JP2002100734A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP2002100734A JP2002100734A JP2000289265A JP2000289265A JP2002100734A JP 2002100734 A JP2002100734 A JP 2002100734A JP 2000289265 A JP2000289265 A JP 2000289265A JP 2000289265 A JP2000289265 A JP 2000289265A JP 2002100734 A JP2002100734 A JP 2002100734A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- power supply
- chip
- mos transistor
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Dicing (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関す
る。[0001] The present invention relates to a semiconductor device.
【０００２】[0002]
【従来の技術】一般に、半導体装置が形成されたシリコ
ンチップは、ダイサーを用いてウエハーから切り出され
る。シリコンチップをダイシングする時に、図５に示す
ように、ダイシングラインから発生したチップクラック
５０が、切り出されたシリコンチップ１０の内側の電子
回路部分１２まで至ることがある。出荷時に半導体装置
の良否をその電気的特性で判定した場合にはチップクラ
ック５０が有っても、良品と判定される可能性が大き
い。この場合は、その後の半導体装置の使用環境に依っ
ては、クラック部からの水分、不純物の侵入によるアル
ミニウム配線のコロージョン等が発生して、半導体装置
が破壊に至ったり、熱ストレス等に起因したチップクラ
ック５０の成長により半導体装置が破壊に至ったりする
ことがあった。2. Description of the Related Art Generally, a silicon chip on which a semiconductor device is formed is cut out of a wafer using a dicer. When dicing a silicon chip, a chip crack 50 generated from the dicing line may reach the electronic circuit portion 12 inside the cut silicon chip 10 as shown in FIG. When the quality of a semiconductor device is determined based on its electrical characteristics at the time of shipment, it is highly likely that the semiconductor device is determined to be good even if there is a chip crack 50. In this case, depending on the subsequent use environment of the semiconductor device, moisture from the crack portion, corrosion of the aluminum wiring due to intrusion of impurities, etc., occurred, and the semiconductor device was destroyed or caused by thermal stress or the like. The semiconductor device may be broken due to the growth of the chip crack 50.
【０００３】これを防止するために従来技術において
は、このようなチップクラック５０が半導体装置の製造
工程（特にダイシング時）で発生しないようにチップ１
０内に設けられる電子回路部１２をダイシングラインか
らできるだけ離して配置するか、もしくはダイシング後
のチップ外観検査で不良を除去する等の対応を行ってい
た。In order to prevent this, in the prior art, the chip 1 is designed to prevent such a chip crack 50 from being generated in a semiconductor device manufacturing process (particularly during dicing).
For example, the electronic circuit unit 12 provided in the area 0 is arranged as far as possible from the dicing line, or a defect is removed by a chip appearance inspection after dicing.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、電子回
路部をダイシングラインからできるだけ離して配置する
ことは、結果としてチップサイズの増大、すなわちチッ
プのコストの増大に繋がる。また、ダイシング後のチッ
プ外観検査で不良品を完全に除去することは、かなり難
しかった。However, arranging the electronic circuit section as far away from the dicing line as possible results in an increase in chip size, that is, an increase in chip cost. Further, it has been quite difficult to completely remove defective products by chip appearance inspection after dicing.
【０００５】本発明は、上記事情を考慮してなされたも
のであって、チップサイズの増大を可及的に防止すると
ともに、クラックの有無を容易に判別することのできる
半導体装置を提供することを目的とする。The present invention has been made in consideration of the above circumstances, and provides a semiconductor device capable of preventing an increase in chip size as much as possible and easily determining the presence or absence of a crack. With the goal.
【０００６】[0006]
【課題を解決するための手段】本発明による半導体装置
の第１の態様は、半導体チップの周辺部に配置され、一
端が第１の電源に接続される配線部と、ソースが前記第
１の電源に接続され、ドレインが第２の電源に接続さ
れ、ゲートが前記配線部の他端に接続されるＭＯＳトラ
ンジスタと、一端が前記第２の電源に接続され、他端が
前記ＭＯＳトランジスタのゲートに接続される抵抗と、
を備えたことを特徴とする。According to a first aspect of the present invention, there is provided a semiconductor device which is arranged in a peripheral portion of a semiconductor chip and has a wiring portion having one end connected to a first power supply, and a source connected to the first power supply. A MOS transistor connected to a power supply, a drain connected to a second power supply, and a gate connected to the other end of the wiring unit; and a MOS transistor connected at one end to the second power supply and the other end connected to the gate of the MOS transistor. And a resistor connected to
It is characterized by having.
【０００７】また、本発明による半導体装置の第２の態
様は、半導体チップの周辺部に配置され、一端が第１の
電源に接続される配線部と、エミッタが前記第１の電源
に接続され、コレクタが第２の電源に接続され、ベース
が前記配線部の他端に接続されるバイポーラトランジス
タと、一端が前記第２の電源に接続され、他端が前記バ
イポーラトランジスタのベースに接続される抵抗と、を
備えたことを特徴とする。In a second aspect of the semiconductor device according to the present invention, a wiring portion is provided at a peripheral portion of the semiconductor chip, one end of which is connected to a first power supply, and an emitter is connected to the first power supply. A bipolar transistor having a collector connected to the second power supply and a base connected to the other end of the wiring portion, and one end connected to the second power supply and the other end connected to the base of the bipolar transistor. And a resistor.
【０００８】[0008]
【発明の実施の形態】本発明による半導体装置の実施形
態を図面を参照して以下に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a semiconductor device according to the present invention will be described below with reference to the drawings.
【０００９】（第１の実施形態）本発明による半導体装
置の第１の実施形態の構成を図１に示す。この実施形態
の半導体装置１は、ＮチャネルＭＯＳトランジスタ２０
と、プルアップ抵抗２４と、配線部３５と、を備えてい
る。ＭＯＳトランジスタ２０はドレインが半導体装置１
の駆動電源３０に接続され、ソースが半導体装置１の接
地電源３２に接続された構成となっている。プルアップ
抵抗２４は一端が半導体装置１の駆動電源３０に接続さ
れ、他端がＭＯＳトランジスタ２０のゲートに接続され
た構成となっている。なお、プルアップ抵抗２４の抵抗
値はＭＯＳトランジスタ２０のＯＮ抵抗値よりもかなり
大きい値となるように設定される。配線部３５はアルミ
ニウム、ポリシリコン、または拡散層から形成され、半
導体チップ１０の周辺をほぼ一周するように配置され
て、一端がＭＯＳトランジスタ２０のゲートに接続さ
れ、他端が接地電源３２に接続された構成となってい
る。なお、配線部３５は、半導体チップ１０の端部より
約５００μｍの範囲内に設けられることが好ましい。ま
た、配線部３５の配線幅は約１００μｍ未満であること
が好ましい。(First Embodiment) FIG. 1 shows the configuration of a first embodiment of a semiconductor device according to the present invention. The semiconductor device 1 of this embodiment includes an N-channel MOS transistor 20
, A pull-up resistor 24, and a wiring section 35. The drain of the MOS transistor 20 is the semiconductor device 1
And the source is connected to the ground power supply 32 of the semiconductor device 1. The pull-up resistor 24 has one end connected to the drive power supply 30 of the semiconductor device 1 and the other end connected to the gate of the MOS transistor 20. Note that the resistance value of the pull-up resistor 24 is set so as to be considerably larger than the ON resistance value of the MOS transistor 20. The wiring portion 35 is formed of aluminum, polysilicon, or a diffusion layer, and is disposed so as to substantially make a round around the semiconductor chip 10. One end is connected to the gate of the MOS transistor 20, and the other end is connected to the ground power supply 32. It is the configuration that was done. Note that the wiring section 35 is preferably provided within a range of about 500 μm from the end of the semiconductor chip 10. The wiring width of the wiring portion 35 is preferably less than about 100 μm.
【００１０】このように構成された本実施形態の半導体
装置１においては、半導体チップ１０の周辺にチップク
ラックが無い場合、すなわち配線部３５に断線が無い場
合には、ＭＯＳトランジスタ２０のゲート電位が接地電
源３２のレベルとなって、ＭＯＳトランジスタ２０はＯ
ＦＦ状態となる。このため半導体装置１の駆動電源３０
と接地電源３２との間に流れる電流はプルアップ抵抗２
４に流れる電流のみとなる。これに対して、チップクラ
ック等により、配線部３５が断線するかまたは駆動電源
３０から電位がＭＯＳトランジスタ２０のゲートに回り
込んだ場合には、ＭＯＳトランジスタ２０がＯＮ状態と
なり、チップクラックが無い場合に比べて、半導体装置
１の駆動電源３０と接地電源３２との間に大きな電流が
流れる。In the semiconductor device 1 of the present embodiment thus configured, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 35, the gate potential of the MOS transistor 20 is reduced. At the level of the ground power supply 32, the MOS transistor 20
The state becomes the FF state. Therefore, the driving power supply 30 of the semiconductor device 1
The current flowing between the power supply and the ground power supply 32 is
4 only. On the other hand, when the wiring portion 35 is disconnected due to a chip crack or the like and the potential from the driving power supply 30 reaches the gate of the MOS transistor 20, the MOS transistor 20 is turned on and no chip crack occurs. A larger current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 1 than in the case of FIG.
【００１１】これにより、半導体装置１の駆動電源３０
と接地電源３２との間に流れる電流を計測することによ
り、チップクラックの有無を容易に判定することができ
る。また、ＭＯＳトランジスタ２０、プルアップ抵抗２
４，および配線部３５は大きなサイズを必要としないた
め、これらをチップ１０に設けてもチップサイズが増大
するのを可及的に防止することができる。また、本実施
形態においては、パッド等を使用する必要は無く、無駄
なピン数を増やす必要もない。As a result, the driving power supply 30 of the semiconductor device 1
By measuring the current flowing between the power supply and the ground power supply 32, the presence or absence of a chip crack can be easily determined. Also, the MOS transistor 20, the pull-up resistor 2
4 and the wiring section 35 do not require a large size, so that even if they are provided on the chip 10, an increase in the chip size can be prevented as much as possible. Further, in the present embodiment, it is not necessary to use pads or the like, and it is not necessary to increase the number of unnecessary pins.
【００１２】（第２の実施形態）本発明による半導体装
置の第２の実施形態の構成を図２に示す。この実施形態
の半導体装置２は、ＰチャネルＭＯＳトランジスタ２１
と、プルダウン抵抗２５と、配線部３６と、を備えてい
る。ＭＯＳトランジスタ２１はソースが半導体装置２の
駆動電源３０に接続され、ドレインが半導体装置２の接
地電源３２に接続された構成となっている。プルダウン
抵抗２５は一端が半導体装置２の接地電源３２に接続さ
れ、他端がＭＯＳトランジスタ２１のゲートに接続され
た構成となっている。なお、プルダウン抵抗２５の抵抗
値はＭＯＳトランジスタ２１のＯＮ抵抗値よりもかなり
大きい値となるように設定される。配線部３６はアルミ
ニウム、ポリシリコン、または拡散層から形成され、半
導体チップ１０の周辺をほぼ一周するように配置され
て、一端がＭＯＳトランジスタ２１のゲートに接続さ
れ、他端が駆動電源３０に接続された構成となってい
る。なお、配線部３６は、半導体チップ１０の端部より
約５００μｍの範囲内に設けられることが好ましい。ま
た、配線部３６の配線幅は約１００μｍ未満であること
が好ましい。(Second Embodiment) FIG. 2 shows the configuration of a semiconductor device according to a second embodiment of the present invention. The semiconductor device 2 of this embodiment includes a P-channel MOS transistor 21
, A pull-down resistor 25, and a wiring section 36. The MOS transistor 21 has a configuration in which the source is connected to the drive power supply 30 of the semiconductor device 2 and the drain is connected to the ground power supply 32 of the semiconductor device 2. The pull-down resistor 25 has one end connected to the ground power supply 32 of the semiconductor device 2 and the other end connected to the gate of the MOS transistor 21. Note that the resistance value of the pull-down resistor 25 is set to be much larger than the ON resistance value of the MOS transistor 21. The wiring portion 36 is formed of aluminum, polysilicon, or a diffusion layer, and is disposed so as to substantially make a round around the periphery of the semiconductor chip 10. One end is connected to the gate of the MOS transistor 21 and the other end is connected to the drive power supply 30. It is the configuration that was done. Note that the wiring portion 36 is preferably provided within a range of about 500 μm from the end of the semiconductor chip 10. Further, the wiring width of the wiring portion 36 is preferably less than about 100 μm.
【００１３】このように構成された本実施形態の半導体
装置２においては、半導体チップ１０の周辺にチップク
ラックが無い場合、すなわち配線部３６に断線が無い場
合には、ＭＯＳトランジスタ２１のゲート電位が駆動電
源３０のレベルとなって、ＭＯＳトランジスタ２１はＯ
ＦＦ状態となる。このため半導体装置２の駆動電源３０
と接地電源３２との間に流れる電流はプルダウン抵抗２
５に流れる電流のみとなる。これに対して、チップクラ
ック等により、配線部３６が断線するかまたは接地電源
３２から電位がＭＯＳトランジスタ２１のゲートに回り
込んだ場合には、ＭＯＳトランジスタ２１がＯＮ状態と
なり、チップクラックが無い場合に比べて、半導体装置
２の駆動電源３０と接地電源３２との間に大きな電流が
流れる。In the semiconductor device 2 of the present embodiment thus configured, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 36, the gate potential of the MOS transistor 21 is reduced. When the level of the drive power supply 30 is reached, the MOS transistor 21
The state becomes the FF state. Therefore, the driving power supply 30 of the semiconductor device 2
The current flowing between the power supply and the ground power supply 32 is
5 only. On the other hand, when the wiring portion 36 is disconnected due to a chip crack or the like and the potential is sneak to the gate of the MOS transistor 21 from the ground power supply 32, the MOS transistor 21 is turned on and no chip crack occurs. A larger current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 2 than in the case of FIG.
【００１４】これにより、半導体装置２の駆動電源３０
と接地電源３２との間に流れる電流を計測することによ
り、チップクラックの有無を容易に判定することができ
る。また、ＭＯＳトランジスタ２１、プルダウン抵抗２
５，および配線部３６は大きなサイズを必要としないた
め、これらをチップ１０に設けてもチップサイズが増大
するのを可及的に防止することができる。As a result, the driving power supply 30 of the semiconductor device 2
By measuring the current flowing between the power supply and the ground power supply 32, the presence or absence of a chip crack can be easily determined. Also, a MOS transistor 21 and a pull-down resistor 2
5 and the wiring section 36 do not require a large size, so that even if they are provided on the chip 10, an increase in the chip size can be prevented as much as possible.
【００１５】（第３の実施形態）本発明による半導体装
置の第３の実施形態の構成を図３に示す。この実施形態
の半導体装置３は、ＮＰＮ型バイポーラトランジスタ２
２と、プルアップ抵抗２４と、配線部３７と、を備えて
いる。バイポーラトランジスタ２２はコレクタが半導体
装置１の駆動電源３０に接続され、エミッタが半導体装
置１の接地電源３２に接続された構成となっている。プ
ルアップ抵抗２４は一端が半導体装置３の駆動電源３０
に接続され、他端がバイポーラトランジスタ２２のベー
スに接続された構成となっている。なお、プルアップ抵
抗２４の抵抗値はバイポーラトランジスタ２２のＯＮ抵
抗値よりもかなり大きい値となるように設定される。配
線部３７はアルミニウム、ポリシリコン、または拡散層
から形成され、半導体チップ１０の周辺をほぼ一周する
ように配置されて、一端がバイポーラトランジスタ２２
のベースに接続され、他端が接地電源３２に接続された
構成となっている。なお、配線部３７は、半導体チップ
１０の端部より約５００μｍの範囲内に設けられること
が好ましい。また、配線部３７の配線幅は約１００μｍ
未満であることが好ましい。(Third Embodiment) FIG. 3 shows the configuration of a semiconductor device according to a third embodiment of the present invention. The semiconductor device 3 of this embodiment includes an NPN-type bipolar transistor 2
2, a pull-up resistor 24, and a wiring section 37. The bipolar transistor 22 has a configuration in which the collector is connected to the drive power supply 30 of the semiconductor device 1 and the emitter is connected to the ground power supply 32 of the semiconductor device 1. One end of the pull-up resistor 24 is connected to the drive power source 30 of the semiconductor device 3.
, And the other end is connected to the base of the bipolar transistor 22. Note that the resistance value of the pull-up resistor 24 is set to be much larger than the ON resistance value of the bipolar transistor 22. The wiring portion 37 is formed of aluminum, polysilicon, or a diffusion layer, and is arranged so as to substantially make a round around the periphery of the semiconductor chip 10.
, And the other end is connected to a ground power supply 32. Note that the wiring portion 37 is preferably provided within a range of about 500 μm from the end of the semiconductor chip 10. The wiring width of the wiring portion 37 is about 100 μm.
It is preferably less than.
【００１６】このように構成された本実施形態の半導体
装置３においては、半導体チップ１０の周辺にチップク
ラックが無い場合、すなわち配線部３７に断線が無い場
合には、バイポーラトランジスタ２２のベース電位が接
地電源３２のレベルとなって、バイポーラトランジスタ
２２はＯＦＦ状態となる。このため半導体装置１の駆動
電源３０と接地電源３２との間に流れる電流はプルアッ
プ抵抗２４に流れる電流のみとなる。これに対して、チ
ップクラック等により、配線部３７が断線するかまたは
駆動電源３０から電位がバイポーラトランジスタ２２の
ベースに回り込んだ場合には、バイポーラトランジスタ
２２がＯＮ状態となり、チップクラックが無い場合に比
べて、半導体装置３の駆動電源３０と接地電源３２との
間に大きな電流が流れる。In the semiconductor device 3 of the present embodiment thus configured, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 37, the base potential of the bipolar transistor 22 becomes lower. At the level of the ground power supply 32, the bipolar transistor 22 is turned off. Therefore, the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 1 is only the current flowing through the pull-up resistor 24. On the other hand, when the wiring portion 37 is disconnected due to a chip crack or the like and the potential from the driving power supply 30 reaches the base of the bipolar transistor 22, the bipolar transistor 22 is turned on and no chip crack occurs. A larger current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 3 than in the case of FIG.
【００１７】これにより、半導体装置３の駆動電源３０
と接地電源３２との間に流れる電流を計測することによ
り、チップクラックの有無を容易に判定することができ
る。また、バイポーラトランジスタ２２、プルアップ抵
抗２４，および配線部３７は大きなサイズを必要としな
いため、これらをチップ１０に設けてもチップサイズが
増大するのを可及的に防止することができる。As a result, the driving power source 30 of the semiconductor device 3
By measuring the current flowing between the power supply and the ground power supply 32, the presence or absence of a chip crack can be easily determined. Further, since the bipolar transistor 22, the pull-up resistor 24, and the wiring portion 37 do not need to be large, even if they are provided on the chip 10, an increase in the chip size can be prevented as much as possible.
【００１８】（第４の実施形態）本発明による半導体装
置の第４の実施形態の構成を図４に示す。この実施形態
の半導体装置４は、ＰＮＰ型バイポーラトランジスタ２
３と、プルダウン抵抗２５と、配線部３８と、を備えて
いる。バイポーラトランジスタ２３はエミッタが半導体
装置４の駆動電源３０に接続され、コレクタが半導体装
置４の接地電源３２に接続された構成となっている。プ
ルダウン抵抗２５は一端が半導体装置２の接地電源３２
に接続され、他端がバイポーラトランジスタ２３のベー
スに接続された構成となっている。なお、プルダウン抵
抗２５の抵抗値はバイポーラトランジスタ２３のＯＮ抵
抗値よりもかなり大きい値となるように設定される。配
線部３８はアルミニウム、ポリシリコン、または拡散層
から形成され、半導体チップ１０の周辺をほぼ一周する
ように配置されて、一端がバイポーラトランジスタ２３
のベースに接続され、他端が駆動電源３０に接続された
構成となっている。なお、配線部３８は、半導体チップ
１０の端部より約５００μｍの範囲内に設けられること
が好ましい。また、配線部３８の配線幅は約１００μｍ
未満であることが好ましい。(Fourth Embodiment) FIG. 4 shows the configuration of a semiconductor device according to a fourth embodiment of the present invention. The semiconductor device 4 of this embodiment includes a PNP-type bipolar transistor 2
3, a pull-down resistor 25, and a wiring section 38. The bipolar transistor 23 has a configuration in which the emitter is connected to the drive power supply 30 of the semiconductor device 4 and the collector is connected to the ground power supply 32 of the semiconductor device 4. One end of the pull-down resistor 25 is connected to the ground power supply 32 of the semiconductor device 2.
, And the other end is connected to the base of the bipolar transistor 23. Note that the resistance value of the pull-down resistor 25 is set to be much larger than the ON resistance value of the bipolar transistor 23. The wiring portion 38 is formed of aluminum, polysilicon, or a diffusion layer, and is disposed so as to substantially make a round around the periphery of the semiconductor chip 10.
, And the other end is connected to the drive power supply 30. Note that the wiring portion 38 is preferably provided within a range of about 500 μm from the end of the semiconductor chip 10. The wiring width of the wiring part 38 is about 100 μm.
It is preferably less than.
【００１９】このように構成された本実施形態の半導体
装置４においては、半導体チップ１０の周辺にチップク
ラックが無い場合、すなわち配線部３８に断線が無い場
合には、バイポーラトランジスタ２３のベース電位が駆
動電源３０のレベルとなって、バイポーラトランジスタ
２３はＯＦＦ状態となる。このため半導体装置４の駆動
電源３０と接地電源３２との間に流れる電流はプルダウ
ン抵抗２５に流れる電流のみとなる。これに対して、チ
ップクラック等により、配線部３８が断線するかまたは
接地電源３２から電位がバイポーラトランジスタ２３の
ベースに回り込んだ場合には、バイポーラトランジスタ
２３がＯＮ状態となり、チップクラックが無い場合に比
べて、半導体装置４の駆動電源３０と接地電源３２との
間に大きな電流が流れる。In the semiconductor device 4 of the present embodiment configured as described above, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 38, the base potential of the bipolar transistor 23 becomes lower. At the level of the drive power supply 30, the bipolar transistor 23 is turned off. Therefore, the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 4 is only the current flowing through the pull-down resistor 25. On the other hand, if the wiring portion 38 is disconnected due to a chip crack or the like and the potential from the ground power supply 32 goes to the base of the bipolar transistor 23, the bipolar transistor 23 is turned on and no chip crack occurs. A larger current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 4 than in the case of FIG.
【００２０】これにより、半導体装置４の駆動電源３０
と接地電源３２との間に流れる電流を計測することによ
り、チップクラックの有無を容易に判定することができ
る。また、バイポーラトランジスタ２３、プルダウン抵
抗２５，および配線部３８は大きなサイズを必要としな
いため、これらをチップ１０に設けてもチップサイズが
増大するのを可及的に防止することができる。As a result, the driving power supply 30 of the semiconductor device 4
By measuring the current flowing between the power supply and the ground power supply 32, the presence or absence of a chip crack can be easily determined. In addition, since the bipolar transistor 23, the pull-down resistor 25, and the wiring section 38 do not need to be large, even if they are provided on the chip 10, an increase in chip size can be prevented as much as possible.
【００２１】なお、第２乃至第４の実施形態において
も、パッド等を使用する必要は無く、無駄なピン数を増
やす必要もないことは言うまでもない。In the second to fourth embodiments, it is needless to say that there is no need to use pads or the like and it is not necessary to increase the number of unnecessary pins.
【００２２】[0022]
【発明の効果】以上述べたように、本発明の半導体装置
によれば、チップサイズの増大を可及的に防止するとと
もに、クラックの有無を容易に判別することができる。As described above, according to the semiconductor device of the present invention, an increase in chip size can be prevented as much as possible, and the presence or absence of a crack can be easily determined.
【図１】本発明による半導体装置の第１の実施形態の構
成を示す図。FIG. 1 is a diagram showing a configuration of a first embodiment of a semiconductor device according to the present invention.
【図２】本発明による半導体装置の第２の実施形態の構
成を示す図。FIG. 2 is a diagram showing a configuration of a second embodiment of the semiconductor device according to the present invention.
【図３】本発明による半導体装置の第３の実施形態の構
成を示す図。FIG. 3 is a diagram showing a configuration of a third embodiment of a semiconductor device according to the present invention.
【図４】本発明による半導体装置の第４の実施形態の構
成を示す図。FIG. 4 is a diagram showing a configuration of a fourth embodiment of a semiconductor device according to the present invention.
【図５】従来の半導体装置にクラックが入った場合を説
明する図。FIG. 5 is a diagram illustrating a case where a crack occurs in a conventional semiconductor device.
１ 半導体装置 ２ 半導体装置 ３ 半導体装置 ４ 半導体装置 １０ 半導体チップ １２ 電子回路部 ２０ ＮチャネルＭＯＳトランジスタ ２１ ＰチャネルＭＯＳトランジスタ ２２ ＮＰＮ型バイポーラトランジスタ ２３ ＰＮＰ型バイポーラトランジスタ ２４ プルアップ抵抗 ２５ プルダウン抵抗 ３０ 駆動電源 ３２ 接地電源 ３５ 配線部 ３６ 配線部 ３７ 配線部 ３８ 配線部 ５０ チップクラック REFERENCE SIGNS LIST 1 semiconductor device 2 semiconductor device 3 semiconductor device 4 semiconductor device 10 semiconductor chip 12 electronic circuit section 20 N-channel MOS transistor 21 P-channel MOS transistor 22 NPN-type bipolar transistor 23 PNP-type bipolar transistor 24 pull-up resistor 25 pull-down resistor 30 drive power supply 32 Ground power supply 35 Wiring section 36 Wiring section 37 Wiring section 38 Wiring section 50 Chip crack
Claims (7)
第１の電源に接続される配線部と、 ソースが前記第１の電源に接続され、ドレインが第２の
電源に接続され、ゲートが前記配線部の他端に接続され
るＭＯＳトランジスタと、 一端が前記第２の電源に接続され、他端が前記ＭＯＳト
ランジスタのゲートに接続される抵抗と、 を備えたことを特徴とする半導体装置。A wiring portion disposed at a peripheral portion of a semiconductor chip and having one end connected to a first power supply; a source connected to the first power supply; a drain connected to a second power supply; A MOS transistor connected to the other end of the wiring portion; and a resistor connected at one end to the second power supply and the other end connected to the gate of the MOS transistor. apparatus.
ＯＳトランジスタであり、前記第１の電源は前記半導体
装置の接地電源であり、前記第２の電源は前記半導体装
置の駆動電源であることを特徴とする請求項１記載の半
導体装置。2. The semiconductor device according to claim 1, wherein said MOS transistor is an N-channel transistor.
2. The semiconductor device according to claim 1, wherein the semiconductor device is an OS transistor, the first power source is a ground power source of the semiconductor device, and the second power source is a drive power source of the semiconductor device.
ＯＳトランジスタであり、前記第１の電源は前記半導体
装置の駆動電源であり、前記第２の電源は前記半導体装
置の接地電源であることを特徴とする請求項１記載の半
導体装置。3. The P-channel MOS transistor according to claim 1, wherein
2. The semiconductor device according to claim 1, wherein the semiconductor device is an OS transistor, the first power source is a drive power source for the semiconductor device, and the second power source is a ground power source for the semiconductor device.
第１の電源に接続される配線部と、 エミッタが前記第１の電源に接続され、コレクタが第２
の電源に接続され、ベースが前記配線部の他端に接続さ
れるバイポーラトランジスタと、 一端が前記第２の電源に接続され、他端が前記バイポー
ラトランジスタのベースに接続される抵抗と、 を備えたことを特徴とする半導体装置。4. A wiring portion arranged at a peripheral portion of a semiconductor chip, one end of which is connected to a first power supply, an emitter connected to the first power supply, and a collector connected to a second power supply.
A bipolar transistor having a base connected to the other end of the wiring portion, and a resistor having one end connected to the second power supply and the other end connected to the base of the bipolar transistor. A semiconductor device characterized by the above-mentioned.
バイポーラトランジスタであり、前記第１の電源は前記
半導体装置の接地電源であり、前記第２の電源は前記半
導体装置の駆動電源であることを特徴とする請求項４記
載の半導体装置。5. The semiconductor device according to claim 1, wherein the bipolar transistor is an NPN-type bipolar transistor, the first power supply is a ground power supply of the semiconductor device, and the second power supply is a drive power supply of the semiconductor device. The semiconductor device according to claim 4, wherein
バイポーラトランジスタであり、前記第１の電源は前記
半導体装置の駆動電源であり、前記第２の電源は前記半
導体装置の接地電源であることを特徴とする請求項４記
載の半導体装置。6. The semiconductor device according to claim 1, wherein the bipolar transistor is a PNP-type bipolar transistor, the first power supply is a drive power supply for the semiconductor device, and the second power supply is a ground power supply for the semiconductor device. The semiconductor device according to claim 4, wherein
ほぼ一周するように配置されるとともに前記半導体チッ
プの端部から５００μｍ以内の範囲に設けられているこ
とを特徴とする請求項１乃至６のいずれかに記載の半導
体装置。7. The semiconductor device according to claim 1, wherein said wiring portion is disposed so as to substantially make a round around a peripheral portion of said semiconductor chip, and is provided within a range of 500 μm from an end portion of said semiconductor chip. 7. The semiconductor device according to any one of 6.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289265A JP3805184B2 (en) | 2000-09-22 | 2000-09-22 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000289265A JP3805184B2 (en) | 2000-09-22 | 2000-09-22 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002100734A true JP2002100734A (en) | 2002-04-05 |
| JP3805184B2 JP3805184B2 (en) | 2006-08-02 |
Family
ID=18772697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000289265A Expired - Fee Related JP3805184B2 (en) | 2000-09-22 | 2000-09-22 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3805184B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125753A (en) * | 2011-12-13 | 2013-06-24 | Semiconductor Components Industries Llc | Semiconductor integrated circuit |
| CN110675790A (en) * | 2019-11-13 | 2020-01-10 | 京东方科技集团股份有限公司 | Cut point corrosion protection circuit, grid drive circuit and display device |
-
2000
- 2000-09-22 JP JP2000289265A patent/JP3805184B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013125753A (en) * | 2011-12-13 | 2013-06-24 | Semiconductor Components Industries Llc | Semiconductor integrated circuit |
| CN110675790A (en) * | 2019-11-13 | 2020-01-10 | 京东方科技集团股份有限公司 | Cut point corrosion protection circuit, grid drive circuit and display device |
| CN110675790B (en) * | 2019-11-13 | 2023-04-18 | 京东方科技集团股份有限公司 | Cut point corrosion protection circuit, grid drive circuit and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3805184B2 (en) | 2006-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1188426A (en) | Identification of repaired integrated circuits | |
| JP2008021864A (en) | Semiconductor device | |
| JP2012007978A (en) | Semiconductor integrated circuit | |
| US4714876A (en) | Circuit for initiating test modes | |
| JP2002100734A (en) | Semiconductor device | |
| JPH1032260A (en) | Input protecting circuit | |
| JP3226074B2 (en) | Semiconductor integrated circuit device | |
| JP3097643B2 (en) | Semiconductor device testing method and semiconductor device | |
| JP3642555B2 (en) | Semiconductor device and test method thereof | |
| JP2000124279A (en) | Semiconductor device applicable to wafer burn-in | |
| JP2000314761A (en) | Integrated circuit device with process parameter measuring circuit | |
| JP2003023085A (en) | Semiconductor integrated circuit | |
| KR100847011B1 (en) | Trimming unit and Wafer having pads out of a chip | |
| JP4034992B2 (en) | Semiconductor device | |
| JP2006310495A (en) | Semiconductor integrated circuit wafer, method of testing it and method of manufacturing semiconductor integrated circuit components | |
| JP2000031216A (en) | Inspection device for bonding pad | |
| KR100649827B1 (en) | Input protection circuit | |
| JPH0354841A (en) | Bicmos semiconductor device | |
| JPH05243356A (en) | Semiconductor integrated circuit device and testing therefor method | |
| JP4114294B2 (en) | Semiconductor device and inspection method thereof | |
| JP3019628B2 (en) | Semiconductor integrated circuit | |
| JPH1032257A (en) | Semiconductor circuit device and manufacture thereof | |
| JPS63186462A (en) | Semiconductor integrated circuit | |
| JP3783865B2 (en) | Semiconductor device, burn-in test method, manufacturing method thereof, and burn-in test control circuit | |
| JP2007155444A (en) | Disconnection detector |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040701 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060428 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060509 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090519 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100519 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110519 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120519 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130519 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |