JP3805184B2

JP3805184B2 - Semiconductor device

Info

Publication number: JP3805184B2
Application number: JP2000289265A
Authority: JP
Inventors: 名勝本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-22
Filing date: 2000-09-22
Publication date: 2006-08-02
Anticipated expiration: 2020-09-22
Also published as: JP2002100734A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関する。
【０００２】
【従来の技術】
一般に、半導体装置が形成されたシリコンチップは、ダイサーを用いてウエハーから切り出される。シリコンチップをダイシングする時に、図５に示すように、ダイシングラインから発生したチップクラック５０が、切り出されたシリコンチップ１０の内側の電子回路部分１２まで至ることがある。出荷時に半導体装置の良否をその電気的特性で判定した場合にはチップクラック５０が有っても、良品と判定される可能性が大きい。この場合は、その後の半導体装置の使用環境に依っては、クラック部からの水分、不純物の侵入によるアルミニウム配線のコロージョン等が発生して、半導体装置が破壊に至ったり、熱ストレス等に起因したチップクラック５０の成長により半導体装置が破壊に至ったりすることがあった。
【０００３】
これを防止するために従来技術においては、このようなチップクラック５０が半導体装置の製造工程（特にダイシング時）で発生しないようにチップ１０内に設けられる電子回路部１２をダイシングラインからできるだけ離して配置するか、もしくはダイシング後のチップ外観検査で不良を除去する等の対応を行っていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、電子回路部をダイシングラインからできるだけ離して配置することは、結果としてチップサイズの増大、すなわちチップのコストの増大に繋がる。また、ダイシング後のチップ外観検査で不良品を完全に除去することは、かなり難しかった。
【０００５】
本発明は、上記事情を考慮してなされたものであって、チップサイズの増大を可及的に防止するとともに、クラックの有無を容易に判別することのできる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明による半導体装置の第１の態様は、半導体チップの周辺部に配置され、一端が第１の電源に接続される配線部と、ソースが前記第１の電源に接続され、ドレインが第２の電源に接続され、ゲートが前記配線部の他端に接続されるＭＯＳトランジスタと、一端が前記第２の電源に接続され、他端が前記ＭＯＳトランジスタのゲートに接続される抵抗と、を備えたことを特徴とする。
【０００７】
また、本発明による半導体装置の第２の態様は、半導体チップの周辺部に配置され、一端が第１の電源に接続される配線部と、エミッタが前記第１の電源に接続され、コレクタが第２の電源に接続され、ベースが前記配線部の他端に接続されるバイポーラトランジスタと、一端が前記第２の電源に接続され、他端が前記バイポーラトランジスタのベースに接続される抵抗と、を備えたことを特徴とする。
【０００８】
【発明の実施の形態】
本発明による半導体装置の実施形態を図面を参照して以下に説明する。
【０００９】
（第１の実施形態）
本発明による半導体装置の第１の実施形態の構成を図１に示す。この実施形態の半導体装置１は、ＮチャネルＭＯＳトランジスタ２０と、プルアップ抵抗２４と、配線部３５と、を備えている。ＭＯＳトランジスタ２０はドレインが半導体装置１の駆動電源３０に接続され、ソースが半導体装置１の接地電源３２に接続された構成となっている。プルアップ抵抗２４は一端が半導体装置１の駆動電源３０に接続され、他端がＭＯＳトランジスタ２０のゲートに接続された構成となっている。なお、プルアップ抵抗２４の抵抗値はＭＯＳトランジスタ２０のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３５はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がＭＯＳトランジスタ２０のゲートに接続され、他端が接地電源３２に接続された構成となっている。なお、配線部３５は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３５の配線幅は約１００μｍ未満であることが好ましい。
【００１０】
このように構成された本実施形態の半導体装置１においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３５に断線が無い場合には、ＭＯＳトランジスタ２０のゲート電位が接地電源３２のレベルとなって、ＭＯＳトランジスタ２０はＯＦＦ状態となる。このため半導体装置１の駆動電源３０と接地電源３２との間に流れる電流はプルアップ抵抗２４に流れる電流のみとなる。これに対して、チップクラック等により、配線部３５が断線するかまたは駆動電源３０から電位がＭＯＳトランジスタ２０のゲートに回り込んだ場合には、ＭＯＳトランジスタ２０がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置１の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００１１】
これにより、半導体装置１の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、ＭＯＳトランジスタ２０、プルアップ抵抗２４，および配線部３５は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。また、本実施形態においては、パッド等を使用する必要は無く、無駄なピン数を増やす必要もない。
【００１２】
（第２の実施形態）
本発明による半導体装置の第２の実施形態の構成を図２に示す。この実施形態の半導体装置２は、ＰチャネルＭＯＳトランジスタ２１と、プルダウン抵抗２５と、配線部３６と、を備えている。ＭＯＳトランジスタ２１はソースが半導体装置２の駆動電源３０に接続され、ドレインが半導体装置２の接地電源３２に接続された構成となっている。プルダウン抵抗２５は一端が半導体装置２の接地電源３２に接続され、他端がＭＯＳトランジスタ２１のゲートに接続された構成となっている。なお、プルダウン抵抗２５の抵抗値はＭＯＳトランジスタ２１のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３６はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がＭＯＳトランジスタ２１のゲートに接続され、他端が駆動電源３０に接続された構成となっている。なお、配線部３６は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３６の配線幅は約１００μｍ未満であることが好ましい。
【００１３】
このように構成された本実施形態の半導体装置２においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３６に断線が無い場合には、ＭＯＳトランジスタ２１のゲート電位が駆動電源３０のレベルとなって、ＭＯＳトランジスタ２１はＯＦＦ状態となる。このため半導体装置２の駆動電源３０と接地電源３２との間に流れる電流はプルダウン抵抗２５に流れる電流のみとなる。これに対して、チップクラック等により、配線部３６が断線するかまたは接地電源３２から電位がＭＯＳトランジスタ２１のゲートに回り込んだ場合には、ＭＯＳトランジスタ２１がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置２の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００１４】
これにより、半導体装置２の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、ＭＯＳトランジスタ２１、プルダウン抵抗２５，および配線部３６は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。
【００１５】
（第３の実施形態）
本発明による半導体装置の第３の実施形態の構成を図３に示す。この実施形態の半導体装置３は、ＮＰＮ型バイポーラトランジスタ２２と、プルアップ抵抗２４と、配線部３７と、を備えている。バイポーラトランジスタ２２はコレクタが半導体装置１の駆動電源３０に接続され、エミッタが半導体装置１の接地電源３２に接続された構成となっている。プルアップ抵抗２４は一端が半導体装置３の駆動電源３０に接続され、他端がバイポーラトランジスタ２２のベースに接続された構成となっている。なお、プルアップ抵抗２４の抵抗値はバイポーラトランジスタ２２のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３７はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がバイポーラトランジスタ２２のベースに接続され、他端が接地電源３２に接続された構成となっている。なお、配線部３７は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３７の配線幅は約１００μｍ未満であることが好ましい。
【００１６】
このように構成された本実施形態の半導体装置３においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３７に断線が無い場合には、バイポーラトランジスタ２２のベース電位が接地電源３２のレベルとなって、バイポーラトランジスタ２２はＯＦＦ状態となる。このため半導体装置１の駆動電源３０と接地電源３２との間に流れる電流はプルアップ抵抗２４に流れる電流のみとなる。これに対して、チップクラック等により、配線部３７が断線するかまたは駆動電源３０から電位がバイポーラトランジスタ２２のベースに回り込んだ場合には、バイポーラトランジスタ２２がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置３の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００１７】
これにより、半導体装置３の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、バイポーラトランジスタ２２、プルアップ抵抗２４，および配線部３７は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。
【００１８】
（第４の実施形態）
本発明による半導体装置の第４の実施形態の構成を図４に示す。この実施形態の半導体装置４は、ＰＮＰ型バイポーラトランジスタ２３と、プルダウン抵抗２５と、配線部３８と、を備えている。バイポーラトランジスタ２３はエミッタが半導体装置４の駆動電源３０に接続され、コレクタが半導体装置４の接地電源３２に接続された構成となっている。プルダウン抵抗２５は一端が半導体装置２の接地電源３２に接続され、他端がバイポーラトランジスタ２３のベースに接続された構成となっている。なお、プルダウン抵抗２５の抵抗値はバイポーラトランジスタ２３のＯＮ抵抗値よりもかなり大きい値となるように設定される。配線部３８はアルミニウム、ポリシリコン、または拡散層から形成され、半導体チップ１０の周辺をほぼ一周するように配置されて、一端がバイポーラトランジスタ２３のベースに接続され、他端が駆動電源３０に接続された構成となっている。なお、配線部３８は、半導体チップ１０の端部より約５００μｍの範囲内に設けられることが好ましい。また、配線部３８の配線幅は約１００μｍ未満であることが好ましい。
【００１９】
このように構成された本実施形態の半導体装置４においては、半導体チップ１０の周辺にチップクラックが無い場合、すなわち配線部３８に断線が無い場合には、バイポーラトランジスタ２３のベース電位が駆動電源３０のレベルとなって、バイポーラトランジスタ２３はＯＦＦ状態となる。このため半導体装置４の駆動電源３０と接地電源３２との間に流れる電流はプルダウン抵抗２５に流れる電流のみとなる。これに対して、チップクラック等により、配線部３８が断線するかまたは接地電源３２から電位がバイポーラトランジスタ２３のベースに回り込んだ場合には、バイポーラトランジスタ２３がＯＮ状態となり、チップクラックが無い場合に比べて、半導体装置４の駆動電源３０と接地電源３２との間に大きな電流が流れる。
【００２０】
これにより、半導体装置４の駆動電源３０と接地電源３２との間に流れる電流を計測することにより、チップクラックの有無を容易に判定することができる。また、バイポーラトランジスタ２３、プルダウン抵抗２５，および配線部３８は大きなサイズを必要としないため、これらをチップ１０に設けてもチップサイズが増大するのを可及的に防止することができる。
【００２１】
なお、第２乃至第４の実施形態においても、パッド等を使用する必要は無く、無駄なピン数を増やす必要もないことは言うまでもない。
【００２２】
【発明の効果】
以上述べたように、本発明の半導体装置によれば、チップサイズの増大を可及的に防止するとともに、クラックの有無を容易に判別することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施形態の構成を示す図。
【図２】本発明による半導体装置の第２の実施形態の構成を示す図。
【図３】本発明による半導体装置の第３の実施形態の構成を示す図。
【図４】本発明による半導体装置の第４の実施形態の構成を示す図。
【図５】従来の半導体装置にクラックが入った場合を説明する図。
【符号の説明】
１半導体装置
２半導体装置
３半導体装置
４半導体装置
１０半導体チップ
１２電子回路部
２０ＮチャネルＭＯＳトランジスタ
２１ＰチャネルＭＯＳトランジスタ
２２ＮＰＮ型バイポーラトランジスタ
２３ＰＮＰ型バイポーラトランジスタ
２４プルアップ抵抗
２５プルダウン抵抗
３０駆動電源
３２接地電源
３５配線部
３６配線部
３７配線部
３８配線部
５０チップクラック[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device.
[0002]
[Prior art]
Generally, a silicon chip on which a semiconductor device is formed is cut out from a wafer using a dicer. When dicing a silicon chip, as shown in FIG. 5, a chip crack 50 generated from a dicing line may reach the electronic circuit portion 12 inside the cut silicon chip 10. When the quality of a semiconductor device is determined by its electrical characteristics at the time of shipment, there is a high possibility that it is determined as a non-defective product even if there is a chip crack 50. In this case, depending on the subsequent use environment of the semiconductor device, corrosion of aluminum wiring due to intrusion of moisture and impurities from the cracked portion may occur, resulting in destruction of the semiconductor device, thermal stress, etc. The growth of the chip crack 50 may cause the semiconductor device to break down.
[0003]
In order to prevent this, in the prior art, the electronic circuit portion 12 provided in the chip 10 is separated from the dicing line as much as possible so that the chip crack 50 does not occur in the manufacturing process of the semiconductor device (particularly during dicing). Arrangements were made or countermeasures were taken such as removing defects by chip appearance inspection after dicing.
[0004]
[Problems to be solved by the invention]
However, disposing the electronic circuit portion as far as possible from the dicing line results in an increase in chip size, that is, an increase in chip cost. Further, it has been quite difficult to completely remove defective products by chip appearance inspection after dicing.
[0005]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device that can prevent the increase in chip size as much as possible and can easily determine the presence or absence of a crack. To do.
[0006]
[Means for Solving the Problems]
A first aspect of the semiconductor device according to the present invention is arranged in a peripheral portion of a semiconductor chip, one end of which is connected to a first power source, a source is connected to the first power source, and a drain is a second one. A MOS transistor whose gate is connected to the other end of the wiring portion, and a resistor whose one end is connected to the second power source and whose other end is connected to the gate of the MOS transistor. It is characterized by that.
[0007]
According to a second aspect of the semiconductor device of the present invention, there is provided a wiring portion disposed at a peripheral portion of the semiconductor chip, one end connected to the first power source, an emitter connected to the first power source, and a collector A bipolar transistor connected to a second power supply and having a base connected to the other end of the wiring section; a resistor having one end connected to the second power supply and the other end connected to the base of the bipolar transistor; It is provided with.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a semiconductor device according to the present invention will be described below with reference to the drawings.
[0009]
(First embodiment)
The configuration of the first embodiment of the semiconductor device according to the present invention is shown in FIG. The semiconductor device 1 of this embodiment includes an N-channel MOS transistor 20, a pull-up resistor 24, and a wiring part 35. The MOS transistor 20 has a drain connected to the drive power supply 30 of the semiconductor device 1 and a source connected to the ground power supply 32 of the semiconductor device 1. The pull-up resistor 24 has a configuration in which one end is connected to the drive power supply 30 of the semiconductor device 1 and the other end is connected to the gate of the MOS transistor 20. Note that the resistance value of the pull-up resistor 24 is set to be considerably larger than the ON resistance value of the MOS transistor 20. The wiring part 35 is formed of aluminum, polysilicon, or a diffusion layer, and is arranged so as to make a circuit around the periphery of the semiconductor chip 10. One end is connected to the gate of the MOS transistor 20, and the other end is connected to the ground power supply 32. It has been configured. The wiring portion 35 is preferably provided within a range of about 500 μm from the end portion of the semiconductor chip 10. The wiring width of the wiring part 35 is preferably less than about 100 μm.
[0010]
In the semiconductor device 1 of this embodiment configured as described above, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 35, the gate potential of the MOS transistor 20 is set to the ground power supply 32. Thus, the MOS transistor 20 is turned off. For this reason, the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 1 is only the current flowing through the pull-up resistor 24. On the other hand, when the wiring portion 35 is disconnected due to chip crack or the like, or when the potential wraps around the gate of the MOS transistor 20 from the drive power supply 30, the MOS transistor 20 is turned on and there is no chip crack. As compared with the above, a large current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 1.
[0011]
Thereby, by measuring the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 1, it is possible to easily determine the presence or absence of a chip crack. Further, since the MOS transistor 20, the pull-up resistor 24, and the wiring portion 35 do not require large sizes, even if they are provided in the chip 10, it is possible to prevent the chip size from increasing as much as possible. In this embodiment, it is not necessary to use a pad or the like, and it is not necessary to increase the number of useless pins.
[0012]
(Second Embodiment)
The configuration of the second embodiment of the semiconductor device according to the present invention is shown in FIG. The semiconductor device 2 of this embodiment includes a P-channel MOS transistor 21, a pull-down resistor 25, and a wiring part 36. The MOS transistor 21 has a source connected to the drive power supply 30 of the semiconductor device 2 and a drain connected to the ground power supply 32 of the semiconductor device 2. One end of the pull-down resistor 25 is connected to the ground power supply 32 of the semiconductor device 2, and the other end is connected to the gate of the MOS transistor 21. Note that the resistance value of the pull-down resistor 25 is set to be a value considerably larger than the ON resistance value of the MOS transistor 21. The wiring portion 36 is formed of aluminum, polysilicon, or a diffusion layer, and is arranged so as to make a circuit around the periphery of the semiconductor chip 10. One end is connected to the gate of the MOS transistor 21, and the other end is connected to the drive power supply 30. It has been configured. The wiring portion 36 is preferably provided within a range of about 500 μm from the end portion of the semiconductor chip 10. The wiring width of the wiring part 36 is preferably less than about 100 μm.
[0013]
In the semiconductor device 2 of this embodiment configured as described above, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 36, the gate potential of the MOS transistor 21 is set to the drive power supply 30. Thus, the MOS transistor 21 is turned off. For this reason, the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 2 is only the current flowing through the pull-down resistor 25. On the other hand, when the wiring portion 36 is disconnected due to chip crack or the like, or when the potential is circulated from the ground power source 32 to the gate of the MOS transistor 21, the MOS transistor 21 is turned on and there is no chip crack. As compared with the above, a large current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 2.
[0014]
Thereby, by measuring the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 2, it is possible to easily determine the presence or absence of a chip crack. Further, since the MOS transistor 21, the pull-down resistor 25, and the wiring portion 36 do not require large sizes, even if they are provided in the chip 10, it is possible to prevent the chip size from increasing as much as possible.
[0015]
(Third embodiment)
The configuration of the third embodiment of the semiconductor device according to the present invention is shown in FIG. The semiconductor device 3 of this embodiment includes an NPN bipolar transistor 22, a pull-up resistor 24, and a wiring part 37. The bipolar transistor 22 has a collector connected to the drive power supply 30 of the semiconductor device 1 and an emitter connected to the ground power supply 32 of the semiconductor device 1. The pull-up resistor 24 has a configuration in which one end is connected to the drive power supply 30 of the semiconductor device 3 and the other end is connected to the base of the bipolar transistor 22. Note that the resistance value of the pull-up resistor 24 is set to be considerably larger than the ON resistance value of the bipolar transistor 22. The wiring portion 37 is formed of aluminum, polysilicon, or a diffusion layer, and is arranged so as to make a circuit around the periphery of the semiconductor chip 10. One end is connected to the base of the bipolar transistor 22, and the other end is connected to the ground power supply 32. It has been configured. The wiring portion 37 is preferably provided within a range of about 500 μm from the end portion of the semiconductor chip 10. The wiring width of the wiring part 37 is preferably less than about 100 μm.
[0016]
In the semiconductor device 3 of this embodiment configured as described above, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 37, the base potential of the bipolar transistor 22 is set to the ground power supply 32. At this level, the bipolar transistor 22 is turned off. For this reason, the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 1 is only the current flowing through the pull-up resistor 24. On the other hand, when the wiring portion 37 is disconnected due to chip crack or the like, or when the potential goes from the drive power supply 30 to the base of the bipolar transistor 22, the bipolar transistor 22 is turned on and there is no chip crack. As compared with the above, a large current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 3.
[0017]
Thereby, by measuring the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 3, the presence or absence of chip cracks can be easily determined. In addition, since the bipolar transistor 22, the pull-up resistor 24, and the wiring portion 37 do not require large sizes, even if they are provided on the chip 10, it is possible to prevent the chip size from increasing as much as possible.
[0018]
(Fourth embodiment)
The configuration of the fourth embodiment of the semiconductor device according to the present invention is shown in FIG. The semiconductor device 4 of this embodiment includes a PNP bipolar transistor 23, a pull-down resistor 25, and a wiring part 38. The bipolar transistor 23 has a configuration in which the emitter is connected to the drive power supply 30 of the semiconductor device 4 and the collector is connected to the ground power supply 32 of the semiconductor device 4. One end of the pull-down resistor 25 is connected to the ground power supply 32 of the semiconductor device 2, and the other end is connected to the base of the bipolar transistor 23. The resistance value of the pull-down resistor 25 is set so as to be much larger than the ON resistance value of the bipolar transistor 23. The wiring portion 38 is made of aluminum, polysilicon, or a diffusion layer, and is arranged so as to make a circuit around the periphery of the semiconductor chip 10. One end is connected to the base of the bipolar transistor 23, and the other end is connected to the drive power supply 30. It has been configured. The wiring portion 38 is preferably provided within a range of about 500 μm from the end portion of the semiconductor chip 10. The wiring width of the wiring part 38 is preferably less than about 100 μm.
[0019]
In the semiconductor device 4 of the present embodiment configured as described above, when there is no chip crack around the semiconductor chip 10, that is, when there is no disconnection in the wiring portion 38, the base potential of the bipolar transistor 23 is the drive power supply 30. At this level, the bipolar transistor 23 is turned off. For this reason, the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 4 is only the current flowing through the pull-down resistor 25. On the other hand, when the wiring part 38 is disconnected due to chip cracks or the like, or when the potential wraps around the base of the bipolar transistor 23 from the ground power source 32, the bipolar transistor 23 is turned on and there is no chip crack. As compared with the above, a large current flows between the drive power supply 30 and the ground power supply 32 of the semiconductor device 4.
[0020]
Thereby, by measuring the current flowing between the drive power supply 30 and the ground power supply 32 of the semiconductor device 4, the presence or absence of chip cracks can be easily determined. Further, since the bipolar transistor 23, the pull-down resistor 25, and the wiring portion 38 do not require large sizes, even if they are provided on the chip 10, it is possible to prevent the chip size from increasing as much as possible.
[0021]
In the second to fourth embodiments, it is needless to say that it is not necessary to use a pad or the like and it is not necessary to increase the number of useless pins.
[0022]
【The invention's effect】
As described above, according to the semiconductor device of the present invention, an increase in chip size can be prevented as much as possible, and the presence or absence of cracks can be easily determined.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a first embodiment of a semiconductor device according to the present invention.
FIG. 2 is a diagram showing a configuration of a second embodiment of a semiconductor device according to the present invention.
FIG. 3 is a diagram showing a configuration of a third exemplary embodiment of a semiconductor device according to the present invention.
FIG. 4 is a diagram showing a configuration of a fourth exemplary embodiment of a semiconductor device according to the present invention.
FIG. 5 is a diagram for explaining a case where a conventional semiconductor device is cracked.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor device 3 Semiconductor device 4 Semiconductor device 10 Semiconductor chip 12 Electronic circuit part 20 N channel MOS transistor 21 P channel MOS transistor 22 NPN type bipolar transistor 23 PNP type bipolar transistor 24 Pull up resistor 25 Pull down resistor 30 Drive power supply 32 Ground power supply 35 Wiring part 36 Wiring part 37 Wiring part 38 Wiring part 50 Chip crack

Claims

A wiring portion disposed at a peripheral portion of the semiconductor chip and having one end connected to the first power source;
A MOS transistor having a source connected to the first power supply, a drain connected to a second power supply, and a gate connected to the other end of the wiring portion;
A resistor having one end connected to the second power supply and the other end connected to the gate of the MOS transistor;
A semiconductor device comprising:

2. The MOS transistor is an N-channel MOS transistor, the first power source is a ground power source of the semiconductor device, and the second power source is a driving power source of the semiconductor device. Semiconductor device.

2. The MOS transistor is a P-channel MOS transistor, the first power source is a driving power source for the semiconductor device, and the second power source is a ground power source for the semiconductor device. Semiconductor device.

A wiring portion disposed at a peripheral portion of the semiconductor chip and having one end connected to the first power source;
A bipolar transistor having an emitter connected to the first power supply, a collector connected to a second power supply, and a base connected to the other end of the wiring portion;
A resistor having one end connected to the second power supply and the other end connected to the base of the bipolar transistor;
A semiconductor device comprising:

5. The bipolar transistor is an NPN bipolar transistor, the first power supply is a ground power supply for the semiconductor device, and the second power supply is a drive power supply for the semiconductor device. Semiconductor device.

5. The bipolar transistor is a PNP bipolar transistor, the first power supply is a drive power supply for the semiconductor device, and the second power supply is a ground power supply for the semiconductor device. Semiconductor device.

7. The wiring part according to claim 1, wherein the wiring part is disposed so as to substantially circulate around a peripheral part of the semiconductor chip and is provided within a range of 500 [mu] m from an end part of the semiconductor chip. The semiconductor device described.