KR19990061127A

KR19990061127A - ESD protection circuit of semiconductor device

Info

Publication number: KR19990061127A
Application number: KR1019970081381A
Authority: KR
Inventors: 이창혁; 김지호
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26

Abstract

본 발명은 반도체 소자의 ESD 보호회로에서 필드 트랜지스터를 주 트랜지스터로 사용하고 그 구동 트랜지스터로서 게이트 다이오드를 사용하며, 상기 게이트 디이오드를 입력 버퍼의 NMOS에 인접하게 한 것이다. ESD 보호회로는 필드 트랜지스터와 그 구동 트랜지스터로 게이트 다이오드를 사용하는 경우, 상기 게이트 다이오드의 한 쪽 노드를 별도의 긴 상호접속(1 Ohm 이상)으로 상기 입력 버퍼의 NMOS 트랜지스터와 연결하지 않는다. 이에 의하여, 본 발명의 ESD보호회로는 CDM의 ESD 내성을 강화할 수 있어서 고품질의 디바이스를 제조하여 칩의 단가를 높일 수 있고, 패키지나 테스트시의 마찰에 의한 칩의 손상으로 인한 수율 저하를 막을 수 있는 경제적인 이점과 기술적인 이점이 있다.The present invention uses a field transistor as a main transistor and a gate diode as its driving transistor in an ESD protection circuit of a semiconductor device, and the gate diode is adjacent to an NMOS of an input buffer. The ESD protection circuit does not connect one node of the gate diode to the NMOS transistor of the input buffer by a separate long interconnect (more than 1 Ohm) when using a gate diode as the field transistor and its driving transistor. As a result, the ESD protection circuit of the present invention can enhance the ESD resistance of the CDM, thereby increasing the unit cost of the chip by manufacturing a high-quality device, and preventing a decrease in yield due to the chip damage caused by friction during package or test. There are economic advantages and technical advantages that are present.

Description

ESD protection circuit of semiconductor device

본 발명은 예컨대 LSI같은 집적회로 장치의 내부회로를 정전기에 의한 손상으로부터 보호하기 위한 반도체 소자의 ESD(Electrostatic Discharge) 보호회로에 관한 것으로, 구체적으로 말하자면, 필드 트랜지스터를 주 트랜지스터로 사용하고 그 구동 트랜지스터로서 게이트 다이오드를 사용하는 ESD 보호회로에서 상기 게이트 다이오드를 입력 버퍼의 NMOS에 인접하게 연결하는 반도체 소자의 ESD 보호회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to electrostatic discharge (ESD) protection circuits of semiconductor devices for protecting internal circuits of integrated circuit devices such as, for example, LSIs from electrostatic damage. Specifically, field transistors are used as main transistors and their driving transistors. The present invention relates to an ESD protection circuit of a semiconductor device that connects the gate diode to an NMOS of an input buffer in an ESD protection circuit using a gate diode.

하전된 인체에서와 같이 하전된 대상은 집적회로 장치의 외부 단자에 접촉하고 하전되는 집적회로 장치의 전도체에 접촉함으로써, 집적회로의 내부회로가 그의 충전/방전에 의해 손상 받으므로 장치의 정전기를 일으킨다.As in a charged human body, a charged object contacts the external terminals of the integrated circuit device and contacts the conductors of the charged integrated circuit device, thereby causing the device's internal circuitry to be damaged by its charging / discharging, thereby causing static electricity in the device. .

도 1은 종래 기술의 반도체 소자의 ESD 보호회로를 나타낸 회로도이다. 전형적인 ESD 보호회로에서는, 도 1에 나타낸 바와 같이, 소정의 단자Vcc를 통해 전송되는 입력 신호는 NMOS에 접속된 입력 단자를 통해 내부회로에 있는 NMOS트랜지스터(100)의 게이트에 인가된다. 또, 패드의 입력단자와 NMOS트랜지스터의 게이트는 저항(R1)을 통해 인가된다. 그러므로 10 내지 수십 볼트에 달하는 브레이크다운 전압이상의 고전압에 수반하여 발생되는 패드로부터 입력단자까지 단시간에 정전기가 유입되면, 일반적으로 게이트 산화막의 두께는 얇게 형성되어 있으므로, NMOS트랜지스터의 게이트 산화물(도시 안됨) 파괴되어 내성이 약해진다. 다시 말해, 게이트 다이오드(110)를 입력 버퍼의 NMOS트랜지스터(100)에 구성하였으므로, 상기 입력 버퍼의 NMOS 트랜지스터로부터 PAD까지의 저항(Rl)이 증가한다.1 is a circuit diagram showing an ESD protection circuit of a semiconductor device of the prior art. In a typical ESD protection circuit, as shown in Fig. 1, an input signal transmitted through a predetermined terminal Vcc is applied to a gate of an NMOS transistor 100 in an internal circuit through an input terminal connected to the NMOS. In addition, the input terminal of the pad and the gate of the NMOS transistor are applied through the resistor R1. Therefore, when the static electricity flows from the pad generated to the input terminal to the input terminal generated with a high voltage of 10 to several tens of volts or more in a short time, the gate oxide of the NMOS transistor is generally thin, so that the gate oxide of the NMOS transistor (not shown) Destroys and weakens resistance. In other words, since the gate diode 110 is configured in the NMOS transistor 100 of the input buffer, the resistance Rl from the NMOS transistor of the input buffer to the PAD increases.

또한, 최근에 와서 ESD의 CDM 모드(Charge Device Model Mode)를 자체의 시방서로 채용하는 회사가 줄어들고 있다. CDM의 네거티브 모드에서 CDM 모드의 경우 HBM(Human Body Mode)이나 MM(Machine Mode)에 비해 훨씬 펄스속도가 빠르기 때문에 그만큼 상대적으로 필드 트랜지스터의 구동속도가 지연되게 된다. CDM 모드에서는 기판의 Vss가 대부분의 면적을 차지하므로 대부분의 전하가 기판에 집중된다. 더욱이 지연된 구동속도는 결국 기판 (Vss)에 충전된 네거티브 전하(NEGATIVE CHARGE)를 빨리 빼주지 못하게 된다. 따라서 이웃하고 있는 입력 버퍼의 가장 크게 영향을 받게 되는 NMOS트랜지스터의 게이트 산화물이 손상을 입게 되어 CDM의 내성이 약해지는 단점이 있다.In recent years, fewer companies have adopted ESD's CDM mode (Charge Device Model Mode) as their specification. In the CDM negative mode, the CDM mode has a much faster pulse rate than the human body mode (HBM) or the machine mode (MM), so that the driving speed of the field transistor is relatively delayed. In CDM mode, the Vss of the substrate takes up most of the area, so most of the charge is concentrated on the substrate. Moreover, the delayed driving speed does not result in the rapid removal of the negative charge (NEGATIVE CHARGE) charged to the substrate (Vss). As a result, the gate oxide of the NMOS transistor, which is most affected by the neighboring input buffer, is damaged, and thus the CDM resistance is weakened.

도 1은 종래 기술의 반도체 소자의 ESD 보호회로를 나타낸 회로도,1 is a circuit diagram showing an ESD protection circuit of a semiconductor device of the prior art;

도 2는 본 발명에 따라서 필드 트랜지스터와 그 구동 트랜지스터로 게이트 다이오드를 ESD 보호회로로 사용하는 것을 나타낸 회로도,2 is a circuit diagram showing the use of a gate diode as an ESD protection circuit as a field transistor and its driving transistor according to the present invention;

도 3은 본 발명에 따라서 C 노드에 Vcc쪽으로 NMOS 필드 트랜지스터를 추가한 제2 실시예를 나타낸 ESD 보호회로의 회로도.Fig. 3 is a circuit diagram of an ESD protection circuit showing a second embodiment in which an NMOS field transistor is added toward the Vcc at a C node in accordance with the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

210 : 구동용 트랜지스터210: driving transistor

220 : 필드 트랜지스터220: field transistor

50 : 패드50: pad

R, r1, r2 : 저항R, r1, r2: resistance

A, B, C : 노드A, B, C: nodes

본 발명에 따른 ESD 보호회로는 기판 (Vss)에 충전된 네거티브 전하를 빨리 빼주지 못하는 문제점을 해결하기 위하여, 게이트 다이오드를 입력 버퍼의 NMOS 트랜지스터와 인접하게 구성함으로써 상기 입력 버퍼의 NMOS 트랜지스터로부터 패드까지의 저항 요소를 줄여 주는 보호회로이다.The ESD protection circuit according to the present invention, in order to solve the problem of not quickly draining the negative charge charged on the substrate (Vss), by configuring the gate diode adjacent to the NMOS transistor of the input buffer, from the NMOS transistor to the pad of the input buffer. It is a protection circuit that reduces the resistance element of.

본 발명은 필드 트랜지스터(220)와 게이트 다이오드(210)를 갖는 입력버퍼로 구성되며, 상기 게이트 다이오드를 입력 버퍼의 NMOS 트랜지스터에 인접하게 설계하였다. CDM 네거티브 모드에서 입력 버퍼의 NMOS트랜지스터(200)로부터의 전기적인 패스(PATH)는, 게이트 다이오드(210)를 이웃하고 있는 입력 버퍼의 NMOS트랜지스터에 인접하게 구성하므로, 노드B 으로부터 노드 A까지의 BUS 저항(r1+r2, 수 Ohm 이상)이 없어지게 된다. 그러므로 이와 같이 감소된 저항에 의하여 상기 게이트 다이오드의 P 웰과 노드 B(N+)사이에 정션 브레이크다운을 고속으로 일으켜 필드 트랜지스터(220)를 더 빠르게 구동시키게 된다. 이로서, 바이폴라트랜지스터를 동적으로 기판 전체의 전하량을 빨리 빼줌과 동시에 노드 B의 전압이 더 빨리 떨어지게 함으로써 입력 버퍼의 게이트산화물 양단의 전압을 떨어뜨려 CDM의 내성을 강화한다.The present invention consists of an input buffer having a field transistor 220 and a gate diode 210, the gate diode being designed adjacent to the NMOS transistor of the input buffer. The electrical path (PATH) from the NMOS transistor 200 of the input buffer in the CDM negative mode configures the gate diode 210 adjacent to the NMOS transistor of the neighboring input buffer, so that the bus from node B to node A The resistance (r1 + r2, more than a few Ohm) disappears. Therefore, the reduced resistance causes the junction breakdown at a high speed between the P well of the gate diode and the node B (N +) to drive the field transistor 220 faster. This reduces the voltage across the gate oxide of the input buffer, enhancing the CDM's immunity by allowing the bipolar transistor to dynamically drain the entire charge of the substrate quickly while simultaneously reducing the voltage at node B.

도 2는 본 발명에 따라서 필드 트랜지스터와 그 구동 트랜지스터로서 게이트 다이오드를 ESD 보호회로로 사용하는 것을 나타낸 회로도이다. ESD 보호회로는, 도 1에서와 같이, 필드 트랜지스터(220)와 그 구동 트랜지스터(210)로 게이트 다이오드를 사용한다.2 is a circuit diagram showing the use of a gate diode as an ESD protection circuit as a field transistor and its driving transistor in accordance with the present invention. The ESD protection circuit uses a gate diode as the field transistor 220 and its driving transistor 210 as shown in FIG.

여기서 ESD 보호회로는 그의 입력버퍼가 패드에 연결된 신호라인의 전압레벨에 응답하여 버퍼링하도록 풀-업 트랜지스터와 풀-다운 트랜지스터로 구성된다. ESD 보호회로는 또 신호라인과 풀-다운 트랜지스터의 소오스 단자 사이에 채널이 형성된 게이트다이오드를 구비한다. 또 게이트 다이오드의 한 쪽 노드를 별도의 긴 상호접속(1 Ohm 이상)으로 상기 입력 버퍼의 NMOS 트랜지스터와 연결하지 않도록 구성된다. 바꾸어 말하자면, 필드트랜지스터가 고속동작 하도록 상기 게이트다이오드는 그의 한쪽 노드를 접지 단자에 직접 연결한다.The ESD protection circuit here consists of a pull-up transistor and a pull-down transistor such that its input buffer is buffered in response to the voltage level of the signal line connected to the pad. The ESD protection circuit also includes a gate diode formed with a channel between the signal line and the source terminal of the pull-down transistor. It is also configured not to connect one node of the gate diode to the NMOS transistor of the input buffer by a separate long interconnect (greater than 1 Ohm). In other words, the gate diode connects one node thereof directly to the ground terminal for high speed operation of the field transistor.

도 3은 C 노드에 Vcc쪽으로 NMOS 필드 트랜지스터(230)를 추가한 제2 실시예를 나타낸 ESD 보호회로의 회로도이다. ESD 보호회로는 NMOS 필드 트랜지스터(230)를 추가한 경우 상기 게이트 다이오드(210)의 한 쪽 노드를 별도의 긴 상호접속(1 Ohm 이상)으로 상기 입력 버퍼의 NMOS 트랜지스터와 연결하지 않도록 구성된다. 또, 도 3의 보호회로에서 C 노드에 Vcc 쪽으로 PMOS 필드 트랜지스터를 추가한 경우도 가능하다는 것은 충분히 알 수 있다. 또한, 본 발명에 따른 반도체 소자의 ESD 보호회로는 선택적으로 도 3에서 저항 R을 제거할 수 도 있다.3 is a circuit diagram of an ESD protection circuit showing a second embodiment in which an NMOS field transistor 230 is added to a V node toward Vcc. The ESD protection circuit is configured not to connect one node of the gate diode 210 to the NMOS transistor of the input buffer with a separate long interconnect (1 Ohm or more) when the NMOS field transistor 230 is added. In addition, it can be understood that the PMOS field transistor can be added to the V node toward the Vcc in the protection circuit of FIG. 3. In addition, the ESD protection circuit of the semiconductor device according to the present invention may selectively remove the resistor R in FIG. 3.

따라서, 본 발명의 ESD보호회로에서 게이트 다이오드를 필드 트랜지스터 주위가 아닌 입력버퍼에 인접하여 구성함으로써 CDM의 ESD 내성을 강화할 수 있어서 고품질의 디바이스를 제조하여 칩의 단가를 높일 수 있고, 패키지나 테스트시의 마찰에 의한 칩의 손상으로 인한 수율 저하를 막을 수 있는 경제적인 이점과 기술적인 이점이 있다.Therefore, in the ESD protection circuit of the present invention, by configuring the gate diode adjacent to the input buffer instead of around the field transistor, the ESD resistance of the CDM can be enhanced, so that a high quality device can be manufactured and the cost of the chip can be increased. There are economical and technical advantages that can prevent yield loss due to chip damage caused by friction.

Claims

In the ESD protection circuit of a semiconductor device,

A pad to which an external signal is input,

An input buffer comprising a pull-up transistor and a pull-down transistor to buffer in response to a voltage level of a signal line connected to the pad;

A diode field transistor having a channel formed between the signal line and the ground terminal;

And a gate diode having a channel formed between the signal line and a source terminal of the pull-down transistor.

The method of claim 1,

And the gate diode directly connects one node thereof to a ground terminal so that the field transistor operates at high speed.

In the ESD protection circuit of a semiconductor device,

When a gate diode is used as the field transistor and its driving transistor, an input signal transmitted through a predetermined terminal is connected to an NMOS terminal;

An NMOS transistor to which the input signal is applied to a gate in an internal circuit;

A resistor connected between the input terminal of the pad and the gate of the NMOS transistor,

And an NMOS field transistor, connecting one node of the gate diode to an NMOS transistor of the input buffer through a resistor.

The method of claim 3,

And the gate diode directly connects one node thereof to a ground terminal such that the field transistor operates at high speed.

The method of claim 3, wherein

And the NMOS field transistor comprises a PMOS field transistor.

The method of claim 5,

And the resistor R connected between the pad and the gate diode is removed.