KR100337923B1 - Electrostatic Discharge Protection Device - Google Patents

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Abstract

본 발명은 ESD 보호 장치에 관한 것으로, ESD 보호 장치에 사용된 저항으로 인해 입력 신호가 지연되는 문제점을 해결하기 위하여, 셀프 ESD 보호 장치를 포함한 입력 버퍼를 구비하고, 저항은 사용하지 않은 ESD 보호 장치를 구현하여 고속 동작의 효과를 얻었다.The present invention relates to an ESD protection device, in order to solve the problem that the input signal is delayed due to the resistance used in the ESD protection device, having an input buffer including a self ESD protection device, the resistance is not used ESD protection device By implementing the effect of high speed operation was obtained.

Description

ＥＳＤ 보호 장치{Electrostatic Discharge Protection Device}ESD protection device {Electrostatic Discharge Protection Device}

본 발명은 ESD(Electrostatic Discharge) 보호 장치에 관한 것으로, 상세하게는, 셀프 ESD 보호 장치를 포함한 입력 버퍼를 구비하며, 저항은 포함하지 않도록 하여, 입력 신호 지연의 문제점을 개선한 ESD 보호 장치에 관한 것이다.The present invention relates to an electrostatic discharge (ESD) protection device, and more particularly, to an ESD protection device having an input buffer including a self-ESD protection device and not including a resistor, thereby improving the problem of input signal delay. will be.

도 1은 종래의 ESD 보호 장치의 등가 회로를 도시한 것이다.1 shows an equivalent circuit of a conventional ESD protection device.

종래의 ESD 보호 장치는, 도 1을 참조하면, 입력 패드(1)와, 입력 패드(1)에 연결되어, 입력 패드(1) 또는 다른 경로를 통해 입력된 전하를 방전하는 메인 ESD 보호 회로부(2)와, 인버터(IV1)로 구성된 입력 버퍼(3)와, 메인 ESD 보호 회로부(2) 및 입력 버퍼(3) 사이에 연결되어, 입력 버퍼(3)를 ESD로부터 보호하기 위한 입력 버퍼 ESD 보호 회로부(4)로 구성된다.A conventional ESD protection device, with reference to FIG. 1, includes a main ESD protection circuit portion connected to an input pad 1 and an input pad 1 to discharge charges input through the input pad 1 or another path ( 2), an input buffer 3 consisting of an inverter IV1, and between the main ESD protection circuit section 2 and the input buffer 3, an input buffer ESD protection for protecting the input buffer 3 from ESD It consists of the circuit part 4.

메인 ESD 보호부(2)는 전원 전압(Vdd)과 접지(Vss) 사이에 직렬로 연결되며, 공통 연결된 콜렉터가 입력 패드(1)에 연결되고, 에미터와 베이스는 전원 전압에 공통 연결된 PNP 필드 바이폴라 트랜지스터(BT1) 및 에미터와 베이스가 접지에 공통 연결된 NPN 필드 바이폴라 트랜지스터(BT2)로 구성되어, 입력되는 전하를 트랜지스터(BT1) 및 트랜지스터(BT2) 각각을 통해, 전원 전압 단자(Vdd) 및 접지 전압 단자(Vss)로 전하를 방전하게 된다.The main ESD protection section 2 is connected in series between the supply voltage Vdd and the ground Vss, a common connected collector is connected to the input pad 1, and the emitter and base are commonly connected to the supply voltage. It consists of a bipolar transistor BT1 and an NPN field bipolar transistor BT2 in which the emitter and the base are commonly connected to ground, so that the input charge is supplied through the transistor BT1 and the transistor BT2, respectively, to the power supply voltage terminal Vdd and The electric charge is discharged to the ground voltage terminal Vss.

입력 버퍼 ESD 보호 회로부(4)는 메인 ESD 보호 회로부(2)의 두 개의 바이폴라 트랜지스터(BT1, BT2)의 공통 연결된 콜렉터와 입력 버퍼 사이에, 직렬 연결된 두 개의 저항(R1, R2)과 각 저항의 끝단으로부터 접지로 각각 연결된 두 개의 필드 플레이티드 다이오드(Field Plated Diode ; 이하 FPD)(FPD1, FPD2)로 구성되어, ESD 및 CDM(Charge Device Model)에 대하여, 부차적 방전 경로를 제공함으로, 입력 버퍼를 보호하게 된다.The input buffer ESD protection circuit 4 is composed of two resistors R1 and R2 connected in series between the common buffer and the input buffer of the two bipolar transistors BT1 and BT2 of the main ESD protection circuit 2 and the input buffer. It consists of two Field Plated Diodes (FPDs) (FPD1, FPD2), each connected from the end to ground, providing secondary discharge paths for ESD and Charge Device Models (CDMs), Will be protected.

메인 ESD 보호부(2)의 바이폴라 트랜지스터(BT1, BT2)는 베이스 폭이 커서 구동하기까지의 시간이 비교적 길다. 따라서, 입력 버퍼 ESD 보호부(4)에 바이폴라 트랜지스터(BT1, BT2)보다 더 빨리 구동되는 FPD(FPD1, FPD2)가 구비되어, 바이폴라 트랜지스터(BT1, BT2)보다 먼저 턴온되어, 메인 ESD 보호부(2)가 동작하기까지의 방전 경로를 제공한다.The bipolar transistors BT1 and BT2 of the main ESD protection unit 2 have a large base width and a relatively long time for driving. Accordingly, the input buffer ESD protection unit 4 is equipped with FPDs FPD1 and FPD2 which are driven faster than the bipolar transistors BT1 and BT2 so that the input buffer ESD protection unit 4 is turned on before the bipolar transistors BT1 and BT2 so that the main ESD protection unit ( Provide a discharge path until 2) operates.

또한, 두 저항(R1, R2)은, ESD 경우에, ESD의 전체 전압을 방전 경로가 되는 각각의 소자(BT1, BT2, FPD1, FPD2)에 분배하여, 하나의 소자에 과도한 전압이 인가되지 않도록 하는 역할과 더불어, CDM 경우에, 메인 ESD 보호부(2)가 구동되기까지, 입력 버퍼와 연결된 메모리 장치 쪽으로부터 인가되는 전압을 지연하는 역할을 한다.In addition, the two resistors R1 and R2 distribute the total voltage of the ESD to the respective elements BT1, BT2, FPD1, and FPD2 serving as discharge paths in the case of ESD so that an excessive voltage is not applied to one element. In addition, in the case of the CDM, the main ESD protection unit 2 delays the voltage applied from the memory device connected to the input buffer until the main ESD protection unit 2 is driven.

이를 위해, 입력 버퍼 ESD 보호부(4)에, 큰 저항 값을 가진 저항(R1, R2)이 사용되는데, 이로 인하여, 입력 신호가 지연되는 문제가 발생하며,To this end, in the input buffer ESD protection unit 4, resistors R1 and R2 having a large resistance value are used, which causes a problem that the input signal is delayed.

또한, 입력 버퍼 ESD 보호부(4)의 FPD(FPD1, FPD2)는 실제 공정상으로 입력 버퍼와 많이 떨어져 있어, CDM 경우에 있어, 입력 버퍼의 보호가 어렵다.In addition, the FPDs (FPD1, FPD2) of the input buffer ESD protection unit 4 are far from the input buffer in the actual process, and in the case of the CDM, it is difficult to protect the input buffer.

따라서, 본 발명은 상술한 바와 같은 종래 ESD 보호 장치의 문제점을 해결하기 위해 이루어진 것으로, 셀프 ESD 보호 장치를 구비한 입력 버퍼를 구현하여, 저항을 포함하지 않은 ESD 보호 장치를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to solve the problems of the conventional ESD protection device as described above, and to provide an ESD protection device that does not include a resistor by implementing an input buffer having a self ESD protection device. .

상기 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따르면,In order to achieve the above object, according to a preferred embodiment of the present invention,

데이터가 입력되는 입력 패드와,An input pad into which data is input,

셀프 ESD 보호 장치를 포함하며, 입력되는 데이터를 버퍼링하는 입력 버퍼부와,An input buffer unit including a self-ESD protection device and buffering input data;

상기 입력 패드 및 입력 버퍼부 사이에 연결되어, 전원 전압 단자 및 접지전압 단자로 ESD의 방전 경로를 제공하는 ESD 보호부An ESD protection unit connected between the input pad and the input buffer unit and providing a discharge path of the ESD to a power supply voltage terminal and a ground voltage terminal;

를 포함하는 ESD 보호 장치가 제공된다.ESD protection device comprising a.

도 1은 종래의 ESD 보호 장치의 회로도.1 is a circuit diagram of a conventional ESD protection device.

도 2는 본 발명의 실시예에 따른 ESD 보호 장치의 회로도.2 is a circuit diagram of an ESD protection device according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 ESD 보호 장치에 있어서, 셀프 ESD 보호 장치의 실제 단면을 도시한 단면도.3 is a cross-sectional view showing an actual cross section of a self ESD protection device in an ESD protection device according to an embodiment of the present invention;

도 4는 도 2에 도시한, 본 발명의 실시예에 따른 ESD 보호 장치에 있어서, 전하 방전 경로를 나타낸 회로도.4 is a circuit diagram showing a charge discharge path in the ESD protection device according to the embodiment of the present invention shown in FIG.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

2 : 메인 ESD 보호부 4 : 입력 버퍼 ESD 보호부2: main ESD protection part 4: input buffer ESD protection part

20 : ESD 보호부 40 : 셀프 ESD 보호 장치20: ESD protection unit 40: Self ESD protection device

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예에 따른 ESD 보호 장치는, 도 2를 참조하면, 입력 패드(10)와, ESD 보호부(20)와, 셀프 ESD 보호 장치(40)를 포함한 입력 버퍼(30)로 구성된다.Referring to FIG. 2, an ESD protection device according to an embodiment of the present invention includes an input pad 10, an ESD protection unit 20, and an input buffer 30 including a self ESD protection device 40. .

ESD 보호부(20)는 공통 연결된 드레인이 입력 패드(10)에 연결되며, 전원 전압단(Vdd)에 게이트와 소스가 공통 연결된 피모스 트랜지스터(PM1) 및 접지(Vss)에 게이트와 소스가 공통 연결된 엔모스 트랜지스터(NM1)로 구성되어, ESD 및 CDM 에 대하여, 전하의 방전 경로를 제공한다.The ESD protection unit 20 has a common drain connected to the input pad 10 and a gate and a source common to the PMOS transistor PM1 and ground Vss having the gate and the source connected to the power supply voltage terminal Vdd. It is composed of connected NMOS transistors NM1 and provides discharge paths of electric charges for ESD and CDM.

셀프 ESD 보호 입력 버퍼(30)는 인버터(IV2)의 엔모스 트랜지스터(NM2)의 게이트와 접지(Vss)사이에 FPD(FPD3)를 연결하여 구성한 셀프 ESD 보호 장치(40)를 포함하는데, FPD(FPD3)는 ESD에 대해, 입력 버퍼(30)에 방전 경로를 제공하며, CDM 에 대하여, 엔모스 트랜지스터(NM2)의 게이트 옥사이드(oxide)에 브레이크다운 전압 이상의 고전압이 인가되는 것을 방지하여, 입력 버퍼(30)를 보호한다.The self ESD protection input buffer 30 includes a self ESD protection device 40 formed by connecting the FPD (FPD3) between the gate of the NMOS transistor NM2 of the inverter IV2 and the ground Vss. FPD3 provides a discharge path to the input buffer 30 for ESD and prevents the high voltage above the breakdown voltage from being applied to the gate oxide of the NMOS transistor NM2 for the CDM, Protect 30.

ESD 보호부(20)의 모스 트랜지스터(PM1, NM1)에, 입력 버퍼(30)의 FPD(FPD3)보다 채널 길이(Channel length)가 긴 트랜지스터를 사용하는데, ESD 경우에, ESD 보호부(20)가 입력 버퍼의 FPD(FPD3)보다 먼저 구동되어, 대부분의 방전이 ESD 보호부(20)를 통해 이루어지게 된다.In the MOS transistors PM1 and NM1 of the ESD protection unit 20, a transistor having a longer channel length than the FPD (FPD3) of the input buffer 30 is used. In the ESD case, the ESD protection unit 20 Is driven before the FPD (FPD3) of the input buffer, so that most of the discharge is made through the ESD protection unit 20.

셀프 ESD 보호 장치(40)의 FPD(FPD3)는 실제 공정에서 엔모스 트랜지스터(NM2)에 함께 형성하며, 이렇게 형성된 셀프 ESD 보호 장치(40)의 단면도가 도 3에 도시되어 있다.The FPD FPD3 of the self ESD protection device 40 is formed together in the NMOS transistor NM2 in an actual process, and a cross-sectional view of the self ESD protection device 40 thus formed is shown in FIG. 3.

P-웰(P1)상에 간격을 두고 형성된 두 개의 N-웰 영역(N1, N2) 위에, 두 개의 N+ 활성 영역(N3, N4)이 각각 형성되어, 두 개의 가아드링을 구성하며, 두 N-웰 영역(N1, N2) 사이에 바깥쪽으로부터 차례로 FOX(F1, F2), 픽업 P+ 활성 영역(P2, P3), FOX(F3, F4)가 형성되어 있고, 그 사이에 FPD(FPD3)의 드레인이 되는 N+ 활성 영역(N5) 및 엔모스 트랜지스터(NM2)의 드레인이 되는 N+ 활성 영역(N6)이 형성된다.On two N-well regions N1 and N2 spaced apart on the P-well P1, two N + active regions N3 and N4 are formed, respectively, forming two guard rings, and two N FOX (F1, F2), pickup P + active regions (P2, P3), FOX (F3, F4) are formed between the well regions (N1, N2) in order from the outside, and between the FPD (FPD3) N + active region N5 serving as a drain and N + active region N6 serving as a drain of the NMOS transistor NM2 are formed.

두 개의 N+ 활성 영역(N5, N6) 사이에 간격을 두고 FPD(FPD3) 및 엔모스 트랜지스터(NM2)의 공통 소스가 되는 N+ 활성 영역(N7)이 형성되며, 각각 FPD(FPD3)의 드레인과 소스가 되는 두 N+ 활성영역(N5, N7)의 일부 및 그 사이의 P-웰 영역의 위에, FPD(FPD3)의 게이트(G1) 가 형성되고, 각각 엔모스 트랜지스터(NM2)의 드레인과 소스가 되는 두 N+ 활성영역(N6, N7)의 일부 및 그 사이의 P-웰 영역의 위에, 엔모스 트랜지스터(NM2)의 게이트(G2)가 형성된다.An N + active region N7, which is a common source of the FPD (FPD3) and the NMOS transistor NM2, is formed with a gap between the two N + active regions N5 and N6, respectively, and the drain and the source of the FPD (FPD3), respectively. On the portions of the two N + active regions N5 and N7 and the P-well region therebetween, the gate G1 of the FPD FPD3 is formed, and the drain and the source of the NMOS transistor NM2 are respectively. The gate G2 of the NMOS transistor NM2 is formed on a portion of the two N + active regions N6 and N7 and the P-well region therebetween.

도 4를 참조하여, 본 발명의 ESD 보호 장치의 동작을 살펴보면 다음과 같다.Referring to Figure 4, the operation of the ESD protection device of the present invention will be described.

ESD 경우에, 입력 패드(10)를 통해 전하가 유입되면, ESD 보호부(20)가 우선 동작하여, 피모스 트랜지스터(PM1)를 통한 제1 경로(A) 및 엔모스 트랜지스터(NM1)를 통한 제2 경로(B)를 통해 전하가 유출되며, 이후에 동작하는 입력 버퍼(30)의FPD를 통한 제3 경로(C)로는 아주 작은 양의 전하가 유출되는데, 이렇게, 대부분의 방전이 ESD 보호부(20)를 통해 이루어지도록 하며, 나머지는 입력 버퍼의 FPD가 감당하도록 하여, 입력 버퍼를 보호한다.In the case of ESD, when charge flows through the input pad 10, the ESD protection unit 20 operates first, and thus, through the first path A through the PMOS transistor PM1 and the NMOS transistor NM1. Charge flows out through the second path (B), and then a small amount of charge flows out through the third path (C) through the FPD of the input buffer 30, which is operated. Thus, most discharges are ESD protected. Through the unit 20, the rest of the FPD of the input buffer to cover, to protect the input buffer.

CDM 경우에는 입력 버퍼(30)와 연결된 메모리 장치 쪽으로부터 인가되는 전압에 대해, 입력 버퍼의 FPD(FPD3)가 동작하여 방전 경로를 제공하여, 엔모스 트랜지스터(NM2)의 게이트 옥사이드에 인가되는 전압이 브레이크다운 전압 이하로 유지하여 입력 버퍼를 보호하게 된다.In the case of the CDM, the FPD (FPD3) of the input buffer operates to provide a discharge path with respect to the voltage applied from the memory device connected to the input buffer 30, so that the voltage applied to the gate oxide of the NMOS transistor NM2 is Keep below the breakdown voltage to protect the input buffer.

셀프 ESD 보호 장치(40)는 피모스 트랜지스터로 구성된 피모스 FPD를 사용하여 구현 할 수도 있으며, 엔모스 FPD 및 피모스 FPD를 동시에 사용하여 구현할 수도 있다.The self-ESD protection device 40 may be implemented using a PMOS FPD composed of PMOS transistors, or may be implemented using NMOS FPD and PMOS FPD simultaneously.

피모스 FPD를 사용하기 위해서는, 보호하고자 하는 피모스 트랜지스터(PM2)의 게이트에 보호 장치로서 사용되는 피모스 트랜지스터의 드레인을 연결하고, 보호하고자 하는 피모스 트랜지스터(PM2) 소스가 연결되어 있는 전원 전압단(Vdd)에, 보호 장치로서 사용되는 피모스 트랜지스터의 소스와 게이트를 공통 연결하면, 피모스 FPD를 사용한 셀프 ESD 보호 장치가 구현된다.To use the PMOS FPD, a drain voltage of a PMOS transistor used as a protection device is connected to a gate of the PMOS transistor PM2 to be protected, and a power supply voltage connected to a PMOS transistor PM2 source to be protected. In step Vdd, a common connection between a source and a gate of a PMOS transistor used as a protection device realizes a self-ESD protection device using PMOS FPD.

셀프 ESD 보호 장치에서, 보호 장치로 사용되는 피모스 트랜지스터도 역시, 공정상으로는, 보호하고자 하는 피모스 트랜지스터와 같은 N-웰 상에, 함께 형성된다.In a self-ESD protection device, a PMOS transistor used as a protection device is also formed in the process on the same N-well as the PMOS transistor to be protected.

이상 설명한 바와 같은 본 발명의 ESD 보호 장치에 의하면, 저항을 사용하지않고 ESD 보호 장치를 구현하므로, 저항으로 인한 입력 신호 지연의 문제를 해결하여, 고속 동작이 가능한 효과가 있으며, 소자의 보호 장치가 되는 FPD를, 실제 공정상으로 소자와 함께 형성하므로, CDM에 대하여 소자를 효율적으로 보호하는 효과가 있다.According to the ESD protection device of the present invention as described above, since the ESD protection device is implemented without using a resistor, the problem of the input signal delay caused by the resistance is solved, and the high speed operation is possible. Since the FPD is formed together with the device in the actual process, there is an effect of efficiently protecting the device against the CDM.

한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.On the other hand, the present invention is not limited to the above-described embodiment, but can be modified and modified within the scope not departing from the gist of the present invention, such modifications and changes should be regarded as belonging to the following claims. will be.

Claims (6)

데이터가 입력되는 입력 패드와,An input pad into which data is input, 입력되는 데이터를 버퍼링하는 입력 버퍼부와,An input buffer unit for buffering input data, 상기 입력 패드 및 입력 버퍼부 사이에 연결되어, 전원 전압 단자 및 접지 단자로 ESD의 방전 경로를 제공하는 ESD 보호부를 포함하며,An ESD protection unit connected between the input pad and the input buffer unit and providing a discharge path of the ESD to a power supply voltage terminal and a ground terminal, 상기 입력 버퍼부는, ESD의 방전 경로를 제공하여, 상기 입력 버퍼부를 보호하는 셀프 ESD 보호 장치를 포함하는 것을 특징으로 하는 ESD 보호 장치.And the input buffer unit comprises a self ESD protection device to provide a discharge path for the ESD to protect the input buffer unit. 제 1 항에 있어서,The method of claim 1, 상기 ESD 보호부는 전원 전압 단자와 접지 단자 사이에 직렬로 연결되며, 공통 연결된 드레인은 상기 입력 패드에 연결되고, 그 소스와 게이트는 전원 단자에 공통 연결된 피모스 트랜지스터 및 소스와 게이트가 접지 단자에 공통 연결된 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 ESD 보호 장치.The ESD protection unit is connected in series between a power supply voltage terminal and a ground terminal, a common connected drain is connected to the input pad, and a source and a gate are commonly connected to a power supply terminal, and a PMOS transistor and a source and a gate are common to a ground terminal. ESD protection device comprising a connected NMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 입력 버퍼는 전원 전압 단자 및 접지 단자 사이에 직렬 연결되며, 그 공통 연결된 게이트로 신호를 입력하여, 공통 연결된 드레인으로 입력 신호의 반전된 신호를 출력하는 피모스 트랜지스터 및 엔모스 트랜지스터를 포함하며, 상기 셀프 ESD 보호 장치는 상기 엔모스 트랜지스터의 게이트와 접지 단자 사이에 연결된엔모스 트랜지스터로 구성된 FPD 인 것을 특징으로 하는 ESD 보호 장치.The input buffer includes a PMOS transistor and an NMOS transistor connected in series between a power supply voltage terminal and a ground terminal, inputting a signal through a common connected gate thereof, and outputting an inverted signal of the input signal to a common connected drain. And the self ESD protection device is an FPD comprising an NMOS transistor connected between a gate and a ground terminal of the NMOS transistor. 제 3 항에 있어서,The method of claim 3, wherein 상기 엔모스 트랜지스터 및 상기 FPD는, 소스가 되는 활성 영역을 공통으로 하여, 동일한 웰 상에 함께 형성되는 것을 특징으로 하는 ESD 보호 장치.And said NMOS transistor and said FPD are formed together on the same well, having the active region serving as a source in common. 제 1 항에 있어서,The method of claim 1, 상기 입력 버퍼는 전원 전압 단자 및 접지 단자 사이에 직렬 연결되며, 그 공통 연결된 게이트로 신호를 입력하여, 공통 연결된 드레인으로 입력 신호의 반전된 신호를 출력하는 피모스 트랜지스터 및 엔모스 트랜지스터를 포함하며, 상기 셀프 ESD 보호 장치는 상기 피모스 트랜지스터의 게이트와 전원 전압 단자 사이에 연결된 피모스 트랜지스터로 구성된 FPD 인 것을 특징으로 하는 ESD 보호 장치.The input buffer includes a PMOS transistor and an NMOS transistor connected in series between a power supply voltage terminal and a ground terminal, inputting a signal through a common connected gate thereof, and outputting an inverted signal of the input signal to a common connected drain. And the self ESD protection device is an FPD comprising a PMOS transistor connected between a gate of the PMOS transistor and a power supply voltage terminal. 제 5 항에 있어서,The method of claim 5, 상기 피모스 트랜지스터 및 상기 FPD는, 소스가 되는 활성 영역을 공통으로 하여, 동일한 웰 상에 함께 형성되는 것을 특징으로 하는 ESD 보호 장치.And said PMOS transistor and said FPD are formed together on the same well, having the active region serving as a source in common.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPH08204131A (en) * 1995-01-25 1996-08-09 Nec Corp Semiconductor integrated circuit device
US5623156A (en) * 1995-09-28 1997-04-22 Cypress Semiconductor Corporation Electrostatic discharge (ESD) protection circuit and structure for output drivers
US5883540A (en) * 1996-04-03 1999-03-16 Samsung Electronics Co., Ltd. Electrostatic protection circuit of an input/output circuit of a semiconductor device
KR19990061127A (en) * 1997-12-31 1999-07-26 김영환 ESD protection circuit of semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08204131A (en) * 1995-01-25 1996-08-09 Nec Corp Semiconductor integrated circuit device
US5623156A (en) * 1995-09-28 1997-04-22 Cypress Semiconductor Corporation Electrostatic discharge (ESD) protection circuit and structure for output drivers
US5883540A (en) * 1996-04-03 1999-03-16 Samsung Electronics Co., Ltd. Electrostatic protection circuit of an input/output circuit of a semiconductor device
KR19990061127A (en) * 1997-12-31 1999-07-26 김영환 ESD protection circuit of semiconductor device

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