KR100907894B1 - Electrostatic Discharge Protection Circuit - Google Patents

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Abstract

외부와 전기적으로 연결된 패드; 상기 패드에 드레인단자가 연결되고 소오스 단자가 그라운드로 연결된 GGNMOS 트랜지스터; 상기 패드에 GGNMOS 트랜지스터와 병렬로 연결된 저항; 상기 저항과 버퍼 사이에 드레인 단자가 연결되고 그 게이트단자가 상기 드레인단에 연결되고, 소오스단자는 그라운드로 연결된 고전압 필드 트랜지스터; 상기 GGNMOS 트랜지스터의 드레인단자에 소오스 단자가 연결되고, 게이트 단자와 드레인단자가 상기 버퍼에 연결된 PMOS 트랜지스터를 포함하여 이루어지는 정전기 방전 보호회로.A pad electrically connected to the outside; A GGNMOS transistor having a drain terminal connected to the pad and a source terminal connected to ground; A resistor connected in parallel with a GGNMOS transistor to the pad; A high voltage field transistor having a drain terminal connected between the resistor and the buffer, a gate terminal thereof connected to the drain terminal, and a source terminal connected to ground; And a PMOS transistor having a source terminal connected to the drain terminal of the GGNMOS transistor and a gate terminal and a drain terminal connected to the buffer.

ESD, 필드 트랜지스터, GGNMOS ESD, Field Transistors, GGNMOS

Description

정전기 방전 보호회로{An electro static discharge protection circuit}Electrostatic discharge protection circuit

본 발명은 반도체 소자의 정전기 방전 보호회로에 관한 것으로서, 더욱 상세하게는 고속 반도체 소자의 입출력 패드에 형성되는 정전기 방전 보호회로에 관한 것이다.The present invention relates to an electrostatic discharge protection circuit of a semiconductor device, and more particularly, to an electrostatic discharge protection circuit formed on an input / output pad of a high speed semiconductor device.

최근의 고집적 반도체 회로는 인체의 접촉 등으로 인하여 발생되는 정전기(또는 정전 방전)로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 그러한 정전 방전(electrostatic discharge; ESD) 현상은 일시에 고전압이 칩 내부로 유입되기 때문에, 집적 회로 내에 형성된 얇은 절연막의 파괴 또는 채널 단락과 같은 집적 회로 칩의 동작 불능 상태로 만드는 결과를 쉽게 초래한다.Recently, highly integrated semiconductor circuits are very sensitive to the high voltage introduced from static electricity (or electrostatic discharge) generated due to human body contact or the like. Such electrostatic discharge (ESD) phenomena easily result in an inoperable state of the integrated circuit chip, such as the destruction of a thin insulating film formed in the integrated circuit or the short circuit of the channel, since the high voltage flows into the chip at a time.

이를 방지하기 위하여, 일반적으로 집적 회로 칩에는 입력 보호 기능의 일환으로서, 정전 방전 보호 회로가 설계된다. 일반적으로 외부로부터 반도체 소자 내부에 정전기 방전(ESD: Electro static discharge) 펄스가 인가되면, 소자 내부에는 높은 전류가 유입되어 반도체 소자가 불량을 일으키는 원인이 된다. 따라서, 반도체 소자의 입력단 또는 출력단 쪽에는 정전기 방전에 의한 불량을 방지하기 위한 보호회로가 필요하게 된다.In order to prevent this, generally, an integrated circuit chip is designed with an electrostatic discharge protection circuit as part of an input protection function. In general, when an electrostatic discharge (ESD) pulse is applied to the inside of the semiconductor device from the outside, a high current flows into the inside of the device, causing a failure of the semiconductor device. Therefore, a protection circuit for preventing defects caused by electrostatic discharge is required at the input terminal or the output terminal side of the semiconductor element.

즉, 정전기 방전(ESD) 보호 회로들은 순간적으로 유입되는 고전압(transient high voltage) 또는 고전류(transient high current)가 칩 내의 다른 회로들로 유입되지 않도록 사전에 방전시켜 주는 기능을 한다.That is, electrostatic discharge (ESD) protection circuits function to discharge in advance so that a transient high voltage or a transient high current does not flow into other circuits in the chip.

도 1은 종래 기술에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.1 is a circuit diagram showing a configuration of an electrostatic discharge protection circuit according to the prior art.

도 1을 참조하면 그 구성은 기본 정전기 방전보호 트랜지스터로서 필드 트랜지스를 사용하고, 이차 정전기 방전 보호 트랜지스터로서 일반적인 GGNMOS(Grounded Gate N channel Metal-Oxide-Semiconductor , 이하 GGNMOS라 한다) 트랜지스터를 사용하고 있다. 그리고 그 사이에 저항을 삽입하는 구조를 이루고 있었다.Referring to FIG. 1, the structure uses a field transistor as a basic electrostatic discharge protection transistor, and uses a general grounded gate N channel metal-oxide-semiconductor (GGNMOS) transistor as a secondary electrostatic discharge protection transistor. . And the structure which inserts resistance in between was comprised.

이러한 초기 정전기 방전보호의 구성은 필드 트랜지스터의 동작 전압이 높기 때문에 일반적 GGNMOS 트랜지스터에 ESD 전류가 흐를때 저항 양단의 전위차를 이용하여 버퍼단의 게이트 옥사이드를 보호하도록 구성되었다.Since the initial electrostatic discharge protection has a high operating voltage of the field transistor, it is configured to protect the gate oxide of the buffer stage by using a potential difference across the resistor when an ESD current flows in a general GGNMOS transistor.

그러나, 반도체 기술이 발달하면서 게이트 옥사이드의 항복 전압(breakdown voltage, BV)이 낮아지게 되었다. 따라서, 그에 대한 대안으로서 도 2와 같은 정전기 보호회로가 제시되었다. 즉, GGNMOS로만 구성되는 형태의 보호 회로가 주로 이용되고 있다.However, with the development of semiconductor technology, the breakdown voltage (BV) of gate oxide is lowered. Thus, as an alternative thereto, an electrostatic protection circuit as shown in FIG. 2 is proposed. That is, the protection circuit of the type comprised only with GGNMOS is mainly used.

그러나, 게이트 옥사이드 전압이 계속 낮아지고 있는 추세이므로 종래 기술에 따른 보호회로로는 게이트 옥사이드 파괴에 의해 ESD 보호회로가 동작하기 전에 내부로 흘러들어온 스트레스에 의해 손상을 입는 경우가 발생하고 있다. However, since the gate oxide voltage continues to decrease, the protection circuit according to the prior art is damaged by stress flowing into the ESD protection circuit before the ESD protection circuit operates due to the gate oxide destruction.

본 발명은 낮은 게이트 옥사이드 전압에 상응할 수 있는 정전기 방전 보호회로를 제공하는 것을 목적으로 한다.It is an object of the present invention to provide an electrostatic discharge protection circuit which can correspond to a low gate oxide voltage.

본 발명의 다른 목적은 기존의 정전기 방전 보호 회로보다 버퍼 단에 낮은 전압이 인가될 수 있도록 하는 정전기 방전 보호회로를 제공하는 것이다.Another object of the present invention is to provide an electrostatic discharge protection circuit that allows a lower voltage to be applied to the buffer stage than the conventional electrostatic discharge protection circuit.

본 발명의 또 다른 목적은 효과적으로 버퍼 단의 게이트 옥사이드를 보호할 수 있는 정전기 방전 보호회로를 제공하는 것이다.Another object of the present invention is to provide an electrostatic discharge protection circuit that can effectively protect the gate oxide of the buffer stage.

이러한 목적들을 달성하기 위한 본 발명에 따른 정전기 방전 보호회로는 외부와 전기적으로 연결된 패드; 상기 패드에 드레인단자가 연결되고 소오스 단자가 그라운드로 연결된 GGNMOS 트랜지스터; 상기 패드에 GGNMOS 트랜지스터와 병렬로 연결된 저항; 상기 저항과 버퍼 사이에 드레인 단자가 연결되고 그 게이트단자가 상기 드레인단에 연결되고, 소오스단자는 그라운드로 연결된 고전압 필드 트랜지스터; 상기 GGNMOS 트랜지스터의 드레인단자에 소오스 단자가 연결되고, 게이트 단자와 드레인단자가 상기 버퍼에 연결된 PMOS 트랜지스터를 포함하여 이루어지는 것을 구성의 특징으로 한다.Electrostatic discharge protection circuit according to the present invention for achieving these objects is a pad electrically connected to the outside; A GGNMOS transistor having a drain terminal connected to the pad and a source terminal connected to ground; A resistor connected in parallel with a GGNMOS transistor to the pad; A high voltage field transistor having a drain terminal connected between the resistor and the buffer, a gate terminal thereof connected to the drain terminal, and a source terminal connected to ground; A source terminal is connected to a drain terminal of the GGNMOS transistor, and a gate terminal and a drain terminal include a PMOS transistor connected to the buffer.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 고전압 필드 트랜지스터는 NMOS 타입의 고전압 트랜지스터인 점이다.A feature of the detailed configuration of the electrostatic discharge protection circuit according to the present invention is that the high voltage field transistor is an NMOS type high voltage transistor.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 고전압 필드 트랜지스터의 문턱 전압은 상기 GGNMOS의 정합 항복전압보다 낮은 점이다.A detailed configuration feature of the electrostatic discharge protection circuit according to the present invention is that the threshold voltage of the high voltage field transistor is lower than the match breakdown voltage of the GGNMOS.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 고전압 필드 트랜지스터의 문턱 전압은 칩의 동작전압보다 적어도 2배 이상 큰 점이다.A feature of the detailed configuration of the electrostatic discharge protection circuit according to the present invention is that the threshold voltage of the high voltage field transistor is at least twice as large as the operating voltage of the chip.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 GGNMOS는 저항 양단 간의 전압차에 따른 스위칭 동작을 통해 ESD 스트레스를 소화하는 점이다.A feature of the detailed configuration of the electrostatic discharge protection circuit according to the present invention is that the GGNMOS digests the ESD stress through the switching operation according to the voltage difference across the resistor.

본 발명에 따른 정전기 방전 보호회로는 기존의 ESD 보호 회로보다 버퍼 단에 낮은 전압이 인가되도록 함으로써 보다 효과적으로 버퍼 단의 게이트 옥사이드를 보호할 수 있다.The electrostatic discharge protection circuit according to the present invention can more effectively protect the gate oxide of the buffer stage by applying a lower voltage to the buffer stage than the conventional ESD protection circuit.

이하, 첨부된 도면을 참조로 하여 본 발명에 따른 정전기 방전 보호회로를 설명하기로 한다.Hereinafter, an electrostatic discharge protection circuit according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다. 도시된 바와 같이, 외부와 전기적으로 연결된 패드에 Normal GGNMOS 트랜지스터를 먼저 위치시키고 그에 저항을 연결한다. 고전압 필드 트랜지스터(High Voltage Filed Transistor)는 NMOS 타입으로서 저항 다음 단과 버퍼의 사이에 위치시킨다.3 is a circuit diagram showing a configuration of an electrostatic discharge protection circuit according to the present invention. As shown, the Normal GGNMOS transistor is first placed on a pad that is electrically connected to the outside, and a resistor is connected to it. The high voltage field transistor is a NMOS type transistor located between the resistor stage and the buffer.

그 구성을 좀 더 상세히 살펴보면, GGNMOS 트랜지스터는 상기 패드에 드레인 단자가 연결되고 소오스 단자가 그라운드로 연결된다. 저항은 상기 패드에 GGNMOS 트랜지스터와 병렬로 연결된다. 고전압 필드 트랜지스터는 상기 저항과 버퍼 사이에 드레인 단자가 연결되고 그 게이트단자가 상기 드레인단에 연결되고, 소오스단자는 그라운드로 연결된다. 한편, PMOS 트랜지스터는 상기 GGNMOS 트랜지스터의 드레인단자에 소오스 단자가 연결되고, 게이트 단자와 드레인단자가 상기 버퍼에 연결된다.In more detail, the GGNMOS transistor has a drain terminal connected to the pad and a source terminal connected to ground. A resistor is connected in parallel with the GGNMOS transistor to the pad. In the high voltage field transistor, a drain terminal is connected between the resistor and the buffer, a gate terminal thereof is connected to the drain terminal, and a source terminal is connected to ground. In the PMOS transistor, a source terminal is connected to a drain terminal of the GGNMOS transistor, and a gate terminal and a drain terminal are connected to the buffer.

각 구성요소의 동작 전압은 다음과 같은 관계를 갖는다.The operating voltage of each component has the following relationship.

칩의 동작 전압 x 2 < HV Field Tr. Vth < Junction BV Chip Operating Voltage x 2 <HV Field Tr. Vth <Junction BV

즉, 상기 고전압 필드 트랜지스터(HV Field Tr)의 문턱 전압(threshold Voltage, Vth)은 칩의 동작 전압보다 적어도 2배 이상 크지만, 상기 GGNMOS의 정합(junction) 항복 전압(breakdown voltage, BV)보다 낮다.That is, the threshold voltage (Vth) of the high voltage field transistor (HV Field Tr) is at least two times greater than the operating voltage of the chip, but is lower than the junction breakdown voltage (BV) of the GGNMOS. .

상기 고전압 필드 트랜지스터는 정상 칩 동작시에는 낮은 칩 동작전압으로 인하여 오프(Off) 상태를 유지한다. 정전기 스트레스가 발생하여 높은 전압이 인가되면 고전압 필드 트랜지스터는 기초 정전기 방전 보호 기능을 구현하는 GGNMOS 트랜지스터의 정합 항복 전압보다 고전압 필드 트랜지스터의 문턱 전압(Vth)이 낮기 때문에 먼저 온(ON) 상태가 된다. The high voltage field transistor maintains an off state due to a low chip operating voltage during normal chip operation. When a high voltage is applied due to electrostatic stress, the high voltage field transistor is first turned on because the threshold voltage Vth of the high voltage field transistor is lower than the match breakdown voltage of the GGNMOS transistor that implements basic electrostatic discharge protection.

정전기 스트레스는 GGNMOS 트랜지스터와 고전압 필드 트랜지스터 사이의 저항을 통과하여 고전압 필드 트랜지스터의 소오스부와 연결되어 있는 그라운드(GND)로 흘러나가게 된다.Electrostatic stress flows through the resistance between the GGNMOS transistor and the high voltage field transistor and flows to the ground GND connected to the source portion of the high voltage field transistor.

전류가 저항을 통과하면 저항 양단 간의 전압 차가 발생된다. 전압이 점점 올라가면 GGNMOS 트랜지스터가 동작하여 주 ESD 스트레스(main ESD stress)를 소화한다.When current passes through a resistor, a voltage difference occurs across the resistor. As the voltage rises, the GGNMOS transistors act to dissipate the main ESD stress.

여기서 상기 GGNMOS 트랜지스터의 동작 전압은 종래의 Normal GGNMOS 동작 전압과 동일하다. Here, the operating voltage of the GGNMOS transistor is the same as the conventional Normal GGNMOS operating voltage.

따라서, 상대적으로 저항 뒷 단의 버퍼 단에 걸리는 전압은 낮아져서 기존의 ESD 보호회로보다 ESD 스트레스에 의한 버퍼 단의 게이트 옥사이드 손상(damage)을 효과적으로 방지할 수 있다. 저항값을 조절하여 ESD의 동작보다 낮은 게이트 옥사이드 항복 전압(Gate oxide break-down voltage)을 갖는 소자로도 버퍼의 구성이 가능하다.Therefore, the voltage applied to the buffer stage behind the resistor is relatively low, and thus, the gate oxide damage of the buffer stage due to ESD stress can be effectively prevented than the conventional ESD protection circuit. It is also possible to configure the buffer with a device having a gate oxide break-down voltage lower than the operation of ESD by adjusting the resistance value.

도 1은 종래 기술에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.1 is a circuit diagram showing a configuration of an electrostatic discharge protection circuit according to the prior art.

도 2는 개선된 종래 기술에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.Figure 2 is a circuit diagram showing the configuration of the improved electrostatic discharge protection circuit according to the prior art.

도 3은 본 발명에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.3 is a circuit diagram showing a configuration of an electrostatic discharge protection circuit according to the present invention.

Claims (5)

외부와 전기적으로 연결된 패드;A pad electrically connected to the outside; 상기 패드에 연결되는 제1 드레인 단자, 및 그라운드에 연결되는 제1 소오스 단자를 갖는 GGNMOS(Grounded Gate N channel Metal-Oxide-Semiconductor) 트랜지스터;A grounded gate N channel metal-oxide-semiconductor (GGNMOS) transistor having a first drain terminal connected to the pad and a first source terminal connected to ground; 상기 패드에 상기 GGNMOS 트랜지스터와 병렬로 연결된 저항;A resistor coupled to the pad in parallel with the GGNMOS transistor; 상기 저항과 버퍼 사이에 연결되는 제2 드레인 단자, 상기 제2 드레인 단자에 연결되는 제1 게이트, 및 상기 그라운드에 연결되는 제2 소오스 단자를 갖는 고전압 필드 트랜지스터; 및A high voltage field transistor having a second drain terminal connected between the resistor and the buffer, a first gate connected to the second drain terminal, and a second source terminal connected to the ground; And 상기 GGNMOS 트랜지스터의 제1 드레인 단자에 연결되는 제3 소오스 단자, 상기 버퍼에 연결되는 제2 게이트 단자와 제3 드레인 단자를 갖는 PMOS(P channel Metal-Oxide-Semiconductor) 트랜지스터를 포함하며,A PMOS transistor having a third source terminal connected to a first drain terminal of the GGNMOS transistor, a second gate terminal connected to the buffer, and a third drain terminal; 상기 고전압 필드 트랜지스터의 문턱 전압(threshold Voltage)은 칩의 동작전압보다 적어도 2배 이상 크고, 상기 GGNMOS 트랜지스터의 정합 항복 전압(Junction Breakdown Voltage)보다 작은 것을 특징으로 하는 정전기 방전 보호회로.And a threshold voltage of the high voltage field transistor is at least two times greater than an operating voltage of a chip and less than a junction breakdown voltage of the GGNMOS transistor. 제 1 항에 있어서, 상기 고전압 필드 트랜지스터는 NMOS 타입인 것을 특징으로 하는 정전기 방전 보호회로.2. The electrostatic discharge protection circuit according to claim 1, wherein the high voltage field transistor is an NMOS type. 제1항에 있어서,The method of claim 1, 상기 고전압 필드 트랜지스터는 정상 칩 동작시에는 낮은 칩 동작전압으로 인하여 오프(Off) 상태를 유지하는 것을 특징으로 하는 정전기 방전 보호회로. And the high voltage field transistor maintains an off state due to a low chip operating voltage during normal chip operation. 제3항에 있어서,The method of claim 3, 고전압 필드 트랜지스터는 정전기 스트레스가 발생하여 높은 전압이 상기 패드로 인가될 때, 상기 GGNMOS 트랜지스터보다 먼저 온(ON) 상태가 되는 것을 특징으로 하는 정전기 방전 보호회로. And the high voltage field transistor is turned on before the GGNMOS transistor when an electrostatic stress is generated and a high voltage is applied to the pad. 제 1 항에 있어서, 상기 GGNMOS 트랜지스터는 저항 양단 간의 전압차에 따른 스위칭 동작을 통해 ESD(Electro static discharge) 스트레스를 소화하는 것을 특징으로 하는 정전기 방전 보호회로.The electrostatic discharge protection circuit of claim 1, wherein the GGNMOS transistor extinguish electrostatic discharge (ESD) stress through a switching operation according to a voltage difference between the resistors.
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