KR101239102B1 - Circuit for protection Electrostatics discharge - Google Patents

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KR101239102B1 KR1020110013645A KR20110013645A KR101239102B1 KR 101239102 B1 KR101239102 B1 KR 101239102B1 KR 1020110013645 A KR1020110013645 A KR 1020110013645A KR 20110013645 A KR20110013645 A KR 20110013645A KR 101239102 B1 KR101239102 B1 KR 101239102B1
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Abstract

본 발명은 ESD 보호 회로에 관한 것으로, 낮은 저항을 가지는 스위치 트랜지스터에 ESD 손상을 방지하기 위한 ESD 보호 회로를 구성하는 것으로서, 패드로부터 ESD 소자에 입력되는 과전압을 이용하여 N 구동 소자를 턴 오프 시킬 수 있는 NOR 회로를 추가하여 ESD로 인한 정션 파괴를 방지하는 ESD 센싱 회로로서, NOR 회로를 추가하는 것을 특징으로 한다. 본 발명에 의하면, ESD센싱 회로를 추가하여 ESD로 인한 정션 파괴를 방지할 수 있으며, ESD센싱 회로는 저전압 내지 고 전압 영역 내에서 무관하게 적용 가능하고 특히 ESD 보호 저항을 사용할 수 없는 아날로그 입출력 방식에 확장하여 적용할 수 있다.The present invention relates to an ESD protection circuit, and constitutes an ESD protection circuit for preventing ESD damage in a switch transistor having a low resistance, and can turn off an N driving device by using an overvoltage input from an pad to an ESD device. An ESD sensing circuit that prevents junction breakdown due to ESD by adding a NOR circuit, which is characterized by adding a NOR circuit. According to the present invention, an ESD sensing circuit can be added to prevent junction breakdown due to ESD, and the ESD sensing circuit can be applied irrespective of a low voltage to a high voltage range, and particularly to an analog input / output method in which an ESD protection resistor cannot be used. It can be extended and applied.

Description

ＥＳＤ보호 회로{Circuit for protection Electrostatics discharge}ESD protection circuit {Circuit for protection Electrostatics discharge}

본 발명은 정전 방전(Electrostatic Discharge, 이하 ESD라 한다) 보호 회로에 관한 것으로서, 특히 낮은 저항을 가지는 스위치 트랜지스터에 ESD 손상을 방지하기 위해 보호 회로를 구성하는데 적합한 ESD 보호 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic discharge (ESD) protection circuit, and more particularly to an ESD protection circuit suitable for constructing a protection circuit to prevent ESD damage in a switch transistor having a low resistance.

일반적으로 전력 관리 집적회로(Power management IC)로 사용되는 구동 트랜지스터(Driver Transistor)들은 스위칭 시의 손실 전력(power dissipation)을 줄이기 위해 도 1과 같은 일반적인 출력회로 구조에서의 NMOS(N1)(100) 또는 PMOS(P1)(110)는 큰 사이즈의 활성 영역(active region)을 가질 수 밖에 없다. In general, driver transistors used as power management integrated circuits (NMOS) (N1) 100 in the general output circuit structure as shown in Figure 1 to reduce the power dissipation during switching Alternatively, the PMOS (P1) 110 may have a large sized active region.

이에 ESD 상황에서는 정전기 소자인 E1(120)을 통하여 정전기에 의한 전류를 션트(current shunt) 해주거나 전압을 고정(voltage clamp)해 주어 N1(100) 또는 P1(110)의 손상을 방지하게 된다.In the ESD situation, the current caused by static electricity is shunted through the electrostatic element E1 120 or the voltage is clamped to prevent damage to the N1 100 or P1 110.

그러나 통상적으로 반도체 공정상에서 N1(100)과 E1(120)은 동일한 정션 구조를 가지므로 동일한 항복 전압(Breakdown voltage)을 가질 수 밖에 없다. 이로 인해 N1(100)이 정전기 전류를 션트 해주는 동안에 패드의 전압 상승으로 인한 E1(120)의 기생(parasitic) NPN 동작으로 인해 충분히 큰 사이즈를 가지고 있다고 하더라도 국부적으로는 정션이 파괴되는 현상이 발생하게 된다. However, in the semiconductor process, since N1 100 and E1 120 have the same junction structure, they have only the same breakdown voltage. This causes the junction to break locally even though the N1 100 has a sufficiently large size due to the parasitic NPN behavior of the E1 120 due to the voltage rise of the pad while shunting the electrostatic current. do.

또한 ESD 보호 소자의 경우 드레인 정션(drain junction)에 샐리사이드(salicide)가 형성되는 것을 막아 주어 ESD 내성을 키우기 위한 공정을 적용하여 멀티 핑거(multi-finger)가 150ns 이하의 작은 시간의 ESD 펄스(pulse)에도 동일하게 턴-온(turn-on)할 수 있도록 하고 있다. 그러기 위해서 드레인 콘택(Drain contact)과 게이트(Gate)간의 거리(Drain Contact to Gate Space, 이하 DCGS라 한다)를 1.5um이상으로 적용하고 있다. In addition, the ESD protection device prevents the formation of salicide at the drain junction, thereby applying a process to increase the ESD resistance, so that the multi-finger has a small pulse time of less than 150ns. pulse) can be turned on in the same way. To this end, a distance between a drain contact and a gate (Drain Contact to Gate Space, hereinafter referred to as DCGS) is applied to 1.5 μm or more.

이렇게 ESD 룰을 적용을 받는 E1(120)에 비하여 N1(100) 또는 P1(110)의 소자는 낮은 저항을 가지도록 설계해야 하기 때문에 ESD 룰을 적용하기 어렵다. 또한 칩에서 60%이상의 면적을 차지하는 구동 트랜지스터들에 ESD 룰을 적용하는 경우에도 칩 사이즈 측면에서 경쟁력이 떨어 질 수 밖에 없다. As compared to the E1 120 subjected to the ESD rule, the element of the N1 100 or the P1 110 must be designed to have a low resistance, so it is difficult to apply the ESD rule. In addition, even if the ESD rule is applied to the driving transistors occupying more than 60% of the chip area, the chip size is inevitably inferior.

기존 ESD 소자(E1)(120)의 Vt1(Trigger voltage)을 낮추기 위해 도 2의 (a) GGNMOS(Gate grounded NMOS) 또는 (b) SGCNMOS(Soft Gate Coupled NMOS) 또는 (c) GCNMOS(Gate Coupled NMOS)와 같은 구조를 채용하여 Vt1을 감소시키기 위한 많은 연구가 진행되고 있다. In order to lower the trigger voltage (Vt1) of the conventional ESD device (E1) 120, (a) GGNMOS (Gate grounded NMOS) or (b) SGCNMOS (Soft Gate Coupled NMOS) or (c) GCNMOS (Gate Coupled NMOS) Many studies have been conducted to reduce Vt1 by employing a structure such as).

그러나 이 또한 N1의 사이즈가 E1에 비해 크기 때문에 Cgd(N1) >> Ggd(E1) 이고, ESD 상황에서 N1의 게이트 노드(gate node)인 Vg2의 전압이 쉽게 1~2Voltage 정도 상승하게 된다. 이러한 전압은 MOS의 문턱 전압(threshold voltage)(예컨대, 0.5~1.0V) 보다 큰 전압이므로 MOS가 턴(온turn-on) 되면서 구동 트랜지스터인 N1이 쉽게 파괴된다.However, since the size of N1 is larger than that of E1, Cgd (N1) >> Ggd (E1), and the voltage of Vg2, which is the gate node of N1, is easily increased by 1 to 2 Volts in the ESD situation. Since the voltage is higher than the threshold voltage (for example, 0.5 to 1.0 V) of the MOS, the driving transistor N1 is easily destroyed as the MOS is turned on.

상기한 바와 같이 동작하는 종래 기술에 의한 ESD 소자에 있어서는, 낮은 저항(low-resistance)을 가지는 구동 트랜지스터에 대한 ESD 보호가 어려우므로, 칩의 ESD 레벨에 대한 신뢰성을 만족시킬 수 없다는 문제점이 있었다.In the conventional ESD device operating as described above, since the ESD protection of the driving transistor having low resistance is difficult, there is a problem that reliability of the ESD level of the chip cannot be satisfied.

이에 본 발명의 실시예는, 낮은 저항을 가지는 스위치 트랜지스터에 ESD 손상을 방지하기 위한 보호 회로를 구성할 수 있는 ESD 보호 회로를 제공할 수 있다.Accordingly, an embodiment of the present invention can provide an ESD protection circuit capable of constructing a protection circuit for preventing ESD damage in a switch transistor having a low resistance.

또한 본 발명의 실시예는, ESD 소자가 동작하면서 생기는 전압을 이용하여 N 구동 소자를 턴 오프 시킬 수 있는 NOR 회로를 추가하여 ESD로 인한 정션 파괴를 방지할 수 있는 ESD 보호 회로를 제공할 수 있다.In addition, the embodiment of the present invention, by adding a NOR circuit that can turn off the N driving device using the voltage generated while the ESD device is operating can provide an ESD protection circuit that can prevent the junction breakdown due to ESD. .

또한 본 발명의 실시예는, ESD 소자가 동작하면서 생기는 전압을 이용하여 P 구동 소자를 턴 오프 시킬 수 있는 NOR 회로 및 인버터(inverter)를 추가하여 ESD로 인한 정션 파괴를 방지할 수 있는 ESD 보호 회로를 제공할 수 있다.In addition, the embodiment of the present invention, ESD protection circuit that can prevent the junction breakdown caused by ESD by adding an NOR circuit and an inverter (Inverter) that can turn off the P drive device using the voltage generated while the ESD device is operating Can be provided.

본 발명의 일 실시예 ESD 보호 회로는, 전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와, 상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와, 상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와, 상기 N 구동 소자와 연결된 P 구동 소자를 포함하며, 상기 ESD 센싱 회로는 상기 N 구동 소자를 제어하는 NOR 회로를 포함할 수 있다.An ESD protection circuit according to an embodiment of the present invention includes an ESD protection device that protects a circuit from an electrostatic discharge (ESD) through a current shunt and voltage fixing, an ESD sensing circuit receiving an overvoltage from the ESD protection device, and the ESD protection. An N driving device connected between the device and the ESD sensing circuit, and a P driving device connected to the N driving device, the ESD sensing circuit may include a NOR circuit for controlling the N driving device.

그리고 상기 ESD 보호 회로는, 상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과, 상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와, 상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)를 더 포함할 수 있다.The ESD protection circuit includes a power supply terminal VDD connected to the N driving device to supply a voltage, a ground GND connected to the N driving device to provide a ground level, and a P driving device. The apparatus may further include a pad PAD electrically connected to the outside.

그리고 상기 ESD 센싱 회로는, 상기 유입 받은 과전압에 의해 상기 NOR 회로의 출력을 로우(Low)로 유지하여 상기 N 구동 소자를 턴-오프하는 것을 특징으로 할 수 있다.The ESD sensing circuit may turn off the N driving element by keeping the output of the NOR circuit low due to the received overvoltage.

그리고 상기 ESD 보호 소자는, GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 할 수 있다.The ESD protection device may be one of GCNMOS, SGCMOS, and GGNMOS.

본 발명의 다른 실시예 ESD 보호 회로는, 전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와, 상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와, 상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와, 상기 N 구동 소자와 연결된 P 구동 소자를 포함하며, 상기 ESD 센싱 회로는 상기 P 구동 소자를 제어하는 NOR 회로 및 인버터를 포함할 수 있다.In another embodiment of the present invention, an ESD protection circuit may include an ESD protection device that protects a circuit from an electrostatic discharge (ESD) through current shunt and voltage fixing, an ESD sensing circuit that receives an overvoltage from the ESD protection device, and the ESD protection device. And an N driving device connected between the device and the ESD sensing circuit, and a P driving device connected to the N driving device, wherein the ESD sensing circuit may include a NOR circuit and an inverter for controlling the P driving device.

그리고 상기 ESD 보호 회로는, 상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과, 상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와, 상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)를 더 포함할 수 있다.The ESD protection circuit includes a power supply terminal VDD connected to the N driving device to supply a voltage, a ground GND connected to the N driving device to provide a ground level, and a P driving device. The apparatus may further include a pad PAD electrically connected to the outside.

그리고 상기 ESD 센싱 회로는, 상기 유입 받은 과전압에 의해 상기 인버터의 출력을 하이(High)로 유지하여 상기 P 구동 소자를 턴-오프하는 것을 특징으로 할 수 있다.The ESD sensing circuit may turn off the P driving element by keeping the output of the inverter high due to the received overvoltage.

그리고 상기 ESD 보호 소자는, GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 할 수 있다.The ESD protection device may be one of GCNMOS, SGCMOS, and GGNMOS.

본 발명의 또 다른 실시예 ESD 보호 회로는, 전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와, 상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와, 상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와, 상기 N 구동 소자와 연결된 P 구동 소자를 포함하며, 상기 ESD 센싱 회로는 상기 N 구동 및 P 구동 소자를 제어하는 NOR 회로를 포함할 수 있다.Another embodiment of the present invention provides an ESD protection circuit comprising: an ESD protection element that protects the circuit from electrostatic discharge (ESD) through current shunt and voltage fixing, an ESD sensing circuit that receives an overvoltage from the ESD protection element, and the ESD An N driving device connected between a protection device and the ESD sensing circuit and a P driving device connected to the N driving device, wherein the ESD sensing circuit may include a NOR circuit for controlling the N driving and P driving devices. .

그리고 상기 ESD 보호 회로는, 상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과, 상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와, 상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)를 더 포함할 수 있다.The ESD protection circuit includes a power supply terminal VDD connected to the N driving device to supply a voltage, a ground GND connected to the N driving device to provide a ground level, and a P driving device. The apparatus may further include a pad PAD electrically connected to the outside.

그리고 상기 ESD 센싱 회로는, 상기 유입 받은 과전압에 의해 상기 NOR 회로의 출력을 로우(Low)로 유지하여 상기 N 구동 소자를 턴-오프하고, 상기 제2 NOR 회로와 연결된 인버터의 출력을 하이(High)로 유지하여 상기 P 구동 소자를 턴-오프하는 것을 특징으로 할 수 있다.The ESD sensing circuit turns off the N driving element by keeping the output of the NOR circuit low due to the received overvoltage, and turns the output of the inverter connected to the second NOR circuit high. It can be characterized in that to turn off the P driving element by holding ().

그리고 상기 ESD 보호 소자는, GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 할 수 있다.The ESD protection device may be one of GCNMOS, SGCMOS, and GGNMOS.

본 발명의 또 다른 실시예 ESD 보호 회로는, 전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와, 상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와, 상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와, 상기 N 구동 소자와 연결된 P 구동 소자를 포함하며, 상기 ESD 센싱 회로는, 상기 N 구동 소자를 제어하는 제1 NOR 회로와, 상기 P 구동 소자를 제어하는 제2 NOR 회로 및 인버터를 포함할 수 있다.Another embodiment of the present invention provides an ESD protection circuit comprising: an ESD protection element that protects the circuit from electrostatic discharge (ESD) through current shunt and voltage fixing, an ESD sensing circuit that receives an overvoltage from the ESD protection element, and the ESD An N driving element connected between a protection element and the ESD sensing circuit, and a P driving element connected to the N driving element, wherein the ESD sensing circuit comprises: a first NOR circuit for controlling the N driving element; A second NOR circuit and an inverter for controlling the device may be included.

그리고 상기 ESD 보호 회로는, 상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과, 상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와, 상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)를 더 포함할 수 있다.The ESD protection circuit includes a power supply terminal VDD connected to the N driving device to supply a voltage, a ground GND connected to the N driving device to provide a ground level, and a P driving device. The apparatus may further include a pad PAD electrically connected to the outside.

그리고 상기 ESD 센싱 회로는, 상기 유입 받은 과전압에 의해 상기 제1 NOR 회로의 출력을 로우(Low)로 유지하여 상기 N 구동 소자를 턴-오프하고, 상기 제2 NOR 회로와 연결된 상기 인버터의 출력을 하이(High)로 유지하여 상기 P 구동 소자를 턴-오프하는 것을 특징으로 할 수 있다.The ESD sensing circuit turns off the N driving element by keeping the output of the first NOR circuit low due to the received overvoltage, and turns off the output of the inverter connected to the second NOR circuit. It may be characterized in that the P driving element is turned off by keeping it high.

그리고 상기 ESD 보호 소자는, GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 할 수 있다.The ESD protection device may be one of GCNMOS, SGCMOS, and GGNMOS.

본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다. In the present invention, effects obtained by representative ones of the disclosed inventions will be briefly described as follows.

일반적으로 전력 관리 집적회로(Power management IC) 뿐만 아니라 많은 아날로그 회로(Analog circuit)에서는 디바이스의 스위칭 시 손실을 줄이기 위해 낮은 저항을 갖는 구조로 설계함으로써, 패드(pad) 단에 연결되는 ESD 소자 보다 내부 스위치가 더 빨리 동작하여 ESD에 의한 정션(junction) 파괴를 유발하게 되므로, 본 발명은 패드로부터 ESD 소자에 입력되는 과전압을 이용하여 N 구동 소자 및 P구동 소자를 턴 오프(turn-off) 시킬 수 있는 NOR 회로를 추가하여 ESD로 인한 정션 파괴를 방지할 수 있다.In general, many analog circuits, as well as power management ICs, are designed to have a low resistance structure to reduce losses during switching of devices, making them more internal than ESD devices connected to the pad end. Since the switch operates faster to cause junction breakdown by ESD, the present invention can turn off the N- and P-drive devices using the overvoltage input from the pads to the ESD devices. An additional NOR circuit can be added to prevent junction destruction due to ESD.

이는 저전압 내지 고 전압 영역 내에서 무관하게 적용 가능하고 특히 ESD 보호 저항을 사용할 수 없는 아날로그 입출력(Analog Input/Output)에 확장하여 적용할 수 있는 효과가 있다.This has the effect of being applicable to the analog input / output, which can be applied irrespective of the low voltage to the high voltage region, and in particular, the ESD protection resistor cannot be used.

도 1은 종래 기술에 따라 출력 회로를 도시한 구성도,
도 2는 종래 기술에 따른 NMOS 구조를 도시한 구성도,
도 3은 본 발명의 실시예에 따른 ESD 소자 및 NMOS 구동 소자의 스냅백(snapback) 특성의 곡선을 도시한 그래프,
도 4는 본 발명의 실시예에 따라 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도,
도 5는 본 발명의 실시예에 따라 정상 동작 및 ESD 상황에서의 NMOS 회로 동작 상황을 도시한 도면,
도 6은 본 발명의 다른 실시예에 따라 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도,
도 7은 본 발명의 또 다른 실시예에 따라 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도,
도 8은 본 발명의 또 다른 실시예에 따라 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도,
도 9는 본 발명의 또 다른 실시예에 따라 정상 동작 및 ESD 상황에서의 PMOS 회로 동작 상황을 도시한 도면.1 is a block diagram showing an output circuit according to the prior art,
2 is a block diagram showing an NMOS structure according to the prior art,
3 is a graph showing curves of snapback characteristics of an ESD device and an NMOS driving device according to an embodiment of the present invention;
4 is a block diagram illustrating an ESD protection circuit including an ESD sensing circuit according to an embodiment of the present invention;
5 is a diagram illustrating an NMOS circuit operating situation in a normal operation and an ESD situation according to an embodiment of the present invention;
6 is a block diagram showing an ESD protection circuit including an ESD sensing circuit according to another embodiment of the present invention;
7 is a block diagram illustrating an ESD protection circuit including an ESD sensing circuit according to another embodiment of the present invention;
8 is a configuration diagram showing an ESD protection circuit including an ESD sensing circuit according to another embodiment of the present invention;
9 illustrates a PMOS circuit operating situation in normal operation and ESD conditions in accordance with another embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the operation principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, if it is determined that a detailed description of a known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. The following terms are defined in consideration of the functions of the present invention, and may be changed according to the intentions or customs of the user, the operator, and the like. Therefore, the definition should be based on the contents throughout this specification.

본 발명은 낮은 저항을 가지는 스위치 트랜지스터에 ESD 손상을 방지하기 위한 ESD 보호 회로를 구성하는 것으로서, 패드로부터 ESD 소자에 입력되는 과 전압을 이용하여 N 구동 소자 및 P 구동 소자를 턴 오프 시킬 수 있는 NOR 회로를 추가하여 ESD로 인한 정션 파괴를 방지하는 것이다.The present invention constitutes an ESD protection circuit for preventing ESD damage in a switch transistor having a low resistance, wherein the NOR and the P driving device can be turned off by using an overvoltage input from the pad to the ESD device. Adding circuitry prevents junction destruction due to ESD.

도 3은 본 발명의 실시예에 따른 ESD 소자 및 NMOS 구동 소자의 스냅백(snapback) 특성의 곡선을 도시한 그래프이다.3 is a graph illustrating curves of snapback characteristics of an ESD device and an NMOS driving device according to an exemplary embodiment of the present invention.

도 3을 참조하면, (a) GGNMOS, (b) GCNMOS, (c), NMOS 구동 소자 각각에서 ESD 보호 소자의 전기적인 특성을 보여 주는 스냅백 특성의 커브를 나타낸 것으로서, (a) GGNMOS의 경우에 비해 (b) GCNMOS의 구조가 Vt1(ESD 트리거 전압(trigger voltage))을 좀 더 감소시킬 수 있다. Referring to FIG. 3, (a) GGNMOS, (b) GCNMOS, (c), and curves of the snapback characteristics showing the electrical characteristics of the ESD protection device in each of the NMOS driving devices, (a) in the case of GGNMOS Compared to (b) the structure of GCNMOS can further reduce Vt1 (ESD trigger voltage).

그러나 외부의 ESD stress로부터 보호 되어야 할 소자인 (c) NMOS 구동 소자의 스냅백 특성을 보면, 게이트 노드의 전압이 0V일 경우에는 ESD 소자인 GGNMOS와 GCNMOS의 Vt1보다 같거나 큰 값을 가질 수 있다. 하지만 ESD 테스트 시 (c) NMOS 구동 소자의 게이트는 플로팅(floating) 상태이기 때문에 Vt1의 값이 감소하여 ESD 소자인 GGNMOS와 GCNMOS의 Vt1보다 작아지는 현상이 발생한다. 이로 인해 상대적으로 ESD 내성이 작은 NMOS 구동 소자에서의 정션 파괴(fail) 현상이 발생한다.However, in the snapback characteristic of (c) NMOS driving device which is a device to be protected from external ESD stress, when the gate node voltage is 0V, it may have the same value or greater than Vt1 of ESD devices GGNMOS and GCNMOS. . However, during the ESD test, the gate of the (c) NMOS driving device is in a floating state, so the value of Vt1 decreases and becomes smaller than that of ESD devices GGNMOS and GCNMOS. This results in junction failure in NMOS drive devices with relatively low ESD immunity.

도 4는 본 발명의 실시예에 따른 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도이다.4 is a diagram illustrating an ESD protection circuit including an ESD sensing circuit according to an exemplary embodiment of the present invention.

도 4를 참조하면, ESD 보호 소자(400)와, N 구동 소자(410)를 포함하는 출력 회로로서, N 구동 소자(410)와 연결되어 외부와 전기적으로 연결된 패드와, N 구동 소자(410)와 연결되어 그라운드 준위를 제공하는 그라운드(GND)를 포함하며, N 구동 소자(410)와 패드 및 그라운드(GND) 사이에 ESD 보호 소자(400)가 연결될 수 있다. 그리고 N 구동 소자(410) 단은 P 구동 소자(P1)와 연결될 수 있으며, P 구동 소자 (P1)는 전압을 공급하는 전원단(VDD)과 연결될 수 있다.Referring to FIG. 4, an output circuit including an ESD protection device 400 and an N driving device 410, a pad connected to the N driving device 410 and electrically connected to the outside, and an N driving device 410. And a ground (GND) connected to the ground to provide a ground level, and the ESD protection device 400 may be connected between the N driving device 410, the pad, and the ground GND. The N driving element 410 may be connected to the P driving element P1, and the P driving element P1 may be connected to the power supply terminal VDD supplying a voltage.

이러한 ESD 보호 회로는 N 구동 소자(410)에 ESD 센싱 회로(420)를 연결시키는 것으로서, NOR 회로를 이용하여 ESD 상황에서는 내부 구동 트랜지스터(N1)를 오프시켜 ESD 내성을 강화하고, 정상적으로 동작하는 상황에서는 제어 노드(control node)에서 상태(high/low)에 따라 N1을 동작시킬 수 있다.The ESD protection circuit connects the ESD sensing circuit 420 to the N driving element 410. In the ESD situation using the NOR circuit, the ESD protection circuit is turned off to enhance the ESD resistance by turning off the internal driving transistor N1 and operating normally. In operation N1 may be operated according to a state (high / low) at a control node.

동작 원리에 대해 간단하게 설명하면 ESD 보호소자(400)의 C1, R1의 값은 ESD 펄스의 오름 시간(rising time)인 10nsec 보다 큰 시상수인 50ns~200ns로 되어 있다. 이때 시상수는 C1*R1이므로 값은 레이아웃(layout) 또는 회로의 상황에 따라 결정될 수 있다.Briefly explaining the operation principle, the values of C1 and R1 of the ESD protection device 400 are 50 ns to 200 ns, which is a time constant greater than 10 nsec, which is a rising time of the ESD pulse. At this time, since the time constant is C1 * R1, the value may be determined according to the layout or the circuit situation.

도 5는 본 발명의 실시예에 따라 정상 동작 및 ESD 상황에서의 NMOS 회로 동작 상황을 도시한 도면이다.5 is a diagram illustrating an NMOS circuit operating situation in a normal operation and an ESD situation according to an embodiment of the present invention.

도 5를 참조하면, 정상 동작 시의 패드 전압은 0~Vdd 의 값으로 on/off 하고 C1을 충분히 charging시킬 수 없기 때문에 Vg2의 값은 항상 0V로 유지한다. 이에 따라 ESD 보호소자(E3)(400)는 오프 상태를 유지하고, 제어 신호(control signal)의 상태에 따라 Vg1의 값이 결정되므로 N 구동 소자(410)가 스위칭해야 하는 정상 동작 상황에서는 ESD 보호소자(400)와 ESD 센싱 회로(420)에 영향을 주지 않는다. Referring to FIG. 5, since the pad voltage in normal operation is on / off to a value of 0 to Vdd and C1 cannot be sufficiently charged, the value of Vg2 is always maintained at 0V. Accordingly, the ESD protection device (E3) 400 maintains the off state, and the value of Vg1 is determined according to the state of the control signal, so that the ESD protection device (E3) 400 is protected in the normal operation situation in which the N driving device 410 needs to switch. The device 400 and the ESD sensing circuit 420 are not affected.

그러나 ESD 펄스가 인가 되는 상황에서는 10ns이하의 빠른 오름 시간을 가지는 펄스가 패드에 유입되므로 Vg2 노드는 쉽게 1~2V로 올라 가게 되어 높은 상태(high state)를 유지하게 되고, 이에 따라 NOR 의 출력단(Vg1)은 제어 신호의 상태와 무관하게 낮은 상태(low state)로 되기 때문에 N 구동 트랜지스터(N1)는 항상 오프 상태로 유지하게 된다. 이에 따라 N 구동 소자(410)의 Vt1은 플로팅 상태일 때보다 높은 전압을 가지고, ESD 보호소자(400)의 Vt1은 상대적으로 낮아지기 때문에 ESD charge가 내부 회로에 유입되지 않고 ESD 보호 소자(400)를 통해서 흐를 수 있게 된다.However, when the ESD pulse is applied, a pulse having a rapid rise time of 10 ns or less flows into the pad, so the Vg2 node easily rises to 1 to 2 V, and maintains a high state. Since the Vg1) is in a low state regardless of the state of the control signal, the N driving transistor N1 is always kept in the off state. Accordingly, since Vt1 of the N driving element 410 has a higher voltage than when floating, and Vt1 of the ESD protection element 400 becomes relatively low, ESD charge does not flow into the internal circuit and the ESD protection element 400 is removed. It can flow through.

한편, 도 4에 나타낸 바와 같이 ESD 보호 회로는 이에 한정되지 않으며, 다양한 방식으로 구성할 수 있다. 하기 도 6 내지 도 9를 참조하여 ESD 보호 회로에 대한 다양한 실시예에 대해 설명하도록 한다. Meanwhile, as shown in FIG. 4, the ESD protection circuit is not limited thereto and may be configured in various ways. Hereinafter, various embodiments of the ESD protection circuit will be described with reference to FIGS. 6 to 9.

도 6은 본 발명의 다른 실시예에 따라 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도이다.6 is a block diagram illustrating an ESD protection circuit including an ESD sensing circuit according to another embodiment of the present invention.

도 6을 참조하면, ESD 보호 소자(400)와, NMOS(N1)(410) 및 PMOS(P1)(430)를 포함하는 출력 회로에서 PMOS(P1)(430)에 ESD 센싱 회로(440)를 연결시켜, ESD 센싱 회로(440) 내 NOR 회로 및 제어 노드(control node)를 이용하여 ESD 상황에 PMOS(P1)(430)를 동작시킬 수 있다. 이때, ESD 센싱 회로(440) 내 NOR 회로는 인버터를 통해 PMOS(P1)(430)에 연결될 수 있으며, ESD 보호 소자(400)는 GCNMOS, SGCMOS 및 GGNMOS 중 어느 하나가 될 수 있다.Referring to FIG. 6, an ESD sensing circuit 440 is applied to a PMOS (P1) 430 in an output circuit including an ESD protection device 400 and an NMOS (N1) 410 and a PMOS (P1) 430. In connection, the PMOS P1 430 may be operated in an ESD situation using a NOR circuit and a control node in the ESD sensing circuit 440. In this case, the NOR circuit in the ESD sensing circuit 440 may be connected to the PMOS (P1) 430 through an inverter, and the ESD protection device 400 may be any one of GCNMOS, SGCMOS, and GGNMOS.

도 7은 본 발명의 또 다른 실시예에 따라 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도이다.7 is a block diagram illustrating an ESD protection circuit including an ESD sensing circuit according to another embodiment of the present invention.

도 7을 참조하면, ESD 보호 소자(400)와, NMOS(N1)(410) 및 PMOS(P1)(430)를 포함하는 출력 회로에서 NMOS(N1)(410) 및 PMOS(P1)(430)에 하나의 ESD 센싱 회로(450)를 연결시켜, ESD 센싱 회로(450) 내 NOR 회로 및 제어 노드(control node)를 이용하여 ESD 상황에서 NMOS(N1)(410) 및 PMOS(P1)(430)를 동작시킬 수 있다.Referring to FIG. 7, an NMOS (N1) 410 and a PMOS (P1) 430 in an output circuit including an ESD protection element 400 and an NMOS (N1) 410 and a PMOS (P1) 430. One ESD sensing circuit 450 is connected to the NMOS (N1) 410 and PMOS (P1) 430 in an ESD situation by using a NOR circuit and a control node in the ESD sensing circuit 450. Can be operated.

이때, ESD 센싱 회로(450) 내 NOR 회로는 NMOS(N1)(410)와 직접 연결되나, PMOS(P1)(430)와는 인버터를 통해 연결될 수 있다. 그리고 ESD 보호 소자(400)는 GCNMOS, SGCMOS 및 GGNMOS 중 어느 하나가 될 수 있다.In this case, the NOR circuit in the ESD sensing circuit 450 may be directly connected to the NMOS (N1) 410, but may be connected to the PMOS (P1) 430 through an inverter. In addition, the ESD protection device 400 may be any one of GCNMOS, SGCMOS, and GGNMOS.

도 8은 본 발명의 또 다른 실시예에 따라 ESD 센싱 회로가 포함된 ESD 보호 회로를 도시한 구성도이다.8 is a block diagram illustrating an ESD protection circuit including an ESD sensing circuit according to another embodiment of the present invention.

도 8을 참조하면, ESD 보호 소자(400)와, NMOS(N1)(410) 및 PMOS(P1)(430)를 포함하는 출력 회로에서 NMOS(N1)(410)에 제 1 ESD 센싱 회로(470)를 연결시킬 수 있고, PMOS(P1)(430)에 제 2 ESD 센싱 회로(460)를 연결시킬 수 있으며, 여기서 제 2 ESD 센싱 회로(460) 내 NOR 회로는 인버터를 통해 PMOS(P1)(430)에 연결될 수 있다. Referring to FIG. 8, a first ESD sensing circuit 470 is formed on an NMOS N1 410 in an output circuit including an ESD protection device 400 and an NMOS (N1) 410 and a PMOS (P1) 430. ) And a second ESD sensing circuit 460 to the PMOS (P1) 430, where the NOR circuit in the second ESD sensing circuit 460 is connected to the PMOS (P1) ( 430 may be connected.

이에 제 1 내지 제2 ESD 센싱 회로(460, 470)는 제 1 내지 제2 ESD 센싱 회로(460, 470) 내 NOR 회로 및 제어 노드(control node)를 이용하여 ESD 상황에서 NMOS 구동소자(N1)(410) 및 PMOS 구동소자(P1)(430)를 각각 동작 시킬 수 있다.Accordingly, the first to second ESD sensing circuits 460 and 470 use NOR circuits and control nodes in the first to second ESD sensing circuits 460 and 470 in an NMOS driving device N1 in an ESD situation. An operation 410 and a PMOS driving device P1 430 may be operated.

이때, ESD 보호 소자(400)는 GCNMOS, SGCMOS 및 GGNMOS 중 어느 하나가 될 수 있다.In this case, the ESD protection device 400 may be any one of GCNMOS, SGCMOS, and GGNMOS.

도 9는 본 발명의 또 다른 실시예에 따라 정상 동작 및 ESD 상황에서의 PMOS 회로 동작 상황을 도시한 도면이다.9 illustrates a PMOS circuit operating situation in a normal operation and an ESD situation according to another embodiment of the present invention.

도 9를 참조하면, 도 6 내지 도 8에 도시한 실시예에서와 같이 ESD 센싱 회로와 연결되는 PMOS 회로의 동작 상황에 대해서는 도 5의 동작 테이블과는 다른 방식으로 동작할 수 있다.Referring to FIG. 9, the operation of the PMOS circuit connected to the ESD sensing circuit may be operated in a manner different from that of the operation table of FIG. 5, as in the exemplary embodiment illustrated in FIGS. 6 to 8.

즉, 정상 동작 시의 패드 전압은 0~Vdd 의 값으로 on/off 하고 C1을 충분히 charging시킬 수 없기 때문에 ESD 보호소자(400)로부터 NOR 회로에 입력되는 값은 항상 0V로 유지한다. 이에 따라 ESD 보호소자(E3)(400)는 오프 상태를 유지하고, 제어 신호의 상태에 따라 인버터 출력값이 결정(예컨대, 제어 신호가 low값인 경우 P 구동 소자(430)가 동작한다)되므로 P 구동 소자(430)가 스위칭해야 하는 정상 동작 상황에서는 ESD 보호소자(400)와 ESD 센싱 회로(440, 450, 460)에 영향을 주지 않는다.That is, since the pad voltage in normal operation is turned on / off to a value of 0 to Vdd and C1 cannot be sufficiently charged, the value input from the ESD protection device 400 to the NOR circuit is always maintained at 0V. Accordingly, the ESD protection device E3 400 maintains the off state, and the inverter output value is determined according to the state of the control signal (for example, when the control signal is a low value, the P driving element 430 operates). Under normal operating conditions in which the device 430 should switch, the ESD protection device 400 and the ESD sensing circuits 440, 450, and 460 are not affected.

그러나 ESD 펄스가 인가되는 상황에서는 10ns이하의 빠른 오름 시간을 가지는 펄스가 패드에 유입되므로 ESD 보호소자(400)로부터 NOR 회로에 입력되는 값은 높은 상태(high state)를 유지하게 되고, 이에 따라 인버터 출력단은 제어 신호의 상태와 무관하게 높은 상태로 되기 때문에 P 구동 트랜지스터(P1)는 항상 오프 상태로 유지하게 된다. 이에 P 구동 소자(430)의 Vt1은 플로팅 상태일 때보다 높은 전압을 가지고, ESD 보호소자(400)의 Vt1은 상대적으로 낮아지기 때문에 ESD charge가 내부 회로에 유입되지 않고 ESD 보호 소자(400)를 통해서 흐를 수 있게 된다.However, when the ESD pulse is applied, a pulse having a fast rise time of 10 ns or less flows into the pad, so that the value input from the ESD protection device 400 to the NOR circuit is maintained in a high state. Since the output terminal becomes high regardless of the state of the control signal, the P driving transistor P1 is always kept in the off state. Accordingly, since Vt1 of the P driving element 430 has a higher voltage than that in the floating state, and Vt1 of the ESD protection element 400 becomes relatively low, ESD charge does not flow into the internal circuit, but through the ESD protection element 400. It can flow.

이상 설명한 바와 같이, 본 발명은 낮은 저항을 가지는 스위치 트랜지스터에 ESD 손상을 방지하기 위한 ESD 보호 회로를 구성하는 것으로서, ESD 소자가 동작하면서 생기는 전압을 이용하여 N 구동 소자 및 P 구동 소자를 턴 오프 시킬 수 있는 NOR 회로를 추가하여 ESD로 인한 정션 파괴를 방지한다. As described above, the present invention configures an ESD protection circuit for preventing ESD damage in a switch transistor having a low resistance, and turns off the N driving device and the P driving device by using a voltage generated while the ESD device operates. An additional NOR circuit can be added to prevent junction destruction due to ESD.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but is capable of various modifications within the scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the scope of the appended claims, and equivalents thereof.

400: ESD 보호 회로 410: N 구동 소자
420, 440, 450, 460, 470: ESD 센싱 회로 430: P 구동 소자400: ESD protection circuit 410: N drive element
420, 440, 450, 460, 470: ESD sensing circuit 430: P drive element

Claims (16)

전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와,
상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와,
상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와,
상기 N 구동 소자와 연결된 P 구동 소자를 포함하며,
상기 ESD 센싱 회로는 상기 N 구동 소자를 제어하는 NOR 회로를 포함하는 ESD 보호 회로.
ESD protection devices that protect the circuits from electrostatic discharge (ESD) through current shunt and voltage lock,
An ESD sensing circuit receiving an overvoltage from the ESD protection device;
An N driving element connected between the ESD protection element and the ESD sensing circuit;
A P driving element connected to the N driving element,
The ESD sensing circuit includes a NOR circuit for controlling the N drive element.
제 1항에 있어서,
상기 ESD 보호 회로는,
상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과,
상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와,
상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)
를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
The method of claim 1,
The ESD protection circuit,
A power supply terminal VDD connected to the N driving element to supply a voltage;
A ground GND connected to the N driving element to provide a ground level;
A pad (PAD) connected to the P driving element and electrically connected to the outside
ESD protection circuit further comprising.
제 1항에 있어서,
상기 ESD 센싱 회로는,
상기 유입 받은 과전압에 의해 상기 NOR 회로의 출력을 로우(Low)로 유지하여 상기 N 구동 소자를 턴-오프하는 것을 특징으로 하는 ESD 보호 회로.
The method of claim 1,
The ESD sensing circuit,
ESD protection circuit, characterized in that the N driving element is turned off by keeping the output of the NOR circuit low by the incoming overvoltage.
제 1항에 있어서,
상기 ESD 보호 소자는,
GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 하는 ESD 보호 회로.
The method of claim 1,
The ESD protection device,
ESD protection circuit, characterized in that one of GCNMOS, SGCMOS and GGNMOS.
전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와,
상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와,
상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와,
상기 N 구동 소자와 연결된 P 구동 소자를 포함하며,
상기 ESD 센싱 회로는 상기 P 구동 소자를 제어하는 NOR 회로 및 인버터를 포함하는 ESD 보호 회로.
ESD protection devices that protect the circuits from electrostatic discharge (ESD) through current shunt and voltage lock,
An ESD sensing circuit receiving an overvoltage from the ESD protection device;
An N driving element connected between the ESD protection element and the ESD sensing circuit;
A P driving element connected to the N driving element,
The ESD sensing circuit includes an NOR circuit and an inverter for controlling the P driving element.
제 5항에 있어서,
상기 ESD 보호 회로는,
상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과,
상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와,
상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)
를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
6. The method of claim 5,
The ESD protection circuit,
A power supply terminal VDD connected to the N driving element to supply a voltage;
A ground GND connected to the N driving element to provide a ground level;
A pad (PAD) connected to the P driving element and electrically connected to the outside
ESD protection circuit further comprising.
제 5항에 있어서,
상기 ESD 센싱 회로는,
상기 유입 받은 과전압에 의해 상기 인버터의 출력을 하이(High)로 유지하여 상기 P 구동 소자를 턴-오프하는 것을 특징으로 하는 ESD 보호 회로.
6. The method of claim 5,
The ESD sensing circuit,
ESD protection circuit, characterized in that the P drive element is turned off by maintaining the output of the inverter high by the incoming overvoltage.
제 5 항에 있어서,
상기 ESD 보호 소자는,
GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 하는 ESD 보호 회로.
The method of claim 5, wherein
The ESD protection device,
ESD protection circuit, characterized in that one of GCNMOS, SGCMOS and GGNMOS.
전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와,
상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와,
상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와,
상기 N 구동 소자와 연결된 P 구동 소자를 포함하며,
상기 ESD 센싱 회로는 상기 N 구동 및 P 구동 소자를 제어하는 NOR 회로를 포함하는 ESD 보호 회로.
ESD protection devices that protect the circuits from electrostatic discharge (ESD) through current shunt and voltage lock,
An ESD sensing circuit receiving an overvoltage from the ESD protection device;
An N driving element connected between the ESD protection element and the ESD sensing circuit;
A P driving element connected to the N driving element,
The ESD sensing circuit includes a NOR circuit for controlling the N driving and P driving elements.
제 9항에 있어서,
상기 ESD 보호 회로는,
상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과,
상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와,
상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)
를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
The method of claim 9,
The ESD protection circuit,
A power supply terminal VDD connected to the N driving element to supply a voltage;
A ground GND connected to the N driving element to provide a ground level;
A pad (PAD) connected to the P driving element and electrically connected to the outside
ESD protection circuit further comprising.
제 9항에 있어서,
상기 ESD 센싱 회로는,
상기 유입 받은 과전압에 의해 상기 NOR 회로의 출력을 로우(Low)로 유지하여 상기 N 구동 소자를 턴-오프하고,
제2 NOR 회로와 연결된 인버터의 출력을 하이(High)로 유지하여 상기 P 구동 소자를 턴-오프하는 것을 특징으로 하는 ESD 보호 회로.
The method of claim 9,
The ESD sensing circuit,
The output of the NOR circuit is kept low due to the received overvoltage, thereby turning off the N driving element.
ESD protection circuit, characterized in that the P drive element is turned off by maintaining the output of the inverter connected to the second NOR circuit high.
제 9 항에 있어서,
상기 ESD 보호 소자는,
GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 하는 ESD 보호 회로.
The method of claim 9,
The ESD protection device,
ESD protection circuit, characterized in that one of GCNMOS, SGCMOS and GGNMOS.
전류 션트 및 전압 고정을 통해 정전 방전(ESD)으로부터 회로를 보호하는 ESD 보호 소자와,
상기 ESD 보호 소자로부터 과전압을 유입 받는 ESD 센싱 회로와,
상기 ESD 보호 소자 및 상기 ESD 센싱 회로 사이에 연결된 N 구동 소자와,
상기 N 구동 소자와 연결된 P 구동 소자를 포함하며,
상기 ESD 센싱 회로는, 상기 N 구동 소자를 제어하는 제1 NOR 회로와, 상기 P 구동 소자를 제어하는 제2 NOR 회로 및 인버터를 포함하는 ESD 보호 회로.
ESD protection devices that protect the circuits from electrostatic discharge (ESD) through current shunt and voltage lock,
An ESD sensing circuit receiving an overvoltage from the ESD protection device;
An N driving element connected between the ESD protection element and the ESD sensing circuit;
A P driving element connected to the N driving element,
The ESD sensing circuit includes a first NOR circuit for controlling the N driving element, a second NOR circuit for controlling the P driving element, and an inverter.
제 13항에 있어서,
상기 ESD 보호 회로는,
상기 N 구동 소자와 연결되어 전압을 공급하는 전원단(VDD)과,
상기 N 구동 소자와 연결되어 그라운드 준위를 제공하는 그라운드(GND)와,
상기 P 구동 소자와 연결되어 외부와 전기적으로 연결된 패드(PAD)
를 더 포함하는 것을 특징으로 하는 ESD 보호 회로.
The method of claim 13,
The ESD protection circuit,
A power supply terminal VDD connected to the N driving element to supply a voltage;
A ground GND connected to the N driving element to provide a ground level;
A pad (PAD) connected to the P driving element and electrically connected to the outside
ESD protection circuit further comprising.
제 13항에 있어서,
상기 ESD 센싱 회로는,
상기 유입 받은 과전압에 의해 상기 제1 NOR 회로의 출력을 로우(Low)로 유지하여 상기 N 구동 소자를 턴-오프하고,
상기 제2 NOR 회로와 연결된 상기 인버터의 출력을 하이(High)로 유지하여 상기 P 구동 소자를 턴-오프하는 것을 특징으로 하는 ESD 보호 회로.
The method of claim 13,
The ESD sensing circuit,
The N driving device is turned off by keeping the output of the first NOR circuit low due to the received overvoltage,
ESD protection circuit, characterized in that to turn off the P drive element by holding the output of the inverter connected to the second NOR circuit high.
제 13 항에 있어서,
상기 ESD 보호 소자는,
GCNMOS, SGCMOS 및 GGNMOS 중 하나인 것을 특징으로 하는 ESD 보호 회로.The method of claim 13,
The ESD protection device,
ESD protection circuit, characterized in that one of GCNMOS, SGCMOS and GGNMOS.
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