KR100649827B1 - Input protection circuit - Google Patents

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Abstract

본 발명은 정전기 유입에 따른 파괴로부터의 소자보호를 위해 반도체 메모리장치의 내부에 구비하는 입력 보호회로에 관한 것으로, 특히 집적회로 내부의 불량발생시 불량교정 여부를 퓨즈의 블로윙상태에 따라 판단가능하도록 핀 구조를 형성함으로써, 패키지 후의 불량분석을 용이하게 수행하여 불량분석 시간 및 비용을 단축시킬 수 있도록 한 입력 보호회로를 제공하기 위한 기술에 관한 것이다.The present invention relates to an input protection circuit provided in the semiconductor memory device for protection against destruction due to the inflow of static electricity. In particular, in the event of a failure in an integrated circuit, a pin can be determined according to the blowing state of the fuse to determine whether the failure is corrected. By forming a structure, the present invention relates to a technique for providing an input protection circuit that can easily perform failure analysis after a package to reduce failure analysis time and cost.

Description

입력 보호회로{Input protection circuit}Input protection circuit

도 1 은 종래에 사용된 입력 보호회로의 일 실시예에 따른 회로 구성도1 is a circuit diagram according to an embodiment of a conventional input protection circuit;

도 2 는 본 발명에 따른 입력 보호회로의 일 실시예에 따른 회로 구성도2 is a circuit diagram illustrating an input protection circuit according to an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

1: 데이타 입·출력 패드 3: 내부회로1: Data input / output pad 3: Internal circuit

5: 내부회로 구동부 7: 불량교정 판단부5: internal circuit drive unit 7: failure calibration determination unit

본 발명은 정전기 유입에 따른 파괴로부터의 소자보호를 위해 반도체 메모리장치의 내부에 구비하는 입력 보호회로에 관한 것으로, 보다 상세하게는 집적회로 내부의 불량발생시 불량 교정여부를 퓨즈의 블로윙(blowing) 상태에 따라 판단가능하도록 핀 구조를 형성함으로써, 패키지 후의 불량분석을 용이하게 하여 불량분석 시간 및 비용을 단축시키도록 한 입력 보호회로에 관한 것이다.The present invention relates to an input protection circuit provided in the semiconductor memory device for protection against destruction due to the inflow of static electricity. More specifically, the blown state of the fuse to determine whether or not a failure correction in the event of a failure in the integrated circuit The present invention relates to an input protection circuit for facilitating failure analysis after a package by shortening the pin structure so as to be judged in accordance with the present invention.

일반적으로, 정전기는 반도체 장치의 내부회로를 파괴시키는 주요원인 중의 하나로, 패키지화된 반도체 장치의 데이타 입·출력 패드(DQ pad)를 통해 유입되는 정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가되어 이들 소자의 기능 을 파괴시키게 된다. In general, static electricity is one of the main causes of destroying internal circuits of semiconductor devices, and static electricity flowing through data input / output pads (DQ pads) of packaged semiconductor devices is applied to diodes or transistors in semiconductor devices, thereby It will destroy the function.

즉, 다이오드의 P-N 접합 사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소오스를 단락시킴으로써 소자의 신뢰성에 큰 영향을 미치게 된다.In other words, it is applied between the P-N junctions of the diodes to generate junction spikes or break the gate insulating film of the transistor to short-circuit the gate, drain, and source, thereby greatly affecting the reliability of the device.

최근들어, 반도체 장치가 초고집적화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 정전기 방전(eletro static discharge: ESD)시 정전기에 의한 영향을 더욱 더 심하게 받고 있다.In recent years, as semiconductor devices have become highly integrated, the thickness of semiconductor devices has become thinner and thinner, and thus, the effects of static electricity during electrostatic discharge (ESD) have become more severe.

이의 해결을 위해, 정전기 방전시 주입된 전하가 소자의 내부회로를 거쳐 빠져 나가기 전에 입력단에 주입된 전하를 곧바로 파워라인(Vcc, Vss)쪽으로 방전시키기 위한 입력 보호회로로서의 정전기방전 보호회로(ESD 보호회로)를 데이타 입·출력 패드부에 삽입하게 된다.To solve this problem, an ESD protection circuit (ESD protection) as an input protection circuit for directly discharging the charge injected into the input terminal to the power line (Vcc, Vss) before the charge injected during the electrostatic discharge passes through the internal circuit of the device is discharged. Circuit) is inserted into the data input / output pad section.

도 1 은 종래에 사용된 입력 보호회로의 일 실시예에 따른 회로 구성도를 도시한 것으로, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 상호 직렬연결되고, 상호간의 접속노드(N1)가 데이타 입·출력패드(1)의 출력단에 접속되며 각각의 베이스단이 접지단에 접속된 풀-업용 pnp형 바이폴라 트랜지스터(T1) 및 풀-다운용 npn형 바이폴라 트랜지스터(T2)와; 상기 데이타 입·출력패드(1)의 출력단 전위신호를 안정된 상태로 유지시켜 내부회로(3)로 전달하기 위해 상기 노드(N1)에 상호 직렬연결된 두 저항(R1, R2)과; 상기 두 저항(R1, R2)의 출력단과 접지단 사이에 각각 다이오드형으로 접속된 두 엔모스 트랜지스터(T3, T4) 및; 상기 저항(R2)과 엔모스 트랜지스터(T4)의 연결노드(N2)에 각각의 게이트단인 접속되어 상기 내부회로(3)의 구동을 제어하는 CMOS형 인버터 구조의 내부회로 구동부(5)를 구비하여 구성된다.FIG. 1 is a circuit diagram illustrating a conventional input protection circuit according to an exemplary embodiment, and is connected in series between a power supply voltage Vcc and a ground terminal Vss, and is connected to each other. A pull-up pnp-type bipolar transistor T1 and a pull-down npn-type bipolar transistor T2, each of which is connected to an output terminal of the data input / output pad 1 and whose base terminal is connected to a ground terminal; Two resistors R1 and R2 connected in series to the node N1 for maintaining the output terminal potential signal of the data input / output pad 1 in a stable state and transferring the signal to the internal circuit 3; Two NMOS transistors T3 and T4 diode-connected between the output terminals of the two resistors R1 and R2 and the ground terminals, respectively; An internal circuit driver 5 having a CMOS inverter structure connected to the resistor R2 and the connection node N2 of the NMOS transistor T4 to control the driving of the internal circuit 3. It is configured by.

상기 구성을 갖는 종래의 정전기방전 보호회로에 따르면, 상기 데이타 입·출력 패드(1)에 고전압이 인가될 경우, 상기 풀-다운용 npn형 바이폴라 트랜지스터(T2)가 턴-온되어 상기 노드(N1)로부터 접지단(Vss)으로의 전류경로를 형성하게 된다. According to the conventional electrostatic discharge protection circuit having the above structure, when a high voltage is applied to the data input / output pad 1, the npn type bipolar transistor T2 for pull-down is turned on and the node N1 is turned on. ) To form a current path from the terminal to ground (Vss).

이때, 상기 두 저항(R1, R2)을 통해 전압강하 및 접합 항복(junction break-down)을 일으켜 전류를 기판(substrate)으로 빠지게 하며, 또한 상기 노드(N2)의 전압은 상기 다이오드형으로 접속된 엔모스 트랜지스터(MN2)가 펀치-스루(punch-through) 현상을 일으켜 접지단(Vss)으로 고전류를 빠지도록 제어하게 된다.At this time, a voltage drop and a junction break-down are caused through the two resistors R1 and R2 to cause a current to fall into the substrate, and the voltage of the node N2 is connected to the diode type. The NMOS transistor MN2 causes a punch-through phenomenon to control the high current to fall to the ground terminal Vss.

한편, 외부로부터 상기 데이타 입·출력패드(1)로 저전류성의 정전기가 인가되어진 경우에는, 상기 풀-업용 pnp형 바이폴라 트랜지스터(T1)이 턴-온되면서 전원전압(Vdd) 인가단으로부터 상기 노드(N1)으로의 전류경로를 형성하게 됨으로써, 상기 내부회로(3)로 인가되는 저전류성 데이타신호의 전위레벨을 안정화시키도록 제어하게 된다.On the other hand, when low current static electricity is applied to the data input / output pad 1 from the outside, the pull-up pnp-type bipolar transistor T1 is turned on and the node from the power supply voltage Vdd is applied. By forming the current path to (N1), it is controlled to stabilize the potential level of the low current data signal applied to the internal circuit 3.

그런데, 상기 구성을 갖고 정전기 방전시 내부회로로의 데이타신호 입력 보호동작을 수행하는 종래의 입력 보호회로에 따르면, 외부 입력신호를 내부회로로 안정되게 전달하는 기능만을 수행하게 되어, 내부회로의 불량발생시 그 불량 교정여부를 판단하는 것이 패키지 이전에는 가능하지만, 패키지 이후에는 불가능해지게 되면서 내부 집적회로의 동작상태-예를들어, 불량 발생여부 등을 효과적으로 분석할 수 없게 되는 문제점이 발생한다.However, according to the conventional input protection circuit having the above configuration and performing a data signal input protection operation to the internal circuit during electrostatic discharge, only the function of stably transferring the external input signal to the internal circuit is performed, and the internal circuit is defective. It is possible to determine whether the defect is corrected when it occurs, but before the package, it becomes impossible after the package, which causes a problem in that the operation state of the internal integrated circuit, for example, the failure is not effectively analyzed.

통상적으로, 집적회로를 개발하는 과정에서는 많은 시행착오를 겪게되며, 이러한 시행착오를 줄이기 위한 많은 연구가 진행되고 있는 실정이다. 이러한 연구분야를 'DFT(Design for Testability)'라 하며, 설계시의 테스트 고려를 의미한다.In general, in the process of developing an integrated circuit, a lot of trial and error is experienced, and many researches are being conducted to reduce such trial and error. This research field is called 'DFT (Design for Testability)', and it means the test consideration in design.

따라서, 상기 DFT를 고려한 설계에 의해 집적공정 이후에 발생하는 불량을 매우 효과적으로 분석할 수 있게 되어 불량분석시의 시간 및 비용을 줄이고 그 정확도를 높여 상기한 집적회로 개발과정상의 여러 시행착오를 대폭 감소시켜 나가도록 하고 있다.Therefore, the design considering the DFT makes it possible to analyze the defects occurring after the integration process very effectively, thereby reducing the time and cost of the defect analysis and improving the accuracy, thereby greatly reducing the various trial and error in the integrated circuit development process. I'm trying to get out.

상기 집적공정시 발생하는 불량분석을 위해서는 그 교정을 위해 구비하는 퓨즈의 블로윙(blowing) 여부를 판단하는 과정이 반드시 요구되는데, 종래기술에서는 상기 불량 교정용 퓨즈의 블로윙여부 판단이 패키지 이전에만 가능하고 패키지 이후에는 불가능해지게 되면서, 집적회로 내부의 동작상태 분석이 효율적으로 수행되지 못하는 문제점이 발생하였다.For the failure analysis occurring during the integration process is a process of determining whether the blow blow (blowing) of the fuse provided for the calibration is required, in the prior art, it is possible to determine whether the blow of the bad correction fuse blows only before the package. As it becomes impossible after the package, there is a problem that the analysis of the operating state inside the integrated circuit is not performed efficiently.

이로 인해, 패키지 이후 발생된 불량의 교정여부 측정을 위해서는 패키지를 제거하는 번거로운 과정을 반드시 거쳐야 될 뿐만 아니라, 다시 테스트할 수 없는 상황이 발생하게 되어 불량분석 테스트과정에 요구되는 시간 및 비용이 크게 증가되면서 소자 전체의 효율을 저하시키게 되는 문제점이 발생한다.As a result, in order to measure the defects generated after the package, not only has to go through the cumbersome process of removing the package, but also can not be tested again, significantly increasing the time and cost required for the defect analysis test process. As a result, there is a problem of lowering the efficiency of the entire device.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 집적공정상의 패키지 과정 이후 발생하는 불량에 대한 그 교정여부를 퓨즈 블로윙여부에 따라 고속으로 용이하게 판단함으로써, 불량분석시 요구되는 시간 및 비용절감을 실현하도록 한 입력 보호회로를 제공하는데 있다.The present invention has been made to solve the above problems, and an object of the present invention is to easily determine at a high speed according to the fuse blown whether or not the correction for defects occurring after the packaging process in the integration process, the time required for failure analysis And an input protection circuit for realizing cost reduction.

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상기 목적을 달성하기 위하여, 본 발명에 의한 입력 보호회로는 전원전압 인가단과 접지단 사이에 상호 직렬 연결되어 데이타 입·출력패드에 인가되는 외부 데이타신호의 전위레벨에 따라 전원전압 인가단 또는 접지단으로 전류 경로를 형성하여 외부로 흐르게 하는 풀-업 및 풀-다운용 트랜지스터; 및 데이타 입·출력패드의 출력단 전위를 전달받아 내부회로의 구동을 제어하는 내부회로 구동부의 전단에 접속되며, 외부 데이타신호의 전위레벨이 일정전위 이상으로 인가시 활성화되어 퓨즈의 블로윙 여부에 따라 내부회로의 불량 교정상태를 판단하는 불량교정 판단부를 구비하는 것을 특징으로 한다.
상기 불량교정 판단부는 상기 내부회로 구동부의 전단에 접속된 다이오드와,
상기 다이오드의 출력단과 전원전압 인가단 사이에 접속된 퓨즈를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.In order to achieve the above object, the input protection circuit according to the present invention is connected in series between the power supply voltage supply terminal and the ground terminal, and according to the potential level of the external data signal applied to the data input / output pads, the power supply voltage supply terminal or the ground terminal. A pull-up and pull-down transistor that forms a current path and flows to the outside; And connected to the front end of the internal circuit driver for controlling the operation of the internal circuit receives the potential of the output terminal of the data input and output pads, and is activated when the potential level of the external data signal is applied above a certain potential, depending on whether the fuse blows And a defect calibration determining unit for determining a defect calibration state of the circuit.
The failure correction determining unit and a diode connected to the front end of the internal circuit driver;
And a fuse connected between the output terminal of the diode and the power supply voltage applying terminal.
The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2 는 본 발명에 따른 입력 보호회로의 일 실시예에 따른 회로 구성도를 도시한 것으로, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 상호 직렬연결되고, 상호간의 접속노드(N1)가 데이타 입·출력패드(1)의 출력단에 접속되며 각각의 베이스단이 접지단에 접속된 풀-업용 pnp형 바이폴라 트랜지스터(T1) 및 풀-다운용 npn형 바이폴라 트랜지스터(T2)와; 상기 데이타 입·출력패드(1)의 출력단(N1) 전위신호를 안정된 상태로 유지시켜 내부회로(3)로 전달하기 위해 상기 노드(N1)에 상호 직렬연결된 두 저항(R1, R2)과; 상기 두 저항(R1, R2)의 출력단과 접지단 사이에 각각 다이오드형으로 접속된 두 엔모스 트랜지스터(T3, T4)와; 상기 저항(R2)과 엔모스 트랜지스터(T4)의 연결노드(N2)에 각각의 게이트단이 접속되어 상기 내부회로(3)의 구동을 제어하는 CMOS형 인버터 구조의 내부회로 구동부(5) 및; 상기 내부회로 구동부(5)의 전단(N2)에 접속되며, 상기 데이타 입·출력패드(1)를 통해 전달되는 외부 데이타신호의 전위레벨이 일정전위(Vcc + Vresistor + Vth) 이상으로 인가시 활성화되어 퓨즈 블로윙여부에 따라 집적회로 내부의 불량 교정상태를 판단하는 불량교정 판단부(7)를 구비하여 구성한다.FIG. 2 is a circuit diagram illustrating an input protection circuit according to an embodiment of the present invention, in which a power supply voltage Vcc is applied in series and a ground terminal Vss. A pull-up pnp-type bipolar transistor T1 and a pull-down npn-type bipolar transistor T2, each of which is connected to an output terminal of the data input / output pad 1 and whose base terminal is connected to a ground terminal; Two resistors R1 and R2 connected in series with the node N1 for maintaining the output terminal N1 potential signal of the data input / output pad 1 in a stable state and transferring the signal to the internal circuit 3; Two NMOS transistors T3 and T4 diode-connected between the output terminals and the ground terminals of the two resistors R1 and R2, respectively; An internal circuit driver 5 of a CMOS inverter structure connected to a gate node of the resistor R2 and a connection node N2 of the NMOS transistor T4 to control the driving of the internal circuit 3; It is connected to the front end N2 of the internal circuit driver 5, and is activated when the potential level of the external data signal transmitted through the data input / output pad 1 is applied at a constant potential (Vcc + Vresistor + Vth) or more. And a failure correction determination unit 7 for determining a failure correction state in the integrated circuit according to whether fuse blown or not.

동 도면에서, 상기 불량교정 판단부(7)는 상기 내부회로 구동부(5)의 전단(N2)에 접속된 다이오드(D1)와, 상기 다이오드(D1)의 출력단과 전원전압(Vcc) 인가단 사이에 접속된 퓨즈(F1)를 구비하여 구성한다.In the same figure, the failure correction determination unit 7 is connected between the diode (D1) connected to the front end (N2) of the internal circuit driving unit 5, and between the output terminal of the diode (D1) and the power supply voltage (Vcc) applying stage. It comprises a fuse F1 connected to it.

이하, 상기 구성을 갖는 본발명에 따른 입력 보호회로의 불량교정여부 판단동작을 도면을 참조하며 자세히 살펴보기로 한다.Hereinafter, an operation of determining whether or not the defective correction of the input protection circuit according to the present invention having the above configuration will be described in detail with reference to the accompanying drawings.

우선, 일반동작시 상기 데이타 입·출력패드(1)에는 0V 혹은 Vcc 의 전위가 걸리게 된다. First, in the normal operation, the data input / output pad 1 receives a potential of 0 V or Vcc.

이때에는 집적회로 내부로 상기 데이타 입·출력패드(1)를 통해 전달된 외부 데이타신호를 전달할 뿐, 상기 불량교정 판단부(7)내 퓨즈(F1)를 경유하여 흐르는 전류는 존재하지 않게 된다.At this time, only the external data signal transmitted through the data input / output pad 1 is transferred into the integrated circuit, and there is no current flowing through the fuse F1 in the failure correction determining unit 7.

한편, 상기 불량교정 판단부(7)내 퓨즈(F1)가 블로윙된 상태에서 상기 데이타 입·출력패드(1)에 일정전위(Vcc+ Vresistor + Vth) 이상의 전위가 걸리게 되 면, 상기 다이오드(D1)로부터 전원전압(Vcc) 인가단으로의 전류경로가 형성되지 않게 되면서 상기 데이타 입·출력패드(1)에서 전원전압 인가단으로 전류가 흐르지 않게 되기 때문에, 이러한 상황에서는 현재 테스트중인 퓨즈가 블로윙상태라는 것을 알 수 있게 된다.On the other hand, when the potential of the constant voltage (Vcc + Vresistor + Vth) is applied to the data input / output pad 1 in the state in which the fuse F1 in the defective calibration determination unit 7 is blown, the diode D1 is applied. Since the current path from the data input / output pad 1 to the power supply voltage supply terminal is not formed while the current path from the data input / output pad 1 to the supply voltage (Vcc) supply terminal is not formed, the fuse under test is blown. You will find out.

반면, 상기 불량교정 판단부(7)내 퓨즈(F1)가 블로윙되지 않은 상태에서 상기 데이타 입·출력패드(1)에 일정전위(Vcc+ Vresistor + Vth) 이상의 전위가 걸리게 되면, 상기 다이오드(D1)로부터 전원전압(Vcc) 인가단으로의 전류경로가 형성되면서 상기 데이타 입·출력패드(1)로부터 전원전압 인가단으로 전류가 흐르게 되기 때문에, 이러한 상황에서는 현재 테스트중인 퓨즈가 블로윙상태가 아닌 즉, 커팅상태가 아닌 것을 알 수 있게 된다.On the other hand, when the potential of the constant voltage (Vcc + Vresistor + Vth) is applied to the data input / output pad 1 in a state in which the fuse F1 in the failure correction determining unit 7 is not blown, the diode D1 is applied. Since the current flows from the data input / output pad 1 to the power supply voltage supply terminal while a current path is formed from the power supply voltage Vcc supply terminal, the fuse under test is not blown. It can be seen that the cutting state.

상기한 바와 같은 퓨즈(F1)의 블로윙여부 판단에 의해 집적회로 내부의 불량발생시 패키지 상태에서도 상기 발생된 불량의 교정여부를 빠르고 용이하게 판단할 수 있게 된다.By determining whether the fuse F1 blows as described above, it is possible to quickly and easily determine whether the generated defect is corrected even in a package state when a defect occurs in the integrated circuit.

이상에서 설명한 바와같이 본 발명에 따른 입력 보호회로에 의하면, 패키지 상태에서도 집적회로 내부의 불량발생시 불량 교정여부를 퓨즈의 블로윙(blowing)상태에 따라 고속으로 용이하게 판단가능하도록 핀 구조를 형성함으로써, 패키지 후의 불량분석을 용이하게 하여 불량분석 시간 및 비용을 단축시킬 수 있게 되는 매우 뛰어난 효과가 있다.As described above, according to the input protection circuit according to the present invention, even in a package state by forming a fin structure so that it is possible to easily determine at a high speed according to the blowing state of the fuse in the event of a defect in the integrated circuit, There is an excellent effect of facilitating defect analysis after the package, which can shorten the defect analysis time and cost.

그 결과, 불량발생 테스트장치의 개발시간 및 개발비를 대폭 감소시켜 전체 적인 수율향상을 기대할 수 있는 효과가 있다.As a result, it is possible to significantly reduce the development time and the development cost of the defect generation test apparatus, thereby improving the overall yield.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.

Claims (2)

전원전압 인가단과 접지단 사이에 상호 직렬 연결되어 데이타 입·출력패드에 인가되는 외부 데이타신호의 전위레벨에 따라 상기 전원전압 인가단 또는 상기 접지단으로 전류 경로를 형성하여 외부로 흐르게 하는 풀-업 및 풀-다운용 트랜지스터; 및A pull-up that is connected in series between a power supply voltage supply terminal and a ground terminal to form a current path to the power supply voltage supply terminal or the ground terminal according to the potential level of the external data signal applied to the data input / output pads and flows to the outside. A pull-down transistor; And 상기 데이타 입·출력패드의 출력단 전위를 전달받아 내부회로의 구동을 제어하는 내부회로 구동부의 전단에 접속되며, 상기 외부 데이타신호의 전위레벨이 일정전위 이상으로 인가시 활성화되어 퓨즈의 블로윙 여부에 따라 상기 내부회로의 불량 교정상태를 판단하는 불량교정 판단부It is connected to the front end of the internal circuit driving unit which receives the potential of the output terminal of the data input / output pad and controls the driving of the internal circuit. Defect correction determination unit for determining a defect correction state of the internal circuit 를 구비하는 것을 특징으로 하는 입력 보호회로.Input protection circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 불량교정 판단부는 상기 내부회로 구동부의 전단에 접속된 다이오드와,The failure correction determining unit and a diode connected to the front end of the internal circuit driver; 상기 다이오드의 출력단과 전원전압 인가단 사이에 접속된 상기 퓨즈를 구비하는 것을 특징으로 하는 입력 보호회로.And said fuse connected between an output terminal of said diode and a power supply voltage applying terminal.
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