KR100847011B1 - Trimming unit and Wafer having pads out of a chip - Google Patents
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Abstract
칩 외부에 트리밍 패드가 위치하는 트리밍 장치 및 칩 외부에 패드가 형성된 웨이퍼에 관하여 개시한다. A trimming apparatus in which a trimming pad is located outside the chip and a wafer in which the pad is formed outside the chip are disclosed.
본 발명에 따른 트리밍 장치는 퓨징 저항, 트리밍 패드, 스위치, 트리밍모드 패드, 제1부하 성분, 제2부하 성분 및 인버터를 구비하고, 상기 트리밍 패드 및 상기 트리밍모드 패드는 칩 외부의 스크라이브 레인에 위치한다. 상기 퓨징 저항은 일 단자가 접지전압에 연결된다. 상기 트리밍 패드는 상기 퓨징 저항을 트리밍하기 위한 전압 또는 전류를 인가한다. 상기 스위치는 일 단자가 상기 트리밍 패드에 연결되고, 다른 일 단자가 상기 퓨징 저항의 다른 일단자에 연결된다. 상기 트리밍모드 패드는 상기 스위치를 턴 온 시킨다. 상기 제1부하 성분은 일 단자가 상기 스위치 및 상기 퓨징 저항 사이의 공통단자에 연결되고, 다른 일 단자가 전원전압에 연결된다. 상기 제2부하 성분은 일 단자가 상기 스위치 및 상기 트리밍모드 패드의 공통단자에 연결되고, 다른 일 단자가 상기 접지전압에 연결된다. 상기 인버터는 상기 스위치, 상기 퓨징 저항 및 상기 제1부하 성분의 공통단자로부터 출력되는 전압을 반전하여 출력한다.The trimming apparatus according to the present invention includes a fusing resistor, a trimming pad, a switch, a trimming mode pad, a first load component, a second load component, and an inverter, and the trimming pad and the trimming mode pad are located in a scribe lane outside the chip. do. The fusing resistor has one terminal connected to a ground voltage. The trimming pad applies a voltage or current to trim the fusing resistor. The switch has one terminal connected to the trimming pad and the other terminal connected to the other terminal of the fusing resistor. The trimming mode pad turns on the switch. The first load component has one terminal connected to a common terminal between the switch and the fusing resistor, and the other terminal connected to a power supply voltage. The second load component has one terminal connected to the common terminal of the switch and the trimming mode pad, and the other terminal connected to the ground voltage. The inverter inverts and outputs a voltage output from a common terminal of the switch, the fusing resistor, and the first load component.
Description
도 1은 종래의 트리밍 장치를 나타낸다.1 shows a conventional trimming device.
도 2 내지 도 5는 본 발명에 따른 트리밍 장치의 일실시예들을 나타낸다.2 to 5 show one embodiment of a trimming device according to the invention.
도 6은 본 발명에 따른 트리밍 장치가 형성된 웨이퍼를 나타낸다.6 shows a wafer on which a trimming device according to the invention is formed.
도 7은 도 6의 웨이퍼에 소우잉(sawing)이 완료된 후의 형태를 나타낸다.FIG. 7 shows a form after sawing is completed on the wafer of FIG. 6.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
220 : 트리밍 패드 310 : 스위치220: trimming pad 310: switch
320 : 트리밍모드 패드 410 : 제1부하 성분320: trimming mode pad 410: first load component
420 : 제2부하 성분 430 : 인버터420: second load component 430: inverter
510 : 트랜스미션 게이트 스위치510: Transmission Gate Switch
본 발명은 반도체 제조장치 중 트리밍 장치에 관한 것으로, 더욱 상세하게는 트리밍 패드가 칩 외부에 위치하는 트리밍 장치 및 칩 외부에 패드가 형성된 웨이퍼에 관한 것이다.The present invention relates to a trimming apparatus of a semiconductor manufacturing apparatus, and more particularly, to a trimming apparatus in which a trimming pad is located outside the chip, and a wafer in which the pad is formed outside the chip.
집적회로를 테스트하는 과정에서 더미(Dummy) 저항 등을 이용하여 회로의 특성을 정교하게 조정하기 위해서 퓨징 저항을 트리밍(Trimming)하는 기법을 사용한다. 퓨징 저항은 보통 폴리 저항으로 구성되며, 저항은 수십 옴(Ω) 정도이며, 순간적인 전압이나 전류를 인가하면 단선되는 전기적 성질을 가진다.In the process of testing an integrated circuit, a technique of trimming a fusing resistor is used to finely adjust the characteristics of the circuit using a dummy resistor. The fusing resistor is usually composed of a poly resistor, and the resistance is about tens of ohms, and has an electrical property that is disconnected when a momentary voltage or current is applied.
반도체 회로에서 퓨징(Fusing) 저항을 트리밍하기 위해서는, 퓨징 저항에 전압이나 전류를 인가하기 위한 트리밍 패드를 필요로 한다. 트리밍 패드는 퓨징 저항마다 하나씩 필요하게 된다. 트리밍 패드는 퓨징 저항을 트리밍을 한 후, 그 역할을 다하게 된다.In order to trim the fusing resistor in the semiconductor circuit, a trimming pad for applying a voltage or a current to the fusing resistor is required. One trimming pad is needed for each fusing resistor. The trimming pad performs its role after trimming the fusing resistance.
도 1은 종래의 트리밍 장치(100)를 나타낸다.1 shows a
도 1을 참조하면, 종래의 트리밍 장치(100)는 퓨징 저항(RF)이 트리밍 패드(110)와 그라운드 패드(120) 사이에 직접 연결되는 구조이며, 트리밍 패드(110)에 높은 전압이나 큰 전류를 인가하여 퓨징 저항(RF)을 트리밍한다.Referring to FIG. 1, the
그러나, 종래의 트리밍 장치(100)에서 트리밍 패드(110)는 칩(Chip_#) 내부에 위치하게 되어, 결과적으로, 칩 면적에서 상당히 큰 부분을 차지하게 된다. 따라서, 웨이퍼 당 칩 개수가 감소되는 단점이 있다.However, in the
본 발명이 이루고자 하는 하나의 기술적 과제는 트리밍 패드를 칩과 칩 사이의 스크라이브 레인(Scribe Lane)에 위치시켜 칩 사이즈를 줄일 수 있으며, 칩 절단 후에 트리밍 패드가 웨이퍼 기판에 단락되더라도 내부회로에 영향을 주지 않는 트리밍 장치를 제공하는데 있다.One technical problem to be achieved by the present invention is to reduce the chip size by placing the trimming pad in the scribe lane between the chip and the chip, and even if the trimming pad is shorted to the wafer substrate after cutting the chip, the internal circuit may be affected. It is to provide a trimming device that does not give.
본 발명이 이루고자 하는 다른 하나의 기술적 과제는 패드를 칩 사이의 스크라이브 레인에 위치시켜 칩 사이즈를 줄일 수 있으며, 칩 절단 후에 패드가 웨이퍼 기판에 단락되더라도 내부회로에 영향을 주지 않는 스크라이브 레인에 패드가 형성된 웨이퍼를 제공하는데 있다.Another technical object of the present invention is to reduce the size of the chip by placing the pad in the scribe lane between the chip, and even if the pad is shorted to the wafer substrate after chip cutting, the pad in the scribe lane does not affect the internal circuit To provide a formed wafer.
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상기 하나의 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 트리밍 장치는 퓨징 저항, 트리밍 패드, 스위치 및 트리밍모드 패드를 구비하고, 상기 트리밍 패드 및 상기 트리밍모드 패드는 칩 외부의 스크라이브 레인에 위치한다.
상기 퓨징 저항은 칩 내부에 위치한다. 상기 트리밍 패드는 상기 퓨징 저항을 트리밍하기 위한 전압 또는 전류를 인가한다. 상기 스위치는 상기 트리밍 패드와 상기 퓨징 저항 사이에 위치한다. 상기 트리밍모드 패드는 상기 스위치를 턴 온 시킨다.
상기 하나의 기술적 과제를 이루기 위한 본 발명의 다른 일실시예에 따른 트리밍 장치는 퓨징 저항, 트리밍 패드, 스위치, 트리밍모드 패드, 제1부하 성분, 제2부하 성분 및 인버터를 구비하고, 상기 트리밍 패드 및 상기 트리밍모드 패드는 칩 외부의 스크라이브 레인에 위치한다.Trimming apparatus according to an embodiment of the present invention for achieving the one technical problem comprises a fusing resistor, a trimming pad, a switch and a trimming mode pad, the trimming pad and the trimming mode pad is located in the scribe lane outside the chip do.
The fusing resistor is located inside the chip. The trimming pad applies a voltage or current to trim the fusing resistor. The switch is located between the trimming pad and the fusing resistor. The trimming mode pad turns on the switch.
Trimming apparatus according to another embodiment of the present invention for achieving the one technical problem comprises a fusing resistor, a trimming pad, a switch, a trimming mode pad, a first load component, a second load component and an inverter, the trimming pad And the trimming mode pad is located in a scribe lane outside the chip.
상기 퓨징 저항은 일 단자가 접지전압에 연결된다. 상기 트리밍 패드는 상기 퓨징 저항을 트리밍하기 위한 전압 또는 전류를 인가한다. 상기 스위치는 일 단자가 상기 트리밍 패드에 연결되고, 다른 일 단자가 상기 퓨징 저항의 다른 일단자에 연결된다. 상기 트리밍모드 패드는 상기 스위치를 턴 온 시킨다. 상기 제1부하 성분은 일 단자가 상기 스위치 및 상기 퓨징 저항 사이의 공통단자에 연결되고, 다른 일 단자가 전원전압에 연결된다. 상기 제2부하 성분은 일 단자가 상기 스위치 및 상기 트리밍모드 패드의 공통단자에 연결되고, 다른 일 단자가 상기 접지전압에 연결된다. 상기 인버터는 상기 스위치, 상기 퓨징 저항 및 상기 제1부하 성분의 공통단자로부터 출력되는 전압을 반전하여 출력한다.The fusing resistor has one terminal connected to a ground voltage. The trimming pad applies a voltage or current to trim the fusing resistor. The switch has one terminal connected to the trimming pad and the other terminal connected to the other terminal of the fusing resistor. The trimming mode pad turns on the switch. The first load component has one terminal connected to a common terminal between the switch and the fusing resistor, and the other terminal connected to a power supply voltage. The second load component has one terminal connected to the common terminal of the switch and the trimming mode pad, and the other terminal connected to the ground voltage. The inverter inverts and outputs a voltage output from a common terminal of the switch, the fusing resistor, and the first load component.
상기 다른 하나의 기술적 과제를 이루기 위한 본 발명에 따른 칩 외부에 패드가 형성된 웨이퍼는 복수의 칩 각각에 적어도 하나의 내부회로 및 상기 내부회로에 대응하는 인터페이스 회로가 형성되어 있고, 상기 복수의 칩 사이의 스크라이브 레인에 상기 인터페이스 회로에 대응하는 복수의 패드가 형성되어 있다.According to another aspect of the present invention, at least one internal circuit and an interface circuit corresponding to the internal circuit are formed on a plurality of chips. A plurality of pads corresponding to the interface circuits are formed in the scribe lanes.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.Hereinafter, specific embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 일실시예에 따른 트리밍 장치(200)를 나타낸다.2 shows a
도 2에 도시된 트리밍 장치(200)는, 칩(Chip_#) 내부의 퓨징(Fusing) 저항(RF)과 칩(Chip_#) 외부의 트리밍 패드(220)를 구비한다. 칩(Chip_#) 내부의 내부회로는 트리밍 패드(220)와 퓨징 저항(RF)의 공통단자에 연결되어 있다.The
칩(Chip_#)은 내부회로와 이에 대응하는 인터페이스 회로를 구비하는데, 인터페이스 회로는 트리밍(Trimming)을 목적으로 설계할 수도 있고, 테스트(Test)를 목적으로 설계할 수도 있다. 트리밍을 목적으로 설계할 경우에 인터페이스 회로는 퓨징 저항(RF)을 구비한다.The chip Chip_ # includes an internal circuit and an interface circuit corresponding thereto, and the interface circuit may be designed for trimming or for testing. When designed for trimming purposes, the interface circuit has a fusing resistor R F.
퓨징 저항(RF)은 칩 내부에 위치하며, 일 단자가 접지전압(GND)과 연결되어 있다.The fusing resistor R F is located inside the chip, and one terminal is connected to the ground voltage GND.
트리밍 패드(220)는 퓨징 저항(RF)의 다른 일 단자와 연결되어 있으며, 충분한 전압이나 전류를 이용하여 퓨징 저항(RF)을 트리밍하기 위해 사용된다. 특히, 트리밍 패드(220)는 칩(Chip_#) 외부의 스크라이브 레인(Scribe Lane)에 위치한다.
스크라이브 레인은 웨이퍼에서 칩(Chip_#)과 칩(Chip_#) 사이에 형성된 일정한 간격의 분리를 위한 공간으로, 조립과정에서 절단되는 부분이다.The scribe lane is a space for separation of a predetermined gap formed between the chip Chip_ # and the chip Chip ## in the wafer, and is a part cut during the assembly process.
도 3은 본 발명의 다른 일실시예에 따른 트리밍 장치(300)를 나타낸다.3 shows a
도 3에 도시된 트리밍 장치(300)는, 도 2에 도시된 트리밍 장치(200)에 트리밍 패드(220)와 퓨징 저항(RF) 사이에 위치하는 스위치(310)와 스위치(310)를 턴 온(Turn On)시키는 트리밍모드 패드(320)를 더 구비한다.The
여기서, 트리밍모드 패드(320)는 트리밍 패드(220)와 마찬가지로, 칩 외부의 스크라이브 레인에 위치한다.Here, the
여기서, 스위치(310)는, MOS 트랜지스터로 구현할 수 있다. 이 경우, 트리밍모드 패드(320)는 MOS 트랜지스터의 게이트에 턴 온 전압을 인가한다. 도 3의 실시예에서는 NMOS 스위치가 이용되었다.Here, the
도 3에 도시된 트리밍 장치(300)는 트리밍모드 패드(320)를 이용하여 NMOS 스위치(310)의 게이트에 로직 "HIGH"전압을 인가하여 턴 온시킨 후, 트리밍 패드(220)를 통하여 퓨징 저항(RF)을 트리밍할 수 있는 전류 또는 전압을 인가하도록 되어 있다.The
또한, 스위치(310)는, 트랜스미션 게이트(Transmission Gate) 스위치(도 5의 510)로도 구현할 수 있다.In addition, the
트랜스미션 게이트 스위치(510, 도 5)는 NMOS 트랜지스터, PMOS 트랜지스터 및 인버터를 구비하고, 하나의 게이트에는 인버터의 입력 전압을, 다른 하나의 게이트에는 인버터의 출력 전압을 인가하여 두 트랜지스터 모두 턴 온되거나 또는 두 트랜지스터 모두 턴 오프되는 특성을 가지고 있으므로, 스위치와 같은 특성을 가지게 된다.The transmission gate switch 510 (FIG. 5) includes an NMOS transistor, a PMOS transistor, and an inverter, and both transistors are turned on by applying an input voltage of the inverter to one gate and an output voltage of the inverter to another gate, or Both transistors are turned off, so they have the same characteristics as switches.
도 4는 본 발명의 또다른 일실시예에 따른 트리밍 장치(400)를 나타낸다.4 shows a
도 4에 도시된 트리밍 장치(400)는 퓨징 저항(RF), 트리밍 패드(220), 스위치(310), 트리밍모드 패드(320), 제1부하 성분(410), 제2부하 성분(420) 및 인버터(430)를 구비한다.The
퓨징 저항(RF)은 일 단자가 접지전압(GND)에 연결된다.One terminal of the fusing resistor R F is connected to the ground voltage GND.
트리밍 패드(220)는 퓨징 저항(RF)을 트리밍하기 위한 충분한 전압이나 전류를 퓨징 저항(RF)에 인가한다. 트리밍 패드(220)는 칩(Chip_#) 외부의 스크라이브 레인에 위치한다.Trimming
스위치(310)는 일 단자가 상기 트리밍 패드(220)에 연결되고, 다른 일 단자가 상기 퓨징 저항(RF)의 다른 일단자에 연결된다. 여기서, 스위치(310)는 MOS 트랜지스터로 구현할 수 있다.The
트리밍모드 패드(320)는 스위치(310)를 턴 온 시킨다. 스위치(310)가 MOS 트랜지스터일 경우 트리밍모드 패드(320)는 MOS 트랜지스터의 게이트에 턴 온 전압을 인가한다. 트리밍모드 패드(320)는 트리밍 패드(220)와 마찬가지로, 칩(Chip_#) 외부의 스크라이브 레인에 위치한다.The trimming
제1부하 성분(410)은 일 단자가 스위치(310) 및 퓨징 저항(RF) 사이의 공통단자에 연결되고, 다른 일 단자가 전원전압(VDD)에 연결된다. 제2부하 성분(420) 일 단자가 스위치(310) 및 트리밍모드 패드(320)의 공통단자에 연결되고, 다른 일 단자가 접지전압(GND)에 연결된다.One terminal of the
인버터(430)는 스위치(310), 퓨징 저항(RF) 및 제1부하 성분(410)의 공통단자로부터 출력되는 전압(VA)을 반전하여 출력한다.The
트리밍 전에 인버터(430)에 입력되는 전압(VA)은, 스위치(310)가 턴 오프되어, 전원전압(VDD)과 접지전압(GND) 사이에서 퓨징 저항(RF) 및 제1부하 성분(410)의 공통단자로부터 출력되는 전압이므로, 다음과 같이 표시할 수 있다.The voltage V A inputted to the
여기서, RPU는 제1부하 성분(410)의 저항값이다.Here, R PU is a resistance value of the
제1부하 성분(410)은 이른바 풀업(pull-up) 저항으로, 수백 킬로옴(㏀) 이상 의 저항값을 가지며, 퓨징 저항(RF)의 트리밍 전에, 인버터(430) 출력 전압을 "HIGH"로 유지하는데 사용된다. 반면, 제2부하 성분(420)은 이른바 풀다운(pull-down) 저항으로, 풀업 저항과 마찬가지로 수백 킬로옴(㏀) 이상의 저항값을 가지며, 퓨징 저항(RF)의 트리밍 후에, 인버터(430) 출력 전압을 "LOW"로 유지하는데 사용된다.The
도 4에 도시된 트리밍 장치(400)의 동작의 시퀀스는 다음과 같다.The sequence of operations of the
트리밍모드 패드(320)에 로직 "HIGH"전압을 인가하면, 스위치(310)는 턴 온 되어 트리밍을 할 준비가 된다. 그 후, 트리밍 패드(220)에 전압 또는 전류를 인가하여 트리밍을 실시하면, 퓨징 저항(RF)이 단선되어, 인버터(430) 입력전압(VA) 전압은 로직 "HIGH"가 된다. 따라서, 인버터(430)의 최종 출력 전압은 로직 "LOW"가 된다. 다시 트리밍 패드(220)와 트리밍모드 패드(320)를 플로팅하면, 제2부하 성분(420)에 의해 스위치(310)는 턴 오프 되어 인버터(430)의 최종 출력 전압은 로직 "LOW"를 유지한다.When a logic “HIGH” voltage is applied to the trimming
도 5는 본 발명의 또 다른 일실시예에 따른 트리밍 장치(500)를 나타낸다.5 shows a
도 5에 도시된 트리밍 장치(500)는, 도 4에 도시된 트리밍 장치(400)에서 스위치(310)를 트랜스미션 게이트 스위치(510)로 구현한 것이다.The
트랜스미션 게이트 스위치(510)는 PMOS 트랜지스터와 NMOS 트랜지스터, 그리고 인버터를 구비한다. 2개의 트랜지스터 각각의 드레인의 공통단자가 트리밍 패드(220)와 연결되어 있다. 그리고, 2개의 트랜지스터 각각의 소오스의 공통단자가 퓨징 저항(RF)에 연결되어 있다. 1개의 트랜지스터의 게이트는 인버터의 입력단자와 연결되어 있고, 다른 1개의 트랜지스터의 게이트는 인버터의 출력단자와 연결되어 있다.The
따라서, 2개의 트랜지스터 모두 턴 오프 되어있는 상태에서 트리밍모드 패드(320)에 의해 동시에 턴 온 된다.Therefore, both transistors are turned on at the same time by the trimming
도 6은 본 발명에 따른 트리밍 장치를 적용한 웨이퍼의 레이아웃을 나타낸다.6 shows a layout of a wafer to which a trimming device according to the present invention is applied.
도 6을 참조하면, 복수의 트리밍 패드(220)는 칩(Chip_#) 외부의 스크라이브 레인에 위치하고, 메탈 레인에 의해 각각의 칩(Chip_#) 내부와 연결된다.Referring to FIG. 6, the
본 발명에 따른 트리밍 장치의 기술적 사상은 웨이퍼의 레이아웃에도 확대 적용할 수 있다.The technical idea of the trimming apparatus according to the present invention can be extended to the layout of the wafer.
일반적으로 웨이퍼에는 스크라이브 레인으로 분리된 복수의 칩이 형성되어 있으며, 복수의 칩 각각에는 적어도 하나의 내부회로 및 상기 내부회로에 대응하는 인터페이스 회로가 형성되어 있다.In general, a plurality of chips separated by a scribe lane are formed on a wafer, and at least one internal circuit and an interface circuit corresponding to the internal circuits are formed on each of the plurality of chips.
본 발명에서는 스크라이브 레인에 각각 상기 인터페이스 회로에 대응하는 복수의 패드가 형성되어 있다. 여기서 복수의 패드는, 내부회로 테스트를 위한 테스트 패드 또는 트리밍을 위한 트리밍 패드이다.In the present invention, a plurality of pads corresponding to the interface circuit are formed in the scribe lanes, respectively. Here, the plurality of pads are test pads for internal circuit testing or trimming pads for trimming.
만약, 트리밍을 위한 트리밍 패드(220)라면, 도 2에서 설명한 바와 같이 인터페이스 회로에는 퓨징 저항(RF)이 구비된다. 또한, 도 3에서 설명한 바와 같이 인 터페이스 회로에는 스위치(310)가 더 구비되고, 스크라이브 레인에 스위치(310)에 턴 온 전압을 인가하는 트리밍모드 패드(320)가 더 구비될 수 있다. 또한, 도 4에서 설명한 바와 같이, 인터페이스 회로에는, 일 단자가 스위치(310) 및 상기 퓨징 저항(RF) 사이의 공통단자에 연결되고, 다른 일 단자가 전원전압(VDD)에 연결되는 제1부하 성분(410), 일 단자가 스위치(310) 및 트리밍모드 패드(320)의 공통단자에 연결되고, 다른 일 단자가 접지전압(GND)에 연결되는 제2부하 성분(420) 및 스위치(310), 퓨징 저항(RF) 및 제1부하 성분(410)의 공통단자로부터 출력되는 전압(VA)을 반전시키는 인버터(430)를 더 구비될 수 있다.If it is a
도 7은 도 6에 소우잉(sawing)이 완료된 후의 웨이퍼의 레이아웃을 나타낸다.FIG. 7 shows the layout of the wafer after sawing is completed in FIG. 6.
웨이퍼의 소우잉(sawing)은 다이아몬드 칼 등으로 칩 외부에 형성된 스크라이브 레인을 따라서 절단하는 것으로 이루어진다. 패드가 스크라이브 레인에 위치하게 되면, 소우잉(sawing)시 패드의 일부가 절단되게 된다. Sawing of the wafer consists of cutting along a scribe lane formed outside the chip with a diamond knife or the like. When the pad is placed in the scribe lane, a portion of the pad is cut during sawing.
절단된 패드의 일부가 웨이퍼의 기판에 단락되면 최종출력이 원치 않는 상태로 될 수 있지만, 본 발명에서는, 도 4에 도시된 트리밍 장치(400)의 예를 들면, 웨이퍼를 절단한 후에 절단된 트리밍 패드(220)의 일부가 웨이퍼의 칩과 단락되더라도, 풀-다운 저항 역할을 하는 제2부하 성분(420)에 의해 스위치(310)는 항상 턴 오프 되어 있으므로, 인버터(430)의 최종 출력 전압은 트리밍을 실시한 상태를 유지한다.If a part of the cut pad is shorted to the substrate of the wafer, the final output may be in an undesired state. However, in the present invention, for example, the
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.The technical spirit of the present invention has been described above with reference to the accompanying drawings. However, the present invention has been described by way of example only, and is not intended to limit the present invention. In addition, it is apparent that any person having ordinary knowledge in the technical field to which the present invention belongs may make various modifications and imitations without departing from the scope of the technical idea of the present invention.
상술한 바와 같이, 본 발명에 따른 트리밍 장치는 칩 내부에 있던 트리밍 패드를 칩과 칩 사이의 스크라이브 레인의 공간에 형성함으로써 칩의 면적을 줄이는 효과가 있다. As described above, the trimming apparatus according to the present invention has the effect of reducing the area of the chip by forming a trimming pad inside the chip in the space of the scribe lane between the chip and the chip.
또한, 소우잉(sawing)후 패드의 일부가 웨이퍼의 기판에 단선되더라도, 스위치를 이용하여 외부와 분리시킴으로서 내부회로에 영향을 주지 않는 효과가 있다.In addition, even if a part of the pad is disconnected from the wafer substrate after sawing, the pad is separated from the outside by using a switch so that the internal circuit is not affected.
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Families Citing this family (2)
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000040792A (en) | 1998-07-22 | 2000-02-08 | Toshiba Corp | Semiconductor device |
KR20040009866A (en) * | 2002-07-26 | 2004-01-31 | 삼성전자주식회사 | Semiconductor device with test element groups |
KR20050017330A (en) * | 2003-08-13 | 2005-02-22 | 삼성전자주식회사 | Semiconductor device and method for the same |
KR20060066500A (en) * | 2004-12-13 | 2006-06-16 | 삼성전자주식회사 | Semiconductor device |
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2006
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000040792A (en) | 1998-07-22 | 2000-02-08 | Toshiba Corp | Semiconductor device |
KR20040009866A (en) * | 2002-07-26 | 2004-01-31 | 삼성전자주식회사 | Semiconductor device with test element groups |
KR20050017330A (en) * | 2003-08-13 | 2005-02-22 | 삼성전자주식회사 | Semiconductor device and method for the same |
KR20060066500A (en) * | 2004-12-13 | 2006-06-16 | 삼성전자주식회사 | Semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010082781A2 (en) * | 2009-01-19 | 2010-07-22 | (주)싸이닉솔루션 | Trimming device and a wafer on which the trimming device is formed |
WO2010082781A3 (en) * | 2009-01-19 | 2010-10-14 | (주)싸이닉솔루션 | Trimming device and a wafer on which the trimming device is formed |
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