JP2002093937A - Ｃｓｐ、ｃｓｐ実装テスト方法及びｃｓｐソケット構造 - Google Patents
Ｃｓｐ、ｃｓｐ実装テスト方法及びｃｓｐソケット構造Info
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
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- Testing Of Individual Semiconductor Devices (AREA)
- Measuring Leads Or Probes (AREA)
- Tests Of Electronic Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 実装基板に実装する多ピン半導体チップのＣ
ＳＰの端子を実装基板上に引き出すことなく、半導体チ
ップの動作、実装基板や他の半導体チップとの接続確認
を行う。 【解決手段】 半導体チップ1を反転させて実装したキ
ャリア２の表面上にキャリア表面プローブピン５を少な
くとも1つ配置し、キャリア表面プローブピン５は半導
体チップの端子３と接続線4を介して電気的に接続され
る。この構成によれば、ＣＳＰを実装した状態で、ＣＳ
Ｐの半導体チップの動作確認をＣＳＰキャリア表面プロ
ーブピン５をモニタすることにより確認できる。
ＳＰの端子を実装基板上に引き出すことなく、半導体チ
ップの動作、実装基板や他の半導体チップとの接続確認
を行う。 【解決手段】 半導体チップ1を反転させて実装したキ
ャリア２の表面上にキャリア表面プローブピン５を少な
くとも1つ配置し、キャリア表面プローブピン５は半導
体チップの端子３と接続線4を介して電気的に接続され
る。この構成によれば、ＣＳＰを実装した状態で、ＣＳ
Ｐの半導体チップの動作確認をＣＳＰキャリア表面プロ
ーブピン５をモニタすることにより確認できる。
Description
【０００１】
【発明の属する技術分野】本発明は、高密度実装を実現
するために、半導体チップをチップサイズとほぼ同じ大
きさでパッケージ化したＣＳＰ(Chip Size Package)、
ＣＳＰ実装テスト手法及びＣＳＰソケット構造に関す
る。
するために、半導体チップをチップサイズとほぼ同じ大
きさでパッケージ化したＣＳＰ(Chip Size Package)、
ＣＳＰ実装テスト手法及びＣＳＰソケット構造に関す
る。
【０００２】
【従来の技術】電子機器の小型化に伴い、半導体チップ
部品等の実装部品の小型化の要求も高まっている。実装
される半導体チップ部品は、内部に半導体チップをパッ
ケージ化したもので、高密度実装に適したものとしてパ
ッケージサイズを半導体チップとほぼ同じにしたチップ
サイズパッケージ（以下、ＣＳＰと記す）がある。
部品等の実装部品の小型化の要求も高まっている。実装
される半導体チップ部品は、内部に半導体チップをパッ
ケージ化したもので、高密度実装に適したものとしてパ
ッケージサイズを半導体チップとほぼ同じにしたチップ
サイズパッケージ（以下、ＣＳＰと記す）がある。
【０００３】図６はＣＳＰの断面構造を示しており、半
導体チップ１を反転した状態で、半導体チップの端子３
とキャリア２上の図示しないキャリア表面プルーブピン
とが電気的に接続され、キャリア表面プルーブとＣＳＰ
実装面の端子７とが接続線６を介して接続される。
導体チップ１を反転した状態で、半導体チップの端子３
とキャリア２上の図示しないキャリア表面プルーブピン
とが電気的に接続され、キャリア表面プルーブとＣＳＰ
実装面の端子７とが接続線６を介して接続される。
【０００４】上記構成のＣＳＰを実装基板に実装した
後、半導体チップの動作や実装基板及び他の半導体チッ
プとの電気的接続を確認するために、ＣＳＰ実装面の端
子７にプローブピンを接続し、このプローブピンを実装
基板周辺部に引き出してモニタする。
後、半導体チップの動作や実装基板及び他の半導体チッ
プとの電気的接続を確認するために、ＣＳＰ実装面の端
子７にプローブピンを接続し、このプローブピンを実装
基板周辺部に引き出してモニタする。
【０００５】
【発明が解決しようとする課題】近年、半導体チップは
多機能化・多ピン化が進み、これに伴い対応するキャリ
ア表面プローブピン及びＣＳＰ実装面の端子の数も多く
なる。一方、多ピンの半導体チップをチップサイズでパ
ッケージ化するには、ＣＳＰ実装面の端子のピッチを狭
くしてパッケージに設けられる端子の数を多くする必要
がある。上述のように、ＣＳＰを実装した後の動作・接
続を確認するためには、ＣＳＰ実装面の端子にプローブ
ピンを接続し実装基板上に引き出さなければならない
が、端子のピッチが狭くなると、特に、ＣＳＰ中央部に
位置する端子にプローブピンを接続し実装基板上に引き
出すことが困難となる。また、ＣＳＰ実装面の端子数は
端子ピッチに制約され、最小ピッチで配列したとして
も、半導体チップの全ピンに対応する端子を設けること
ができない場合がある。このため、動作・接続が確認で
きない半導体チップの端子が存在する。
多機能化・多ピン化が進み、これに伴い対応するキャリ
ア表面プローブピン及びＣＳＰ実装面の端子の数も多く
なる。一方、多ピンの半導体チップをチップサイズでパ
ッケージ化するには、ＣＳＰ実装面の端子のピッチを狭
くしてパッケージに設けられる端子の数を多くする必要
がある。上述のように、ＣＳＰを実装した後の動作・接
続を確認するためには、ＣＳＰ実装面の端子にプローブ
ピンを接続し実装基板上に引き出さなければならない
が、端子のピッチが狭くなると、特に、ＣＳＰ中央部に
位置する端子にプローブピンを接続し実装基板上に引き
出すことが困難となる。また、ＣＳＰ実装面の端子数は
端子ピッチに制約され、最小ピッチで配列したとして
も、半導体チップの全ピンに対応する端子を設けること
ができない場合がある。このため、動作・接続が確認で
きない半導体チップの端子が存在する。
【０００６】本発明はかかる点に鑑みてなされたもので
あり、チップサイズにパッケージ化された多ピンの半導
体チップの動作並びに実装基板及び他の半導体チップと
の接続確認を確実に行うことができるＣＳＰを提供する
ことを目的とする。また、そのＣＳＰを用いたＣＳＰ実
装テスト手法及びＣＳＰソケット構造を提供することを
目的とする。
あり、チップサイズにパッケージ化された多ピンの半導
体チップの動作並びに実装基板及び他の半導体チップと
の接続確認を確実に行うことができるＣＳＰを提供する
ことを目的とする。また、そのＣＳＰを用いたＣＳＰ実
装テスト手法及びＣＳＰソケット構造を提供することを
目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の請求項１に記載のＣＳＰは、キャリア（キャ
リア２）に半導体チップ（半導体チップ１）を反転実装
しチップサイズにパッケージ化したＣＳＰにおいて、前
記半導体チップの端子（半導体チップの端子３）と電気
的に接続する少なくとも１つのプローブピン（キャリア
表面プローブピン５）を前記キャリアの前記半導体チッ
プの実装面かつ周辺に配置したことを特徴とする。
に本発明の請求項１に記載のＣＳＰは、キャリア（キャ
リア２）に半導体チップ（半導体チップ１）を反転実装
しチップサイズにパッケージ化したＣＳＰにおいて、前
記半導体チップの端子（半導体チップの端子３）と電気
的に接続する少なくとも１つのプローブピン（キャリア
表面プローブピン５）を前記キャリアの前記半導体チッ
プの実装面かつ周辺に配置したことを特徴とする。
【０００８】また、請求項２に記載のＣＳＰは、一方に
実装基板と電気的に接続するための端子（ＣＳＰ実装面
の端子７）を有するキャリア（キャリア２）の他方に半
導体チップ（半導体チップ１）を反転実装し、該半導体
チップの端子（半導体チップの端子３）と前記キャリア
の端子（ＣＳＰ実装面の端子７）とが電気的に接続した
状態でチップサイズにパッケージ化したＣＳＰにおい
て、前記キャリアの端子と電気的に接続する少なくとも
１つのプローブピン（キャリア表面プローブピン５）を
前記キャリアの前記半導体チップの実装面かつ周辺に配
置したことを特徴とする。
実装基板と電気的に接続するための端子（ＣＳＰ実装面
の端子７）を有するキャリア（キャリア２）の他方に半
導体チップ（半導体チップ１）を反転実装し、該半導体
チップの端子（半導体チップの端子３）と前記キャリア
の端子（ＣＳＰ実装面の端子７）とが電気的に接続した
状態でチップサイズにパッケージ化したＣＳＰにおい
て、前記キャリアの端子と電気的に接続する少なくとも
１つのプローブピン（キャリア表面プローブピン５）を
前記キャリアの前記半導体チップの実装面かつ周辺に配
置したことを特徴とする。
【０００９】また、本発明の請求項３に記載のＣＳＰ実
装テスト方法は、請求項１又は請求項２に記載のＣＳＰ
を実装した実装基板（実装基板８）と該ＣＳＰとの電気
的接続を確認するＣＳＰ実装テスト方法において、前記
半導体チップの端子（半導体チップの端子３）又は前記
キャリアの端子（ＣＳＰ実装面の端子７）と電気的に接
続する少なくとも１つのプローブピン（基板プローブピ
ン１０）を前記実装基板に設け、前記キャリアに設けら
れたプローブピン及び前記実装基板に設けられたプロー
ブピンをモニタして前記半導体チップと前記実装基板と
の接続を確認することを特徴とする。
装テスト方法は、請求項１又は請求項２に記載のＣＳＰ
を実装した実装基板（実装基板８）と該ＣＳＰとの電気
的接続を確認するＣＳＰ実装テスト方法において、前記
半導体チップの端子（半導体チップの端子３）又は前記
キャリアの端子（ＣＳＰ実装面の端子７）と電気的に接
続する少なくとも１つのプローブピン（基板プローブピ
ン１０）を前記実装基板に設け、前記キャリアに設けら
れたプローブピン及び前記実装基板に設けられたプロー
ブピンをモニタして前記半導体チップと前記実装基板と
の接続を確認することを特徴とする。
【００１０】また、請求項４に記載のＣＳＰ実装テスト
方法は、請求項１又は請求項２記載のＣＳＰを互いに電
気的に接続した状態で実装した実装基板（実装基板８）
と各ＣＳＰとの電気的接続及び／又は各ＣＳＰ間の電気
的接続を確認するＣＳＰ実装テスト方法において、前記
プローブピン（キャリア表面プローブピン５）をモニタ
して前記実装基板との接続及び／又は各ＣＳＰ間の接続
を確認することを特徴とする。
方法は、請求項１又は請求項２記載のＣＳＰを互いに電
気的に接続した状態で実装した実装基板（実装基板８）
と各ＣＳＰとの電気的接続及び／又は各ＣＳＰ間の電気
的接続を確認するＣＳＰ実装テスト方法において、前記
プローブピン（キャリア表面プローブピン５）をモニタ
して前記実装基板との接続及び／又は各ＣＳＰ間の接続
を確認することを特徴とする。
【００１１】また、本発明の請求項５に記載のＣＳＰソ
ケット構造は、外部に突出する端子（ＣＳＰソケットピ
ン１２）を有し、該端子と請求項１又は請求項２記載の
ＣＳＰを構成する前記半導体チップの端子（半導体チッ
プの端子３）とが電気的に接続する下蓋（ＣＳＰソケッ
トの下蓋１１）と、前記下蓋と係合して前記ＣＳＰを収
納する上蓋（ＣＳＰソケットの上蓋１３）と、を有する
ＣＳＰソケット構造において、前記キャリアに設けられ
たプローブピン（キャリア表面プローブピン５）と電気
的に接続する少なくとも１つの端子部分（端子部分１
４）を前記上蓋及び前記下蓋の何れか一方に設けたこと
を特徴とする。
ケット構造は、外部に突出する端子（ＣＳＰソケットピ
ン１２）を有し、該端子と請求項１又は請求項２記載の
ＣＳＰを構成する前記半導体チップの端子（半導体チッ
プの端子３）とが電気的に接続する下蓋（ＣＳＰソケッ
トの下蓋１１）と、前記下蓋と係合して前記ＣＳＰを収
納する上蓋（ＣＳＰソケットの上蓋１３）と、を有する
ＣＳＰソケット構造において、前記キャリアに設けられ
たプローブピン（キャリア表面プローブピン５）と電気
的に接続する少なくとも１つの端子部分（端子部分１
４）を前記上蓋及び前記下蓋の何れか一方に設けたこと
を特徴とする。
【００１２】請求項１に記載の発明によれば、ＣＳＰを
実装基板に実装した状態で、ＣＳＰに設けられたプロー
ブピンをモニタすることにより、半導体チップの動作を
確認することができる。
実装基板に実装した状態で、ＣＳＰに設けられたプロー
ブピンをモニタすることにより、半導体チップの動作を
確認することができる。
【００１３】請求項２に記載の発明によれば、ＣＳＰを
実装基板に実装した状態で、ＣＳＰに設けられたプロー
ブピンをモニタすることにより、半導体チップの動作の
確認をすることができるとともに、実装基板に実装した
場合は、プローブピンをモニタすることにより実装基板
との接続が可能になる。
実装基板に実装した状態で、ＣＳＰに設けられたプロー
ブピンをモニタすることにより、半導体チップの動作の
確認をすることができるとともに、実装基板に実装した
場合は、プローブピンをモニタすることにより実装基板
との接続が可能になる。
【００１４】請求項３に記載の発明によれば、ＣＳＰを
実装基板に実装した状態で、キャリアに設けられたプロ
ーブピン及び実装基板に設けられたプローブピンをモニ
タすることにより、実装基板との接続を確認することが
できる。また、キャリアに設けられたプローブピンをモ
ニタすることにより、ＣＳＰを実装基板に実装した状態
で半導体チップの動作の確認することができる。
実装基板に実装した状態で、キャリアに設けられたプロ
ーブピン及び実装基板に設けられたプローブピンをモニ
タすることにより、実装基板との接続を確認することが
できる。また、キャリアに設けられたプローブピンをモ
ニタすることにより、ＣＳＰを実装基板に実装した状態
で半導体チップの動作の確認することができる。
【００１５】請求項４に記載の発明によれば、互いに電
気的に接続した複数のＣＳＰを実装基板に実装した状態
で、各ＣＳＰのキャリアに設けられたプローブピンをモ
ニタすることにより、実装基板との接続、各ＣＳＰ間の
接続を確認することができる。また、キャリアに設けら
れたプローブピンをモニタすることにより、ＣＳＰを実
装基板に実装した状態で半導体チップの動作の確認する
ことができる。
気的に接続した複数のＣＳＰを実装基板に実装した状態
で、各ＣＳＰのキャリアに設けられたプローブピンをモ
ニタすることにより、実装基板との接続、各ＣＳＰ間の
接続を確認することができる。また、キャリアに設けら
れたプローブピンをモニタすることにより、ＣＳＰを実
装基板に実装した状態で半導体チップの動作の確認する
ことができる。
【００１６】請求項５に記載の発明によれば、ソケット
に設けられた端子部分（キャリアに設けられたプローブ
ピンと電気的に接続されている）、をモニタすることに
より、ＣＳＰとソケットとの接続を確認することができ
る。
に設けられた端子部分（キャリアに設けられたプローブ
ピンと電気的に接続されている）、をモニタすることに
より、ＣＳＰとソケットとの接続を確認することができ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （実施の形態１）図1は本発明のＣＳＰに係わる実施の
形態を示す構成図であり、（ａ）は平面図、（ｂ）は側
面図である。図１に示されるように、半導体チップ１を
反転して実装したキャリア２の表面上に、キャリア表面
プローブピン5が半導体チップ１の周辺部に配置され
る。キャリア表面プローブピン5は、半導体チップの端
子３と接続線４を介して電気的に接続される。
て図面を参照して説明する。 （実施の形態１）図1は本発明のＣＳＰに係わる実施の
形態を示す構成図であり、（ａ）は平面図、（ｂ）は側
面図である。図１に示されるように、半導体チップ１を
反転して実装したキャリア２の表面上に、キャリア表面
プローブピン5が半導体チップ１の周辺部に配置され
る。キャリア表面プローブピン5は、半導体チップの端
子３と接続線４を介して電気的に接続される。
【００１８】キャリア表面プローブピン5は、図示の様
に、方形基板の辺に沿って一列とする他、辺に沿って複
数列としてもよい。また、キャリア表面プローブピン5
の形状は、図示円形に限らず任意に選択することができ
る。また、キャリア表面プローブピン５を、ＣＳＰの実
装面の端子と接続するようにしてもよい。また、キャリ
ア表面プローブピン5は、半導体チップの全ピンに対し
て設けてもよく、必要なピンに対してのみ設けてもよ
い。キャリア表面プローブピン５と半導体チップ１の端
子とを接続する接続線４は、図示のようにキャリア２の
表面上に設ける他、キャリア２の実装面上、さらに多層
基板のキャリアを用いて内部に設けてもよい。なお、パ
ッケージ化する半導体チップ１の数は１つに限らず複数
でもよい。
に、方形基板の辺に沿って一列とする他、辺に沿って複
数列としてもよい。また、キャリア表面プローブピン5
の形状は、図示円形に限らず任意に選択することができ
る。また、キャリア表面プローブピン５を、ＣＳＰの実
装面の端子と接続するようにしてもよい。また、キャリ
ア表面プローブピン5は、半導体チップの全ピンに対し
て設けてもよく、必要なピンに対してのみ設けてもよ
い。キャリア表面プローブピン５と半導体チップ１の端
子とを接続する接続線４は、図示のようにキャリア２の
表面上に設ける他、キャリア２の実装面上、さらに多層
基板のキャリアを用いて内部に設けてもよい。なお、パ
ッケージ化する半導体チップ１の数は１つに限らず複数
でもよい。
【００１９】上記構成のＣＳＰにおいて、ＣＳＰを実装
した後、ＣＳＰを構成する半導体チップの動作並びに実
装基板及び他の半導体チップとの接続を、キャリア表面
プローブピンをモニタすることにより確認する。また、
キャリア表面プローブピン５は半導体チップ１の全ピン
に対して設けることができるので、従来、ＣＳＰ実装面
の端子数の制約からプローブピンを引き出せなかった半
導体チップの端子３に対してもバウンダリスキャンテス
ト等を実施することができ、テスト効率を上げることが
できる。
した後、ＣＳＰを構成する半導体チップの動作並びに実
装基板及び他の半導体チップとの接続を、キャリア表面
プローブピンをモニタすることにより確認する。また、
キャリア表面プローブピン５は半導体チップ１の全ピン
に対して設けることができるので、従来、ＣＳＰ実装面
の端子数の制約からプローブピンを引き出せなかった半
導体チップの端子３に対してもバウンダリスキャンテス
ト等を実施することができ、テスト効率を上げることが
できる。
【００２０】（実施の形態2）図2は本発明のＣＳＰに係
わる実施の形態を示す構成図であり、（ａ）は平面図、
（ｂ）は側面図である。図２に示されるように、半導体
チップ1を反転して実装したキャリア2の表面上にキャリ
ア表面プローブピン5が半導体チップ１の周辺に配置さ
れる。キャリア表面プローブピン５は、接続線４を介し
て半導体チップの端子３と電気的に接続されるととも
に、接続線６を介してＣＳＰ実装面の端子７と電気的に
接続される。キャリア表面プローブピン５は、ＣＳＰ実
装面の端子７の全てに対し設けてもよく、必要な端子に
対してのみ設けてもよい。
わる実施の形態を示す構成図であり、（ａ）は平面図、
（ｂ）は側面図である。図２に示されるように、半導体
チップ1を反転して実装したキャリア2の表面上にキャリ
ア表面プローブピン5が半導体チップ１の周辺に配置さ
れる。キャリア表面プローブピン５は、接続線４を介し
て半導体チップの端子３と電気的に接続されるととも
に、接続線６を介してＣＳＰ実装面の端子７と電気的に
接続される。キャリア表面プローブピン５は、ＣＳＰ実
装面の端子７の全てに対し設けてもよく、必要な端子に
対してのみ設けてもよい。
【００２１】上記構成のＣＳＰにおいて、ＣＳＰを実装
した後、実装基板と半導体チップとの接続を、キャリア
表面プローブピン５をモニタすることにより確認する。
例えば、実装基板に所定電位を印加すれば、キャリア表
面プローブピン５にも所定電位が現れるため、この電位
をモニタすることよりＣＳＰと実装基板との接続を確認
することができる。
した後、実装基板と半導体チップとの接続を、キャリア
表面プローブピン５をモニタすることにより確認する。
例えば、実装基板に所定電位を印加すれば、キャリア表
面プローブピン５にも所定電位が現れるため、この電位
をモニタすることよりＣＳＰと実装基板との接続を確認
することができる。
【００２２】（実施の形態3）図3は本発明のＣＳＰ実装
テスト方法に係わる実施の形態を示す構成図であり、
（ａ）は平面図、（ｂ）は側面図である。実装基板８に
は実施の形態１、２で示したＣＳＰが実装されるが、こ
こでは、実施の形態２で示した構造のＣＳＰを実装した
場合について説明する。実装基板８にＣＳＰを実装した
状態で、ＣＳＰを構成する半導体チップの端子３と実装
基板８上の配線９を介して電気的に接続する基板プロー
ブピン１０を実装基板８上に設ける。
テスト方法に係わる実施の形態を示す構成図であり、
（ａ）は平面図、（ｂ）は側面図である。実装基板８に
は実施の形態１、２で示したＣＳＰが実装されるが、こ
こでは、実施の形態２で示した構造のＣＳＰを実装した
場合について説明する。実装基板８にＣＳＰを実装した
状態で、ＣＳＰを構成する半導体チップの端子３と実装
基板８上の配線９を介して電気的に接続する基板プロー
ブピン１０を実装基板８上に設ける。
【００２３】上記構成におけるテスト方法は、ＣＳＰを
実装基板に実装した状態で、ＣＳＰを構成する半導体チ
ップと実装基板との接続を、キャリア表面プローブピン
５及び基板プローブピン１０をモニタすることにより確
認する。なお、半導体チップの端子３とキャリア表面プ
ローブピン５とを接続する接続線４がキャリア表面に露
出する場合は、接続線４及び基板プローブピン１０をモ
ニタすることにより確認してもよい。
実装基板に実装した状態で、ＣＳＰを構成する半導体チ
ップと実装基板との接続を、キャリア表面プローブピン
５及び基板プローブピン１０をモニタすることにより確
認する。なお、半導体チップの端子３とキャリア表面プ
ローブピン５とを接続する接続線４がキャリア表面に露
出する場合は、接続線４及び基板プローブピン１０をモ
ニタすることにより確認してもよい。
【００２４】（実施の形態4）図4は、本発明のＣＳＰ実
装テスト方法に係わる実施の形態を示す構成図であり、
（ａ）は平面図、（ｂ）は側面図である。実装基板８に
は実施の形態１、２に示したＣＳＰを互いに接続した状
態で複数実装されるが、ここでは、実施の形態２で示し
た構造のＣＳＰを実装した場合について説明する。実装
基板８に半導体チップ１をパッケージ化したＣＳＰ及び
半導体チップ１をパッケージ化したＣＳＰを実装した状
態で、各ＣＳＰ実装面の端子を実装基板８内の配線９を
介して電気的に接続して各ＣＳＰのキャリア表面プロー
ブピン５、５１を互いに接続する。
装テスト方法に係わる実施の形態を示す構成図であり、
（ａ）は平面図、（ｂ）は側面図である。実装基板８に
は実施の形態１、２に示したＣＳＰを互いに接続した状
態で複数実装されるが、ここでは、実施の形態２で示し
た構造のＣＳＰを実装した場合について説明する。実装
基板８に半導体チップ１をパッケージ化したＣＳＰ及び
半導体チップ１をパッケージ化したＣＳＰを実装した状
態で、各ＣＳＰ実装面の端子を実装基板８内の配線９を
介して電気的に接続して各ＣＳＰのキャリア表面プロー
ブピン５、５１を互いに接続する。
【００２５】上記構成におけるテスト方法は、互いに電
気的に接続された複数のＣＳＰを実装基板に実装した状
態で、各ＣＳＰを構成する半導体チップ１間の接続を、
各ＣＳＰのキャリア表面プローブ５、５１をモニタする
ことにより確認する。なお、各ＣＳＰ実装面の端子３、
３１と接続する基板プローブピンがそれぞれ実装基板上
に露出している場合は、各基板プローブピンをモニタす
ることにより半導体チップ１間の接続を確認してもよ
い。また、各ＣＳＰにおいて、半導体チップの端子とキ
ャリア表面プローブピンとを接続する接続線がキャリア
表面に露出する場合は、各ＣＳＰの接続線をモニタする
ことにより確認してもよい。さらに、一方のＣＳＰの接
続線及び他方のＣＳＰのキャリア表面プローブピンをモ
ニタすることにより確認してもよい。
気的に接続された複数のＣＳＰを実装基板に実装した状
態で、各ＣＳＰを構成する半導体チップ１間の接続を、
各ＣＳＰのキャリア表面プローブ５、５１をモニタする
ことにより確認する。なお、各ＣＳＰ実装面の端子３、
３１と接続する基板プローブピンがそれぞれ実装基板上
に露出している場合は、各基板プローブピンをモニタす
ることにより半導体チップ１間の接続を確認してもよ
い。また、各ＣＳＰにおいて、半導体チップの端子とキ
ャリア表面プローブピンとを接続する接続線がキャリア
表面に露出する場合は、各ＣＳＰの接続線をモニタする
ことにより確認してもよい。さらに、一方のＣＳＰの接
続線及び他方のＣＳＰのキャリア表面プローブピンをモ
ニタすることにより確認してもよい。
【００２６】（実施の形態5）図5は、本発明のＣＳＰソ
ケット構造に係わる実施の形態を示す構成図である。上
蓋１３及び下蓋１１からなるＣＳＰソケットには、実施
の形態１、２に示したＣＳＰが収容されるが、ここで
は、実施の形態２で示した構造のＣＳＰを収容した場合
について説明する。ＣＳＰソケットの下蓋１１には、一
端がソケット外部に突出し、他端が半導体チップの端子
３と電気的に接続する複数のＣＳＰソケットピン１２が
設けられており、ＣＳＰソケットの上蓋１３には、ＣＳ
Ｐのキャリア表面プローブ５と電気的に接続しソケット
外部に露出する端子部分１４が設けられている。
ケット構造に係わる実施の形態を示す構成図である。上
蓋１３及び下蓋１１からなるＣＳＰソケットには、実施
の形態１、２に示したＣＳＰが収容されるが、ここで
は、実施の形態２で示した構造のＣＳＰを収容した場合
について説明する。ＣＳＰソケットの下蓋１１には、一
端がソケット外部に突出し、他端が半導体チップの端子
３と電気的に接続する複数のＣＳＰソケットピン１２が
設けられており、ＣＳＰソケットの上蓋１３には、ＣＳ
Ｐのキャリア表面プローブ５と電気的に接続しソケット
外部に露出する端子部分１４が設けられている。
【００２７】上記構成のＣＳＰソケットにおいて、ＣＳ
Ｐをソケットに収容した状態で、ＣＳＰ実装面の端子７
と、これと電気的に接続するＣＳＰソケットピン１２と
の接続を、端子部分１４をモニタすることにより確認す
る。端子部分１４はＣＳＰのキャリア表面プローブピン
５と電気的に接続しているため、端子部分１４をモニタ
することにより接続を確認することができる。なお、端
子部分１４は、上蓋１３のキャリア表面プローブピン５
の真上位置に露出させる他、任意の位置に露出させるこ
とができる。また、端子部分１４を下蓋１１に設けても
よい。
Ｐをソケットに収容した状態で、ＣＳＰ実装面の端子７
と、これと電気的に接続するＣＳＰソケットピン１２と
の接続を、端子部分１４をモニタすることにより確認す
る。端子部分１４はＣＳＰのキャリア表面プローブピン
５と電気的に接続しているため、端子部分１４をモニタ
することにより接続を確認することができる。なお、端
子部分１４は、上蓋１３のキャリア表面プローブピン５
の真上位置に露出させる他、任意の位置に露出させるこ
とができる。また、端子部分１４を下蓋１１に設けても
よい。
【００２８】
【発明の効果】以上に説明したように、本発明によれ
ば、半導体チップの端子に電気的に接続するキャリア表
面プローブピンをＣＳＰに設け、キャリア表面プローブ
ピンをモニタすることにより半導体チップの動作並びに
実装基板及び他の半導体チップとの接続確認を確実に行
うことができる。
ば、半導体チップの端子に電気的に接続するキャリア表
面プローブピンをＣＳＰに設け、キャリア表面プローブ
ピンをモニタすることにより半導体チップの動作並びに
実装基板及び他の半導体チップとの接続確認を確実に行
うことができる。
【図１】本発明のＣＳＰに係わる実施の形態を示す構成
図。
図。
【図２】本発明のＣＳＰに係わる実施の形態を示す構成
図。
図。
【図３】本発明のＣＳＰ実装テスト方法に係わる実施の
形態を示す構成図。
形態を示す構成図。
【図４】本発明のＣＳＰ実装テスト方法に係わる実施の
形態を示す構成図。
形態を示す構成図。
【図５】本発明のＣＳＰソケット構造に係わる実施の形
態を示す構成図。
態を示す構成図。
【図６】従来のＣＳＰを示す構成図。
１ 半導体チップ ２ キャリア ３、３１ 半導体チップの端子 ４ 半導体チップの端子とキャリア表面プローブピンの
接続線 ５、５１ キャリア表面プローブピン ６ キャリア表面プローブピンとＣＳＰ実装面の端子の
接続線 ７ ＣＳＰ実装面の端子 ８ 実装基板 ９ 各ＣＳＰ実装面の端子間接続配線 １０ 基板プローブピン １１ ＣＳＰソケットの下蓋 １２ ＣＳＰソケットピン １３ ＣＳＰソケットの上蓋 １４ キャリア表面プローブピンが電気的に接続する上
蓋の端子部分
接続線 ５、５１ キャリア表面プローブピン ６ キャリア表面プローブピンとＣＳＰ実装面の端子の
接続線 ７ ＣＳＰ実装面の端子 ８ 実装基板 ９ 各ＣＳＰ実装面の端子間接続配線 １０ 基板プローブピン １１ ＣＳＰソケットの下蓋 １２ ＣＳＰソケットピン １３ ＣＳＰソケットの上蓋 １４ キャリア表面プローブピンが電気的に接続する上
蓋の端子部分
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｈ０１Ｌ 23/12 Ｑ // Ｈ０１Ｌ 21/60 ３２１ Ｇ０１Ｒ 31/28 Ｕ Ｋ Ｆターム(参考） 2G003 AA07 AG01 AG13 AH04 AH05 2G011 AA01 AA15 AA16 AB04 AB06 AC14 AE22 AF02 2G032 AA00 AF01 AJ07 AK01 AL03 AL04 5F044 PP08
Claims (5)
- 【請求項１】 キャリアに半導体チップを反転実装しチ
ップサイズにパッケージ化したＣＳＰにおいて、 前記半導体チップの端子と電気的に接続する少なくとも
１つのプローブピンを前記キャリアの前記半導体チップ
の実装面かつ周辺に配置したことを特徴とするＣＳＰ。 - 【請求項２】 一方に実装基板と電気的に接続するため
の端子を有するキャリアの他方に半導体チップを反転実
装し、該半導体チップの端子と前記キャリアの端子とが
電気的に接続した状態でチップサイズにパッケージ化し
たＣＳＰにおいて、 前記キャリアの端子と電気的に接続する少なくとも１つ
のプローブピンを前記キャリアの前記半導体チップの実
装面かつ周辺に配置したことを特徴とするＣＳＰ。 - 【請求項３】 請求項１又は請求項２に記載のＣＳＰを
実装した実装基板と該ＣＳＰとの電気的接続を確認する
ＣＳＰ実装テスト方法において、 前記半導体チップの端子又は前記キャリアの端子と電気
的に接続する少なくとも１つのプローブピンを前記実装
基板に設け、前記キャリアに設けられたプローブピン及
び前記実装基板に設けられたプローブピンをモニタして
前記半導体チップと前記実装基板との接続を確認するこ
とを特徴とするＣＳＰ実装テスト方法。 - 【請求項４】 請求項１又は請求項２記載のＣＳＰを互
いに電気的に接続した状態で実装した実装基板と各ＣＳ
Ｐとの電気的接続及び／又は各ＣＳＰ間の電気的接続を
確認するＣＳＰ実装テスト方法において、 前記プローブピンをモニタして前記実装基板との接続及
び／又は各ＣＳＰ間の接続を確認することを特徴とする
ＣＳＰ実装テスト方法。 - 【請求項５】 外部に突出する端子を有し、該端子と請
求項１又は請求項２記載のＣＳＰを構成する前記半導体
チップの端子とが電気的に接続する下蓋と、前記下蓋と
係合して前記ＣＳＰを収納する上蓋と、を有するＣＳＰ
ソケット構造において、 前記キャリアに設けられたプローブピンと電気的に接続
する少なくとも１つの端子部分を前記上蓋及び前記下蓋
の何れか一方に設けたことを特徴とするＣＳＰソケット
構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283916A JP2002093937A (ja) | 2000-09-19 | 2000-09-19 | Ｃｓｐ、ｃｓｐ実装テスト方法及びｃｓｐソケット構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283916A JP2002093937A (ja) | 2000-09-19 | 2000-09-19 | Ｃｓｐ、ｃｓｐ実装テスト方法及びｃｓｐソケット構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093937A true JP2002093937A (ja) | 2002-03-29 |
Family
ID=18768211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000283916A Pending JP2002093937A (ja) | 2000-09-19 | 2000-09-19 | Ｃｓｐ、ｃｓｐ実装テスト方法及びｃｓｐソケット構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049249A (ja) * | 2007-08-21 | 2009-03-05 | Spansion Llc | 半導体装置及びその製造方法 |
-
2000
- 2000-09-19 JP JP2000283916A patent/JP2002093937A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009049249A (ja) * | 2007-08-21 | 2009-03-05 | Spansion Llc | 半導体装置及びその製造方法 |
| US8749039B2 (en) | 2007-08-21 | 2014-06-10 | Spansion Llc | Semiconductor device having chip mounted on an interposer |
| US9312252B2 (en) | 2007-08-21 | 2016-04-12 | Cypress Semiconductor Corporation | Method of manufacturing a semiconductor device having a chip mounted on an interposer |
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