JP2002093900A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 後工程での堆積膜除去不良を防止する。 【解決手段】 シリコン基板２１上に酸化膜およびシリ
コン窒化膜を形成する。そして、パターニングされたシ
リコン窒化膜をマスクにしてシリコン基板２１にトレン
チ溝を形成し、埋め込み酸化膜２７で埋め込み、シリコ
ン窒化膜が露出するまで平坦化する。その後、シリコン
窒化膜及び酸化膜を除去し、生じた埋め込み酸化膜２７
の段差にサイドウォール状酸化膜３０を形成する。こう
して、後の湿式酸化膜除去に伴って埋め込み酸化膜２７
の膜厚が減少する際に素子領域との境界に生ずる段差
を、低く且つ外側に膨らんで緩やかに円弧を描く凸部段
差にする。したがって、後工程で多結晶シリコンを堆積
して不要部分を除去する際に凸部段差に除去不良は発生
せず、配線間における電気的短絡を防止できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、溝型素子分離
(ＳＴＩ：Shallow Trench Isolation)を用いた半導体装
置、および、その製造方法に関する。

【０００２】

【従来の技術】昨今のコンピューターを始めとする電子
機器の進歩に伴って、多数のトランジスタ等の電気回路
を集積した大規模集積回路(ＬＳＩ)が多様化されてい
る。これら電子機器の性能は、ＬＳＩの性能によるとこ
ろが大きく、ＬＳＩの性能は内蔵される各電気素子の微
細化や高集積化により実現される。

【０００３】従来より、各電気素子間の電気的分離(素
子分離)に、局所酸化法の一つであるＬＯＣＯＳ(Local
Oxidation of Silicon：選択酸化)分離法が多く用いら
れている。しかしながら、上記ＬＯＣＯＳ分離法は、バ
ーズビークと呼ばれる酸化膜の横方向への広がりが生じ
て素子領域の面積を減少させてしまうことと、狭い分離
幅の場合には分離酸化膜の膜厚が薄くなることのため、
高集積化に対しては有効な手段であるとは言えない。

【０００４】そこで、近年においては、基板表面に浅い
トレンチを形成し、このトレンチに絶縁膜を充填するこ
とによって素子分離を行うＳＴＩ法が多く用いられるよ
うになってきている。本ＳＴＩ法を用いた場合、ＬＯＣ
ＯＳ分離法に見られる様なバーズビークによる素子領域
の減少や、狭い分離幅での酸化膜厚の減少等を抑えるこ
とが可能となり、高集積化に対して有効な手段となる。

【０００５】しかしながら、現状のＳＴＩ形成プロセス
においては、下記に示すような問題がある。以下、ＳＴ
Ｉを用いたＭＯＳ(金属酸化膜半導体)トランジスタの形
成を例に上げて上記問題について説明する。図５は、Ｓ
ＴＩを用いたＭＯＳトランジスタ形成プロセスにおける
素子断面図を示す。

【０００６】先ず、図５(a)に示すように、シリコン基
板１上に熱酸化膜２を形成し、熱酸化膜２上にシリコン
窒化膜３を形成した後、シリコン窒化膜３上にレジスト
パターン４を形成する。次に、図５(b)に示すように、
レジストパターン４をマスクとして、シリコン窒化膜３
および熱酸化膜２を異方性エッチングし、レジストパタ
ーン４のパターンをシリコン窒化膜３および熱酸化膜２
に転写する。その後、レジストパターン４は除去する。
この場合、エッチング後にレジストパターンが消失して
も、以降の工程においては、シリコン窒化膜３によって
下地への転写は可能となる。

【０００７】次に、図５(c)に示すように、上記シリコ
ン窒化膜３をマスクとしてシリコン基板１に対して異方
性エッチングを行い、シリコン基板１の表面に浅いトレ
ンチ５を形成して島状に複数の素子領域を残す。尚、そ
の際における上記異方性エッチングとしては、例えば反
応性イオンエッチング(Reactive Ion Etching：ＲＩＥ)
を用いる。次に、熱酸化を行うことによって、シリコン
基板１上のトレンチ５の側壁上および底部に熱酸化膜６
を形成する。

【０００８】次に、図５(d)に示すように、全面にトレ
ンチ埋め込み用の酸化膜７を堆積してトレンチ５を埋め
込んだ後、図５(e)に示すように、酸化膜７を化学機械
研磨（Chemical‐Mechanical polishing：ＣＭＰ)法を
用いて平坦化する。以後、シリコン窒化膜３および熱酸
化膜２を除去する。以降、複数の工程での酸化膜除去に
よって、素子分離領域の埋め込み酸化膜７の膜厚は減少
(具体的な工程は省略)して行く。そして、その後、素子
領域におけるシリコン基板１の表面に、ゲート酸化膜
(図示せず)を形成する。この後は、一般的なトランジス
タの製造方法に準ずる。

【０００９】この方法においては、図５(c)において説
明したごとく、上記トレンチ５の側壁に熱酸化膜６が形
成される。その場合、図６に示すように、平面方向への
シリコン基板１の素子領域が減少する。別の言い方をす
れば、シリコン窒化膜３の端部の位置よりもトレンチ５
の壁面の上端位置が水平方向へ後退することになる。こ
の状態で、上述したようにＣＭＰによる平坦化およびシ
リコン窒化膜３の除去を行った後の断面形状は、図７に
示すように、素子分離領域と素子領域との境界領域Ａに
おいて、埋め込み酸化膜７とシリコン基板１との高さが
同一となり、境界領域Ａから離れた素子分離領域内に埋
め込み酸化膜７の段差８が生ずることになる。

【００１０】一般的なＭＯＳトランジスタの形成工程に
おいては、この後に複数回の湿式エッチングによる酸化
膜除去工程が存在し、それに伴って素子分離領域上の埋
め込み酸化膜７の膜厚が減少する。その場合、上記酸化
膜除去は等方的に行われるために、図８に示すように、
素子分離領域９における素子領域１０との境界部分が内
側に窪んで落ち込み、素子領域１０と素子分離領域９と
の境界に凹部段差１１が生じてしまう。このような場
合、図９に示すように、ゲート電極として多結晶シリコ
ン１２等の導電膜を全面に形成し、更に不要な個所の導
電膜を異方性エッチングによって除去した場合、上記導
電膜の除去残留物１３が生じてしまうことがあり、その
残留物１３が、ゲート電極を含む配線間の電気的短絡の
原因の一つとなる。

【００１１】その対策として、特開平１１‐８７４９０
号公報においては、平坦化の後に、シリコン窒化膜を堆
積して除去することによって、上記埋め込み酸化膜の段
差にサイドウォール形状のシリコン窒化膜を形成し、上
記素子領域と素子分離領域との境界に埋め込み酸化膜の
凹部段差の発生を抑制している。

【００１２】

【発明が解決しようとする課題】しかしながら、上記従
来の特開平１１‐８７４９０号公報に開示された埋め込
み酸化膜の凹部段差の抑制方法には、以下のような問題
がある。すなわち、上記埋め込み酸化膜の段差に形成さ
れたサイドウォール状シリコン窒化膜は、後工程の酸化
膜除去によって、埋め込み酸化膜厚が減少する際に除去
されないため、サイドウォール状シリコン窒化膜のみが
シリコン基板上に残置されてしまうことになる。その際
に、残置されたシリコン窒化膜は、下記の問題の原因と
なる。 配線としての多結晶シリコンを堆積する際に、シリ
コン窒化膜の残置物上で盛り上がりが発生し、平面性が
損なわれてしまう。 同様に、多結晶シリコンを堆積した際に、シリコン
窒化膜の残置物の個所で局所的に体積膜厚が減少し、電
気抵抗増大の原因となる。 上記多結晶シリコンを堆積した後、エッチバックを
行う際に、サイドウォール状の除去残りを生じる可能性
がある。

【００１３】尚、上記特開平９‐１７８５２号公報に
は、トレンチ周辺に生ずるポリシリコン等の導電材料の
残りによって発生する電気的ショート不良を改善する方
法が述べられている。この方法は、トレンチ内部にポリ
シリコン等をデポさせて、トレンチの側面のみにポリシ
リコン膜を形成した後、このポリシリコン膜やその他に
残留しているポリシリコン膜を完全に酸化するものであ
る。しかしながら、この方法では工程が複雑であり、実
用的ではない。

【００１４】また、図７に示すように上記素子分離領域
の両端部に生ずる埋め込み酸化膜７の段差８は、図５
(c)においてシリコン窒化膜３によって下地へ転写する
際のパターンによっても異なるという問題もある。

【００１５】図１０において、(ａ)に示すように素子領
域(シリコン窒化膜３の領域)が密集している個所と、
(ｂ)に示すように広い素子分離領域(埋め込み酸化膜７
の領域)内に孤立した狭い素子領域が存在する個所とで
は、平坦化後に埋め込み酸化膜７に生ずる段差が異な
る。これは、図５(e)に示すＣＭＰ平坦化の際に、シリ
コン窒化膜３の単位時間当りの除去量が埋め込み酸化膜
７の除去量に比べて少ないためである。このことによっ
て、素子領域が密集する個所(ａ)においては、単位時間
当りの除去量が少ないシリコン窒化膜３の影響を受けて
周辺の素子分離領域における埋め込み酸化膜７の平坦化
速度が遅くなる。結果として、広い素子分離領域内に孤
立した狭い素子領域が存在する個所(ｂ)とに、段差８の
高さに差が生ずるのである。具体的には、素子領域が密
集している箇所(ａ)では素子分離領域の埋め込み酸化膜
７の段差８は大きく、素子領域が孤立している箇所(ｂ)
では小さくなるのである。

【００１６】上述したように、上記素子分離領域内にお
ける埋め込み酸化膜７の段差８は、後に凹部段差１１と
なり、後工程で堆積された膜の除去不良を引き起こす原
因となるという問題がある。また、この段差８、延いて
は凹部段差１１は、素子領域と素子分離領域とのパター
ン形状によっても変化するという問題がある。

【００１７】そこで、この発明の目的は、素子領域の密
集,孤立に拘らず後工程での堆積膜除去不良を防止でき
る半導体装置、および、その半導体装置の製造方法を提
供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、半導体基板の表面に素子分離絶縁膜
を埋め込んで成る素子分離領域と,この素子分離領域に
よって互いに分離された島状の素子領域を有する半導体
装置において、上記素子分離絶縁膜は、上記半導体基板
の表面に形成された素子分離溝内に埋め込まれた埋め込
み絶縁膜と、この埋め込み絶縁膜における上記素子領域
との境界より内側に形成された段差の側壁から上記素子
領域に亘ってサイドウォール状に形成されると共に,上
記埋め込み絶縁膜と同じ材質で形成された絶縁膜で構成
されていることを特徴としている。

【００１９】上記構成によれば、埋め込み絶縁膜におけ
る素子領域との境界線より内側に形成された段差の側壁
から上記素子領域に亘って、サイドウォール状に上記埋
め込み絶縁膜と同じ材質の絶縁膜が形成されている。そ
のため、後の工程において、湿式酸化膜除去に伴って上
記埋め込み絶縁膜の膜厚が減少する際に素子領域と素子
分離領域との境界に生ずる段差が、浅く、且つ、外側に
膨らんで緩やかに円弧を描く凸部段差となる。したがっ
て、導電性膜を堆積して不要部分を除去する際に上記凸
部段差に除去不良は発生せず、配線間における電気的短
絡が防止されるのである。

【００２０】また、上記第１の発明の半導体装置は、上
記素子領域上に,上記素子分離領域に掛って導電膜が形
成されていることが望ましい。

【００２１】上記構成によれば、上記埋め込み絶縁膜と
サイドウォール状の絶縁膜とは同じ材質で形成されてお
り、湿式酸化膜除去に伴って上記埋め込み絶縁膜の膜厚
が減少する際に上記サイドウォール状の絶縁膜も減少さ
れる。そのために、上記半導体基板の表面から上記サイ
ドウォール状の絶縁膜が突出することがない。したがっ
て、上記素子領域から素子分離領域に亘ってゲート電極
等の導電膜が形成されていても上記サイドウォール状の
絶縁膜の個所で導電膜が盛り上ることがない。さらに、
不要部分を除去する際に上記凸部段差に除去不良は発生
せず、隣接する導電膜との電気的短絡が防止される。

【００２２】また、第２の発明の半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成する工程と、上
記第１の絶縁膜上に素子分離溝形成用のマスクパターン
を形成する工程と、上記マスクパターンをマスクとして
上記半導体基板をエッチングして上記半導体基板の表面
に素子分離溝を形成し,島状に複数の素子領域を残す工
程と、第２の絶縁膜で上記素子分離溝を埋め込むことに
よって,上記第２の絶縁膜を素子分離絶縁膜として素子
分離領域を形成する工程と、上記第１の絶縁膜およびマ
スクパターンを除去する工程と、全面に,上記第２の絶
縁膜と同じ材質の第３の絶縁膜を堆積する工程と、上記
第３の絶縁膜をエッチバック除去することによって,上
記第１の絶縁膜およびマスクパターンの除去によって上
記第２の絶縁膜に形成された段差の側壁から上記素子領
域に亘って,上記第３の絶縁膜をサイドウォール状に残
置する工程を備えたことを特徴としている。

【００２３】上記構成によれば、素子分離溝を埋め込む
第２の絶縁膜に形成された段差の側壁から上記素子領域
に亘って、サイドウォール状に上記第２の絶縁膜と同じ
材質の第３絶縁膜が形成されている。そのため、後の工
程において、湿式酸化膜除去に伴って上記第２の絶縁膜
の膜厚が減少する際に素子領域との境界に生ずる段差
が、浅く、且つ、外側に膨らんで緩やかに円弧を描く凸
部段差となる。したがって、導電性膜を堆積して不要部
分を除去する際に上記凸部段差に除去不良は発生せず、
配線間における電気的短絡が防止される。

【００２４】また、上記第２の発明の半導体装置の製造
方法は、上記マスクパターンをシリコン窒化膜で形成す
ることが望ましい。

【００２５】上記構成によれば、上記マスクパターンが
フォトリソグラフィおよびエッチングによって容易に形
成される。

【００２６】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。図１及び図２は、本実施の形
態の半導体装置の製造方法における各工程での素子断面
図である。本実施の形態においてもＳＴＩを用いたＭＯ
Ｓトランジスタの形成を例に上げて説明する。

【００２７】先ず、図１(a)に示すように、単結晶のシ
リコン基板２１の表面に熱酸化によって酸化膜２２を形
成し、続いて酸化膜２２上に例えばＬＰ‐ＣＶＤ(減圧
化学気相成長)法を用いてシリコン窒化膜２３を形成す
る。次に、シリコン窒化膜２３上にレジストパターン２
４を形成した後、このレジストパターン２４をマスクに
して、シリコン窒化膜２３および酸化膜２２に対してエ
ッチングを行う。こうして、図１(b)に示すように、レ
ジストパターン２４のパターンをシリコン窒化膜２３に
転写する。このエッチングとしては例えばＲＩＥを用い
る。その後、レジストパターン２４は除去する。したが
って、以降の工程では、シリコン窒化膜２３をマスクと
して用いる。

【００２８】次に、図１(c)に示すように、上記シリコ
ン窒化膜２３をマスクとしてシリコン基板２１をエッチ
ングし、浅いトレンチ溝２５を形成して島状に複数の素
子領域を残す。この場合のエッチングとしては例えばＲ
ＩＥを用いる。次に、熱酸化を行うことによって、トレ
ンチ溝２５の側壁および底部に熱酸化膜２６を形成す
る。

【００２９】次に、図１(d)に示すように、全面にシリ
コン酸化膜で成る埋め込み酸化膜２７を形成してトレン
チ溝２５を埋め込む。そうした後、図１(e)に示すよう
に、埋め込み酸化膜２７およびシリコン窒化膜２３の表
面をＣＭＰで平坦化する。その場合における平坦化は、
素子領域上におけるシリコン窒化膜２３が平坦化によっ
て消失することがなく、且つ、シリコン窒化膜２３上の
素子分離絶縁膜(埋め込み酸化膜２７)は消失するように
行う。

【００３０】次に、図１(f)に示すように、上記シリコ
ン窒化膜２３および酸化膜２２を除去する。その場合、
素子分離領域内に段差２８が発生する。ここまでは、図
５〜図７に示す従来のＳＴＩを用いたＭＯＳトランジス
タの形成方法と同じである。

【００３１】次に、図２(g)に示すように、シリコン酸
化膜２９を全面に堆積する。その後に、シリコン酸化膜
２９を異方性エッチングで除去することによって、図２
(h)に示すように、埋め込み酸化膜２７の段差２８にお
ける側壁から素子領域上に掛けて、シリコン酸化膜２９
を選択的にサイドウォール状に残置してサイドウォール
状酸化膜３０を形成するのである。

【００３２】その後、ＭＯＳトランジスタの形成工程に
おいて湿式エッチング等による湿式酸化膜除去が行われ
て、図３に示すように、埋め込み酸化膜２７の膜厚が減
少する。その場合に、本実施の形態においては、埋め込
み酸化膜２７内の段差２８にはサイドウォール状酸化膜
３０が形成されているため、素子領域と素子分離領域と
の境界に生ずる段差３１の深さが低減される。また、段
差３１の壁面は、外側に膨らんで緩やかな円弧を描くよ
うになる。尚、以下、段差３１を凸部段差３１と言う。

【００３３】したがって、後に、図４に示すように、ゲ
ート電極としての多結晶シリコン３２を全面に堆積し、
異方性エッチングによって不必要個所の多結晶シリコン
３２を除去する際に、素子領域と素子分離領域との境界
の凸部段差３１における堆積膜除去不良の発生を無くす
ことができるのである。

【００３４】これは、図２(h)に示すように、上記埋め
込み酸化膜２７の段差２８における側壁から素子領域上
に掛けて、サイドウォール状酸化膜３０を形成すること
によって、 (１) 素子分離領域内の埋め込み酸化膜２７の段差２８
の高さが低減される。 (２) 素子領域と素子分離領域との境界の凸部段差３１
の深さが浅くなる。 (３) 素子領域と素子分離領域との境界の凸部段差３１
が外側に膨らんで緩やかな円弧状になる。 等の効果が得られるためであり、特に(２),(３)の効果
によって、図４に示すように、多結晶シリコン３２をエ
ッチング除去する際に除去不良の発生を防止できるので
ある。

【００３５】このことは、特開平１１‐８７４９０号公
報に開示された半導体装置の製造方法に比較して、素子
分離領域の埋め込み酸化膜２７の膜厚が後工程の酸化膜
除去工程によって減少した際に、埋め込み酸化膜２７と
同じ材質で形成されたサイドウォール状酸化膜３０も減
少されるので、後に素子領域にゲート電極等の配線を形
成する際に盛り上がりが発生しない点で有利である。

【００３６】さらに、本実施の形態によれば、上記素子
分離領域における埋め込み酸化膜２７のＣＭＰによる平
坦化後の高さが変動したとしても、サイドウォール状酸
化膜３０の横方向(素子領域方向)への広がり量は同一で
あり、上記素子領域と素子分離領域との境界に生ずる凸
部段差３１の深さ低減に対しては、高さが変動に拘らず
同様に有効である。すなわち、本実施の形態において
は、素子領域の密集,孤立によって生ずる平坦化後にお
ける埋め込み酸化膜２７の高さの変動に拘らず、後工程
における多結晶シリコン３２等の導電性堆積膜の除去不
良を防止できるのである。

【００３７】上述のように、本実施の形態においては、
シリコン基板２１上に素子分離領域の形状にパターニン
グされた酸化膜２２及びシリコン窒化膜２３を形成し、
シリコン窒化膜２３をマスクとしてシリコン基板２１に
トレンチ溝２５を形成する。そして、全面に埋め込み酸
化膜(シリコン酸化膜)２７を形成してトレンチ溝２５を
埋め込み、シリコン窒化膜２３が露出するように埋め込
み酸化膜２７およびシリコン窒化膜２３を平坦化する。
そうした後、シリコン窒化膜２３および酸化膜２２を除
去する。そして、シリコン酸化膜２９を全面に堆積して
異方性エッチングを行い、素子分離領域内における埋め
込み酸化膜２７の段差２８にサイドウォール状酸化膜３
０を形成するようにしている。

【００３８】したがって、後のＭＯＳトランジスタの形
成工程において湿式酸化膜除去が行われて、埋め込み酸
化膜２７の膜厚が減少する場合に素子領域と素子分離領
域との境界に生ずる段差は、浅く、且つ、外側に膨らん
で緩やかに円弧を描く凸部段差３１となる。そのため、
ゲート電極としての多結晶シリコン３２を全面に堆積し
て、不要な多結晶シリコン３２を異方性エッチングによ
って除去する際に、図４に示すように、凸部段差３１に
おける除去不良の発生を無くすことができる。すなわ
ち、本実施の形態によれば、ゲート電極を含む配線間に
おける導電膜の除去残留物に起因する電気的短絡を防止
することができるのである。

【００３９】その場合、上記埋め込み酸化膜２７内の段
差２８に形成されるサイドウォール状膜３０はシリコン
酸化膜で形成されている。そのために、上記湿式酸化膜
除去に伴って埋め込み酸化膜２７の膜厚が減少する際に
サイドウォール状膜３０も減少することになる。したが
って、サイドウォール状膜をシリコン窒化膜で形成する
特開平１１‐８７４９０号公報の場合のように、サイド
ウォール状シリコン窒化膜がシリコン基板上に突出し
て、配線としての多結晶シリコンを堆積する際の盛り上
がりや膜厚減少に起因する電気抵抗増大等が生ずること
はない。

【００４０】また、上記特開平９‐１７８５２号公報に
開示されているような、複雑な工程を要するポリシリコ
ン膜除去残留物の酸化を行う必要は全くなく、コストア
ップを防止できるのである。

【００４１】さらに、本実施の形態によれば、平坦化後
における埋め込み酸化膜２７の高さの変動に拘らず、サ
イドウォール状酸化膜３０の横方向(素子領域方向)への
広がり量を略同一にできる。したがって、素子領域の密
集,孤立に拘らず多結晶シリコン３２等の導電性堆積膜
の除去不良を防止できる。

【００４２】尚、上記実施の形態においては、上記半導
体基板として単結晶シリコン基板を用い、上記第１の絶
縁膜としてシリコン酸化膜を用い、上記マスクパターン
としてシリコン窒化膜を用い、上記第２,第３の絶縁膜
としてシリコン酸化膜を用いているが、この発明はこれ
に限定されるものではない。要は、上記第２の絶縁膜と
第３の絶縁膜との材質が同じであり、上記半導体基板,
マスクパターンおよび第１,第２,第３の絶縁膜が上述し
た機能を有して同じ効果を奏するのであれば、他の材料
を用いても何ら差し支えないのである。

【００４３】

【発明の効果】以上より明らかなように、第１の発明の
半導体装置は、半導体基板の表面における素子分離領域
に埋め込まれた素子分離絶縁膜を、素子分離溝内に埋め
込まれた埋め込み絶縁膜と、この埋め込み絶縁膜に形成
された段差の側壁から素子領域に亘ってサイドウォール
状に形成された上記埋め込み絶縁膜と同じ材質の絶縁膜
とで構成したので、後の工程において、湿式酸化膜除去
に伴って上記埋め込み絶縁膜の膜厚が減少する際に素子
領域との境界に生ずる段差を、浅く、且つ、外側に膨ら
んで緩やかに円弧を描く凸部段差にできる。したがっ
て、導電性膜を堆積して不要部分を除去する際に上記凸
部段差に発生する除去不良を無くし、配線間における電
気的短絡を防止できるのである。

【００４４】また、上記第１の発明の半導体装置は、上
記埋め込み絶縁膜とサイドウォール状の絶縁膜とは同じ
材質で形成されているため、湿式酸化膜除去に伴って上
記埋め込み絶縁膜の膜厚が減少する際に上記サイドウォ
ール状の絶縁膜も減少する。そのために、上記半導体基
板の表面から上記サイドウォール状の絶縁膜が突出する
ことはない。したがって、上記素子領域上に、上記素子
分離領域に掛けてゲート電極等の導電膜を形成すれば、
上記サイドウォール状の絶縁膜の個所で上記導電膜が盛
り上ることがない。さらに、上記凸部段差に発生する除
去不良に起因する隣接する導電膜との電気的短絡を防止
できる。

【００４５】また、第２の発明の半導体装置の製造方法
は、半導体基板上に第１の絶縁膜を形成し、素子分離溝
形成用のマスクパターンを形成し、上記マスクパターン
をマスクとして上記半導体基板に素子分離溝を形成し、
第２の絶縁膜で上記素子分離溝を埋め込み、上記第１の
絶縁膜およびマスクパターンを除去し、全面に上記第２
の絶縁膜と同じ材質の第３の絶縁膜を堆積し、上記第３
の絶縁膜をエッチバック除去して上記第２の絶縁膜に形
成された段差の側壁から素子領域に亘って上記第３の絶
縁膜をサイドウォール状に残置するので、上記第２の絶
縁膜の段差における側壁から上記素子領域に亘ってサイ
ドウォール状の絶縁膜を形成できる。

【００４６】そのため、後に湿式酸化膜除去に伴って上
記第２の絶縁膜の膜厚が減少する際に素子領域との境界
に生ずる段差を、浅く、且つ、外側に膨らんで緩やかに
円弧を描く凸部段差にできる。したがって、導電性膜を
堆積して不要部分を除去する際に上記凸部段差に発生す
る除去不良を無くし、配線間における電気的短絡を防止
できるのである。

【００４７】また、上記第２の発明の半導体装置の製造
方法は、上記マスクパターンをシリコン窒化膜で形成す
れば、フォトリソグラフィおよびエッチングによって容
易に上記マスクパターンを形成できる。

【図面の簡単な説明】

【図１】 この発明の半導体装置の製造方法における各
工程での素子断面図である。

【図２】 図１に続く各工程での素子断面図である。

【図３】 図２(h)に示す埋め込み酸化膜における湿式
酸化膜除去に伴う膜厚減少の説明図である。

【図４】 図３の状態で導電膜を形成して異方性エッチ
ングで除去した場合の説明図である。

【図５】 ＳＴＩを用いた従来のＭＯＳトランジスタ形
成プロセスにおける素子断面図である。

【図６】 図５(c)におけるトレンチの側壁断面図であ
る。

【図７】 図５における素子分離領域内に生ずる段差の
拡大断面図である。

【図８】 図７に示す埋め込み酸化膜における湿式酸化
膜除去に伴う膜厚減少の説明図である。

【図９】 図８の状態で導電膜を形成して異方性エッチ
ングで除去した場合に生ずる残留物の説明図である。

【図１０】 図５における素子分離領域の両端部の段差
の大きさと素子領域の密集の度合いとの関係の説明図で
ある。

【符号の説明】 ２１…シリコン基板、 ２２…酸化膜、 ２３…シリコン窒化膜、 ２４…レジストパターン、 ２５…トレンチ溝、 ２６…熱酸化膜、 ２７…埋め込み酸化膜、 ２８…段差、 ３０…サイドウォール状酸化膜、 ３１…凸部段差、 ３２…多結晶シリコン。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD04 EE01 EE15 GG09 GG14 HH12 HH20 5F032 AA35 AA36 AA44 AA45 AA70 AA77 CA17 DA02 DA24 DA25 DA28 DA30 DA78 5F033 HH04 QQ07 QQ08 QQ09 QQ13 QQ16 QQ28 QQ48 QQ76 RR04 SS13 SS27 TT06 VV06 XX01 XX21 XX31

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に素子分離絶縁膜を埋
   め込んで成る素子分離領域と、この素子分離領域によっ
   て互いに分離された島状の素子領域を有する半導体装置
   において、 上記素子分離絶縁膜は、 上記半導体基板の表面に形成された素子分離溝内に埋め
   込まれた埋め込み絶縁膜と、 この埋め込み絶縁膜における上記素子領域との境界線よ
   り内側に形成された段差の側壁から上記素子領域に亘っ
   てサイドウォール状に形成されると共に、上記埋め込み
   絶縁膜と同じ材質で形成された絶縁膜とで構成されてい
   ることを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 上記素子領域上に、上記素子分離領域に掛って導電膜が
   形成されていることを特徴とする半導体装置。
3. 【請求項３】 請求項２に記載の半導体装置において、 上記導電膜は、ゲート電極であることを特徴とする半導
   体装置。
4. 【請求項４】 請求項１乃至請求項３の何れか１つに記
   載の半導体装置において、 上記素子分離絶縁膜は、シリコン酸化膜であることを特
   徴とする半導体装置。
5. 【請求項５】 半導体基板上に第１の絶縁膜を形成する
   工程と、 上記第１の絶縁膜上に素子分離溝形成用のマスクパター
   ンを形成する工程と、 上記マスクパターンをマスクとして上記半導体基板をエ
   ッチングして上記半導体基板の表面に素子分離溝を形成
   し、島状に複数の素子領域を残す工程と、 第２の絶縁膜で上記素子分離溝を埋め込むことによっ
   て、上記第２の絶縁膜を素子分離絶縁膜として素子分離
   領域を形成する工程と、 上記第１の絶縁膜およびマスクパターンを除去する工程
   と、 全面に、上記第２の絶縁膜と同じ材質の第３の絶縁膜を
   堆積する工程と、 上記第３の絶縁膜をエッチバック除去することによっ
   て、上記第１の絶縁膜およびマスクパターンの除去によ
   って上記第２の絶縁膜に形成された段差の側壁から上記
   素子領域に亘って、上記第３の絶縁膜をサイドウォール
   状に残置する工程を備えたことを特徴とする半導体装置
   の製造方法。
6. 【請求項６】 請求項５に記載の半導体装置の製造方法
   において、 上記マスクパターンをシリコン窒化膜で形成することを
   特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項５あるいは請求項６に記載の半導
   体装置の製造方法において、 第２の絶縁膜で上記素子分離溝を埋め込んで素子分離領
   域を形成する工程は、全面に上記第２の絶縁膜を堆積す
   る工程と、上記マスクパターンが露出するまで化学機械
   研磨法によって上記第２の絶縁膜を平坦化する工程で成
   ることを特徴とする半導体装置の製造方法。