JP2002092566A - Coil on-chip module, manufacturing method thereof, and non-contact type ic card - Google Patents
Coil on-chip module, manufacturing method thereof, and non-contact type ic cardInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、非接触ＩＣカード
等に用いられるＩＣモジュールとその製造方法に関し、
詳しくは、半導体チップの端子面上に、その端子と電気
的に接続するアンテナコイル用のコイル配線を設けたコ
イルオンチップモジュールと、その製造方法に関するBACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC module used for a non-contact IC card and the like and a method for manufacturing the same.
More specifically, the present invention relates to a coil-on-chip module in which a coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、情報処理の効率化やセキュリティ
ーの観点から、データの記録、処理を行う半導体チップ
（ＩＣチップとも言う）を搭載したＩＣカードが普及し
つつある。このようなＩＣカードには、カードの外部端
子と外部処理装置の端子とを接続してデータの送受信を
行う接触方式のものと、電磁波でデータの送受信を行う
アンテナコイルとデータ処理のための半導体チップを内
蔵し、外部処理装置との間の読み書きをいわゆる無線方
式で実現でき、ＩＣ回路の駆動電力が電磁誘導で供給さ
れ、バッテリを内蔵しない非接触方式のものとが開発さ
れている。尚、非接触方式のＩＣカードを非接触型ＩＣ
カードと一般には言う。上記非接触型ＩＣカードの製造
方法としては、従来、データ送受信および駆動電力供給
用のコイルや、ＩＣチップなどの内蔵電子部品を熱可塑
性樹脂、熱硬化性樹脂、紫外線硬化樹脂、あるいは電子
線硬化樹脂などにより封止して非接触型ＩＣモジュール
を成形した後、モジュール用凹部あるいはモジュール用
孔を打ち抜き加工あるいはＮＣによるざぐり加工により
設けたＰＶＣ（ポリ塩化ビニル）あるいはＰＥＴ（ボリ
エチレンテレフタレート）などのフィルムで挟み込み、
熱プレスなどで融着、あるいは接着剤などにより接着し
てラミネート加工し、カードサイズに打ち抜いてカード
化する方法が、広く採られている。2. Description of the Related Art In recent years, IC cards equipped with semiconductor chips (also referred to as IC chips) for recording and processing data have become widespread from the viewpoints of information processing efficiency and security. Such IC cards include a contact type that connects an external terminal of the card and a terminal of an external processing device to transmit and receive data, an antenna coil that transmits and receives data by electromagnetic waves, and a semiconductor for data processing. A non-contact type in which a chip is built in and reading and writing with an external processing device can be realized by a so-called wireless system, driving power of an IC circuit is supplied by electromagnetic induction, and a battery is not built in, has been developed. In addition, the non-contact type IC card is
Generally referred to as a card. Conventional methods for manufacturing the non-contact type IC card include a coil for data transmission / reception and driving power supply, and a built-in electronic component such as an IC chip, which is formed of a thermoplastic resin, a thermosetting resin, an ultraviolet curing resin, or an electron beam curing. After molding a non-contact type IC module by sealing it with resin or the like, a concave portion or a hole for the module is punched out by punching or a counterbore process by NC, and PVC (polyvinyl chloride) or PET (polyethylene terephthalate) is provided. Sandwiched by film,
A method of laminating by fusing with a hot press or bonding with an adhesive or the like and punching into a card size to form a card is widely adopted.
【０００３】そあいて、上記非接触型ＩＣカードに用い
られる非接触型ＩＣモジュールは、従来、図６に示すよ
うな構造のものであった。図６（ａ）はその平面図で、
図６（ｂ）は図６（ａ）のＥ１一Ｅ２における断面図で
ある。図６に示す非接触型ＩＣモジュールにおいては、
モジュール用基板５２７上に蒸着、エッチングなどによ
りアンテナコイル５１１が形成されており、アンテナコ
イル５１１の中央部にＩＣチップ５１２が接着剤などで
固定されている。ＩＣチップ５１２の電極パッド５１３
とアンテナコイル５１１の端子とがボンディングワイヤ
５１４などにより接続されており、さらに全体が封止樹
脂５２１により封止、平坦化されている。しかし、この
ような従来の非接触型ＩＣモジュールにおいては、部品
点数が多く、さらに製造工程が複雑であることから、製
造コストが高くなってしまうという間題がある。A non-contact type IC module used in the non-contact type IC card has a structure as shown in FIG. FIG. 6A is a plan view thereof.
FIG. 6B is a cross-sectional view taken along the line E1-E2 in FIG. In the non-contact type IC module shown in FIG.
An antenna coil 511 is formed on the module substrate 527 by vapor deposition, etching, or the like, and an IC chip 512 is fixed to the center of the antenna coil 511 with an adhesive or the like. Electrode pad 513 of IC chip 512
The terminal of the antenna coil 511 is connected to the terminal of the antenna coil 511 by a bonding wire 514 or the like, and the whole is sealed and flattened by a sealing resin 521. However, in such a conventional non-contact type IC module, there is a problem that the number of components is large and the manufacturing process is complicated, so that the manufacturing cost is increased.
【０００４】これに対応し、近年は、半導体チツプ上に
コイルを形成した構造のコイルオンチップモジュール
が、特開２０００−１３７７７９号等に記載されるよう
に、非接触型ＩＣカード用の非接触型ＩＣモジュールと
して提案されている。このコイルオンチップモジュール
は、ＩＣチップ上にダイレクトにエレクトロフオーミン
グによりコイルパターンを形成して作製されている。し
かし、このコイルオンチップモジュールの場合、非接触
ＩＣチップをカスタム化し、配線パターン等を専用に設
計するもので、配線設計に制約がある。例えば、非接触
ＩＣチップの中央にコイルの始点をおくようにし、非接
触ＩＣチップの外側にコイルの終点をおくようにしなけ
ればならなかった。ＩＳＯｌ４４４３などの汎用的なＩ
Ｃの、コイルオンチップは不可能であった。In response to this, in recent years, a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip has been developed as described in Japanese Patent Laid-Open No. 2000-137779. It has been proposed as a type IC module. This coil-on-chip module is manufactured by forming a coil pattern directly on an IC chip by electroforming. However, in the case of this coil-on-chip module, a non-contact IC chip is customized and a wiring pattern and the like are designed exclusively, and there are restrictions on wiring design. For example, the starting point of the coil must be located at the center of the non-contact IC chip, and the ending point of the coil must be located outside the non-contact IC chip. General-purpose I such as ISO14443
C, coil-on-chip was not possible.
【０００５】[0005]
【発明が解決しようとする課題】上記のように、近年
は、半導体チツプ上にコイルを形成した構造のコイルオ
ンチップモジュールが、特開２０００−１３７７７９号
等に記載されるように、非接触型ＩＣカード用の非接触
型ＩＣモジュールとして提案されているが、配線設計に
制約があり、ＩＳＯｌ４４４３などの汎用的なＩＣには
対応できないため、この対応が求められていた。本発明
は、これに対応するもので、半導体チツプ上にコイルを
形成した構造のコイルオンチップモジュールで、配線設
計に制約が少なく、特に、ＩＳＯｌ４４４３などの汎用
的なＩＣにも対応できるものを提供しようとするもので
ある。同時に、そのようなコイルオンチップモジュール
の製造方法を提供しようとするものである。As described above, in recent years, a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip has been disclosed in Japanese Unexamined Patent Publication No. 2000-137779. Although it has been proposed as a non-contact type IC module for an IC card, it has been required to cope with general-purpose ICs such as ISO14443 due to restrictions in wiring design. The present invention provides a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip, which has less restrictions on wiring design and is particularly applicable to general-purpose ICs such as ISO14443. What you want to do. At the same time, it is intended to provide a method for manufacturing such a coil-on-chip module.
【０００６】[0006]
【課題を解決するための手段】本発明のコイルオンチッ
プモジュールは半導体チップの端子面上に、その端子と
電気的に接続するアンテナコイル用のコイル配線を設け
たコイルオンチップモジュールであって、半導体チップ
の端子面上、非端子部領域に、第１の絶縁層が所定形状
に形成され、第１の絶縁層上にコイル配線からなる第１
の配線層を設け、更に必要に応じ、第１の配線層、第１
の絶縁層上に、それぞれ絶縁層を介してコイル配線から
なる、あるいはコイル配線および接続用配線からなるコ
イル配線層を１層以上形成し、且つ、第１の配線層、第
１の絶縁層上に形成された各絶縁層には、配線層間を接
続するための、絶縁層の開口に導電性層を埋めて形成し
たビア部をそれぞれ設け、互いに電気的に接続したもの
であり、最上の配線層から半導体チップの端子に至る接
続用配線にて、最上層の配線層の配線と半導体チップの
端子とを電気的に接続していることを特徴とするもので
ある。そして、上記において、最上の配線層から半導体
チップの端子に至る接続用配線が、ボンディングワイヤ
からなることを特徴とするものである。あるいは、上記
において、最上の配線層から半導体チップの端子に至る
接続用配線の一部ないし全部が、最上の絶縁層上に最上
の配線層との接続箇所を開口して設けられた保護層上お
よび各絶縁層の側面部に跨り、これらに沿い、設けられ
た導電性ペースト硬化物からなることを特徴とするもの
である。そして、上記において、最上層の配線層の配線
と半導体チップの端子とを電気的に接続している接続用
配線の少なくとも一部は導電性ペースト硬化物からなる
ことを特徴とするものである。そしてまた、上記におい
て、第１の配線層とその上の配線層を含む全ての配線層
の配線は、作製する際に電解めっき層の給電層となるシ
ードメタル層（スパッタリングメタル層、無電解めっき
層等）上に、配線形状に選択的に電解めっき層を形成
し、且つ、シードメタル層をソフトエッチングにて除去
して形成されたもので、シードメタル層から配線形状に
形成された導電性薄層と、該導電性薄層上全面に形成さ
れた電解めっき層とからなり、対応する絶縁性層表面に
形成されていることを特徴とするものである。また、上
記において、第１の絶縁層および第１の絶縁層上に形成
された各絶縁層は、感光性ポリイミドから形成されたも
のであることを特徴とするものである。また、上記にお
いて、第１の絶縁層および第１の配線層、第１の絶縁層
上に形成された各絶縁層は、単層または多層で、少なく
とも一層がポリイミドフィルムであることを特徴とする
ものである。また、上記において、樹脂封止されている
ことを特徴とするものである。また、上記において、非
接触ＩＣカード用のコイルオンチップであり、コイル配
線が非接触ＩＣカード用のアンテナコイルとなるもので
あることを特徴とするものである。尚、ここでは、非端
子部領域とは、半導体チップの端子面で、配線層と接続
する端子部領域以外の領域を言う。A coil-on-chip module according to the present invention is a coil-on-chip module in which a coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip. A first insulating layer is formed in a predetermined shape on a non-terminal area on a terminal surface of the semiconductor chip, and a first insulating layer formed of a coil wiring is formed on the first insulating layer.
Wiring layer, and if necessary, the first wiring layer and the first wiring layer.
And one or more coil wiring layers each including a coil wiring or a coil wiring and a connection wiring are formed on the first insulating layer and the first wiring layer via the insulating layer. The vias formed by filling a conductive layer in the openings of the insulating layer for connecting the wiring layers are provided in each of the insulating layers formed on the substrate, and are electrically connected to each other. The connection wiring from the layer to the terminal of the semiconductor chip electrically connects the wiring of the uppermost wiring layer and the terminal of the semiconductor chip. In the above, the connection wiring from the uppermost wiring layer to the terminal of the semiconductor chip is made of a bonding wire. Alternatively, in the above, a part or all of the connection wiring from the uppermost wiring layer to the terminal of the semiconductor chip is formed on a protective layer provided on the uppermost insulating layer by opening a connection portion with the uppermost wiring layer. And a cured conductive paste provided along and along the side surfaces of each insulating layer. Further, in the above, at least a part of the connection wiring for electrically connecting the wiring of the uppermost wiring layer and the terminal of the semiconductor chip is made of a cured conductive paste. Further, in the above, the wiring of all the wiring layers including the first wiring layer and the wiring layer thereon is provided with a seed metal layer (sputtering metal layer, electroless plating layer, Layer), an electrolytic plating layer is formed selectively on the wiring shape, and the seed metal layer is removed by soft etching. It comprises a thin layer and an electrolytic plating layer formed on the entire surface of the conductive thin layer, and is formed on the surface of the corresponding insulating layer. Further, in the above, the first insulating layer and each of the insulating layers formed on the first insulating layer are formed of photosensitive polyimide. In the above description, the first insulating layer, the first wiring layer, and each insulating layer formed over the first insulating layer are a single layer or a multilayer, and at least one layer is a polyimide film. Things. Further, in the above, it is characterized by being sealed with a resin. Further, in the above, it is a coil-on-chip for a non-contact IC card, and the coil wiring is an antenna coil for the non-contact IC card. Here, the non-terminal region refers to a region other than the terminal region connected to the wiring layer on the terminal surface of the semiconductor chip.
【０００７】本発明の非接触型ＩＣカードは、上記本発
明のコイルオンチップモジュールを用いたことを特徴と
するものである。[0007] A non-contact type IC card of the present invention is characterized by using the coil-on-chip module of the present invention.
【０００８】本発明のコイルオンチップモジュールの製
造方法は、半導体チップの端子面上に、その端子と電気
的に接続するアンテナコイル用のコイル配線を設けたコ
イルオンチップモジュールの製造方法であって、ウエハ
レベルで、順に、（ａ）半導体チップの端子面上、非端
子部領域に、所定形状に第１の絶縁層を形成する、第１
の絶縁層形成工程と、（ｂ）半導体チップの端子面側全
面に、電解めっきのための給電層を形成し、その上全面
に、感光性絶縁層を形成し、フォトリソ法により、形成
する接続部、配線の形状に合せた開口を有するレジスト
層を形成し、レジスト層の開口から露出した領域に電解
めっきを施し、コイル配線層を、第１の絶縁層上に設け
た後、レジスト層を剥離除去後、露出した給電層を、配
線層、接続部を損なわないように、ソフトエッチングに
よりエッチング除去して、第１の配線層を、第１の絶縁
層上に設ける、第１の配線層形成工程とを行ない、更に
順に、（ｃ）すでに形成されている配線層と接続する部
分には開口部を設け、すでに形成されている絶縁層、す
でに形成されている配線層上に、これらを覆う絶縁層
を、上層絶縁層として設ける、上層絶縁層形成工程と、
（ｄ）半導体チップの端子面側全面に、電解めっきのた
めの給電層を形成する給電層形成工程と、（ｅ）半導体
チップの端子面側全面に、感光性絶縁層を形成し、フォ
トリソ法により、形成する接続部、配線の形状に合せた
開口を有するレジスト層を形成し、上層絶縁層の開口部
を含み、レジスト層の開口から露出した領域に電解めっ
きを施し、上層絶縁層の開口部を導電性層で埋めるよう
にしてすでに形成されている配線層に接続したコイル配
線層を、上層絶縁層上に設ける、コイル配線層形成工程
と、（ｆ）レジスト層を剥離除去後、露出した給電層
を、配線層、接続部を損なわないように、ソフトエッチ
ングによりエッチング除去する、ソフトエッチング工程
とを施す、上記（ｃ）〜（ｆ）の一連の工程を、必要に
応じて所定数回、繰り返し行った後、（ｇ）最上層の配
線層の配線と半導体チップの端子とを電気的に接続する
接続工程を行なうことを特徴とするものである。そし
て、上記において、接続工程を行なった後、露出した配
線層を覆う保護層を設ける、保護層形成工程とを有する
ことを特徴とするものである。そしてまた、上記におけ
る、接続工程を行なった後、あるいは、上記の保護層形
成工程後、樹脂封止を行なう樹脂封止工程を施すことを
特徴とするものである。また、上記における、接続工程
を行なった後、あるいは、上記保護層形成工程後、ある
いは、上記樹脂封止工程後、ウエハ状態から、個々のコ
イルオンチップモジュール毎に切断する、ダイシング工
程を施すことを特徴とするものである。A method of manufacturing a coil-on-chip module according to the present invention is a method of manufacturing a coil-on-chip module in which coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip. (A) forming a first insulating layer in a predetermined shape on a terminal surface of a semiconductor chip and in a non-terminal portion region at a wafer level;
And (b) forming a power supply layer for electrolytic plating on the entire terminal surface side of the semiconductor chip, forming a photosensitive insulating layer on the entire upper surface thereof, and forming a connection by photolithography. Part, a resist layer having an opening conforming to the shape of the wiring is formed, electrolytic plating is performed on a region exposed from the opening of the resist layer, and a coil wiring layer is provided on the first insulating layer. After peeling and removing, the exposed power supply layer is removed by soft etching so as not to damage the wiring layer and the connection portion, and a first wiring layer is provided on the first insulating layer. And (c) opening portions are formed in the portions to be connected to the already formed wiring layers, and these are formed on the already formed insulating layers and the already formed wiring layers. Make the covering insulating layer the upper insulating layer Provided, and an upper insulating layer forming step,
(D) a power supply layer forming step of forming a power supply layer for electrolytic plating over the entire terminal surface side of the semiconductor chip; and (e) forming a photosensitive insulating layer over the entire terminal surface side of the semiconductor chip by photolithography. Forming a resist layer having an opening conforming to the shape of the connection portion to be formed and the wiring, applying an electrolytic plating to a region including the opening of the upper insulating layer and exposing the region exposed from the opening of the resist layer, A coil wiring layer forming step of providing a coil wiring layer connected to an already formed wiring layer by filling the portion with a conductive layer on the upper insulating layer, and (f) exposing the resist layer after peeling and removing the resist layer. The above-described series of steps (c) to (f) are subjected to a soft etching step of removing the power supply layer by soft etching so as not to damage the wiring layer and the connecting portion so as not to damage the wiring layer and the connection portion. Times After it went returns, is characterized in that performing the connecting step of electrically connecting the (g) of the wiring and the semiconductor chip of the uppermost wiring layer terminal. In the above, there is provided a protective layer forming step of providing a protective layer covering the exposed wiring layer after performing the connecting step. Further, the method is characterized in that after the connecting step or the protective layer forming step, a resin sealing step of performing resin sealing is performed. Further, in the above, after performing the connecting step, or after the protective layer forming step, or after the resin sealing step, performing a dicing step of cutting each of the coil-on-chip modules from the wafer state. It is characterized by the following.
【０００９】また、上記において、第１の絶縁層形成工
程が、あるいは上層絶縁層形成工程が、半導体チップの
端子面上に、感光性絶縁層を形成し、フォトリソ法によ
り、所定形状に絶縁層を形成するものであることを特徴
とするものである。また、上記において、感光性絶縁層
が感光性ポリイミドであることを特徴とするものであ
る。また、上記において、第１の絶縁層形成工程が、半
導体チップの端子面上に、絶縁層を形成し、該絶縁層を
フォトエッチング法によりエッチングして、所定形状に
第１の絶縁層を形成するものであることを特徴とするも
のである。また、上記において、給電層形成工程が、ス
パッタリング法あるいは無電解めっき法により給電層を
形成するものであることを特徴とするものである。ま
た、上記において、コイル配線層形成工程におけるレジ
スト層の形成は、ドライフィルムレジストを用いたもの
であることを特徴とするものである。In the above, in the first insulating layer forming step or the upper insulating layer forming step, a photosensitive insulating layer is formed on the terminal surface of the semiconductor chip, and the insulating layer is formed into a predetermined shape by a photolithography method. Is formed. Further, in the above, the photosensitive insulating layer is a photosensitive polyimide. In the above, the first insulating layer forming step includes forming an insulating layer on a terminal surface of the semiconductor chip, etching the insulating layer by a photoetching method, and forming the first insulating layer in a predetermined shape. It is characterized by doing. In the above, the power supply layer forming step is characterized in that the power supply layer is formed by a sputtering method or an electroless plating method. Further, in the above, the formation of the resist layer in the step of forming the coil wiring layer is characterized in that a dry film resist is used.
【００１０】[0010]
【作用】本発明のコイルオンチップモジュールは、上記
のような構成にすることによって、半導体チツプ上にコ
イルを形成した構造のコイルオンチップモジュールで、
配線設計に制約が少なく、特に、ＩＳＯｌ４４４３など
の汎用的なＩＣにも対応できるコイルオンチップモジュ
ールの提供を可能とするものである。具体的には、半導
体チップの端子面上に、その端子と電気的に接続するア
ンテナコイル用のコイル配線を設けたコイルオンチップ
モジュールであって、半導体チップの端子面上、非端子
部領域に、第１の絶縁層が所定形状に形成され、第１の
絶縁層上にコイル配線からなる第１の配線層を設け、更
に必要に応じ、第１の配線層、第１の絶縁層上に、それ
ぞれ絶縁層を介してコイル配線からなる、あるいはコイ
ル配線および接続用配線からなるコイル配線層を１層以
上形成し、且つ、第１の配線層、第１の絶縁層上に形成
された各絶縁層には、配線層間を接続するための、絶縁
層の開口に導電性層を埋めて形成したビア部をそれぞれ
設け、互いに電気的に接続したものであり、最上の配線
層から半導体チップの端子に至る接続用配線にて、最上
層の配線層の配線と半導体チップの端子とを電気的に接
続していることにより、更に具体的には、最上の配線層
から半導体チップの端子に至る接続用配線が、ボンディ
ングワイヤからなることにより、あるいは、最上の配線
層から半導体チップの端子に至る接続用配線の一部ない
し全部が、最上の絶縁層上に最上の配線層との接続箇所
を開口して設けられた保護層上および各絶縁層の側面部
に跨り、これらに沿い、設けられた導電性ペースト硬化
物からなることことにより、これを達成している。即
ち、接続用配線およびビアを、半導体チップの端子面に
沿う面内において、二次元的にその配置を自由にとるこ
とができ、半導体チップの端子位置に制限されない。半
導体チップの端子位置によらず、半導体チップの中央に
コイルの始点をおき、半導体チップの外側にコイルの終
点をおくことができる。The coil-on-chip module of the present invention has a structure as described above, and has a structure in which a coil is formed on a semiconductor chip.
The present invention makes it possible to provide a coil-on-chip module that has less restrictions on wiring design and that can be applied particularly to general-purpose ICs such as ISO14443. Specifically, a coil-on-chip module in which a coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip, and the coil wiring is provided in a non-terminal region on a terminal surface of the semiconductor chip. A first insulating layer is formed in a predetermined shape, a first wiring layer made of a coil wiring is provided on the first insulating layer, and further, if necessary, the first wiring layer is formed on the first wiring layer and the first insulating layer. Forming at least one coil wiring layer composed of a coil wiring or a coil wiring and a connection wiring via an insulating layer, and forming each of the first wiring layer and the first wiring layer on the first insulating layer; The insulating layer is provided with via portions formed by filling a conductive layer in openings of the insulating layer for connecting between wiring layers, and is electrically connected to each other. In the connection wiring to the terminal, the top More specifically, by electrically connecting the wiring of the wiring layer and the terminal of the semiconductor chip, more specifically, the connection wiring from the uppermost wiring layer to the terminal of the semiconductor chip is formed of a bonding wire. Alternatively, a part or all of the connection wiring from the uppermost wiring layer to the terminal of the semiconductor chip is formed on the uppermost insulating layer on the protective layer provided with an opening at the connection point with the uppermost wiring layer, and This is achieved by being formed of a cured conductive paste provided over and along the side surfaces of the insulating layer. That is, the connection wiring and the via can be freely arranged two-dimensionally in a plane along the terminal surface of the semiconductor chip, and are not limited to the terminal position of the semiconductor chip. Regardless of the terminal position of the semiconductor chip, the starting point of the coil can be located at the center of the semiconductor chip and the ending point of the coil can be located outside the semiconductor chip.
【００１１】また、第１の配線層とその上の配線層を含
む全ての配線層の配線は、作製する際に後続する電解め
っき層の給電層となるシードメタル層（スパッタリング
メタル層、無電解めっき層等）上に、配線形状に選択的
に電解めっき層を形成し、且つ、シードメタル層をソフ
トエッチングにて除去して形成されたもので、シードメ
タル層から配線形状に形成された導電性薄層と、該導電
性薄層上全面に形成された電解めっき層とからなり、対
応する絶縁性層表面に形成されていることにより、微細
な配線の形成を可能にしている。また、第１の絶縁層お
よび第１の配線層、第１の絶縁層上に形成された各絶縁
層が、感光性ポリイミドから形成されたものであること
により、その作製を用意とするとともに、絶縁性、耐性
の良いものとしている。また、第１の絶縁層および第１
の配線層、第１の絶縁層上に形成された各絶縁層として
は、単層または多層でも良く、特にその少なくとも一層
がポリイミドフィルムである場合には、処理性の良いも
のとできる。In addition, the wiring of all wiring layers including the first wiring layer and the wiring layer thereon is provided with a seed metal layer (sputtering metal layer, electroless An electroplating layer is selectively formed in a wiring shape on the plating layer, and the seed metal layer is removed by soft etching. The conductive thin layer and the electrolytic plating layer formed on the entire surface of the conductive thin layer are formed on the surface of the corresponding insulating layer, so that fine wiring can be formed. In addition, the first insulating layer, the first wiring layer, and the respective insulating layers formed on the first insulating layer are formed from photosensitive polyimide, so that their preparation is prepared, It has good insulation and durability. In addition, the first insulating layer and the first
Each of the insulating layers formed on the wiring layer and the first insulating layer may be a single layer or a multilayer, and particularly when at least one of the layers is a polyimide film, it can have good processability.
【００１２】また、少なくとも端子面側が樹脂封止され
ていることにより、全体を強固、且つ耐性の良いものと
できる。特に、非接触ＩＣカード用のコイルオンチップ
であり、コイル配線が非接触ＩＣカード用のアンテナコ
イルとなるものである場合には、有効である。Further, since at least the terminal surface side is sealed with resin, the whole can be made strong and resistant. In particular, this is effective when the coil is a chip-on-chip for a non-contact IC card and the coil wiring is an antenna coil for the non-contact IC card.
【００１３】本発明の非接触型ＩＣカードは、上記本発
明のコイルオンチップモジュールを用いたことにより、
適用できる半導体チップの自由度を大きいものにしてい
る。The non-contact type IC card of the present invention uses the above-mentioned coil-on-chip module of the present invention,
The degree of freedom of applicable semiconductor chips is increased.
【００１４】本発明のコイルオンチップモジュールの製
造方法は、上記のような構成にすることによって、半導
体チツプ上にコイルを形成した構造のコイルオンチップ
モジュールで、配線設計に制約が少ない、特に、ＩＳＯ
ｌ４４４３などの汎用的なＩＣにも対応できるコイルオ
ンチップモジュールの製造方法の提供を可能とするもの
である。具体的には、ウエハレベルで、順に、（ａ）半
導体チップの端子面上、非端子部領域に、所定形状に第
１の絶縁層を形成する、第１の絶縁層形成工程と、
（ｂ）半導体チップの端子面側全面に、電解めっきのた
めの給電層を形成し、その上全面に、感光性絶縁層を形
成し、フォトリソ法により、形成する接続部、配線の形
状に合せた開口を有するレジスト層を形成し、レジスト
層の開口から露出した領域に電解めっきを施し、コイル
配線層を、第１の絶縁層上に設けた後、レジスト層を剥
離除去後、露出した給電層を、配線層、接続部を損なわ
ないように、ソフトエッチングによりエッチング除去し
て、第１の配線層を、第１の絶縁層上に設ける、第１の
配線層形成工程とを行ない、更に順に、（ｃ）すでに形
成されている配線層と接続する部分には開口部を設け、
すでに形成されている絶縁層、すでに形成されている配
線層上に、これらを覆う絶縁層を、上層絶縁層として設
ける、上層絶縁層形成工程と、（ｄ）半導体チップの端
子面側全面に、電解めっきのための給電層を形成する給
電層形成工程と、（ｅ）半導体チップの端子面側全面
に、感光性絶縁層を形成し、フォトリソ法により、形成
する接続部、配線の形状に合せた開口を有するレジスト
層を形成し、上層絶縁層の開口部を含み、レジスト層の
開口から露出した領域に電解めっきを施し、上層絶縁層
の開口部を導電性層で埋めるようにしてすでに形成され
ている配線層に接続したコイル配線層を、上層絶縁層上
に設ける、コイル配線層形成工程と、（ｆ）レジスト層
を剥離除去後、露出した給電層を、配線層、接続部を損
なわないように、ソフトエッチングによりエッチング除
去する、ソフトエッチング工程とを施す、上記（ｃ）〜
（ｆ）の一連の工程を、必要に応じて所定数回、繰り返
し行った後、（ｇ）最上層の配線層の配線と半導体チッ
プの端子とを電気的に接続する接続工程を行なうことに
より、これを達成している。また、接続工程を行なった
後、露出した配線層を覆う保護層を設ける、保護層形成
工程とを有することにより、また、接続工程を行なった
後、あるいは、保護層形成工程後、樹脂封止を行なう樹
脂封止工程を施すことにより、配線部、接続部を保護
し、耐性の良いものとし、同時に、後続する樹脂封止工
程と合せ、ダイシング工程をより安定的にできるものと
している。非接触型ＩＣカード用等のコイルオンチップ
モジュールの場合、通常、（ｃ）〜（ｆ）の一連の工程
を、必要に応じて所定数回、繰り返し行った後、あるい
は、保護層形成工程後、あるいは、樹脂封止工程後、ウ
エハ状態から、個々のコイルオンチップモジュール毎に
切断する、ダイシング工程を施すことにより、所望のコ
イルオンチップモジュールを得ることができる。The method of manufacturing a coil-on-chip module according to the present invention is a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip by adopting the above-described configuration, and there are few restrictions on wiring design. ISO
An object of the present invention is to provide a method of manufacturing a coil-on-chip module that can also be used for general-purpose ICs such as 144443. Specifically, at a wafer level, in order, (a) a first insulating layer forming step of forming a first insulating layer in a predetermined shape on a terminal surface of a semiconductor chip and in a non-terminal region;
(B) A power supply layer for electrolytic plating is formed on the entire surface of the terminal side of the semiconductor chip, and a photosensitive insulating layer is formed on the entire surface. After forming a resist layer having an opening formed by electroplating in a region exposed from the opening of the resist layer and providing a coil wiring layer on the first insulating layer, the resist layer is peeled and removed, and the exposed power supply is removed. Performing a first wiring layer forming step of providing the first wiring layer on the first insulating layer by removing the layer by soft etching so as not to damage the wiring layer and the connection portion; In order, (c) an opening is provided in a portion connected to the already formed wiring layer,
An upper insulating layer forming step of providing an insulating layer covering these as an upper insulating layer on the already formed insulating layer and the already formed wiring layer; and (d) on the entire terminal surface side of the semiconductor chip, A power supply layer forming step of forming a power supply layer for electrolytic plating, and (e) forming a photosensitive insulating layer on the entire terminal surface side of the semiconductor chip and matching the shape of the connection portion and wiring to be formed by a photolithographic method. Formed a resist layer with an opening in the upper layer, including the opening in the upper insulating layer, applying electroplating to the area exposed from the opening in the resist layer, and filling the opening in the upper insulating layer with a conductive layer. A coil wiring layer forming step of providing a coil wiring layer connected to the wiring layer provided on the upper insulating layer; and (f) removing the resist layer by peeling and removing the exposed power supply layer to damage the wiring layer and the connection portion. Not so Etched away by preparative etching, subjected to a soft etching process, the (c) ~
By repeating the series of steps (f) a predetermined number of times as necessary, (g) performing a connection step of electrically connecting the wiring of the uppermost wiring layer and the terminals of the semiconductor chip. Has achieved this. Further, after the connecting step, a protective layer is provided to cover the exposed wiring layer, and a protective layer forming step is provided. Also, after the connecting step or the protective layer forming step, resin sealing is performed. By performing the resin sealing step, the wiring portion and the connection portion are protected and have good resistance. At the same time, the dicing step can be more stably combined with the subsequent resin sealing step. In the case of a coil-on-chip module for a non-contact type IC card or the like, usually, a series of steps (c) to (f) is repeated a predetermined number of times as necessary, or after a protective layer forming step. Alternatively, after the resin sealing step, a desired coil-on-chip module can be obtained by performing a dicing step of cutting each of the coil-on-chip modules from the wafer state.
【００１５】[0015]
【発明の実施の形態】本発明のコイルオンチップモジュ
ールの実施の形態例を、図に基づいて説明する。図１
（ａ）は本発明のコイルオンチップモジュールの実施の
形態の第１の例の概略断面図で、図１（ｂ）は第１の例
の配線接続を説明するための図で、図２（ａ）、図２
（ｂ）、図２（ｃ）は、それぞれ本発明のコイルオンチ
ップモジュールの実施の形態の第２の例の、第３の例、
第４の例の概略断面図で、図３は第１の例のコイルオン
チップモジュールの製造工程断面図で、図４は第２の例
のコイルオンチップモジュールの製造工程断面図で、図
５は第４の例のコイルオンチップモジュールの製造工程
の一部を示した概略断面図である。尚、図１（ｂ）は図
１（ａ）のＡ０側から見た配線状態を示した図で、図１
（ａ）は図１（ｂ）のＡ１−Ａ２位置における概略断面
図である。図１〜図４中、１１０は半導体チップ、１１
６、１１６Ａ，１１６Ｂは端子、１２０は第１の絶縁
層、１２０ａは第２の絶縁層、１２５は開口、１２５ａ
は（ビア部形成用の）開口、１３０、１３０ａは導電性
薄層、１４０、１４０ａはレジスト層、１４５、１４５
ａは開口、１５０、１５０ａは電解めっき層、１６０、
１６０ａは配線、１６５Ａはビア部、１６７、１６８は
配線の端部、１７０はボンディングワイヤ、１７５は接
続用配線、１８０は保護膜、１８５は開口、１９０は封
止樹脂、２１０接続部、２１５は接続箇所は開口であ
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a coil-on-chip module according to the present invention will be described with reference to the drawings. FIG.
FIG. 1A is a schematic cross-sectional view of a first example of an embodiment of a coil-on-chip module of the present invention, and FIG. 1B is a diagram for explaining wiring connection of the first example, and FIG. a), FIG.
(B) and FIG. 2 (c) are a third example of the second example of the embodiment of the coil-on-chip module of the present invention,
FIG. 3 is a schematic cross-sectional view of the fourth example, FIG. 3 is a cross-sectional view of the manufacturing process of the coil-on-chip module of the first example, and FIG. 4 is a cross-sectional view of the manufacturing process of the coil-on-chip module of the second example. FIG. 14 is a schematic cross-sectional view showing a part of the manufacturing process of the coil-on-chip module of the fourth example. FIG. 1B is a diagram showing a wiring state viewed from the A0 side in FIG.
(A) is a schematic sectional view in the A1-A2 position of FIG.1 (b). 1 to 4, reference numeral 110 denotes a semiconductor chip;
6, 116A and 116B are terminals, 120 is a first insulating layer, 120a is a second insulating layer, 125 is an opening, 125a
Are openings (for forming via portions), 130 and 130a are conductive thin layers, 140 and 140a are resist layers, 145 and 145.
a is an opening, 150, 150a is an electrolytic plating layer, 160,
160a is a wiring, 165A is a via portion, 167 and 168 are ends of the wiring, 170 is a bonding wire, 175 is a connection wiring, 180 is a protective film, 185 is an opening, 190 is a sealing resin, 210 is a connecting portion, and 215 is a connecting portion. The connection point is an opening.
【００１６】先ず、本発明のコイルオンチップモジュー
ルの実施の形態の第１の例を、図１（ａ）に基づいて説
明する。本例は、半導体チップ１１０の端子面上に、そ
の端子と電気的に接続するアンテナコイル用のコイル配
線を１層にして設けた、非接触型ＩＣカードの非接触通
信用のコイルオンチップモジュールで、後述する図３に
示す工程にて作製されたものである。第１の絶縁層１２
０は、半導体チップの端子面上、非端子部領域に、コイ
ル配線に沿う形状に形成され、第１の絶縁層１２０上に
配線層が形成されている。そして、ボンディングワイヤ
１７０にて、配線層の配線１６０と半導体チップの端子
１１６Ａ、１１６Ｂとを電気的に接続し、配線１６０、
ボンディングワイヤ１７０を覆うように保護層１８０を
設けている。本例のコイルオンチップモジュールの場
合、図１（ｂ）に示すように、コイル配線である配線１
６０の一方の端部１６８と半導体チップ１１０の端子１
１６Ａとをボンディングワイヤにて接続し、更に、コイ
ル配線である配線１６０の他方の端部１６７と半導体チ
ップ１１０の端子１１６Ｂとをボンディングワイヤにて
接続している。First, a first embodiment of a coil-on-chip module according to the present invention will be described with reference to FIG. This example is a coil-on-chip module for non-contact communication of a non-contact type IC card in which a coil wiring for an antenna coil electrically connected to the terminal is provided in a single layer on a terminal surface of the semiconductor chip 110. And is manufactured by a process shown in FIG. First insulating layer 12
Numeral 0 is formed on the terminal surface of the semiconductor chip, in the non-terminal region, along the shape of the coil wiring, and a wiring layer is formed on the first insulating layer 120. Then, the wiring 160 of the wiring layer is electrically connected to the terminals 116A and 116B of the semiconductor chip by the bonding wire 170, and the wiring 160
A protective layer 180 is provided so as to cover the bonding wires 170. In the case of the coil-on-chip module of the present example, as shown in FIG.
60 and one end 168 of the semiconductor chip 110
16A is connected by a bonding wire, and the other end 167 of the wiring 160 serving as a coil wiring and the terminal 116B of the semiconductor chip 110 are connected by a bonding wire.
【００１７】本例のコイルオンチップモジュールは、後
述する図３に示す製造方法により作製されるもので、配
線１６０は、作製する際に後続する電解めっき層の給電
層となるシードメタル層（スパッタリングメタル層、無
電解めっき層等）上に、配線形状に選択的に電解めっき
層を形成し、且つ、シードメタル層をソフトエッチング
にて除去して形成されたもので、シードメタル層から配
線形状に形成された導電性薄層１３０と、該導電性薄層
１３０上全面に形成された電解めっき層１５０とからな
り、絶縁性層１２０の表面に形成されている。電解めっ
き層は導電性の面、コスト面から銅単体ないし銅を主体
とするものが用いられるが、これに限定はされない。半
導体チップ１１０としては、非接触型ＩＣカードのＩＣ
であれば、その端子位置には特に限定されない。第１の
絶縁層１２０は、単層または多層で、少なくとも一層が
ポリイミド樹脂層であることが、絶縁性の面、耐性の面
等から好ましいが、これに限定はされない。特に、第１
の絶縁層１２０が、感光性ポリイミドである場合は、処
理性、絶縁性、耐性等から好ましい。保護層１８０とし
ては、通常、ソルダーレジストが用いられる。The coil-on-chip module of this embodiment is manufactured by a manufacturing method shown in FIG. 3 described later, and a wiring 160 is formed by a seed metal layer (sputtering layer) serving as a power supply layer of a subsequent electrolytic plating layer at the time of manufacturing. Metal layer, electroless plating layer, etc.), formed by selectively forming an electrolytic plating layer in the wiring shape on the wiring shape, and removing the seed metal layer by soft etching. And an electrolytic plating layer 150 formed on the entire surface of the conductive thin layer 130. The conductive thin layer 130 is formed on the surface of the insulating layer 120. As the electrolytic plating layer, one having copper or copper as a main component is used in terms of conductivity and cost, but is not limited thereto. As the semiconductor chip 110, an IC of a non-contact type IC card
If so, the terminal position is not particularly limited. The first insulating layer 120 is a single layer or a multilayer, and it is preferable that at least one layer is a polyimide resin layer from the viewpoint of insulating properties, durability, and the like, but is not limited thereto. In particular, the first
When the insulating layer 120 is made of photosensitive polyimide, it is preferable from the viewpoint of processability, insulating property, resistance and the like. As the protective layer 180, a solder resist is usually used.
【００１８】次いで、本発明のコイルオンチップモジュ
ールの実施の形態の第２の例を、図２（ａ）に基づいて
説明する。本例は、図１に示す第１の例のコイルオンチ
ップモジュールの半導体チップ１１０の端子面側を樹脂
封止したもので、第１の例と同じく、半導体チップ１１
０の端子面上に、その端子と電気的に接続するアンテナ
コイル用のコイル配線を１層にして設けた、非接触型Ｉ
Ｃカードの非接触通信用のコイルオンチップモジュール
である。封止樹脂１９０としては、エポキシ系樹脂が一
般的であるが、これに限定はされない。他の部分は、第
１の例と同様で説明は省く。Next, a second embodiment of the coil-on-chip module according to the present invention will be described with reference to FIG. In this example, the terminal surface side of the semiconductor chip 110 of the coil-on-chip module of the first example shown in FIG.
A non-contact type I, in which coil wiring for an antenna coil electrically connected to the terminal is provided in a single layer on the terminal surface of the
It is a coil-on-chip module for non-contact communication of a C card. An epoxy resin is generally used as the sealing resin 190, but is not limited thereto. The other parts are the same as in the first example, and the description is omitted.
【００１９】次いで、本発明のコイルオンチップモジュ
ールの実施の形態の第３の例を、図２（ｂ）に基づいて
説明する。本例は、第１の例と同様、半導体チップ１１
０の端子面上に、その端子と電気的に接続するアンテナ
コイル用のコイル配線を１層にして設けた、非接触型Ｉ
Ｃカードの非接触通信用のコイルオンチップモジュール
で、後述する図４に示す工程にて作製されたものであ
る。そして、接続用配線１７５にて、配線層の配線１６
０と半導体チップの端子とを電気的に接続し、配線１６
０を覆うように保護層１８０を設けている。そして、絶
縁層１２０上の配線１６０との接続箇所（図４（ｈ）１
８５参照）を開口して設けられた保護層１８０上および
保護層１８０、絶縁層１２０の側面部に跨り、これらに
沿い、配線１６０から半導体チップの端子部に至る接続
用配線１７５にて、配線１６０と半導体チップの端子と
を電気的に接続している。接続用配線１７５は、印刷さ
れ、硬化された導電性ペースト硬化物にて形成されてい
る。第１の例のように配線の両端部をそれぞれ別半導体
チップの別の端子に接続している。他の各部について
は、第１の例と同じで、ここでは説明を省く。Next, a third embodiment of the coil-on-chip module according to the present invention will be described with reference to FIG. In this example, the semiconductor chip 11 is similar to the first example.
A non-contact type I, in which coil wiring for an antenna coil electrically connected to the terminal is provided in a single layer on the terminal surface of the
A coil-on-chip module for non-contact communication of a C card, which is manufactured in a process shown in FIG. Then, the wiring 16 of the wiring layer is formed by the connection wiring 175.
0 and the terminal of the semiconductor chip are electrically connected to each other.
The protective layer 180 is provided so as to cover 0. Then, the connection point with the wiring 160 on the insulating layer 120 (FIG. 4 (h) 1)
85) on the protective layer 180 and the side surfaces of the protective layer 180 and the insulating layer 120 provided along the opening, and along these, the connection wiring 175 from the wiring 160 to the terminal portion of the semiconductor chip is formed. 160 and terminals of the semiconductor chip are electrically connected. The connection wiring 175 is formed of a printed and cured conductive paste. As in the first example, both ends of the wiring are connected to different terminals of different semiconductor chips. Other components are the same as those in the first example, and description thereof is omitted here.
【００２０】次いで、本発明のコイルオンチップモジュ
ールの実施の形態の第４の例を、図２（ｃ）に基づいて
説明する。本例は、半導体チップ１１０の端子面上に、
その端子と電気的に接続するアンテナコイル用のコイル
配線を２層にして設けた、非接触型ＩＣカードの非接触
通信用のコイルオンチップモジュールである。第１の例
と同様、第１の絶縁層１２０は、半導体チップの端子面
上、非端子部領域に、コイル配線に沿う形状に形成さ
れ、第１の絶縁層１２０上に配線層が形成されており、
更に、第１の配線層の配線１６０、第１の絶縁層１２０
上に、絶縁層１２０ａを介してコイル配線からなる、あ
るいはコイル配線および接続用配線からなるコイル配線
１６０ａが形成されている。そして、第１の配線層の配
線１６０、第１の絶縁層１２０上に形成された絶縁層１
２０ａには、第１の配線層の配線１６０と配線１６０ａ
を接続するため、絶縁層１２０ａの開口に導電性層を埋
めて形成したビア部１６５Ａを設け、電気的に接続して
いる。第１の配線層の配線１６０の両端部に接続し、上
層の配線１６０ａに接続するビア部１６５Ａを２箇所設
け、２層の配線を１つのコイル配線としており、該 1つ
のコイル配線の端部あるいはそれに接続した接続配線を
上層の配線１６０ａに設けている。そして、上層の配線
１６０ａに設けられた、 1つのコイル配線の両端部ある
いはそれに接続した接続配線と半導体チップの端子１１
６とを、それぞれ、ボンディングワイヤにて接続してい
る。各絶縁層１２０、１２０ａ、各配線１６０、１６０
ａは、第１の例の、絶縁層、配線と同様に形成されるも
ので、第１の例の絶縁層、配線と、それぞれ同様の材質
である。他の部分は、第１の例と同様で説明は省く。Next, a fourth embodiment of the coil-on-chip module according to the present invention will be described with reference to FIG. In this example, on the terminal surface of the semiconductor chip 110,
This is a coil-on-chip module for non-contact communication of a non-contact type IC card in which coil wiring for an antenna coil electrically connected to the terminal is provided in two layers. As in the first example, the first insulating layer 120 is formed in a shape along the coil wiring on the terminal surface of the semiconductor chip and in the non-terminal area, and a wiring layer is formed on the first insulating layer 120. And
Further, the wiring 160 of the first wiring layer, the first insulating layer 120
A coil wiring 160a made of a coil wiring or a coil wiring and a connection wiring is formed thereon via an insulating layer 120a. Then, the wiring 160 of the first wiring layer, the insulating layer 1 formed on the first insulating layer 120,
20a, the wiring 160 of the first wiring layer and the wiring 160a
In order to connect the via holes, a via portion 165A formed by burying a conductive layer in the opening of the insulating layer 120a is provided for electrical connection. Two via portions 165A connected to both ends of the wiring 160 of the first wiring layer and connected to the wiring 160a of the upper layer are provided at two places, and the wiring of the two layers is one coil wiring. Alternatively, the connection wiring connected thereto is provided in the upper wiring 160a. Then, both ends of one coil wiring or the connection wiring connected thereto and the terminal 11 of the semiconductor chip provided on the upper wiring 160a are provided.
6 are connected by bonding wires. Each insulating layer 120, 120a, each wiring 160, 160
a is formed similarly to the insulating layer and the wiring of the first example, and is made of the same material as the insulating layer and the wiring of the first example. The other parts are the same as in the first example, and the description is omitted.
【００２１】第４の例のコイルオンチップモジュールを
更に樹脂封止した形態も挙げられる。また、各例におい
て配線層を更に重ねて設けた形態も挙げられる。There is also a mode in which the coil-on-chip module of the fourth example is further sealed with resin. Further, in each example, a mode in which a wiring layer is further provided in an overlapping manner may be mentioned.
【００２２】次に、図１に示す第１の例のコイルオンチ
ップモジュールの製造方法の１例を図３に基づいて説明
する。尚、これを以って、本発明のコイルオンチップモ
ジュールの製造方法の１例とする。半導体回路が形成さ
れＳｉＮパッシベーション層が形成されたウエハの各半
導体チップ１１１毎に、即ちウエハレベルで、以下の処
理を行なう。先ず、各半導体チップ１１０（図３
（ａ））の端子面上に、その端子部１１５領域を開口す
る開口部１２５を設け、所定形状に第１の絶縁層１２０
を形成する。（図３（ｂ）） 第１の絶縁層１２０の形成は、半導体チップ１１０の端
子面上に、感光性絶縁層を形成し、フォトリソ法によ
り、その端子部領域を開口する開口部１２５を設け、所
定形状に絶縁層を形成する第１の方法、あるいは、半導
体チップ１１０の端子面上に、絶縁層を形成し、該絶縁
層をフォトエッチング法によりエッチングして、その端
子部領域を開口する開口部１２５を設け、所定形状に第
１の絶縁層を形成する第２の方法が挙げられる。処理性
からは、第１の方法が好ましく、特に、感光性絶縁層が
感光性ポリイミドである場合には、さらに絶縁性、耐性
の面で好ましい。Next, one example of a method of manufacturing the coil-on-chip module of the first example shown in FIG. 1 will be described with reference to FIG. This is an example of the method for manufacturing the coil-on-chip module of the present invention. The following processing is performed for each semiconductor chip 111 of the wafer on which the semiconductor circuit is formed and the SiN passivation layer is formed, that is, at the wafer level. First, each semiconductor chip 110 (FIG. 3)
An opening 125 for opening a region of the terminal portion 115 is provided on the terminal surface of (a), and the first insulating layer 120 is formed in a predetermined shape.
To form (FIG. 3B) The first insulating layer 120 is formed by forming a photosensitive insulating layer on a terminal surface of the semiconductor chip 110 and providing an opening 125 for opening the terminal region by a photolithography method. A first method of forming an insulating layer in a predetermined shape, or an insulating layer is formed on a terminal surface of a semiconductor chip 110, and the insulating layer is etched by a photoetching method to open a terminal region. A second method is provided in which the opening 125 is provided and the first insulating layer is formed in a predetermined shape. The first method is preferable from the viewpoint of processability. In particular, when the photosensitive insulating layer is a photosensitive polyimide, the first method is more preferable in terms of insulation and resistance.
【００２３】次いで、半導体チップ１１０の端子面側全
面に、電解めっきのための給電用の導電性薄層１３０を
形成する。（図３（ｃ）） 導電性薄層１３０の形成は、半導体チップ１１０の端子
面側全面に、導電性層を銅層等をスパッタリングにより
形成する方法、あるいは、半導体チップ１１０の端子面
側全面をＰｄイオンを含む溶液に浸漬する方法等によ
り、表面を活性化して無電解めっきを行い、無電解めっ
き層を形成する方法が挙げられる。無電解めっきとして
は、無電解銅めっき、無電解Ｎｉめっきが挙げられる。
給電層の厚さとしては、給電層としての厚さを有し、且
つ、後続するソフトエッチングに合せた薄いものとす
る。Next, a conductive thin layer 130 for power supply for electrolytic plating is formed on the entire terminal surface side of the semiconductor chip 110. (FIG. 3C) The conductive thin layer 130 is formed by a method in which a copper layer or the like is formed on the entire surface of the terminal side of the semiconductor chip 110 by sputtering, or the entire surface of the terminal side of the semiconductor chip 110. Is immersed in a solution containing Pd ions to activate the surface and perform electroless plating to form an electroless plating layer. Electroless plating includes electroless copper plating and electroless Ni plating.
The thickness of the power supply layer has a thickness as the power supply layer and is thin in accordance with the subsequent soft etching.
【００２４】次いで、半導体チップ１１１の端子面側全
面に、感光性絶縁層を形成し、フォトリソ法により、形
成する接続部、配線の形状に合せた開口を有するレジス
ト層１４０を形成した（図３（ｄ））後、レジスト層１
４０の開口部１４５から露出した領域の導電性薄層１３
０上に電解めっきを施し、電解めっき層１５０を形成
し、配線１６０を、絶縁層１２０上に設ける。（図３
（ｅ）） レジスト層１４０の形成としては、感光性絶縁層とし
て、ドライフィルムレジストを用い行なうのがその処理
性からは好ましい。Next, a photosensitive insulating layer is formed on the entire terminal surface side of the semiconductor chip 111, and a resist layer 140 having an opening corresponding to the shape of the connection portion and wiring to be formed is formed by a photolithography method (FIG. 3). (D)) After that, the resist layer 1
The conductive thin layer 13 in a region exposed from the opening 145 of the forty
Electroplating is performed on the substrate 0 to form an electrolytic plating layer 150, and the wiring 160 is provided on the insulating layer 120. (FIG. 3
(E) The formation of the resist layer 140 is preferably performed using a dry film resist as the photosensitive insulating layer from the viewpoint of processability.
【００２５】次いで、レジスト層１４０を所定の剥離液
で剥離除去し、レジスト層を剥離除去した（図３
（ｆ））後、露出した給電層１３０を、配線層、接続部
を損なわないように、ソフトエッチングによりエッチン
グ除去する（図３（ｇ）） この段階で、第１の配線層の配線１６０は形成される。Next, the resist layer 140 was stripped and removed with a predetermined stripper, and the resist layer was stripped and removed (FIG. 3).
(F)) Then, the exposed power supply layer 130 is etched away by soft etching so as not to damage the wiring layer and the connection portion (FIG. 3G). At this stage, the wiring 160 of the first wiring layer is removed. It is formed.
【００２６】次いで、必要に応じ、洗浄処理、乾燥硬化
処理等を施し、露出した第１の配線層の配線１６０と、
コイル配線の両端部に接続するように、半導体チップ１
１０の端子１１６とをワイヤボンディング１７０接続す
る。（図３（ｈ）） 更に、露出した第１の配線層の配線１６０、ボンディン
グワイヤ１７０を覆う保護層１８０を設ける。（図３
（ｉ）） このようにして、図１に示すコイル配線層が１層のコイ
ルオンチップモジュールは製造される。Next, if necessary, a cleaning process, a drying hardening process, and the like are performed, and the exposed wiring 160 of the first wiring layer is formed.
The semiconductor chip 1 is connected to both ends of the coil wiring.
The ten terminals 116 are connected by wire bonding 170. (FIG. 3H) Further, a protective layer 180 that covers the exposed wiring 160 of the first wiring layer and the bonding wire 170 is provided. (FIG. 3
(I)) Thus, the coil-on-chip module having one coil wiring layer shown in FIG. 1 is manufactured.
【００２７】次に、図２（ｂ）に示す第３の例のコイル
オンチップモジュールの製造方法を簡単に説明してお
く。尚、これを以って、本発明のコイルオンチップモジ
ュールの製造方法の別の１例とする。図３に示す第１の
例のコイルオンチップモジュールの製造方法と同様に、
ウエハレベルで、図４（ａ）〜図４（ｇ）までを行なっ
た後、図３の方法と同様にして、配線１５０を覆い、且
つ接続箇所２１５を露出するように、開口１８５を設け
て保護層１８０を形成する。（図４ｈ）） 次いで、印刷法により導電性ペーストを塗布し、硬化し
て、配線１６０と半導体チップ１１０の端子１１６とを
接続する接続用配線を形成する。（図４（ｉ）） このようにして、図２（ｂ）に示す第３の例のコイル配
線層が１層のコイルオンチップモジュールは製造され
る。Next, a method of manufacturing the coil-on-chip module of the third example shown in FIG. 2B will be briefly described. This is another example of the method of manufacturing the coil-on-chip module of the present invention. As in the method of manufacturing the coil-on-chip module of the first example shown in FIG.
4 (a) to 4 (g) at the wafer level, an opening 185 is provided so as to cover the wiring 150 and expose the connection point 215 in the same manner as in the method of FIG. A protective layer 180 is formed. (FIG. 4h) Next, a conductive paste is applied by a printing method and cured to form a connection wiring for connecting the wiring 160 and the terminal 116 of the semiconductor chip 110. (FIG. 4 (i)) In this way, the coil-on-chip module of the third example shown in FIG. 2 (b) having one coil wiring layer is manufactured.
【００２８】次に、図２（ｃ）に示す第４の例のコイル
オンチップモジュールの製造方法を簡単に説明してお
く。尚、これを以って、本発明のコイルオンチップモジ
ュールの製造方法の更に別の１例とする。図３に示す第
１の例のコイルオンチップモジュールの製造方法と同様
に、ウエハレベルで、図３（ａ）〜図３（ｇ）までを行
なった後、図３（ｂ）〜図３（ｆ）の工程と実質的に同
様の処理を行い、ビア１６５Ａ形成とともに配線１６０
ａを形成する。（図５（ａ）〜図５（ｅ）） 絶縁層１２０ａ形成の際に、予め、ビア部形成用の開口
１２５ａを開けておく。この後、図３の製造方法と同様
に、ワイヤボンディングを行い、コイル配線と半導体チ
ップ１１０の端子１１６とを接続し、更に、保護層１８
０を設けて、図２（ｃ）に示す第４の例の、コイル配線
層が２層のコイルオンチップモジュールが製造される。
（図５（ｆ））Next, a method of manufacturing the coil-on-chip module of the fourth example shown in FIG. 2C will be briefly described. This is another example of the method of manufacturing the coil-on-chip module of the present invention. Similar to the method of manufacturing the coil-on-chip module of the first example shown in FIG. 3, after performing FIGS. 3 (a) to 3 (g) at the wafer level, FIGS. 3 (b) to 3 ( By performing substantially the same processing as the step f), the vias 165A are formed and the wiring 160 is formed.
a is formed. (FIGS. 5A to 5E) When forming the insulating layer 120a, an opening 125a for forming a via portion is opened in advance. Thereafter, in the same manner as in the manufacturing method of FIG. 3, wire bonding is performed, the coil wiring is connected to the terminal 116 of the semiconductor chip 110, and the protection layer 18 is further connected.
By providing 0, the coil-on-chip module of the fourth example shown in FIG. 2C and having two coil wiring layers is manufactured.
(FIG. 5 (f))
【００２９】また、第１の絶縁層、第１の配線層上に、
それぞれ絶縁層を介して、更に、コイル配線層を２層以
上形成したものあるが、その場合も、第１の例の製造方
法の場合と同様、図３（ｂ）〜図３（ｇ）までの工程を
行なった後、更に、図５（ａ）〜図５（ｅ）の一連の工
程を所定回数分だけ行い、図５（ｆ）（あるいは図３
（ｉ））に示す保護層１８０形成工程を行ない、作製す
ることができる。Further, on the first insulating layer and the first wiring layer,
In some cases, two or more coil wiring layers are further formed with an insulating layer interposed therebetween. In this case, as in the case of the manufacturing method of the first example, FIGS. 3B to 3G are used. 5 (a) to 5 (e) are performed a predetermined number of times, and FIG. 5 (f) (or FIG.
The step of forming the protective layer 180 shown in FIG.
【００３０】次いで、本発明のコイルオンチップモジュ
ールの非接触型ＩＣカード実施の形態例を簡単に挙げて
おく。本発明のコイルオンチップモジュールを用いた非
接触型ＩＣカードとしては、例えば、ＩＣカード用コア
シートに形成されたコイルオンチップモジュール配設用
の孔あるいは凹部に、コイルオンチップモジュールを装
填し、ＩＣカード用コアシートの少なくとも片面に、１
層以上のＩＣカード用シートを積層させてラミネートし
たもの、あるいは、ＩＣカード用プラスチックカードに
コイルオンチップモジュール配設用の凹部を形成し、該
凹部内に接着剤層を形成し、接着剤層の上層にコイルオ
ンチップモジュールを装填あるいは接着したものが挙げ
られる。Next, an embodiment of the non-contact type IC card of the coil-on-chip module of the present invention will be briefly described. As a non-contact type IC card using the coil-on-chip module of the present invention, for example, a coil-on-chip module is loaded into a hole or a concave portion for disposing a coil-on-chip module formed in an IC card core sheet, At least one side of the IC card core sheet
Forming a concave portion for arranging a coil-on-chip module on a laminated or laminated IC card sheet or a plastic card for an IC card; forming an adhesive layer in the concave portion; A coil-on-chip module is loaded or bonded on the upper layer.
【００３１】[0031]
【実施例】（実施例１）実施例１は、図１に示す第１の
例のコイルオンモジュールを、図３に示す製造方法にて
作製したもので、 半導体回路が形成されＳｉＮパッシ
ベーション層が形成されたウエハの各半導体チップ１１
０毎に、即ちウエハレベルで、以下の処理を行なった。
図３に基づいて説明する。先ず、半導体チップ１１０
（図３（ａ））の端子面上に、東レ社製、ＵＲ−５４８
０からなる感光性ポリイミド層を塗布形成し、所定の領
域を露光、現像、乾燥キュアして、第１の絶縁層１２０
を厚さ１０μｍに形成した。（図３（ｂ））(Example 1) In Example 1, the coil-on module of the first example shown in FIG. 1 was manufactured by the manufacturing method shown in FIG. 3, and a semiconductor circuit was formed and a SiN passivation layer was formed. Each semiconductor chip 11 of the formed wafer
The following processing was performed every 0, that is, at the wafer level.
This will be described with reference to FIG. First, the semiconductor chip 110
(FIG. 3 (a)), UR-548 made by Toray Co., Ltd.
A photosensitive polyimide layer composed of a first insulating layer 120 is formed by applying a predetermined area, exposing, developing, and drying and curing the predetermined area.
Was formed to a thickness of 10 μm. (FIG. 3 (b))
【００３２】次いで、半導体チップ１１０の端子面側全
面に、電解めっきのための給電用の導電性薄層１３０
を、以下の条件で無電解めっきを施して形成した。（図
３（ｃ）） ・ センシタイジング ： Ｓ−１０Ｘ（上村工業製） ３分 ・ アクチベーティング： Ａ−１０Ｘ（上村工業製） ３分 ・ 無電解めっき ： ＮＰＲ−４（上村工業製） １分 次いで、ドライフィルムレジスト（旭化成製、ＡＸ１１
０−４０）にて、全面に、４０μｍの厚みにラミネート
を行い、露光、現像後、所定の開口１４５を有するレジ
スト層１４０を形成した。（図３（ｄ）） 露光は１５０ｍＪ／ｃｍ2 で、行い、現像は指定現像液
で５分とした。Next, a conductive thin layer 130 for power supply for electrolytic plating is formed on the entire surface of the semiconductor chip 110 on the terminal side.
Was formed by performing electroless plating under the following conditions. (Fig. 3 (c)) ・ Sensitizing: S-10X (Uemura Kogyo) 3 minutes ・ Activating: A-10X (Uemura Kogyo) 3 minutes ・ Electroless plating: NPR-4 (Uemura Kogyo) 1 minute Then, dry film resist (AX11, manufactured by Asahi Kasei Corporation)
0-40), the entire surface was laminated to a thickness of 40 μm, and after exposure and development, a resist layer 140 having a predetermined opening 145 was formed. (FIG. 3 (d)) Exposure was performed at 150 mJ / cm 2 , and development was performed for 5 minutes with the specified developer.
【００３３】次いで、下記の条件で、レジスト層１４０
の開口１４５から露出した導電性薄層１３０上に電解Ｎ
ｉめっき、電解銅めっきを順に行い、それぞれ、厚さ、
１μｍ、３０μｍにして配線部を形成した。（図３
（ｅ）） ＜電解Ｎｉめっき＞ （ワットニッケルめっき浴条件） ワットニッケルめっき浴組成 ＮｉＳＯ4 ・６Ｈ2 Ｏ ３００ｇ／ｌ ＮｉＣｌ4 ・６Ｈ2 ４０ｇ／ｌ Ｈ3 ＢＯ3 ４０ｇ／ｌ ＰＣニッケル Ａ−１（上村工業株式会社製） １０ｍｌ／ｌ ＰＣニッケル Ａ−２（上村工業株式会社製） １ｍｌ／ｌ 浴温度 ５０°Ｃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ３０℃ 電流密度 ４Ａ／ｄｍ2 時間 １２分Then, under the following conditions, the resist layer 140
Electrolytic N on the conductive thin layer 130 exposed from the opening 145 of
Perform i plating and electrolytic copper plating in order,
A wiring portion was formed at 1 μm and 30 μm. (FIG. 3
(E)) <Electroless Ni Plating> (Watts nickel plating bath conditions) Watts nickel plating bath composition NiSO 4 · 6H 2 O 300g / l NiCl 4 · 6H 2 40g / l H 3 BO 3 40g / l PC nickel A-1 (Manufactured by Uemura Kogyo Co., Ltd.) 10 ml / l PC Nickel A-2 (manufactured by Uemura Kogyo Co., Ltd.) 1 ml / l Bath temperature 50 ° C. Current density 1 A / dm 2 hours 1 minute <electrolytic copper plating> Copper sulfate (pentahydrate) 70 g / l sulfuric acid 200 g / l hydrochloric acid 0.5 ml / l Superslow 2000 brightener 10 ml / l Superslow 2000 corrector 5 ml / l temperature 30 ° C. current density 4 A / dm 2 hours 12 minutes
【００３４】次いで、レジスト層１４０を水酸化ナトリ
ウム５％溶液にて剥離除去した（図３（ｆ））後、無電
解ニッケルからなる、露出している導電性薄層１３０
を、荏原ユージライト株式会社製、ＨＳ−２０，ＨＳ−
３０混合液にてソフトエッチングして除去し（図３
（ｇ））、さらにアルメックス株式会社製、ＲＴＨリム
ーサで処理し、触媒の除去を行なった。Next, after the resist layer 140 is peeled off with a 5% sodium hydroxide solution (FIG. 3F), the exposed conductive thin layer 130 made of electroless nickel is formed.
, Made by EBARA Eugelight Co., Ltd., HS-20, HS-
30 by soft etching with a mixed solution of 30 (FIG. 3)
(G)), and further treated with an RTH remover manufactured by Almex Corporation to remove the catalyst.
【００３５】次いで、純水にて洗浄処理を行ない、２５
０℃で、６０分間、熱処理した後、ワイヤボンデインン
グを行い（図３（ｈ）、更に、露出した第１の配線層の
配線１６０、ボンディングワイヤ１７０を覆う感光性ソ
ルダーレジスト（日立化成社製、ＢＬ９７００）からな
る保護層１８０を設けた。（図３（ｉ））このようにし
て、図１に示すコイル配線層が１層のコイルオンチップ
モジュールは製造された。Next, a cleaning treatment is performed with pure water,
After heat treatment at 0 ° C. for 60 minutes, wire bonding is performed (FIG. 3 (h)), and a photosensitive solder resist (Hitachi Chemical Co., Ltd.) covering the exposed first wiring layer wiring 160 and bonding wire 170 is also provided. (FIG. 3 (i)). Thus, the coil-on-chip module having one coil wiring layer shown in FIG. 1 was manufactured.
【００３６】（実施例２）実施例２は、コイルの一方の
端（コイル内側の端）を図１（ａ）に示す第１の例のよ
うにボンディングワイヤにてワイヤ接続し、コイルの他
方の端（コイル外側の端）を配線形成時にめっき形成し
たものである。半導体チップの端子面に、端子面側か
ら、熱可塑性ポリイミド（三井化学製、ＰＡＡ）３μｍ
厚、ポリイミドフィルム（カネカ製、アピカル）２５μ
m 厚、スパッタ銅０. ２５μｍ厚の３層構成のフィルム
をラミネートした。次いで、ドライフィルムレジスト
（旭化成製、ＡＸ−１１０−１５）をラミネートし、所
定のパタン版を用い露光し、現像して、半導体チップ
の、図２（ｂ）に示す第３の例のように接続する側の端
子部領域のみを露出するように開口を設けて、レジスト
パタンを形成した。図１（ａ）に示す第１の例のように
ボンディングワイヤにてワイヤ接続する側の端子部領域
やコイル配線形成部はレジストで覆れている。次いで、
レジストの開口から露出しているスパッタ銅をエッチン
グ除去し、続いて、その下部のポリイミドを熱アルカリ
によりウエットエッチングし、図２（ｂ）に示す第３の
例のように接続する端子部を露出させた。次いで、ドラ
イフィルムレジストがついたまま、全面に、実施例１と
同様に、触媒の付与を行った後、ドライフィルムレジス
トを剥離し、露出した端子面上やドライフィルムレジス
トの側面部に無電解ニッケルめっきを行なった。次い
で、実施例１と同様に、コイル配線、接続用配線を形成
する部分を開口して耐めっき性のレジストを配設した
後、レジストの開口から露出したスパッタ銅上および無
電解めっき層上に電解ニッケルめっき、電解銅めっきの
順に電解めっきを施した。実施例１と同等に配線部を損
なわないように、ソフトエッチングした後、図１（ａ）
に示す第１の例のようにボンディングワイヤにてワイヤ
接続する側の端子部をワイヤボンディング接続した。更
に、露出したコイル配線、ボンディングワイヤ等を覆う
感光性ソルダーレジスト（日立化成社製、ＢＬ９７０
０）からなる保護層を設けた。(Embodiment 2) In Embodiment 2, one end of the coil (the inner end of the coil) is wire-connected with a bonding wire as in the first example shown in FIG. (The outer end of the coil) is formed by plating at the time of wiring formation. Thermoplastic polyimide (Mitsui Chemicals, PAA) 3 μm from the terminal surface side to the terminal surface of the semiconductor chip
Thickness, polyimide film (Kaneka, Apical) 25μ
A three-layer film having a thickness of 0.25 μm and a sputtered copper thickness of 0.25 μm was laminated. Next, a dry film resist (AX-110-15, manufactured by Asahi Kasei Corporation) is laminated, exposed using a predetermined pattern plate, and developed, as in the third example shown in FIG. 2B of the semiconductor chip. An opening was provided so as to expose only the terminal area on the side to be connected, and a resist pattern was formed. As in the first example shown in FIG. 1 (a), the terminal region and the coil wiring forming portion on the side connected by the bonding wire are covered with a resist. Then
The sputtered copper exposed from the opening of the resist is removed by etching, and subsequently, the polyimide underneath is wet-etched with hot alkali to expose the connecting terminal portion as in the third example shown in FIG. 2B. I let it. Next, the catalyst was applied to the entire surface in the same manner as in Example 1 with the dry film resist attached, and then the dry film resist was peeled off. Electroless plating was performed on the exposed terminal surfaces and side surfaces of the dry film resist. Nickel plating was performed. Then, similarly to the first embodiment, after opening the portion where the coil wiring and the connection wiring are to be formed and disposing a plating-resistant resist, on the sputtered copper and the electroless plating layer exposed from the opening of the resist, Electrolytic plating was performed in the order of electrolytic nickel plating and electrolytic copper plating. After soft etching so as not to damage the wiring portion as in the first embodiment, FIG.
As shown in the first example shown in FIG. 1, the terminal portion on the side to be connected by the bonding wire was connected by wire bonding. Furthermore, a photosensitive solder resist (BL970, manufactured by Hitachi Chemical Co., Ltd.) covering the exposed coil wiring, bonding wire, and the like.
0) was provided.
【００３７】[0037]
【発明の効果】本発明は、上記のように、半導体チツプ
上にコイルを形成した構造のコイルオンチップモジュー
ルで、配線設計に制約が少なく、特に、ＩＳＯｌ４４４
３などの汎用的なＩＣにも対応できるものの提供を可能
としている。同時に、そのようなコイルオンチップモジ
ュールの製造方法の提供を可能としている。これによ
り、特に、非接触型のＩＣカードにおいては、使用でき
る半導体チップの自由度が上がった。The present invention relates to a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip as described above.
It is possible to provide an IC that can also be used for general-purpose ICs such as the IC. At the same time, it is possible to provide a method for manufacturing such a coil-on-chip module. As a result, especially in a non-contact type IC card, the degree of freedom of a semiconductor chip that can be used is increased.
【図１】図１（ａ）は本発明のコイルオンチップモジュ
ールの実施の形態の第１の例の概略断面図で、図１
（ｂ）は第１の例の配線接続を説明するための図であ
る。FIG. 1A is a schematic cross-sectional view of a first example of an embodiment of a coil-on-chip module of the present invention.
(B) is a diagram for explaining the wiring connection of the first example.
【図２】図２（ａ）、図２（ｂ）、図２（ｃ）は、それ
ぞれ本発明のコイルオンチップモジュールの実施の形態
の第２の例の、第３の例、第４の例の概略断面図であ
る。FIGS. 2 (a), 2 (b), and 2 (c) are a third example and a fourth example of the second example of the embodiment of the coil-on-chip module of the present invention, respectively. It is a schematic sectional drawing of an example.
【図３】第１の例のコイルオンチップモジュールの、製
造工程断面図FIG. 3 is a sectional view showing a manufacturing process of the coil-on-chip module of the first example.
【図４】第２の例のコイルオンチップモジュールの、製
造工程断面図FIG. 4 is a sectional view showing a manufacturing process of the coil-on-chip module of the second example.
【図５】第４の例のコイルオンチップモジュールの、製
造工程の一部を示した概略断面図FIG. 5 is a schematic cross-sectional view showing a part of a manufacturing process of the coil-on-chip module of the fourth example.
【図６】従来の非接触型のＩＣモジュールを説明する為
の図FIG. 6 is a view for explaining a conventional non-contact type IC module.
１１０ 半導体チップ １１６、１１６Ａ，１１６Ｂ 端子 １２０ 第１の絶縁層 １２０ａ 第２の絶縁層 １２５ 開口 １２５ａ （ビア部形成用の）開口 １３０、１３０ａ 導電性薄層 １４０、１４０ａ レジスト層 １４５、１４５ａ 開口 １５０、１５０ａ 電解めっき層 １６０、１６０ａ 配線 １６５Ａ ビア部 １６７、１６８ 配線の端部 １７０ ボンディングワイヤ １７５ 接続用配線 １８０ 保護膜 １８５ 開口 １９０ 封止樹脂 ２１０ 接続部 ２１５ 接続箇所 110 semiconductor chip 116, 116A, 116B terminal 120 first insulating layer 120a second insulating layer 125 opening 125a opening 130a (for forming a via portion) 130, 130a conductive thin layer 140, 140a resist layer 145, 145a opening 150, 150a Electroplating layer 160, 160a Wiring 165A Via 167, 168 Wiring end 170 Bonding wire 175 Connection wiring 180 Protective film 185 Opening 190 Sealing resin 210 Connection 215 Connection location
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/822
Claims (18)
電気的に接続するアンテナコイル用のコイル配線を設け
たコイルオンチップモジュールであって、半導体チップ
の端子面上、非端子部領域に、第１の絶縁層が所定形状
に形成され、第１の絶縁層上にコイル配線からなる第１
の配線層を設け、更に必要に応じ、第１の配線層、第１
の絶縁層上に、それぞれ絶縁層を介してコイル配線から
なる、あるいはコイル配線および接続用配線からなるコ
イル配線層を１層以上形成し、且つ、第１の配線層、第
１の絶縁層上に形成された各絶縁層には、配線層間を接
続するための、絶縁層の開口に導電性層を埋めて形成し
たビア部をそれぞれ設け、互いに電気的に接続したもの
であり、最上の配線層から半導体チップの端子に至る接
続用配線にて、最上層の配線層の配線と半導体チップの
端子とを電気的に接続していることを特徴とするコイル
オンチップモジュール。1. A coil-on-chip module in which a coil wiring for an antenna coil electrically connected to a terminal of the semiconductor chip is provided on a terminal surface of the semiconductor chip. , A first insulating layer is formed in a predetermined shape, and a first insulating layer made of coil wiring is formed on the first insulating layer.
Wiring layer, and if necessary, the first wiring layer and the first wiring layer.
And one or more coil wiring layers each including a coil wiring or a coil wiring and a connection wiring are formed on the first insulating layer and the first wiring layer via the insulating layer. The vias formed by filling a conductive layer in the openings of the insulating layer for connecting the wiring layers are provided in each of the insulating layers formed on the substrate, and are electrically connected to each other. A coil-on-chip module, wherein a wiring of an uppermost wiring layer and a terminal of a semiconductor chip are electrically connected by a connection wiring from a layer to a terminal of the semiconductor chip.
導体チップの端子に至る接続用配線が、ボンディングワ
イヤからなることを特徴とするコイルオンチップモジュ
ール。2. The coil-on-chip module according to claim 1, wherein the connection wiring from the uppermost wiring layer to the terminal of the semiconductor chip comprises a bonding wire.
導体チップの端子に至る接続用配線の一部ないし全部
が、最上の絶縁層上に最上の配線層との接続箇所を開口
して設けられた保護層上および各絶縁層の側面部に跨
り、これらに沿い、設けられた導電性ペースト硬化物か
らなることを特徴とするコイルオンチップモジュール。3. The connection wiring according to claim 1, wherein a part or all of the connection wiring from the uppermost wiring layer to the terminal of the semiconductor chip is provided on the uppermost insulating layer by opening a connection portion with the uppermost wiring layer. A coil-on-chip module comprising a cured conductive paste provided over and along the protective layer provided and the side surface of each insulating layer.
層とその上の配線層を含む全ての配線層の配線は、作製
する際に電解めっき層の給電層となるシードメタル層
（スパッタリングメタル層、無電解めっき層等）上に、
配線形状に選択的に電解めっき層を形成し、且つ、シー
ドメタル層をソフトエッチングにて除去して形成された
もので、シードメタル層から配線形状に形成された導電
性薄層と、該導電性薄層上全面に形成された電解めっき
層とからなり、対応する絶縁性層表面に形成されている
ことを特徴とするコイルオンチップモジュール。4. The method according to claim 1, wherein the wiring of all wiring layers including the first wiring layer and the wiring layer thereover is a seed metal layer (sputtering metal layer) serving as a power supply layer of an electrolytic plating layer when manufactured. Metal layer, electroless plating layer, etc.)
A conductive thin layer formed in a wiring shape from the seed metal layer by forming an electrolytic plating layer selectively on the wiring shape and removing the seed metal layer by soft etching; A coil-on-chip module comprising an electrolytic plating layer formed on the entire surface of a conductive thin layer, and formed on the surface of a corresponding insulating layer.
層および第１の絶縁層上に形成された各絶縁層は、感光
性ポリイミドから形成されたものであることを特徴とす
るコイルオンチップモジュール。5. The coil-on coil according to claim 1, wherein the first insulating layer and each of the insulating layers formed on the first insulating layer are formed of photosensitive polyimide. Chip module.
層および第１の配線層、第１の絶縁層上に形成された各
絶縁層は、単層または多層で、少なくとも一層がポリイ
ミドフィルムであることを特徴とするコイルオンチップ
モジュール。6. The insulating film according to claim 1, wherein each of the first insulating layer, the first wiring layer, and each insulating layer formed on the first insulating layer is a single layer or a multilayer, and at least one layer is a polyimide film. A coil-on-chip module, characterized in that:
れていることを特徴とするコイルオンチップモジュー
ル。7. The coil-on-chip module according to claim 1, wherein the module is resin-sealed.
カード用のコイルオンチップであり、コイル配線が非接
触ＩＣカード用のアンテナコイルとなるものであること
を特徴とするコイルオンチップモジュール。8. A non-contact IC according to claim 1,
A coil-on-chip module for a card-on-chip for a card, wherein the coil wiring serves as an antenna coil for a non-contact IC card.
ップモジュールを用いたことを特徴とする非接触型ＩＣ
カード。9. A non-contact type IC using the coil-on-chip module according to claim 1.
card.
と電気的に接続するアンテナコイル用のコイル配線を設
けたコイルオンチップモジュールの製造方法であって、
ウエハレベルで、順に、（ａ）半導体チップの端子面
上、非端子部領域に、所定形状に第１の絶縁層を形成す
る、第１の絶縁層形成工程と、（ｂ）半導体チップの端
子面側全面に、電解めっきのための給電層を形成し、そ
の上全面に、感光性絶縁層を形成し、フォトリソ法によ
り、形成する接続部、配線の形状に合せた開口を有する
レジスト層を形成し、レジスト層の開口から露出した領
域に電解めっきを施し、コイル配線層を、第１の絶縁層
上に設けた後、レジスト層を剥離除去後、露出した給電
層を、配線層、接続部を損なわないように、ソフトエッ
チングによりエッチング除去して、第１の配線層を、第
１の絶縁層上に設ける、第１の配線層形成工程とを行な
い、更に順に、（ｃ）すでに形成されている配線層と接
続する部分には開口部を設け、すでに形成されている絶
縁層、すでに形成されている配線層上に、これらを覆う
絶縁層を、上層絶縁層として設ける、上層絶縁層形成工
程と、（ｄ）半導体チップの端子面側全面に、電解めっ
きのための給電層を形成する給電層形成工程と、（ｅ）
半導体チップの端子面側全面に、感光性絶縁層を形成
し、フォトリソ法により、形成する接続部、配線の形状
に合せた開口を有するレジスト層を形成し、上層絶縁層
の開口部を含み、レジスト層の開口から露出した領域に
電解めっきを施し、上層絶縁層の開口部を導電性層で埋
めるようにしてすでに形成されている配線層に接続した
コイル配線層を、上層絶縁層上に設ける、コイル配線層
形成工程と、（ｆ）レジスト層を剥離除去後、露出した
給電層を、配線層、接続部を損なわないように、ソフト
エッチングによりエッチング除去する、ソフトエッチン
グ工程とを施す、上記（ｃ）〜（ｆ）の一連の工程を、
必要に応じて所定数回、繰り返し行った後、（ｇ）最上
層の配線層の配線と半導体チップの端子とを電気的に接
続する接続工程を行なうことを特徴とするコイルオンチ
ップモジュールの製造方法。10. A method for manufacturing a coil-on-chip module, comprising a coil wiring for an antenna coil electrically connected to a terminal on a terminal surface of a semiconductor chip,
(A) a first insulating layer forming step of forming a first insulating layer in a predetermined shape on a terminal surface of a semiconductor chip and in a non-terminal portion region at a wafer level, and (b) terminals of the semiconductor chip A power supply layer for electrolytic plating is formed on the entire surface side, a photosensitive insulating layer is formed on the entire surface, and a resist layer having an opening corresponding to the shape of the connection portion and wiring to be formed is formed by a photolithographic method. After the formation, the area exposed from the opening of the resist layer is subjected to electrolytic plating, the coil wiring layer is provided on the first insulating layer, the resist layer is peeled off, and the exposed power supply layer is connected to the wiring layer. The first wiring layer is provided on the first insulating layer by performing a first wiring layer forming step in which the first wiring layer is formed on the first insulating layer by etching away so as not to damage the portion. Opening at the part that connects to the wiring layer Forming an upper insulating layer on the already formed insulating layer and the already formed wiring layer as an upper insulating layer, and (d) a terminal surface side of the semiconductor chip. (E) forming a power supply layer for forming a power supply layer for electrolytic plating over the entire surface;
Forming a photosensitive insulating layer on the entire terminal surface side of the semiconductor chip, forming a connection layer to be formed by a photolithography method, forming a resist layer having an opening conforming to the shape of the wiring, including an opening of the upper insulating layer, Electrolytic plating is applied to the area exposed from the opening of the resist layer, and the opening of the upper insulating layer is filled with the conductive layer, and a coil wiring layer connected to the already formed wiring layer is provided on the upper insulating layer. A coil wiring layer forming step, and (f) a soft etching step of removing the exposed power supply layer by soft etching after peeling and removing the resist layer so as not to damage the wiring layer and the connection portion. The series of steps (c) to (f)
(G) manufacturing a coil-on-chip module, which is repeated a predetermined number of times as necessary, and (g) performs a connection step of electrically connecting a wiring of an uppermost wiring layer and a terminal of a semiconductor chip. Method.
った後、露出した配線層を覆う保護層を設ける、保護層
形成工程とを有することを特徴とするコイルオンチップ
モジュールの製造方法。11. The method for manufacturing a coil-on-chip module according to claim 10, further comprising: providing a protective layer covering the exposed wiring layer after performing the connecting step.
った後、あるいは、請求項１１の保護層形成工程後、樹
脂封止を行なう樹脂封止工程を施すことを特徴とするコ
イルオンチップモジュールの製造方法。12. The coil-on-chip module according to claim 10, wherein a resin sealing step of resin sealing is performed after the connecting step or after the protective layer forming step of claim 11. Production method.
った後、あるいは、請求項１１の保護層形成工程後、あ
るいは、請求項１２の樹脂封止工程後、ウエハ状態か
ら、個々のコイルオンチップモジュール毎に切断する、
ダイシング工程を施すことを特徴とするコイルオンチッ
プモジュールの製造方法。13. The individual coil-on-chip from the wafer state after performing the connecting step in claim 10, after the protective layer forming step in claim 11, or after the resin sealing step in claim 12. Disconnect for each module,
A method for manufacturing a coil-on-chip module, comprising performing a dicing step.
の絶縁層形成工程が、あるいは上層絶縁層形成工程が、
半導体チップの端子面上に、感光性絶縁層を形成し、フ
ォトリソ法により、所定形状に絶縁層を形成するもので
あることを特徴とするコイルオンチップモジュールの製
造方法。14. The method according to claim 10, wherein:
The insulating layer forming step, or the upper insulating layer forming step,
A method for manufacturing a coil-on-chip module, wherein a photosensitive insulating layer is formed on a terminal surface of a semiconductor chip, and the insulating layer is formed in a predetermined shape by a photolithography method.
感光性ポリイミドであることを特徴とするコイルオンチ
ップモジュールの製造方法。15. The method for manufacturing a coil-on-chip module according to claim 14, wherein the photosensitive insulating layer is a photosensitive polyimide.
の絶縁層形成工程が、半導体チップの端子面上に、絶縁
層を形成し、該絶縁層をフォトエッチング法によりエッ
チングして、所定形状に第１の絶縁層を形成するもので
あることを特徴とするコイルオンチップモジュールの製
造方法。16. The method according to claim 10, wherein:
Forming an insulating layer on the terminal surface of the semiconductor chip and etching the insulating layer by a photoetching method to form a first insulating layer in a predetermined shape. A method for manufacturing a coil-on-chip module.
層形成工程が、スパッタリング法あるいは無電解めっき
法により給電層を形成するものであることを特徴とする
コイルオンチップモジュールの製造方法。17. The method for manufacturing a coil-on-chip module according to claim 10, wherein the power supply layer forming step forms the power supply layer by a sputtering method or an electroless plating method.
ル配線層形成工程におけるレジスト層の形成は、ドライ
フィルムレジストを用いたものであることを特徴とする
コイルオンチップモジュールの製造方法。18. The method of manufacturing a coil-on-chip module according to claim 10, wherein the formation of the resist layer in the step of forming the coil wiring layer uses a dry film resist.
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