JP2002092568A - Coil on-chip module, manufacturing method thereof, and non-contact type ic card - Google Patents
Coil on-chip module, manufacturing method thereof, and non-contact type ic cardInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、非接触ＩＣカード
等に用いられるＩＣモジュールとその製造方法に関し、
詳しくは、半導体チップの端子面上に、その端子と電気
的に接続するアンテナコイル用のコイル配線を設けたコ
イルオンチップモジュールと、その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an IC module used for a non-contact IC card and the like and a method for manufacturing the same.
More specifically, the present invention relates to a coil-on-chip module in which a coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、情報処理の効率化やセキュリティ
ーの観点から、データの記録、処理を行う半導体チップ
（ＩＣチップとも言う）を搭載したＩＣカードが普及し
つつある。このようなＩＣカードには、カードの外部端
子と外部処理装置の端子とを接続してデータの送受信を
行う接触方式のものと、電磁波でデータの送受信を行う
アンテナコイルとデータ処理のための半導体チップを内
蔵し、外部処理装置との間の読み書きをいわゆる無線方
式で実現でき、ＩＣ回路の駆動電力が電磁誘導で供給さ
れ、バッテリを内蔵しない非接触方式のものとが開発さ
れている。尚、非接触方式のＩＣカードを非接触型ＩＣ
カードと一般には言う。上記非接触型ＩＣカードの製造
方法としては、従来、データ送受信および駆動電力供給
用のコイルや、ＩＣチップなどの内蔵電子部品を熱可塑
性樹脂、熱硬化性樹脂、紫外線硬化樹脂、あるいは電子
線硬化樹脂などにより封止して非接触型ＩＣモジュール
を成形した後、モジュール用凹部あるいはモジュール用
孔を打ち抜き加工あるいはＮＣによるざぐり加工により
設けたＰＶＣ（ポリ塩化ビニル）あるいはＰＥＴ（ボリ
エチレンテレフタレート）などのフィルムで挟み込み、
熱プレスなどで融着、あるいは接着剤などにより接着し
てラミネート加工し、カードサイズに打ち抜いてカード
化する方法が、広く採られている。2. Description of the Related Art In recent years, IC cards equipped with semiconductor chips (also referred to as IC chips) for recording and processing data have become widespread from the viewpoints of information processing efficiency and security. Such IC cards include a contact type that connects an external terminal of the card and a terminal of an external processing device to transmit and receive data, an antenna coil that transmits and receives data by electromagnetic waves, and a semiconductor for data processing. A non-contact type in which a chip is built in and reading and writing with an external processing device can be realized by a so-called wireless system, driving power of an IC circuit is supplied by electromagnetic induction, and a battery is not built in, has been developed. In addition, the non-contact type IC card is
Generally referred to as a card. As a method of manufacturing the non-contact type IC card, a coil for data transmission / reception and driving power supply, or a built-in electronic component such as an IC chip is conventionally manufactured by using a thermoplastic resin, a thermosetting resin, an ultraviolet curing resin, or an electron beam curing. After molding a non-contact type IC module by sealing it with resin or the like, a concave portion or a hole for the module is punched out by punching or a counterbore process by NC, and PVC (polyvinyl chloride) or PET (polyethylene terephthalate) is provided. Sandwiched by film,
A method of laminating by fusing with a hot press or bonding with an adhesive or the like and punching into a card size to form a card is widely adopted.
【０００３】そあいて、上記非接触型ＩＣカードに用い
られる非接触型ＩＣモジュールは、従来、図５に示すよ
うな構造のものであった。図５（ａ）はその平面図で、
図５（ｂ）は図５（ａ）のＥ１一Ｅ２における断面図で
ある。図５に示す非接触型ＩＣモジュールにおいては、
モジュール用基板５２７上に蒸着、エッチングなどによ
りアンテナコイル５１１が形成されており、アンテナコ
イル５１１の中央部にＩＣチップ５１２が接着剤などで
固定されている。ＩＣチップ５１２の電極パッド５１３
とアンテナコイル５１１の端子とがボンディングワイヤ
５１４などにより接続されており、さらに全体が封止樹
脂５２１により封止、平坦化されている。しかし、この
ような従来の非接触型ＩＣモジュールにおいては、部品
点数が多く、さらに製造工程が複雑であることから、製
造コストが高くなってしまうという間題がある。A non-contact type IC module used in the non-contact type IC card has a structure as shown in FIG. FIG. 5A is a plan view thereof.
FIG. 5B is a cross-sectional view taken along the line E1-E2 in FIG. In the non-contact type IC module shown in FIG.
An antenna coil 511 is formed on the module substrate 527 by vapor deposition, etching, or the like, and an IC chip 512 is fixed to the center of the antenna coil 511 with an adhesive or the like. Electrode pad 513 of IC chip 512
The terminal of the antenna coil 511 is connected to the terminal of the antenna coil 511 by a bonding wire 514 or the like, and the whole is sealed and flattened by a sealing resin 521. However, in such a conventional non-contact type IC module, there is a problem that the number of components is large and the manufacturing process is complicated, so that the manufacturing cost is increased.
【０００４】これに対応し、近年は、半導体チツプ上に
コイルを形成した構造のコイルオンチップモジュール
が、特開２０００−１３７７７９号等に記載されるよう
に、非接触型ＩＣカード用の非接触型ＩＣモジュールと
して提案されている。このコイルオンチップモジュール
は、ＩＣチップ上にダイレクトにエレクトロフオーミン
グによりコイルパターンを形成して作製されている。し
かし、このコイルオンチップモジュールの場合、非接触
ＩＣチップをカスタム化し、配線パターン等を専用に設
計するもので、配線設計に制約がある。例えば、非接触
ＩＣチップの中央にコイルの始点をおくようにし、非接
触ＩＣチップの外側にコイルの終点をおくようにしなけ
ればならなかった。ＩＳＯｌ４４４３などの汎用的なＩ
Ｃの、コイルオンチップは不可能であった。In response to this, in recent years, a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip has been developed as described in Japanese Patent Laid-Open No. 2000-137779. It has been proposed as a type IC module. This coil-on-chip module is manufactured by forming a coil pattern directly on an IC chip by electroforming. However, in the case of this coil-on-chip module, a non-contact IC chip is customized and a wiring pattern and the like are designed exclusively, and there are restrictions on wiring design. For example, the starting point of the coil must be located at the center of the non-contact IC chip, and the ending point of the coil must be located outside the non-contact IC chip. General-purpose I such as ISO14443
C, coil-on-chip was not possible.
【０００５】[0005]
【発明が解決しようとする課題】上記のように、近年
は、半導体チツプ上にコイルを形成した構造のコイルオ
ンチップモジュールが、特開２０００−１３７７７９号
等に記載されるように、非接触型ＩＣカード用の非接触
型ＩＣモジュールとして提案されているが、配線設計に
制約があり、ＩＳＯｌ４４４３などの汎用的なＩＣには
対応できないため、この対応が求められていた。本発明
は、これに対応するもので、半導体チツプ上にコイルを
形成した構造のコイルオンチップモジュールで、配線設
計に制約が少なく、特に、ＩＳＯｌ４４４３などの汎用
的なＩＣにも対応できるものを提供しようとするもので
ある。同時に、そのようなコイルオンチップモジュール
の製造方法を提供しようとするものである。As described above, in recent years, a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip has been disclosed in Japanese Unexamined Patent Publication No. 2000-137779. Although it has been proposed as a non-contact type IC module for an IC card, it has been required to cope with general-purpose ICs such as ISO14443 due to restrictions in wiring design. The present invention provides a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip, which has less restrictions on wiring design and is particularly applicable to general-purpose ICs such as ISO14443. What you want to do. At the same time, it is intended to provide a method for manufacturing such a coil-on-chip module.
【０００６】[0006]
【課題を解決するための手段】本発明のコイルオンチッ
プモジュールは、半導体チップの端子面上に、その端子
と電気的に接続するアンテナコイル用のコイル配線を設
けたコイルオンチップモジュールであって、半導体チッ
プの端子面上に、その端子部を開口した所定形状の第１
の絶縁層が形成されており、且つ、第１の絶縁層の開口
を導電性層で埋めて半導体チップの端子に電気的に接続
するビア部を２個以上設け、接続用配線からなる第１の
配線層を、前記ビア部と接続して、第１の絶縁層上に設
けたものであり、更に、第１の配線層、第１の絶縁層上
に、それぞれ絶縁層を介してコイル配線からなる、ある
いはコイル配線および接続用配線からなるコイル配線層
を１層以上形成したもので、第１の配線層、第１の絶縁
層上に形成された各絶縁層には、配線層間を接続するた
めの、絶縁層の開口に導電性層を埋めて形成したビア部
をそれぞれ設けていることを特徴とするものである。そ
して、上記において、第１の配線層とその上の配線層を
含む全ての配線層の配線、あるいは、第１の配線層を除
く、第１の配線層上の配線層の全ての配線層の配線は、
作製する際に後続する電解めっき層の給電層となるシー
ドメタル層（スパッタリングメタル層、無電解めっき層
等）上に、配線形状に選択的に電解めっき層を形成し、
且つ、シードメタル層をソフトエッチングにて除去して
形成されたもので、シードメタル層から配線形状に形成
された導電性薄層と、該導電性薄層上全面に形成された
電解めっき層とからなり、対応する絶縁性層表面に形成
されていることを特徴とするものである。そしてまた、
上記において、第１の配線層の厚みが２μｍ〜１０μｍ
の範囲であり、第２の配線層の厚みが２μｍ〜４０μｍ
の範囲であることを特徴とするものである。また、上記
において、第１の絶縁層および第１の配線層、第１の絶
縁層上に形成された各絶縁層が、感光性ポリイミドから
形成されたものであることを特徴とするものである。ま
た、上記において、第１の絶縁層および第１の配線層、
第１の絶縁層上に形成された各絶縁層は、単層または多
層で、少なくとも一層がポリイミドフィルムであること
を特徴とするものである。また、上記において、第１の
配線層が導電ペーストからなることを特徴とするもので
ある。また、上記において、樹脂封止されていることを
特徴とするものである。また、上記において、非接触Ｉ
Ｃカード用のコイルオンチップであり、コイル配線が非
接触ＩＣカード用のアンテナコイルとなるものであるこ
とを特徴とするものである。A coil-on-chip module according to the present invention is a coil-on-chip module in which a coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip. A first terminal having a predetermined shape with its terminal portion opened on the terminal surface of the semiconductor chip;
And two or more via portions for electrically connecting to the terminals of the semiconductor chip by filling the openings of the first insulating layer with a conductive layer, and comprising a first connection wiring Is provided on the first insulating layer by being connected to the via portion, and the coil wiring is further provided on the first wiring layer and the first insulating layer via the insulating layer. Or one or more coil wiring layers made of a coil wiring and a connection wiring are formed, and the first wiring layer and each insulating layer formed on the first insulating layer are connected between wiring layers. In order to achieve this, via holes formed by burying a conductive layer in openings of the insulating layer are provided. In the above, the wiring of all wiring layers including the first wiring layer and the wiring layer thereover, or the wiring of all wiring layers on the first wiring layer excluding the first wiring layer Wiring is
An electroplating layer is selectively formed in a wiring shape on a seed metal layer (sputtering metal layer, electroless plating layer, etc.) serving as a power supply layer of a subsequent electroplating layer during fabrication,
Also, a conductive thin layer formed by removing the seed metal layer by soft etching and formed in a wiring shape from the seed metal layer, and an electrolytic plating layer formed on the entire surface of the conductive thin layer. And formed on the surface of the corresponding insulating layer. and again,
In the above, the thickness of the first wiring layer is 2 μm to 10 μm
And the thickness of the second wiring layer is 2 μm to 40 μm.
In the range. Further, in the above, the first insulating layer, the first wiring layer, and the respective insulating layers formed on the first insulating layer are formed of photosensitive polyimide. . Further, in the above, the first insulating layer and the first wiring layer,
Each insulating layer formed on the first insulating layer is a single layer or a multilayer, and at least one layer is a polyimide film. Further, in the above, the first wiring layer is made of a conductive paste. Further, in the above, it is characterized by being sealed with a resin. In the above, the non-contact I
A coil-on-chip for a C card, wherein the coil wiring is to be an antenna coil for a non-contact IC card.
【０００７】本発明の非接触型ＩＣカードは、上記本発
明のコイルオンチップモジュールを用いたことを特徴と
するものである。[0007] A non-contact type IC card of the present invention is characterized by using the coil-on-chip module of the present invention.
【０００８】本発明のコイルオンチップモジュールの製
造方法は、半導体チップの端子面上に、その端子と電気
的に接続するアンテナコイル用のコイル配線を設けたコ
イルオンチップモジュールの製造方法であって、ウエハ
レベルで、順に、（ａ）半導体チップの端子面上に、そ
の端子部領域を開口する開口部を設け、所定形状に第１
の絶縁層を形成する、第１の絶縁層形成工程と、（ｂ）
第１の絶縁層の開口部を導電性層で埋めてビア部を形成
して、半導体チップの端子に電気的に接続し、且つ、接
続用配線からなる、あるいは接続用配線とこれに接続す
るコイル配線からなる第１の配線層を、少なくとも１つ
のビア部と接続して、第１の絶縁層上に設ける、第１の
配線層形成工程とを行なった後、更に順に、（ｃ）すで
に形成されている配線層と接続する部分には開口部を設
け、すでに形成されている絶縁層、すでに形成されてい
る配線層上に、これを覆う絶縁層を、上層絶縁層として
設ける、上層絶縁層形成工程と、（ｄ）半導体チップの
端子面側全面に、電解めっきのための給電層を形成する
給電層形成工程と、（ｅ）半導体チップの端子面側全面
に、感光性絶縁層を形成し、フォトリソ法により、形成
する接続部、配線の形状に合せた開口を有するレジスト
層を形成し、上層絶縁層の開口部を含み、レジスト層の
開口から露出した領域に電解めっきを施し、上層絶縁層
の開口部を導電性層で埋めるようにしてすでに形成され
ている配線層に接続したコイル配線層を、上層絶縁層上
に設ける、コイル配線層形成工程と、（ｆ）レジスト層
を剥離除去後、露出した給電層を、配線層、接続部を損
なわないように、ソフトエッチングによりエッチング除
去する、ソフトエッチング工程とを施す、上記（ｃ）〜
（ｆ）の一連の工程を、必要に応じて所定数回、繰り返
し行うことを特徴とするものである。そして、上記にお
いて、（ｃ）〜（ｆ）の一連の工程を、必要に応じて所
定数回、繰り返し行った後、（ｇ）露出した配線層を覆
う保護層を設ける、保護層形成工程とを有することを特
徴とするものである。また、上記（ｃ）〜（ｆ）の一連
の工程を、必要に応じて所定数回、繰り返し行った後、
あるいは、上記保護層形成工程後、樹脂封止を行なう樹
脂封止工程を施すことを特徴とするものである。また、
上記における、（ｃ）〜（ｆ）の一連の工程を、必要に
応じ所定数回、繰り返し行った後、あるいは、上記の保
護層形成工程後、あるいは、上記の樹脂封止工程後、ウ
エハ状態から、個々のコイルオンチップモジュール毎に
切断する、ダイシング工程を施すことを特徴とするもの
である。A method of manufacturing a coil-on-chip module according to the present invention is a method of manufacturing a coil-on-chip module in which coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip. (A) An opening for opening the terminal area is provided on the terminal surface of the semiconductor chip in order at the wafer level.
A first insulating layer forming step of forming an insulating layer of (b);
An opening in the first insulating layer is filled with a conductive layer to form a via portion, and is electrically connected to a terminal of the semiconductor chip and formed of a connection wiring or connected to the connection wiring. After performing a first wiring layer forming step of connecting a first wiring layer made of coil wiring to at least one via portion and providing the first wiring layer on the first insulating layer, (c) already An opening is provided at a portion connected to the formed wiring layer, and an insulating layer covering the already formed insulating layer and the already formed wiring layer is provided as an upper insulating layer. A layer forming step, (d) a power supply layer forming step for forming a power supply layer for electrolytic plating on the entire terminal surface side of the semiconductor chip, and (e) a photosensitive insulating layer on the entire terminal surface side of the semiconductor chip. Connections and wiring to be formed and formed by photolithography A resist layer having an opening conforming to the shape is formed, and the region including the opening of the upper insulating layer, the region exposed from the opening of the resist layer is subjected to electrolytic plating, and the opening of the upper insulating layer is filled with a conductive layer. A coil wiring layer forming step of providing a coil wiring layer connected to the wiring layer already formed on the upper insulating layer, and (f) exfoliating and removing the resist layer, and exposing the exposed power supply layer to a wiring layer (C) to perform a soft etching step to remove by etching so as not to damage the portion.
The method is characterized in that the series of steps (f) is repeated a predetermined number of times as necessary. Then, in the above, a series of steps (c) to (f) are repeated a predetermined number of times as necessary, and then (g) a protective layer forming step of providing a protective layer covering the exposed wiring layer. It is characterized by having. After repeating the series of steps (c) to (f) a predetermined number of times as necessary,
Alternatively, after the protective layer forming step, a resin sealing step of performing resin sealing is performed. Also,
After a series of steps (c) to (f) described above are repeated a predetermined number of times as necessary, or after the above protective layer forming step, or after the above resin sealing step, the wafer state Therefore, a dicing step for cutting each coil-on-chip module is performed.
【０００９】また、上記において、第１の絶縁層形成工
程が、あるいは上層絶縁層形成工程が、半導体チップの
端子面上に、感光性絶縁層を形成し、フォトリソ法によ
り、所定形状に絶縁層を形成するものであることを特徴
とするものであり、感光性絶縁層が感光性ポリイミドで
あることを特徴とするものである。また、上記におい
て、第１の絶縁層形成工程が、半導体チップの端子面上
に、絶縁層を形成し、該絶縁層をフォトエッチング法に
よりエッチングして、その端子部領域を開口する開口部
を設け、所定形状に第１の絶縁層を形成するものである
ことを特徴とするものである。また、上記において、第
１の配線層形成工程が、導電ペーストを用い印刷によ
り、第１の絶縁層の開口部を導電ペーストで埋め、半導
体チップの端子に電気的に接続し、第１の配線層を、第
１の絶縁層上に設けるものであることを特徴とするもの
である。また、上記において、給電層形成工程が、スパ
ッタリング法あるいは無電解めっき法により給電層を形
成するものであることを特徴とするものである。また、
上記において、コイル配線層形成工程におけるレジスト
層の形成は、ドライフィルムレジストを用いたものであ
ることを特徴とするものである。In the above, in the first insulating layer forming step or the upper insulating layer forming step, a photosensitive insulating layer is formed on the terminal surface of the semiconductor chip, and the insulating layer is formed into a predetermined shape by a photolithography method. Is formed, and the photosensitive insulating layer is a photosensitive polyimide. In the above, the first insulating layer forming step includes forming an insulating layer on the terminal surface of the semiconductor chip, etching the insulating layer by a photoetching method, and forming an opening for opening the terminal region. And forming the first insulating layer in a predetermined shape. In the above, in the first wiring layer forming step, the opening of the first insulating layer is filled with the conductive paste by printing using a conductive paste, and electrically connected to the terminal of the semiconductor chip. The layer is provided on the first insulating layer. In the above, the power supply layer forming step is characterized in that the power supply layer is formed by a sputtering method or an electroless plating method. Also,
In the above, the formation of the resist layer in the step of forming the coil wiring layer is characterized by using a dry film resist.
【００１０】[0010]
【作用】本発明のコイルオンチップモジュールは、上記
のような構成にすることによって、半導体チツプ上にコ
イルを形成した構造のコイルオンチップモジュールで、
配線設計に制約が少なく、特に、ＩＳＯｌ４４４３など
の汎用的なＩＣにも対応できるコイルオンチップモジュ
ールの提供を可能とするものである。具体的には、半導
体チップの端子面上に、その端子と電気的に接続するア
ンテナコイル用のコイル配線を設けたコイルオンチップ
モジュールであって、半導体チップの端子面上に、その
端子部を開口した所定形状の第１の絶縁層が形成されて
おり、且つ、第１の絶縁層の開口を導電性層で埋めて半
導体チップの端子に電気的に接続するビア部を２個以上
設け、接続用配線からなる第１の配線層を、前記ビア部
と接続して、第１の絶縁層上に設けたものであり、更
に、第１の配線層、第１の絶縁層上に、それぞれ絶縁層
を介してコイル配線からなる、あるいはコイル配線およ
び接続用配線からなるコイル配線層を１層以上形成した
もので、第１の配線層、第１の絶縁層上に形成された各
絶縁層には、配線層間を接続するための、絶縁層の開口
に導電性層を埋めて形成したビア部をそれぞれ設けてい
ることにより、これを達成している。即ち、接続用配線
およびビアを、半導体チップの端子面に沿う面内におい
て、二次元的にその配置を自由にとることができ、半導
体チップの端子位置に制限されない。半導体チップの端
子位置によらず、半導体チップの中央にコイルの始点を
おき、半導体チップの外側にコイルの終点をおくことが
できる。The coil-on-chip module of the present invention has a structure as described above, and has a structure in which a coil is formed on a semiconductor chip.
The present invention makes it possible to provide a coil-on-chip module that has less restrictions on wiring design and that can be applied particularly to general-purpose ICs such as ISO14443. Specifically, a coil-on-chip module in which a coil wiring for an antenna coil electrically connected to the terminal is provided on a terminal surface of the semiconductor chip, and the terminal portion is provided on the terminal surface of the semiconductor chip. A first insulating layer having an opening and a predetermined shape is formed, and two or more via portions for filling the opening of the first insulating layer with a conductive layer and electrically connecting to a terminal of a semiconductor chip are provided; A first wiring layer made of connection wiring is connected to the via portion and provided on the first insulating layer. Further, a first wiring layer is formed on the first wiring layer and the first insulating layer, respectively. One or more coil wiring layers composed of a coil wiring or a coil wiring and a connection wiring formed through an insulating layer, and each of the first wiring layer and each of the insulating layers formed on the first insulating layer In the opening of the insulating layer to connect the wiring layers By being provided respectively via portion formed by filling a conductive layer to accomplish this. That is, the connection wiring and the via can be freely arranged two-dimensionally in a plane along the terminal surface of the semiconductor chip, and are not limited to the terminal position of the semiconductor chip. Regardless of the terminal position of the semiconductor chip, the starting point of the coil can be located at the center of the semiconductor chip and the ending point of the coil can be located outside the semiconductor chip.
【００１１】また、第１の配線層とその上の配線層を含
む全ての配線層の配線、あるいは、第１の配線層を除
く、第１の配線層上の配線層の全ての配線層の配線は、
作製する際に後続する電解めっき層の給電層となるシー
ドメタル層（スパッタリングメタル層、無電解めっき層
等）上に、配線形状に選択的に電解めっき層を形成し、
且つ、シードメタル層をソフトエッチングにて除去して
形成されたもので、シードメタル層から配線形状に形成
された導電性薄層と、該導電性薄層上全面に形成された
電解めっき層とからなり、対応する絶縁性層表面に形成
されていることにより、微細な配線の形成を可能にして
いる。また、第１の絶縁層および第１の配線層、第１の
絶縁層上に形成された各絶縁層が、感光性ポリイミドか
ら形成されたものであることにより、その作製を容易と
するとともに、絶縁性、耐性の良いものとしている。ま
た、第１の絶縁層および第１の配線層、第１の絶縁層上
に形成された各絶縁層としては、単層または多層でも良
く、特にその少なくとも一層がポリイミドフィルムであ
る場合には、処理性の良いものとできる。また、第１の
配線層の厚みは２μｍ〜１０μｍの範囲で、第２の配線
層の厚みが２μｍ〜４０μｍの範囲であることが、その
作製面からは好ましい。In addition, the wiring of all wiring layers including the first wiring layer and the wiring layer thereabove, or the wiring of all the wiring layers on the first wiring layer excluding the first wiring layer, Wiring is
An electroplating layer is selectively formed in a wiring shape on a seed metal layer (sputtering metal layer, electroless plating layer, etc.) serving as a power supply layer of a subsequent electroplating layer during fabrication,
Also, a conductive thin layer formed by removing the seed metal layer by soft etching and formed in a wiring shape from the seed metal layer, and an electrolytic plating layer formed on the entire surface of the conductive thin layer. And formed on the surface of the corresponding insulating layer, thereby enabling formation of fine wiring. In addition, the first insulating layer, the first wiring layer, and the respective insulating layers formed on the first insulating layer are made of photosensitive polyimide, thereby facilitating the production thereof. It has good insulation and durability. In addition, the first insulating layer and the first wiring layer, each insulating layer formed on the first insulating layer may be a single layer or a multi-layer, particularly when at least one of the layers is a polyimide film, Good processability can be achieved. The thickness of the first wiring layer is preferably 2 μm to 10 μm, and the thickness of the second wiring layer is preferably 2 μm to 40 μm from the viewpoint of manufacturing.
【００１２】また、第１の配線層が導電ペーストからな
ることにより、その作製を簡単化できる。また、少なく
とも端子面側が樹脂封止されていることにより、全体を
強固、且つ耐性の良いものとできる。特に、非接触ＩＣ
カード用のコイルオンチップであり、コイル配線が非接
触ＩＣカード用のアンテナコイルとなるものである場合
には、有効である。Further, since the first wiring layer is made of a conductive paste, the production can be simplified. In addition, since at least the terminal surface is sealed with resin, the whole can be made strong and excellent in durability. In particular, non-contact IC
It is effective when it is a coil-on-chip for a card and the coil wiring is to be an antenna coil for a non-contact IC card.
【００１３】本発明の非接触型ＩＣカードは、上記本発
明のコイルオンチップモジュールを用いたことにより、
適用できる半導体チップの自由度を大きいものにしてい
る。The non-contact type IC card of the present invention uses the above-mentioned coil-on-chip module of the present invention,
The degree of freedom of applicable semiconductor chips is increased.
【００１４】本発明のコイルオンチップモジュールの製
造方法は、上記のような構成にすることによって、半導
体チツプ上にコイルを形成した構造のコイルオンチップ
モジュールで、配線設計に制約が少ない、特に、ＩＳＯ
ｌ４４４３などの汎用的なＩＣにも対応できるコイルオ
ンチップモジュールの製造方法の提供を可能とするもの
である。具体的には、ウエハレベルで、順に、（ａ）半
導体チップの端子面上に、その端子部領域を開口する開
口部を設け、所定形状に第１の絶縁層を形成する、第１
の絶縁層形成工程と、（ｂ）第１の絶縁層の開口部を導
電性層で埋めてビア部を形成して、半導体チップの端子
に電気的に接続し、且つ、接続用配線からなる、あるい
は接続用配線とこれに接続するコイル配線からなる第１
の配線層を、少なくとも１つのビア部と接続して、第１
の絶縁層上に設ける、第１の配線層形成工程とを行なっ
た後、更に順に、（ｃ）すでに形成されている配線層と
接続する部分には開口部を設け、すでに形成されている
絶縁層、すでに形成されている配線層上に、これを覆う
絶縁層を、上層絶縁層として設ける、上層絶縁層形成工
程と、（ｄ）半導体チップの端子面側全面に、電解めっ
きのための給電層を形成する給電層形成工程と、（ｅ）
半導体チップの端子面側全面に、感光性絶縁層を形成
し、フォトリソ法により、形成する接続部、配線の形状
に合せた開口を有するレジスト層を形成し、上層絶縁層
の開口部を含み、レジスト層の開口から露出した領域に
電解めっきを施し、上層絶縁層の開口部を導電性層で埋
めるようにしてすでに形成されている配線層に接続した
コイル配線層を、上層絶縁層上に設ける、コイル配線層
形成工程と、（ｆ）レジスト層を剥離除去後、露出した
給電層を、配線層、接続部を損なわないように、ソフト
エッチングによりエッチング除去する、ソフトエッチン
グ工程とを施す、上記（ｃ）〜（ｆ）の一連の工程を、
必要に応じて所定数回、繰り返し行うことにより、これ
を達成している。また、（ｃ）〜（ｆ）の一連の工程
を、必要に応じて所定数回、繰り返し行った後、（ｇ）
露出した配線層、接続部を覆う保護層を設ける、保護層
形成工程とを有することにより、また、（ｃ）〜（ｆ）
の一連の工程を、必要に応じて所定数回、繰り返し行っ
た後、あるいは、請求項９の保護層形成工程後、樹脂封
止を行なう樹脂封止工程を施すことにより、配線部、接
続部を保護し、耐性の良いものとし、同時に、後続する
樹脂封止工程と合せ、ダイシング工程をより安定的にで
きるものとしている。非接触型ＩＣカード用等のコイル
オンチップモジュールの場合、通常、（ｃ）〜（ｆ）の
一連の工程を、必要に応じて所定数回、繰り返し行った
後、あるいは、保護層形成工程後、あるいは、樹脂封止
工程後、ウエハ状態から、個々のコイルオンチップモジ
ュール毎に切断する、ダイシング工程を施すことによ
り、所望のコイルオンチップモジュールを得ることがで
きる。The method of manufacturing a coil-on-chip module according to the present invention is a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip by adopting the above-described configuration, and there are few restrictions on wiring design. ISO
An object of the present invention is to provide a method of manufacturing a coil-on-chip module that can also be used for general-purpose ICs such as 144443. Specifically, at the wafer level, (a) an opening for opening a terminal area is provided on a terminal surface of a semiconductor chip, and a first insulating layer is formed in a predetermined shape.
And (b) forming a via portion by filling the opening of the first insulating layer with a conductive layer, and electrically connecting to a terminal of the semiconductor chip, and comprising a wiring for connection. Or a first wiring composed of a connecting wiring and a coil wiring connected thereto.
Is connected to at least one via portion to form a first wiring layer.
After the first wiring layer forming step is performed on the insulating layer of (c), an opening is further provided in the order of (c) a portion connected to the already formed wiring layer, and An upper insulating layer forming step of providing an insulating layer covering the wiring layer already formed as an upper insulating layer, and (d) supplying power for electrolytic plating to the entire terminal surface side of the semiconductor chip. A power supply layer forming step of forming a layer; (e)
Forming a photosensitive insulating layer on the entire terminal surface side of the semiconductor chip, forming a connection layer to be formed by a photolithography method, forming a resist layer having an opening conforming to the shape of the wiring, including an opening of the upper insulating layer, Electrolytic plating is applied to the area exposed from the opening of the resist layer, and the opening of the upper insulating layer is filled with the conductive layer, and a coil wiring layer connected to the already formed wiring layer is provided on the upper insulating layer. A coil wiring layer forming step, and (f) a soft etching step of removing the exposed power supply layer by soft etching after peeling and removing the resist layer so as not to damage the wiring layer and the connection portion. The series of steps (c) to (f)
This is achieved by repeating it a predetermined number of times as needed. After repeating the series of steps (c) to (f) a predetermined number of times as necessary, (g)
(C) to (f) by providing a protective layer forming step of providing a protective layer covering the exposed wiring layer and the connection part.
After repeating the series of steps a predetermined number of times as necessary, or after performing the protective layer forming step according to claim 9, a resin sealing step of performing resin sealing is performed so that the wiring portion and the connection portion are formed. , And at the same time, the dicing process can be performed more stably in combination with the subsequent resin sealing process. In the case of a coil-on-chip module for a non-contact type IC card or the like, usually, a series of steps (c) to (f) is repeated a predetermined number of times as necessary, or after a protective layer forming step. Alternatively, after the resin sealing step, a desired coil-on-chip module can be obtained by performing a dicing step of cutting each of the coil-on-chip modules from the wafer state.
【００１５】[0015]
【発明の実施の形態】本発明のコイルオンチップモジュ
ールの実施の形態例を、図に基づいて説明する。図１
（ａ）、図１（ｂ）、図１（ｃ）、図１（ｄ）は、それ
ぞれ、本発明のコイルオンチップモジュールの実施の形
態の第１例、第２の例、第３の例、第４の例の概略断面
図で、図２は第１の例、第２の例の配線接続を説明する
ための図で、図３は第３の例、第４の例の配線接続を説
明するための図で、図４は第１の例の製造工程断面図で
ある。図１〜図４中、１１０は半導体チップ、１１０Ａ
は半導体チップの外周、１１１はウエハ状態の半導体チ
ップ（単にウエハとも言う）、１１６は端子、１２０は
第１の絶縁層、１２５は開口、１３０は（第１の配線層
の）配線、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄは
配線、１３５はビア部、１３６、１３７、１３８、１３
９は配線の端部、１４０は絶縁層、１４５は開口、１５
０は（第２の配線層の）配線、１５１は（給電用の）導
電性薄層、１５２は電解めっき層、１５５はビア部、１
５７、１５８は配線の端部、１６０は絶縁層、１７０は
（第３の配線層の）配線、１７５はビア部、１７６、１
７７は接続箇所、１８０は保護膜、１９０は封止樹脂、
２１１〜２１８は接続部（ビアとも言う）で、２２０は
レジスト、２２５は開口である。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of a coil-on-chip module according to the present invention will be described with reference to the drawings. FIG.
(A), FIG. 1 (b), FIG. 1 (c), and FIG. 1 (d) show a first example, a second example, and a third example of an embodiment of the coil-on-chip module of the present invention, respectively. FIG. 2 is a schematic cross-sectional view of a fourth example, FIG. 2 is a diagram for explaining wiring connections of the first example and the second example, and FIG. 3 is a diagram illustrating wiring connections of the third example and the fourth example. FIG. 4 is a cross-sectional view illustrating a manufacturing process of the first example. 1 to 4, 110 is a semiconductor chip, 110A
Is the outer periphery of the semiconductor chip, 111 is a semiconductor chip in a wafer state (also simply referred to as a wafer), 116 is a terminal, 120 is a first insulating layer, 125 is an opening, 130 is a wiring (of a first wiring layer), 130a, 130b, 130c, 130d are wirings, 135 is a via portion, 136, 137, 138, 13
9 is an end of the wiring; 140 is an insulating layer; 145 is an opening;
0 is a wiring (of the second wiring layer), 151 is a conductive thin layer (for power supply), 152 is an electrolytic plating layer, 155 is a via portion,
57 and 158 are ends of the wiring, 160 is an insulating layer, 170 is a wiring (of the third wiring layer), 175 is a via part, 176 and 1
77 is a connection point, 180 is a protective film, 190 is a sealing resin,
211 to 218 are connection portions (also called vias), 220 is a resist, and 225 is an opening.
【００１６】先ず、本発明のコイルオンチップモジュー
ルの実施の形態の第１の例を、図１（ａ）に基づいて説
明する。本例は、半導体チップ１１０の端子面上に、そ
の端子と電気的に接続するアンテナコイル用のコイル配
線を１層にして設けた、非接触型ＩＣカードの非接触通
信用のコイルオンチップモジュールで、後述する図４に
示す工程にて作製されたものである。本例は、半導体チ
ップ１１０上に、その端子部を開口した所定形状の第１
の絶縁層１２０が形成されており（（図２（ｃ）参
照）、第１の絶縁層１２０の開口１２５を導電性層で埋
めて半導体チップの端子に電気的に接続するビア部１３
５を２個設け、接続用配線からなる第１の配線層１３０
を、該ビア部１３５と接続して、第１の絶縁層１２０上
に設けたものであり、更に、第１の配線層１３０、第１
の絶縁層１２０上に、それぞれ絶縁層１４０を介してコ
イル配線および接続用配線からなるコイル配線層である
第２の配線層を１層形成したものである。そして、第１
の配線層１３０、第１の絶縁層１２０上に形成された絶
縁層１４０には、第１の配線層の配線１３０と第２の配
線層の配線１５０を接続するための、絶縁層１４０の開
口１４５に導電性層を埋めて形成したビア部１５５を設
けている。そしてまた、第２の配線層の配線１５０を覆
う保護層を設けている。First, a first embodiment of a coil-on-chip module according to the present invention will be described with reference to FIG. This example is a coil-on-chip module for non-contact communication of a non-contact type IC card in which a coil wiring for an antenna coil electrically connected to the terminal is provided in a single layer on a terminal surface of the semiconductor chip 110. And is manufactured by a process shown in FIG. In this example, a first shape of a first shape having an open terminal portion is formed on a semiconductor chip 110.
(See FIG. 2 (c)), and the opening 125 of the first insulating layer 120 is filled with a conductive layer to electrically connect to the terminal of the semiconductor chip.
5 are provided, and the first wiring layer 130 is formed of connection wiring.
Is provided on the first insulating layer 120 by being connected to the via portion 135. Further, the first wiring layer 130, the first
A second wiring layer, which is a coil wiring layer composed of a coil wiring and a connection wiring, is formed on the insulating layer 120 with the insulating layer 140 interposed therebetween. And the first
The wiring layer 130 and the insulating layer 140 formed on the first insulating layer 120 have openings in the insulating layer 140 for connecting the wiring 130 of the first wiring layer and the wiring 150 of the second wiring layer. 145 is provided with a via portion 155 formed by burying a conductive layer. Further, a protective layer which covers the wiring 150 of the second wiring layer is provided.
【００１７】本例のコイルオンチップモジュールは、後
述する図４に示す製造方法により作製されるもので、第
１の配線層の接続用配線１３０およびビア部１３５が導
電性ペースト硬化物にて形成され、第１の配線層上の第
２の配線層１５０とビア部１５５とが、作製する際に後
続する電解めっき層の給電層となるシードメタル層（ス
パッタリングメタル層、無電解めっき層等）上に、配線
形状に選択的に電解めっき層を形成し、且つ、シードメ
タル層をソフトエッチングにて除去して形成されたもの
で、シードメタル層から配線形状に形成された導電性薄
層１５１と、該導電性薄層１５１上全面に形成された電
解めっき層１５２とからなり、絶縁性層１４０の表面に
形成されている。電解めっき層は導電性の面、コスト面
から銅単体ないし銅を主体とするものが用いられるが、
これに限定はされない。半導体チップ１１０としては、
非接触型ＩＣカードのＩＣであれば、その端子位置には
特に限定されない。第１の絶縁層１２０は、単層または
多層で、少なくとも一層がポリイミドフィルム（ポリイ
ミド樹脂層では？）であることことが、絶縁性の面、耐
性の面等から好ましいが、これに限定はされない。特
に、第１の絶縁層１２０が、感光性ポリイミドである場
合は、処理性、絶縁性、耐性等から好ましい。保護層１
８０としては、通常、ソルダーレジストが用いられる。The coil-on-chip module of this embodiment is manufactured by a manufacturing method shown in FIG. 4 described later, and the connection wiring 130 and the via portion 135 of the first wiring layer are formed of a cured conductive paste. Then, the second wiring layer 150 and the via portion 155 on the first wiring layer are used as seed metal layers (sputtering metal layers, electroless plating layers, and the like) that serve as power supply layers for the subsequent electrolytic plating layers during fabrication. A conductive thin layer 151 formed in a wiring shape from the seed metal layer by selectively forming an electrolytic plating layer in a wiring shape and removing the seed metal layer by soft etching. And an electrolytic plating layer 152 formed on the entire surface of the conductive thin layer 151, and is formed on the surface of the insulating layer 140. Electrolytic plating layer is used in terms of conductivity, cost, and so on.
It is not limited to this. As the semiconductor chip 110,
The position of the terminal is not particularly limited as long as it is a non-contact IC card IC. It is preferable that the first insulating layer 120 is a single layer or a multi-layer, and at least one layer is a polyimide film (a polyimide resin layer?) From the viewpoints of insulating properties and resistance, but is not limited thereto. . In particular, when the first insulating layer 120 is a photosensitive polyimide, it is preferable in terms of processability, insulating properties, resistance, and the like. Protective layer 1
As 80, a solder resist is usually used.
【００１８】次ぎに、本例のコイルオンチップモジュー
ルの、コイル配線層である第２の配線層の配線と半導体
チップ１１０の端子（図４の１１６に相当）との接続
を、更に、図２に基づいて説明する。尚、図２（ａ）、
図２（ｂ）は、それぞれ、図１（ａ）のＡ１−Ａ２、Ａ
３−Ａ４における（第２の配線層の）配線１５０、（第
１の配線層の）配線１３０の配置状態を示したもので、
図２（ｃ）は図１（ａ）の第１の絶縁層１２０の配置状
態を示したものであり、図１（ａ）は図２（ａ）のＢ１
−Ｂ２における断面を示したものである。また、図２
（ｂ）、図２（ｃ）における点線部は、（第２の配線
層）の配線の配置位置を相対的に示したものである。本
例では、図２（ｃ）に示すように、配線１３０と半導体
チップの端子との接続箇所（図２（ｂ）の２１１、２１
２に相当）を開口するように、半導体チップ１１０の端
子面側上に開口１２５を設けて、第１の絶縁層１２０が
形成されている。そして、第１の絶縁層１２０上に、第
２の配線層の配線（コイル配線）１５０の端部１５７と
半導体チップの端子とを接続する為の配線１３０ａ，第
２の配線層の配線（コイル配線）１５０の端部１５８と
半導体チップの別の端子とを接続する為の配線１３０ｂ
を設けており、接続部２１３にて配線１５０の端部１５
７は配線１３０ａの端部１３７とが、接続部２１４にて
配線１５０の端部１５８は配線１３０ｂの端部１３９と
が、接続部２１１にて配線１３０ａの端部１３６と半導
体チップの一方の端子とが、接続部２１２にて配線１３
０ｂの端部１３８と半導体チップの他方の端子とが、そ
れぞれ接続されている。接続部２１２における配線１３
０と半導体チップ１１０の端子との接続は、図１（ａ）
に示す接続部２１２の断面のようになっている。接続部
２１３における配線１３０と配線１５０との接続は、図
１（ａ）に示す接続部２１３の断面のようになってい
る。このように、コイル配線（配線１５０）の両端はそ
れぞれ、半導体チップ１１０の異なる１つ端子と接続さ
れている。Next, in the coil-on-chip module of this embodiment, the connection between the wiring of the second wiring layer, which is the coil wiring layer, and the terminal (corresponding to 116 in FIG. 4) of the semiconductor chip 110 is further described in FIG. It will be described based on. In addition, FIG.
FIG. 2B shows A1-A2 and A in FIG. 1A, respectively.
3-A4 shows the arrangement state of the wiring 150 (of the second wiring layer) and the wiring 130 (of the first wiring layer),
FIG. 2C shows an arrangement state of the first insulating layer 120 in FIG. 1A, and FIG. 1A shows B1 in FIG. 2A.
14 shows a cross section at -B2. FIG.
2 (b) and the dotted lines in FIG. 2 (c) show the relative positions of the wirings in the (second wiring layer). In this example, as shown in FIG. 2C, the connection points between the wiring 130 and the terminals of the semiconductor chip (211 and 21 in FIG.
2 is formed on the terminal surface side of the semiconductor chip 110 so that the first insulating layer 120 is formed. Then, on the first insulating layer 120, the wiring 130a for connecting the end 157 of the wiring (coil wiring) 150 of the second wiring layer and the terminal of the semiconductor chip, and the wiring (coil wiring) of the second wiring layer Wiring 130 b for connecting end 158 of wiring 150 to another terminal of the semiconductor chip
Is provided, and the end portion 15 of the wiring 150 is
7, an end 137 of the wiring 130a, an end 158 of the wiring 150 at the connection 214, an end 139 of the wiring 130b, and an end 136 of the wiring 130a at the connection 211 and one terminal of the semiconductor chip. And the connection 13
The end 138 of Ob is connected to the other terminal of the semiconductor chip. Wiring 13 in connection part 212
0 and the terminals of the semiconductor chip 110 are shown in FIG.
The cross section of the connecting portion 212 shown in FIG. The connection between the wiring 130 and the wiring 150 in the connecting portion 213 is as shown in the cross section of the connecting portion 213 shown in FIG. Thus, both ends of the coil wiring (wiring 150) are connected to different terminals of the semiconductor chip 110, respectively.
【００１９】次いで、本発明のコイルオンチップモジュ
ールの実施の形態の第２の例を、図１（ｂ）に基づいて
説明する。本例は、図１（ａ）に示す第１の例のコイル
オンチップモジュールの半導体チップ１１０の端子面側
を樹脂封止したもので、第１の例と同じく、半導体チッ
プ１１０の端子面上に、その端子と電気的に接続するア
ンテナコイル用のコイル配線を１層にして設けた、非接
触型ＩＣカードの非接触通信用のコイルオンチップモジ
ュールである。封止樹脂１９０としては、エポキシ系樹
脂が一般的であるが、これに限定はされない。他の部分
は、第１の例と同様で説明は省く。Next, a second embodiment of the coil-on-chip module according to the present invention will be described with reference to FIG. In this example, the terminal surface side of the semiconductor chip 110 of the coil-on-chip module of the first example shown in FIG. 1A is resin-sealed. A coil-on-chip module for non-contact communication of a non-contact type IC card, in which coil wiring for an antenna coil electrically connected to the terminal is provided in one layer. An epoxy resin is generally used as the sealing resin 190, but is not limited thereto. The other parts are the same as in the first example, and the description is omitted.
【００２０】次いで、本発明のコイルオンチップモジュ
ールの実施の形態の第３の例を、図１（ｃ）に基づいて
説明する。本例は、半導体チップ１１０の端子面上に、
その端子と電気的に接続するアンテナコイル用のコイル
配線を２層にして設けた、非接触型ＩＣカードの非接触
通信用のコイルオンチップモジュールで、図１（ａ）に
示す第１の例と同様、半導体チップ１１０上に、その端
子部を開口した所定形状の第１の絶縁層１２０が形成さ
れており（図２（ｃ）参照）、第１の絶縁層１２０の開
口１２５を導電性層で埋めて半導体チップの端子に電気
的に接続するビア部１３５を２個設け、接続用配線から
なる第１の配線層１３０を、ビア部１３５と接続して、
第１の絶縁層１２０上に設けたものである。そして、第
１の配線層１３０、第１の絶縁層１２０上に、それぞれ
絶縁層１４０を介してコイル配線および接続用配線から
なるコイル配線層である第２の配線層１５０を形成し、
更に、第２の配線層の配線（コイル配線）１５０上に絶
縁層１６０を介して、コイル配線からなるコイル配線層
である第３の配線層の配線１７０を設け、更に第３の配
線層の配線１７０を覆うように保護層を設けたものであ
る。Next, a third embodiment of the coil-on-chip module according to the present invention will be described with reference to FIG. In this example, on the terminal surface of the semiconductor chip 110,
A coil-on-chip module for non-contact communication of a non-contact type IC card, in which coil wiring for an antenna coil electrically connected to the terminal is provided in two layers, a first example shown in FIG. Similarly to the above, a first insulating layer 120 having a predetermined shape is formed on the semiconductor chip 110 with its terminal portion opened (see FIG. 2C), and the opening 125 of the first insulating layer 120 is made conductive. By providing two via portions 135 that are filled with layers and electrically connected to the terminals of the semiconductor chip, the first wiring layer 130 composed of connection wiring is connected to the via portions 135,
It is provided on the first insulating layer 120. Then, on the first wiring layer 130 and the first insulating layer 120, a second wiring layer 150 which is a coil wiring layer including a coil wiring and a connection wiring is formed via the insulating layer 140, respectively.
Further, a wiring 170 of a third wiring layer, which is a coil wiring layer made of a coil wiring, is provided on the wiring (coil wiring) 150 of the second wiring layer via an insulating layer 160, and further a wiring 170 of the third wiring layer is provided. A protective layer is provided so as to cover the wiring 170.
【００２１】本例の場合、第１の配線層の接続用配線１
３０およびビア部１３５が導電性ペースト硬化物にて形
成され、第１の配線層上の第２の配線層１５０と絶縁層
１４０に設けられたビア部１５５、および第２の配線層
上の第３の配線層１７０と絶縁層１６０に設けられたビ
ア部とが、作製する際に後続する電解めっき層の給電層
となるシードメタル層（スパッタリングメタル層、無電
解めっき層等）上に、配線形状に選択的に電解めっき層
を形成し、且つ、シードメタル層をソフトエッチングに
て除去して形成されたもので、シードメタル層から配線
形状に形成された導電性薄層１５１と、該導電性薄層１
５１上全面に形成された電解めっき１５２層とからな
り、絶縁性層１４０、１６０の表面にそれぞれ形成され
ている。絶縁層１６０、第３の配線層の配線１７０、絶
縁層１６０に設けられたビア部については、絶縁層１４
０、第２の配線層の配線１５０、絶縁層１４０に設けら
れたビア部（図１（ｃ）の接続箇所２１７断面相当）と
同様で、各部の材質については、第１の例と同様のもの
が適用でき、ここでは説明を省略する。In the case of this example, the connection wiring 1 of the first wiring layer
30 and the via portion 135 are formed of a cured conductive paste, and the second wiring layer 150 on the first wiring layer and the via portion 155 provided on the insulating layer 140 and the second wiring layer 150 on the second wiring layer. No. 3 wiring layer 170 and the via portion provided in the insulating layer 160 form a wiring on a seed metal layer (sputtering metal layer, electroless plating layer, etc.) serving as a power supply layer of a subsequent electrolytic plating layer during fabrication. A conductive thin layer 151 formed in a wiring shape from the seed metal layer by forming an electrolytic plating layer selectively on the shape and removing the seed metal layer by soft etching; Thin layer 1
It is composed of an electrolytic plating 152 layer formed on the entire surface of the insulating layer 51 and is formed on the surfaces of the insulating layers 140 and 160, respectively. For the insulating layer 160, the wiring 170 of the third wiring layer, and the via portion provided in the insulating layer 160, the insulating layer 14
0, the wiring 150 of the second wiring layer, and the via portions provided in the insulating layer 140 (corresponding to the cross section 217 in FIG. 1C), and the material of each portion is the same as in the first example. One can be applied, and the description is omitted here.
【００２２】次に、本例のコイルオンチップモジュール
の、コイル配線層である第２の配線層の配線１５０、第
３の配線層の配線１７０と、半導体チップ１１０の端子
との、相互接続を、更に、図３に基づいて説明する。
尚、図３（ａ）は、図１（ｃ）のＡ５−Ａ６における
（第３の配線層の）配線１７０の配置状態を示したもの
で、図３（ｂ）は、図１（ｃ）のＡ７−Ａ８における
（第１の配線層の）配線１３０の配置状態を示したもの
で、図１（ｃ）は図３（ｂ）のＣ１−Ｃ２位置における
断面である。図３（ｂ）における点線部は、（第２の配
線層）の配線１５０の配置位置を相対的に示したもので
ある。尚、ここでは、説明を簡単にするため、第２の配
線層の配線１５０の配置位置は第１の例と同じとした。
図３（ｂ）に示すように、本例においては、第１の絶縁
層１２０上に、接続部２１５、接続部２１８を結ぶ配線
１３０ｃと、接続部２１６、接続部２１７を結ぶ配線１
３０ｄが、第１の配線層の配線１３０として設けられて
いる。接続部２１６、接続部２１７にて、それぞれ、配
線１３０ｄと半導体チップ１１０の一方の端子、配線１
３０ｄと第２の配線層の配線（コイル配線）１５０とを
電気的に接続し、接続部２１５、接続部２１８にて、そ
れぞれ、配線１３０ａと半導体チップ１１０のもう一方
の端子と、配線１３０ａと第３の配線層の配線（コイル
配線）１７０とを電気的に接続している。尚、図示して
いないが、接続部２１８においては、絶縁層１４０、絶
縁層１６０に設けられた連結する２つのビア部を介し
て、配線１３０ａと配線１７０とが接続している。この
ように接続され、第２の配線層の配線１５０と第３の配
線層の配線１７０とは 1つのコイルを形成し、その両端
がそれぞれ、半導体チップ１１０の異なる端子と電気的
に接続する。Next, in the coil-on-chip module of this embodiment, interconnection between the wiring 150 of the second wiring layer, the wiring 170 of the third wiring layer, which is the coil wiring layer, and the terminal of the semiconductor chip 110 is described. , And will be further described with reference to FIG.
FIG. 3A shows an arrangement state of the wiring 170 (of the third wiring layer) in A5-A6 of FIG. 1C, and FIG. FIG. 1 (c) is a cross-sectional view taken along a line C1-C2 in FIG. 3 (b). The dotted line part in FIG. 3B relatively shows the arrangement position of the wiring 150 in the (second wiring layer). Here, for the sake of simplicity, the arrangement position of the wiring 150 in the second wiring layer is the same as that in the first example.
As shown in FIG. 3B, in this example, on the first insulating layer 120, a wiring 130 c connecting the connection parts 215 and 218 and a wiring 1 connecting the connection parts 216 and 217 are formed.
30d is provided as the wiring 130 of the first wiring layer. At the connection portions 216 and 217, the wiring 130d and one terminal of the semiconductor chip 110, the wiring 1
The wiring 30a and the wiring (coil wiring) 150 of the second wiring layer are electrically connected, and the wiring 130a and the other terminal of the semiconductor chip 110 are connected to the wiring 130a at the connection portions 215 and 218, respectively. The wiring (coil wiring) 170 of the third wiring layer is electrically connected. Although not shown, in the connection portion 218, the wiring 130a and the wiring 170 are connected via two connecting via portions provided in the insulating layer 140 and the insulating layer 160. The connection is made in this way, and the wiring 150 of the second wiring layer and the wiring 170 of the third wiring layer form one coil, and both ends thereof are electrically connected to different terminals of the semiconductor chip 110, respectively.
【００２３】次いで、本発明のコイルオンチップモジュ
ールの実施の形態の第４の例を、図１（ｄ）に基づいて
説明する。本例は、図１（ｃ）に示す第１の例のコイル
オンチップモジュールの半導体チップ１１０の端子面側
を樹脂封止したもので、第３の例と同じく、半導体チッ
プ１１０の端子面上に、その端子と電気的に接続するア
ンテナコイル用のコイル配線を２層にして設けた、非接
触型ＩＣカードの非接触通信用のコイルオンチップモジ
ュールである。他の部分は、第３の例と同様で説明は省
く。Next, a fourth embodiment of the coil-on-chip module according to the present invention will be described with reference to FIG. In this example, the terminal surface side of the semiconductor chip 110 of the coil-on-chip module of the first example shown in FIG. 1C is resin-sealed. A coil-on-chip module for non-contact communication of a non-contact type IC card, wherein coil wiring for an antenna coil electrically connected to the terminal is provided in two layers. The other parts are the same as in the third example, and the description is omitted.
【００２４】第１の例〜第４の例において、それぞれ、
第１の配線層１３０を、あるいは第１の配線層１３０と
第１の絶縁層１２０に設けられたビア部１３５を後述す
る図４に示す製造方法における第２の配線層の配線１５
０、ビア部１５５形成のように作製したもの、即ち、導
電性薄膜とその上に形成された電解めっき層にて形成さ
れたものが別の形態例として挙げられる。また、上記第
１の絶縁層、第１の配線層上に、それぞれ絶縁層を介し
て、コイル配線層を３層以上形成したものが挙げられ
る、尚、各配線層間の接続は、基本的には第１の例、第
３の例の場合と同様な構造をとる。また、これらを樹脂
封止したものも形態例として挙げられる。In the first to fourth examples,
The first wiring layer 130 or the via portions 135 provided in the first wiring layer 130 and the first insulating layer 120 are connected to the wiring 15 of the second wiring layer in a manufacturing method shown in FIG.
0, another example is a device manufactured like the formation of the via portion 155, that is, a device formed by a conductive thin film and an electrolytic plating layer formed thereon. Further, there may be mentioned a structure in which three or more coil wiring layers are formed on the first insulating layer and the first wiring layer via the insulating layers, respectively. The connection between the wiring layers is basically Has a structure similar to that of the first and third examples. In addition, those in which these are sealed with a resin can also be cited as an embodiment.
【００２５】次に、図１（ａ）に示すコイルオンチップ
モジュールの製造方法の１例を図４に基づいて説明す
る。半導体回路が形成されＳｉＮパッシベーション層が
形成されたウエハの各半導体チップ１１１毎に、即ちウ
エハレベルで、以下の処理を行なう。先ず、半導体チッ
プ１１１（図４（ａ））の端子面上に、その端子部１１
５領域を開口する開口部１２５を設け、所定形状に第１
の絶縁層１２０を形成する。（図４（ｂ）） 第１の絶縁層１２０の形成は、半導体チップ１１０の端
子面上に、感光性絶縁層を形成し、フォトリソ法によ
り、その端子部領域を開口する開口部１２５を設け、所
定形状に絶縁層を形成する第１の方法、あるいは、半導
体チップ１１０の端子面上に、絶縁層を形成し、該絶縁
層をフォトエッチング法によりエッチングして、その端
子部領域を開口する開口部１２５を設け、所定形状に第
１の絶縁層を形成する第２の方法が挙げられる。処理性
からは、第１の方法が好ましく、特に、感光性絶縁層が
感光性ポリイミドである場合には、さらに絶縁性、耐性
の面で好ましい。Next, an example of a method of manufacturing the coil-on-chip module shown in FIG. 1A will be described with reference to FIG. The following processing is performed for each semiconductor chip 111 of the wafer on which the semiconductor circuit is formed and the SiN passivation layer is formed, that is, at the wafer level. First, the terminal portion 11 is placed on the terminal surface of the semiconductor chip 111 (FIG. 4A).
An opening 125 for opening five regions is provided, and the first portion is formed into a predetermined shape.
Is formed. (FIG. 4B) The first insulating layer 120 is formed by forming a photosensitive insulating layer on a terminal surface of the semiconductor chip 110 and providing an opening 125 for opening the terminal region by a photolithography method. A first method of forming an insulating layer in a predetermined shape, or an insulating layer is formed on a terminal surface of a semiconductor chip 110, and the insulating layer is etched by a photoetching method to open a terminal region. A second method is provided in which the opening 125 is provided and the first insulating layer is formed in a predetermined shape. The first method is preferable from the viewpoint of processability. In particular, when the photosensitive insulating layer is a photosensitive polyimide, the first method is more preferable in terms of insulation and resistance.
【００２６】次いで、印刷法により、導電性ペーストを
印刷し、硬化して、第１の配線層１３０を第１の絶縁層
上に、ビア部１３５を第１の絶縁層１２０の開口１２５
に形成する。（図４（ｃ）） 尚、第１の例の変形例のように、第１の配線層の配線を
導電性薄層とその上に電解めっき層で形成する場合に
は、めっき法により形成する。めっき法による形成は、
後続する第２の配線層の配線作製工程の方法と同じで、
ここでは説明を省く。この段階で、配線１３０、ビア１
３５が形成され、配線１３０の一方の端部で、半導体チ
ップ１１１の端子と配線１３０とが接続される。即ち、
図２（ｂ）における接続部２１１が形成される。ここで
は、図示していないが、この段階で、図２（ｂ）におけ
る接続部２１２も同様に形成される。Next, the conductive paste is printed and cured by a printing method, and the first wiring layer 130 is formed on the first insulating layer, and the via portion 135 is formed in the opening 125 of the first insulating layer 120.
Formed. (FIG. 4C) In the case where the wiring of the first wiring layer is formed of a conductive thin layer and an electrolytic plating layer thereon as in a modification of the first example, the wiring is formed by a plating method. I do. The formation by plating method
The same as the method of the subsequent second wiring layer wiring forming process,
Here, the description is omitted. At this stage, the wiring 130 and the via 1
35 is formed, and the terminal of the semiconductor chip 111 is connected to the wiring 130 at one end of the wiring 130. That is,
The connection part 211 in FIG. 2B is formed. Although not shown here, at this stage, the connecting portion 212 in FIG. 2B is also formed in the same manner.
【００２７】次いで、すでに形成されている第１に配線
層の配線１３０と後続工程で作成する第２の配線層の配
線１５０とが接続する部分には開口部１４５を設け、す
でに形成されている絶縁層１２０、すでに形成されてい
る第１の配線層の配線１３０上に、これを覆う絶縁層１
４０を、上層絶縁層として設ける。（図４（ｄ）） 次いで、半導体チップ１１１の端子面側全面に、電解め
っきのための給電用の導電性薄層１５１を形成する。
（図４（ｅ）） 導電性薄層１５１の形成は、半導体チップ１１１の端子
面側全面に、導電性薄層を銅層等をスパッタリングによ
り形成する方法、あるいは、半導体チップ１１１の端子
面側全面をＰｄイオンを含む溶液に浸漬する方法等によ
り、表面を活性化して無電解めっきを行い、無電解めっ
き層を形成する方法が挙げられる。無電解めっきとして
は、無電解銅めっき、無電解Ｎｉめっきが挙げられる。
給電層の厚さとしては、給電層としての厚さを有し、且
つ、後続するソフトエッチングに合せた薄いものとす
る。Next, an opening 145 is provided at a portion where the already formed wiring 130 of the first wiring layer and the wiring 150 of the second wiring layer to be formed in a subsequent process are connected, and an opening 145 is formed. The insulating layer 120 covers the wiring 130 of the first wiring layer already formed on the insulating layer 120.
40 is provided as an upper insulating layer. (FIG. 4D) Next, a conductive thin layer 151 for power supply for electrolytic plating is formed on the entire terminal surface side of the semiconductor chip 111.
(FIG. 4E) The conductive thin layer 151 is formed by a method in which a conductive thin layer is formed by sputtering a copper layer or the like on the entire terminal surface side of the semiconductor chip 111, or by forming the conductive thin layer 151 on the terminal surface side of the semiconductor chip 111. A method of activating the surface, performing electroless plating, and forming an electroless plating layer by, for example, immersing the entire surface in a solution containing Pd ions. Electroless plating includes electroless copper plating and electroless Ni plating.
The thickness of the power supply layer has a thickness as the power supply layer and is thin in accordance with the subsequent soft etching.
【００２８】次いで、半導体チップ１１１の端子面側全
面に、感光性絶縁層を形成し、フォトリソ法により、形
成する接続部、配線の形状に合せた開口を有するレジス
ト層２２０を形成した（図４（ｆ））後、絶縁層１４０
の開口部１４５を含み、レジスト層２２０の開口２２５
から露出した領域に電解めっきを施し、絶縁層１４０の
開口部１４５を電解めっき形成された導電性層１５２で
埋めるようにして、すでに形成されている配線層１３０
に接続した第２の配線層（コイル配線層）の配線１５０
を、絶縁層１４０上に設ける。（図４（ｇ）） レジスト層２２０の形成としては、感光性絶縁層とし
て、ドライフィルムレジストを用い行なうのがその処理
性からは好ましい。配線１３０はビア部１５５を介して
第２の配線層の配線１５０となる電解めっき部１５２と
接続する。Next, a photosensitive insulating layer was formed on the entire terminal surface side of the semiconductor chip 111, and a resist layer 220 having openings corresponding to the shapes of the connecting portions and wirings to be formed was formed by photolithography (FIG. 4). (F)) After that, the insulating layer 140
Opening 145 of the resist layer 220
Electrolytic plating is applied to a region exposed from the wiring layer 130 so that the opening 145 of the insulating layer 140 is filled with the conductive layer 152 formed by electrolytic plating.
150 of the second wiring layer (coil wiring layer) connected to
Is provided on the insulating layer 140. (FIG. 4G) The formation of the resist layer 220 is preferably performed using a dry film resist as the photosensitive insulating layer from the viewpoint of processability. The wiring 130 is connected via a via portion 155 to an electrolytic plating portion 152 serving as the wiring 150 of the second wiring layer.
【００２９】次いで、レジスト層２２０を所定の剥離液
で剥離除去し、レジスト層を剥離除去した（図４
（ｈ））後、露出した給電層を、配線層、接続部を損な
わないように、ソフトエッチングによりエッチング除去
する、後、露出した導電性層薄１５１を、配線部、接続
部を損なわないように、ソフトエッチングによりエッチ
ング除去する。（図４（ｉ）） この段階で、第２の配線層の配線１５０は形成され、配
線１３０はビア部１５５を介して第２の配線層の配線１
５０と電気的に接続する。即ち、図２（ｂ）における接
続部２１３が形成される。ここでは、図示していない
が、この段階で、図２（ｂ）における接続部２１４も同
様に形成される。次いで、必要に応じ、洗浄処理、乾燥
硬化処理等を施し、露出した第２の配線層の配線１５０
を覆う保護層１８０を設ける。（図４（ｊ）） このようにして、図１（ａ）に示すコイル配線層が１層
のコイルオンチップモジュールは製造される。Next, the resist layer 220 was stripped and removed with a predetermined stripper, and the resist layer was stripped and removed (FIG. 4).
(H)) After that, the exposed power supply layer is removed by soft etching so as not to damage the wiring layer and the connection portion. Then, the exposed conductive layer 151 is not damaged to the wiring portion and the connection portion. Then, it is removed by soft etching. (FIG. 4 (i)) At this stage, the wiring 150 of the second wiring layer is formed, and the wiring 130 is connected to the wiring 1 of the second wiring layer via the via portion 155.
50 and is electrically connected. That is, the connection portion 213 in FIG. 2B is formed. Although not shown here, at this stage, the connection portion 214 in FIG. 2B is also formed in the same manner. Next, if necessary, a cleaning process, a drying hardening process, and the like are performed, so that the exposed wiring 150 of the second wiring layer is formed.
Is provided. (FIG. 4 (j)) Thus, the coil-on-chip module having one coil wiring layer shown in FIG. 1 (a) is manufactured.
【００３０】次に、図１（ｃ）に示す第３の例のコイル
オンチップモジュールの製造方法を簡単に説明してお
く。第３の例の場合は、第１の例の製造方法の場合と同
様、図４（ａ）〜図４（ｉ）までの工程を行なった後、
更に、図４（ｄ）〜図４（ｉ）の一連の工程を１回行
い、図４（ｊ）に示す保護層１８０形成工程を行ない、
作製することができる。各工程の各処理については、第
１の例の製造方法の場合と同様に行なうことができ、説
明は省略する。Next, a brief description will be given of a method of manufacturing the coil-on-chip module of the third example shown in FIG. In the case of the third example, as in the case of the manufacturing method of the first example, after performing the steps of FIGS. 4A to 4I,
Further, a series of steps shown in FIGS. 4D to 4I is performed once, and a protection layer 180 forming step shown in FIG.
Can be made. Each processing in each step can be performed in the same manner as in the case of the manufacturing method of the first example, and the description is omitted.
【００３１】また、第１の絶縁層、第１の配線層上に、
それぞれ絶縁層を介して、コイル配線層を３層以上形成
したものあるが、その場合も、第１の例の製造方法の場
合と同様、図４（ａ）〜図４（ｉ）までの工程を行なっ
た後、更に、図４（ｄ）〜図４（ｉ）の一連の工程を所
定回数分だけ行い、図４（ｊ）に示す保護層１８０形成
工程を行ない、作製することができる。Further, on the first insulating layer and the first wiring layer,
In each case, three or more coil wiring layers are formed with an insulating layer interposed therebetween. In this case, as in the case of the manufacturing method of the first example, the steps shown in FIGS. After that, a series of steps shown in FIGS. 4D to 4I are further performed a predetermined number of times, and a protective layer 180 forming step shown in FIG.
【００３２】次いで、本発明のコイルオンチップモジュ
ールの非接触型ＩＣカード実施の形態例を簡単に挙げて
おく。本発明のコイルオンチップモジュールを用いた非
接触型ＩＣカードとしては、例えば、ＩＣカード用コア
シートに形成されたコイルオンチップモジュール配設用
の孔あるいは凹部に、コイルオンチップモジュールを装
填し、ＩＣカード用コアシートの少なくとも片面に、１
層以上のＩＣカード用シートを積層させてラミネートし
たもの、あるいは、ＩＣカード用プラスチックカードに
コイルオンチップモジュール配設用の凹部を形成し、該
凹部内に接着剤層を形成し、接着剤層の上層にコイルオ
ンチップモジュールを装填あるいは接着したものが挙げ
られる。Next, a non-contact type IC card embodiment of the coil-on-chip module of the present invention will be briefly described. As a non-contact type IC card using the coil-on-chip module of the present invention, for example, a coil-on-chip module is loaded into a hole or a concave portion for disposing a coil-on-chip module formed in an IC card core sheet, At least one side of the IC card core sheet
Forming a concave portion for arranging a coil-on-chip module on a laminated or laminated IC card sheet or a plastic card for an IC card; forming an adhesive layer in the concave portion; A coil-on-chip module is loaded or bonded on the upper layer.
【００３３】[0033]
【実施例】（実施例１）実施例１は、図１（ａ）に示す
第１の例のコイルオンモジュールを、図４に示す製造方
法にて作製したもので、半導体回路が形成されＳｉＮパ
ッシベーション層が形成されたウエハの各半導体チップ
１１１毎に、即ちウエハレベルで、以下の処理を行なっ
た。図４に基づいて説明する。先ず、半導体チップ１１
１（図４（ａ））の端子面上に、東レ社製、ＵＲ５４８
３からなる感光性ポリイミド層を塗布形成し、所定の領
域を露光、現像、乾燥して、半導体チップの端子部領域
を開口する開口部１２５を設けた第１の絶縁層１２０を
厚さ１０μｍに形成した。（図４（ｂ）） 次いで、旭化成工業株式会社製の導電性ペースト（型番
ＧＰ８１６）を厚さ１０μｍにスクリーン印刷し、硬化
して、第１の配線層１３０を第１の絶縁層上に、ビア部
１３５を第１の絶縁層１２０の開口１２５に形成した。
（図４（ｃ）） 次いで、半導体チップ１１１の端子面側全面に、すでに
形成されている第１に配線層の配線１３０と後続工程で
作成する第２の配線層の配線１５０とが接続する部分に
は開口部１４５を設け、すでに形成されている絶縁層１
２０、すでに形成されている第１の配線層の配線１３０
を覆う絶縁層１４０を、東レ社製、ＵＲ５４８３からな
る感光性ポリイミド層を用い、第１の絶縁層１２０形成
と同様にして、上層絶縁層として厚さ１０μｍに設け
た。（図４（ｄ））(Example 1) In Example 1, the coil-on module of the first example shown in FIG. 1A was manufactured by the manufacturing method shown in FIG. The following processing was performed for each semiconductor chip 111 of the wafer on which the passivation layer was formed, that is, at the wafer level. A description will be given based on FIG. First, the semiconductor chip 11
1 (FIG. 4A), UR548, manufactured by Toray
A photosensitive polyimide layer made of 3 is applied and formed, and a predetermined region is exposed, developed and dried to form a first insulating layer 120 having an opening 125 for opening a terminal region of the semiconductor chip to a thickness of 10 μm. Formed. (FIG. 4B) Next, a conductive paste (model number GP816) manufactured by Asahi Kasei Kogyo Co., Ltd. is screen-printed to a thickness of 10 μm, cured, and the first wiring layer 130 is formed on the first insulating layer. A via 135 was formed in the opening 125 of the first insulating layer 120.
(FIG. 4C) Next, the wiring 130 of the first wiring layer already formed and the wiring 150 of the second wiring layer formed in a subsequent process are connected to the entire terminal surface side of the semiconductor chip 111. An opening 145 is provided in the portion, and the insulating layer 1 already formed is formed.
20, the wiring 130 of the first wiring layer already formed
The insulating layer 140 was formed to a thickness of 10 μm as an upper insulating layer in the same manner as the formation of the first insulating layer 120 using a photosensitive polyimide layer made of UR5483 manufactured by Toray Industries, Inc. (FIG. 4 (d))
【００３４】次いで、半導体チップ１１１の端子面側全
面に、電解めっきのための給電用の導電性薄層１５１を
以下の条件で無電解めっきを施し形成した。（図４
（ｅ）） ・ センシタイジング ： Ｓ−１０Ｘ（上村工業製） ３分 ・ アクチベーティング： Ａ−１０Ｘ（上村工業製） ３分 ・ 無電解めっき ： ＮＰＲ−４（上村工業製） １分 次いで、ドライフィルムレジスト（旭化成製、ＡＸ１１
０−４０）にて、全面に、４０μｍの厚みにラミネート
を行い、露光、現像後、所定の開口２２５を有するレジ
スト層２２０を形成した。（図４（ｆ）） 露光は１５０ｍＪ／ｃｍ2 で、行い、現像は指定現像液
で５分とした。Next, a conductive thin layer 151 for power supply for electrolytic plating was formed by electroless plating under the following conditions on the entire terminal surface side of the semiconductor chip 111. (FIG. 4
(E)) ・ Sensitizing: S-10X (made by Uemura Kogyo) 3 minutes ・ Activating: A-10X (made by Uemura Kogyo) 3 minutes ・ Electroless plating: NPR-4 (made by Uemura Kogyo) 1 minute , Dry film resist (AX11 manufactured by Asahi Kasei Corporation)
At 0-40), the entire surface was laminated to a thickness of 40 μm, and after exposure and development, a resist layer 220 having a predetermined opening 225 was formed. (FIG. 4 (f)) Exposure was performed at 150 mJ / cm 2 , and development was performed for 5 minutes with the specified developer.
【００３５】次いで、下記の条件で、レジスト層２２０
の開口２２５から露出した導電性薄層１５１上に電解Ｎ
ｉめっき、電解銅めっきを順に行い、それぞれ、厚さ、
１μｍ、３０μｍにして配線部を形成した。（図４
（ｇ）） ＜電解Ｎｉめっき＞ （ワットニッケルめっき浴条件） ワットニッケルめっき浴組成 ＮｉＳＯ4 ・６Ｈ2 Ｏ ３００ｇ／ｌ ＮｉＣｌ4 ・６Ｈ2 ４０ｇ／ｌ Ｈ3 ＢＯ3 ４０ｇ／ｌ ＰＣニッケル Ａ−１（上村工業株式会社製） １０ｍｌ／ｌ ＰＣニッケル Ａ−２（上村工業株式会社製） １ｍｌ／ｌ 浴温度 ５０°Ｃ 電流密度 １Ａ／ｄｍ2 時間 １分 ＜電解銅めっき＞ 硫酸銅（５水塩） ７０ｇ／ｌ 硫酸 ２００ｇ／ｌ 塩酸 ０. ５ｍｌ／ｌ スパースロー２０００ 光沢剤 １０ｍｌ／ｌ スパースロー２０００ 補正剤 ５ｍｌ／ｌ 温度 ３０℃ 電流密度 ４Ａ／ｄｍ2 時間 １２分Next, the resist layer 220 is formed under the following conditions.
Of electrolytic N on conductive thin layer 151 exposed from opening 225 of
Perform i plating and electrolytic copper plating in order,
A wiring portion was formed at 1 μm and 30 μm. (FIG. 4
(G)) <Electroless Ni Plating> (Watts nickel plating bath conditions) Watts nickel plating bath composition NiSO 4 · 6H 2 O 300g / l NiCl 4 · 6H 2 40g / l H 3 BO 3 40g / l PC nickel A-1 (Manufactured by Uemura Kogyo Co., Ltd.) 10 ml / l PC Nickel A-2 (manufactured by Uemura Kogyo Co., Ltd.) 1 ml / l Bath temperature 50 ° C. Current density 1 A / dm 2 hours 1 minute <electrolytic copper plating> Copper sulfate (pentahydrate) 70 g / l sulfuric acid 200 g / l hydrochloric acid 0.5 ml / l Superslow 2000 brightener 10 ml / l Superslow 2000 corrector 5 ml / l temperature 30 ° C. current density 4 A / dm 2 hours 12 minutes
【００３６】次いで、レジスト層２２０を水酸化ナトリ
ウム５％溶液にて剥離除去した（図４（ｈ））後、無電
解ニッケルからなる、露出している導電性薄層１５１
を、荏原ユージライト株式会社製、ＨＳ−２０，ＨＳ−
３０混合液にてソフトエッチングして除去し（図４
（ｉ））、さらにアルメックス株式会社製、ＲＴＨリム
ーサで処理し、触媒の除去を行なった。Next, the resist layer 220 is peeled off with a 5% sodium hydroxide solution (FIG. 4 (h)), and then the exposed conductive thin layer 151 made of electroless nickel is formed.
, Made by EBARA Eugelight Co., Ltd., HS-20, HS-
30 by soft etching with a mixed solution of 30 (FIG. 4)
(I)) Further, the catalyst was removed by treatment with an RTH remover manufactured by Armex Co., Ltd.
【００３７】次いで、純水にて洗浄処理を行ない、２５
０℃で、６０分間、熱処理した後、露出した第２の配線
層の配線１５０を覆う感光性ソルダーレジスト（日立化
成社製、ＢＬ９７００）からなる保護層１８０を設け
た。（図４（ｊ））このようにして、図１（ａ）に示す
コイル配線層が１層のコイルオンチップモジュールは製
造された。Next, a cleaning treatment is performed with pure water,
After heat treatment at 0 ° C. for 60 minutes, a protective layer 180 made of a photosensitive solder resist (BL9700, manufactured by Hitachi Chemical Co., Ltd.) is provided to cover the exposed wiring 150 of the second wiring layer. (FIG. 4 (j)) Thus, the coil-on-chip module having one coil wiring layer shown in FIG. 1 (a) was manufactured.
【００３８】（実施例２）実施例２も、図１（ａ）に示
す実施の形態の第１の例のコイルオンチップモジュール
で、第１の配線層１３０、ビア部１３５をめっき形成し
て作製した例である。図１（ａ）、図４を参照にして説
明する。半導体チップの端子面に、端子面側から、熱可
塑性ポリイミド（三井化学製、ＰＡＡ）３μｍ厚、ポリ
イミドフィルム（カネカ製、アピカル）２５μm 厚、ス
パッタ銅０. ２５μｍ厚の３層構成のフィルムをラミネ
ートした。次いで、ドライフィルムレジスト（旭化成
製、ＡＸ−１１０−１５）をラミネートし、所定のパタ
ン版を用い露光し、現像して、半導体チップの、接続す
る側の端子部領域を露出するように開口を設けて、レジ
ストパタンを形成した。次いで、レジストの端子部領域
を露出する開口から露出しているスパッタ銅をエッチン
グ除去し、続いて、その下部のポリイミドを熱アルカリ
によりウエットエッチングし、接続する端子部を露出さ
せた。次いで、ドライフィルムレジストがついたまま、
全面に、実施例１と同様に、触媒の付与を行った後、ド
ライフィルムレジストを剥離し、露出した端子面上やド
ライフィルムレジストの側面部に無電解ニッケルめっき
を行なった。次いで、実施例１と同様に、第１の配線
（接続用配線）およびこれと端子部とを接続するビア部
を形成する部分を開口して耐めっき性のレジストを配設
した後、レジストの開口から露出したスパッタ銅上およ
び無電解めっき層上に電解ニッケルめっき、電解銅めっ
きの順に電解めっきを施した。次いで、実施例１と同様
に、配線部を損なわないように、ソフトエッチングし、
第１の配線層（図１（ａ）の１３０）、ビア部（図１
（ａ）の１３５）を形成した。この段階が、図４（ｃ）
に相当する。以下、実施例１と同様に、図４（ｄ）〜図
４（ｊ）までの処理を行い、図１（ａ）に示す実施の形
態の第１の例のコイルオンチップモジュールで、第１の
配線層１３０、ビア部１３５をめっき形成して作製した
ものを作製した。Example 2 Example 2 is also a coil-on-chip module according to the first example of the embodiment shown in FIG. 1A, in which the first wiring layer 130 and the via portion 135 are formed by plating. This is an example of fabrication. This will be described with reference to FIGS. Laminate a 3-layer film of thermoplastic polyimide (Mitsui Chemicals, PAA) 3 μm thick, polyimide film (Kaneka, Apical) 25 μm thick, and sputtered copper 0.25 μm thick on the terminal surface of the semiconductor chip from the terminal surface side. did. Next, a dry film resist (AX-110-15, manufactured by Asahi Kasei) is laminated, exposed using a predetermined pattern plate, and developed, and an opening is formed so as to expose a terminal area of the semiconductor chip to be connected. And a resist pattern was formed. Next, the sputtered copper exposed from the opening exposing the terminal area of the resist was removed by etching, and then the polyimide under the exposed area was wet-etched with hot alkali to expose the connecting terminal. Then, with the dry film resist on,
After the catalyst was applied to the entire surface in the same manner as in Example 1, the dry film resist was peeled off, and electroless nickel plating was performed on the exposed terminal surfaces and on the side surfaces of the dry film resist. Next, as in the first embodiment, the first wiring (wiring for connection) and a portion for forming a via portion connecting the first wiring and the terminal are opened to provide a plating-resistant resist. Electrolytic plating was performed in the order of electrolytic nickel plating and electrolytic copper plating on the sputtered copper and the electroless plating layer exposed from the openings. Then, similarly to the first embodiment, soft etching is performed so as not to damage the wiring portion.
The first wiring layer (130 in FIG. 1A), the via portion (FIG.
(135) of (a) was formed. This step is shown in FIG.
Is equivalent to Hereinafter, similarly to the first embodiment, the processes of FIGS. 4D to 4J are performed, and the coil-on-chip module according to the first example of the embodiment shown in FIG. Of the wiring layer 130 and the via portion 135 were formed by plating.
【００３９】[0039]
【発明の効果】本発明は、上記のように、半導体チツプ
上にコイルを形成した構造のコイルオンチップモジュー
ルで、配線設計に制約が少なく、特に、ＩＳＯｌ４４４
３などの汎用的なＩＣにも対応できるものの提供を可能
としている。同時に、そのようなコイルオンチップモジ
ュールの製造方法の提供を可能としている。これによ
り、特に、非接触型のＩＣカードにおいては、使用でき
る半導体チップの自由度が上がった。The present invention relates to a coil-on-chip module having a structure in which a coil is formed on a semiconductor chip as described above.
It is possible to provide an IC that can also be used for general-purpose ICs such as the IC. At the same time, it is possible to provide a method for manufacturing such a coil-on-chip module. As a result, especially in a non-contact type IC card, the degree of freedom of a semiconductor chip that can be used is increased.
【図１】図１（ａ）、図１（ｂ）、図１（ｃ）、図１
（ｄ）は、それぞれ、本発明のコイルオンチップモジュ
ールの実施の形態の第１例、第２の例、第３の例、第４
の例の概略断面図である。1 (a), 1 (b), 1 (c), 1
(D) shows a first example, a second example, a third example, and a fourth example of the embodiment of the coil-on-chip module of the present invention, respectively.
It is a schematic sectional drawing of the example of FIG.
【図２】第１の例、第２の例の配線接続を説明するため
の図FIG. 2 is a diagram for explaining wiring connections of a first example and a second example;
【図３】第３の例、第４の例の配線接続を説明するため
の図FIG. 3 is a diagram for explaining wiring connections of a third example and a fourth example;
【図４】第１の例の製造工程断面図FIG. 4 is a sectional view of a manufacturing process of the first example.
【図５】従来の非接触型のＩＣモジュールを説明する為
の図FIG. 5 is a view for explaining a conventional non-contact type IC module.
１１０ 半導体チップ １１０Ａ 半導体チップの外周 １１１ ウエハ状態の半導体チップ
（単にウエハとも言う） １１６ 端子 １２０ 第１の絶縁層 １２５ 開口 １３０ （第１の配線層の）配線 １３０ａ、１３０ｂ、１３０ｃ、１３０ｄ 配線 １３５ ビア部（接続部とも言う） １３６、１３７、１３８、１３９ 配線の端部 １４０ 絶縁層 １４５ 開口 １５０ （第２の配線層の）配線 １５１ （給電用の）導電性薄層 １５２ 電解めっき層 １５５ ビア部（接続部とも言う） １５７、１５８ 配線の端部 １６０ 絶縁層 １７０ （第３の配線層の）配線 １７５ ビア部 １７６、１７７ 接続箇所 １８０ 保護膜 １９０ 封止樹脂 ２１１〜２１８ 接続部（ビアとも言う） ２２０ レジスト ２２５ 開口Reference Signs List 110 semiconductor chip 110A perimeter of semiconductor chip 111 semiconductor chip in wafer state (also simply referred to as wafer) 116 terminal 120 first insulating layer 125 opening 130 wiring (of first wiring layer) 130a, 130b, 130c, 130d wiring 135 via 136, 137, 138, 139 Wiring edge 140 Insulating layer 145 Opening 150 Wiring (for second wiring layer) 151 Conductive thin layer (for power supply) 152 Electrolytic plating layer 155 Via portion 157, 158 Wiring edge 160 Insulating layer 170 Wiring (of third wiring layer) 175 Via 176, 177 Connection location 180 Protective film 190 Sealing resin 211-218 Connection (also referred to as via) ) 220 resist 225 opening
Claims (19)
電気的に接続するアンテナコイル用のコイル配線を設け
たコイルオンチップモジュールであって、半導体チップ
の端子面上に、その端子部を開口した所定形状の第１の
絶縁層が形成されており、且つ、第１の絶縁層の開口を
導電性層で埋めて半導体チップの端子に電気的に接続す
るビア部を２個以上設け、接続用配線からなる第１の配
線層を、前記ビア部と接続して、第１の絶縁層上に設け
たものであり、 更に、第１の配線層、第１の絶縁層上
に、それぞれ絶縁層を介してコイル配線からなる、ある
いはコイル配線および接続用配線からなるコイル配線層
を１層以上形成したもので、第１の配線層、第１の絶縁
層上に形成された各絶縁層には、配線層間を接続するた
めの、絶縁層の開口に導電性層を埋めて形成したビア部
をそれぞれ設けていることを特徴とするコイルオンチッ
プモジュール。1. A coil-on-chip module in which a coil wiring for an antenna coil electrically connected to a terminal is provided on a terminal surface of a semiconductor chip, wherein the terminal portion is provided on a terminal surface of the semiconductor chip. A first insulating layer having an opening and a predetermined shape is formed, and two or more via portions for filling the opening of the first insulating layer with a conductive layer and electrically connecting to a terminal of a semiconductor chip are provided; A first wiring layer made of connection wiring is connected to the via portion and provided on the first insulating layer. Further, a first wiring layer is formed on the first wiring layer and the first insulating layer, respectively. One or more coil wiring layers composed of a coil wiring or a coil wiring and a connection wiring formed through an insulating layer, and each of the first wiring layer and each of the insulating layers formed on the first insulating layer Has an opening in the insulating layer to connect between the wiring layers Coil-on-chip module, characterized in that it provided a conductive layer buried in the formed via portions, respectively.
上の配線層を含む全ての配線層の配線、あるいは、第１
の配線層を除く、第１の配線層上の配線層の全ての配線
層の配線は、作製する際に後続する電解めっき層の給電
層となるシードメタル層（スパッタリングメタル層、無
電解めっき層等）上に、配線形状に選択的に電解めっき
層を形成し、且つ、シードメタル層をソフトエッチング
にて除去して形成されたもので、シードメタル層から配
線形状に形成された導電性薄層と、該導電性薄層上全面
に形成された電解めっき層とからなり、対応する絶縁性
層表面に形成されていることを特徴とするコイルオンチ
ップモジュール。2. The wiring according to claim 1, wherein the wiring of all wiring layers including the first wiring layer and the wiring layer thereover, or the first wiring layer
Except for the wiring layer, the wiring of all the wiring layers on the first wiring layer is a seed metal layer (sputtering metal layer, electroless plating layer, , Etc.) is formed by selectively forming an electrolytic plating layer in a wiring shape on the top and removing the seed metal layer by soft etching, and forming a conductive thin film formed in a wiring shape from the seed metal layer. A coil-on-chip module comprising a layer and an electrolytic plating layer formed on the entire surface of the conductive thin layer, and formed on the surface of the corresponding insulating layer.
層の厚みが２μｍ〜１０μｍの範囲であり、第２の配線
層の厚みが２μｍ〜４０μｍの範囲であることを特徴と
するコイルオンチップモジュール。3. The coil-on according to claim 1, wherein the thickness of the first wiring layer is in a range of 2 μm to 10 μm, and the thickness of the second wiring layer is in a range of 2 μm to 40 μm. Chip module.
層および第１の配線層、第１の絶縁層上に形成された各
絶縁層が、感光性ポリイミドから形成されたものである
ことを特徴とするコイルオンチップモジュール。4. The method according to claim 1, wherein the first insulating layer, the first wiring layer, and each of the insulating layers formed on the first insulating layer are formed of photosensitive polyimide. A coil-on-chip module characterized by the following.
層および第１の配線層、第１の絶縁層上に形成された各
絶縁層は、単層または多層で、少なくとも一層がポリイ
ミドフィルムであることを特徴とするコイルオンチップ
モジュール。5. The insulating film according to claim 1, wherein each of the first insulating layer, the first wiring layer, and each insulating layer formed on the first insulating layer is a single layer or a multilayer, and at least one layer is a polyimide film. A coil-on-chip module, characterized in that:
層が導電ペーストからなることを特徴とするコイルオン
チップモジュール。6. The coil-on-chip module according to claim 1, wherein the first wiring layer is made of a conductive paste.
れていることを特徴とするコイルオンチップモジュー
ル。7. The coil-on-chip module according to claim 1, wherein the module is resin-sealed.
カード用のコイルオンチップであり、コイル配線が非接
触ＩＣカード用のアンテナコイルとなるものであること
を特徴とするコイルオンチップモジュール。8. A non-contact IC according to claim 1,
A coil-on-chip module for a card-on-chip for a card, wherein the coil wiring serves as an antenna coil for a non-contact IC card.
ップモジュールを用いたことを特徴とする非接触型ＩＣ
カード。9. A non-contact type IC using the coil-on-chip module according to claim 1.
card.
と電気的に接続するアンテナコイル用のコイル配線を設
けたコイルオンチップモジュールの製造方法であって、
ウエハレベルで、順に、（ａ）半導体チップの端子面上
に、その端子部領域を開口する開口部を設け、所定形状
に第１の絶縁層を形成する、第１の絶縁層形成工程と、
（ｂ）第１の絶縁層の開口部を導電性層で埋めてビア部
を形成して、半導体チップの端子に電気的に接続し、且
つ、接続用配線からなる、あるいは接続用配線とこれに
接続するコイル配線からなる第１の配線層を、少なくと
も１つのビア部と接続して、第１の絶縁層上に設ける、
第１の配線層形成工程とを行なった後、更に順に、
（ｃ）すでに形成されている配線層と接続する部分には
開口部を設け、すでに形成されている絶縁層、すでに形
成されている配線層上に、これを覆う絶縁層を、上層絶
縁層として設ける、上層絶縁層形成工程と、（ｄ）半導
体チップの端子面側全面に、電解めっきのための給電層
を形成する給電層形成工程と、（ｅ）半導体チップの端
子面側全面に、感光性絶縁層を形成し、フォトリソ法に
より、形成する接続部、配線の形状に合せた開口を有す
るレジスト層を形成し、上層絶縁層の開口部を含み、レ
ジスト層の開口から露出した領域に電解めっきを施し、
上層絶縁層の開口部を導電性層で埋めるようにしてすで
に形成されている配線層に接続したコイル配線層を、上
層絶縁層上に設ける、コイル配線層形成工程と、（ｆ）
レジスト層を剥離除去後、露出した給電層を、配線層、
接続部を損なわないように、ソフトエッチングによりエ
ッチング除去する、ソフトエッチング工程とを施す、上
記（ｃ）〜（ｆ）の一連の工程を、必要に応じて所定数
回、繰り返し行うことを特徴とするコイルオンチップモ
ジュールの製造方法。10. A method for manufacturing a coil-on-chip module, comprising a coil wiring for an antenna coil electrically connected to a terminal on a terminal surface of a semiconductor chip,
(A) a first insulating layer forming step of: (a) forming an opening for opening a terminal area on a terminal surface of a semiconductor chip and forming a first insulating layer in a predetermined shape at a wafer level;
(B) A via portion is formed by filling the opening of the first insulating layer with a conductive layer, and is electrically connected to a terminal of the semiconductor chip, and is formed of a connection wiring or a connection wiring and A first wiring layer composed of a coil wiring connected to at least one via portion and provided on the first insulating layer;
After performing the first wiring layer forming step,
(C) An opening is provided in a portion connected to the already formed wiring layer, and an insulating layer covering the already formed insulating layer and the already formed wiring layer is formed as an upper insulating layer. Providing an upper insulating layer forming step, (d) forming a power supply layer for electrolytic plating over the entire terminal side of the semiconductor chip, and (e) exposing the entire surface of the semiconductor chip to the terminal side. A conductive layer is formed by photolithography, a resist layer having an opening conforming to the shape of the connection portion and the wiring to be formed is formed, and an electrolytic solution is formed in a region including the opening of the upper insulating layer and exposed from the opening of the resist layer. Plating,
Forming a coil wiring layer on the upper insulating layer, the coil wiring layer being connected to the wiring layer already formed by filling the opening of the upper insulating layer with the conductive layer; and (f)
After peeling and removing the resist layer, the exposed power supply layer is replaced with a wiring layer,
A series of the steps (c) to (f) described above, in which etching is removed by soft etching and a soft etching step is performed so as not to damage the connection portion, is repeated a predetermined number of times as necessary. Of manufacturing a coil-on-chip module.
の一連の工程を、必要に応じて所定数回、繰り返し行っ
た後、（ｇ）露出した配線層を覆う保護層を設ける、保
護層形成工程とを有することを特徴とするコイルオンチ
ップモジュールの製造方法。11. The method according to claim 10, wherein (c) to (f).
(G) providing a protective layer for covering the exposed wiring layer after repeating a series of the above steps a predetermined number of times as necessary. Production method.
の一連の工程を、必要に応じて所定数回、繰り返し行っ
た後、あるいは、請求項１０の保護層形成工程後、樹脂
封止を行なう樹脂封止工程を施すことを特徴とするコイ
ルオンチップモジュールの製造方法。12. (c) to (f) according to claim 10.
A resin-sealing step of performing resin-sealing after repeating the series of steps as required a predetermined number of times, or after the protective layer forming step of claim 10. Module manufacturing method.
の一連の工程を、必要に応じ所定数回、繰り返し行った
後、あるいは、請求項１０の保護層形成工程後、あるい
は、請求項１１の樹脂封止工程後、ウエハ状態から、個
々のコイルオンチップモジュール毎に切断する、ダイシ
ング工程を施すことを特徴とするコイルオンチップモジ
ュールの製造方法。13. (c) to (f) according to claim 10.
After repeating a series of steps a predetermined number of times as necessary, or after the protective layer forming step according to claim 10, or after the resin sealing step according to claim 11, the individual coils are turned on from the wafer state. A method for manufacturing a coil-on-chip module, wherein a dicing step is performed for cutting each chip module.
の絶縁層形成工程が、あるいは上層絶縁層形成工程が、
半導体チップの端子面上に、感光性絶縁層を形成し、フ
ォトリソ法により、所定形状に絶縁層を形成するもので
あることを特徴とするコイルオンチップモジュールの製
造方法。14. The method according to claim 10, wherein:
The insulating layer forming step, or the upper insulating layer forming step,
A method for manufacturing a coil-on-chip module, wherein a photosensitive insulating layer is formed on a terminal surface of a semiconductor chip, and the insulating layer is formed in a predetermined shape by a photolithography method.
感光性ポリイミドであることを特徴とするコイルオンチ
ップモジュールの製造方法。15. The method for manufacturing a coil-on-chip module according to claim 14, wherein the photosensitive insulating layer is a photosensitive polyimide.
の絶縁層形成工程が、半導体チップの端子面上に、絶縁
層を形成し、該絶縁層をフォトエッチング法によりエッ
チングして、その端子部領域を開口する開口部を設け、
所定形状に第１の絶縁層を形成するものであることを特
徴とするコイルオンチップモジュールの製造方法。16. The method according to claim 10, wherein:
Forming an insulating layer on the terminal surface of the semiconductor chip, etching the insulating layer by a photoetching method to provide an opening for opening the terminal region,
A method for manufacturing a coil-on-chip module, comprising forming a first insulating layer in a predetermined shape.
の配線層形成工程が、導電ペーストを用い印刷により、
第１の絶縁層の開口部を導電ペーストで埋め、半導体チ
ップの端子に電気的に接続し、第１の配線層を、第１の
絶縁層上に設けるものであることを特徴とするコイルオ
ンチップモジュールの製造方法。17. The method according to claim 10, wherein:
Wiring layer forming step, by printing using a conductive paste,
Coil-on, wherein an opening of the first insulating layer is filled with a conductive paste and electrically connected to a terminal of a semiconductor chip, and a first wiring layer is provided on the first insulating layer. Manufacturing method of chip module.
層形成工程が、スパッタリング法あるいは無電解めっき
法により給電層を形成するものであることを特徴とする
コイルオンチップモジュールの製造方法。18. The method for manufacturing a coil-on-chip module according to claim 10, wherein the power supply layer forming step includes forming the power supply layer by a sputtering method or an electroless plating method.
ル配線層形成工程におけるレジスト層の形成は、ドライ
フィルムレジストを用いたものであることを特徴とする
コイルオンチップモジュールの製造方法。19. The method of manufacturing a coil-on-chip module according to claim 10, wherein the formation of the resist layer in the step of forming the coil wiring layer uses a dry film resist.
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| JP2000280554A JP2002092568A (en) | 2000-09-14 | 2000-09-14 | Coil on-chip module, manufacturing method thereof, and non-contact type ic card |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018139334A (en) * | 2015-01-13 | 2018-09-06 | 日立化成株式会社 | Multilayered printed wiring board, and method for manufacturing multilayered printed wiring board |
| WO2020209261A1 (en) | 2019-04-10 | 2020-10-15 | 株式会社エスケーエレクトロニクス | Contactless information carrier |
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2000
- 2000-09-14 JP JP2000280554A patent/JP2002092568A/en not_active Withdrawn
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