JP2002087605A - ユニット制御システム - Google Patents

Abstract

(57)【要約】 【課題】 この発明は、各センサの応答速度に応じた個
別のノイズキャンセルを行うことができる。特に、応答
速度が低速なものについては、処理上許される限りノイ
ズキャンセル量を大きくすることにより、万一のノイズ
でも誤動作を防止できる。 【解決手段】 この発明は、種々の処理を行う複数のユ
ニットと、これらの各ユニットをそれぞれ制御する複数
のユニット制御部と、これらのユニット制御部と接続さ
れ、上記各ユニットの全体を制御する主制御部とからな
り、上記各ユニットごとに設けられている複数のセンサ
からの検知信号が上記ユニット制御部を介して主制御部
に供給されるユニット制御システムにおいて、主制御部
に各センサに対応して個別の適正なノイズキャンセル量
のノイズキャンセル回路を備えるようにしたものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、種々の処理を行
う複数のユニットと、これらの各ユニットをそれぞれ制
御する複数のユニット制御部と、これらのユニット制御
部と接続され、上記ユニットの全体を制御する主制御部
とからなるユニット制御システムに関する。

【０００２】

【従来の技術】従来、媒体、たとえば紙葉類を搬送する
媒体搬送装置（ユニット制御システム）は、取込部、搬
送部、集積部の各ユニットと、これらの各ユニットを制
御する主制御部から構成されている。

【０００３】上記各ユニットには、それぞれ媒体の位置
や状態等を検知するために多数のセンサ（例えば、光学
センサ等）、及び上記主制御部により制御されるドライ
ブ回路によって駆動されるパルスモータ、アクチュエー
タが装備されている。

【０００４】また、各ユニットには、上記センサからの
検知信号を上記主制御部からの同期信号に基づいて主制
御部へ送信する送信回路と、主制御部からのドライブ信
号に基づいて制御される上記ドライブ回路とからなるユ
ニット制御部を有している。

【０００５】このようなユニット制御システムにおい
て、センサからの検知信号に比べドライブ信号が大きな
信号となっているため、センサからの検知信号にノイズ
が乗らないよう、主制御部とユニット制御部との間のセ
ンサ用の信号線とドライブ用の信号線とは分離するよう
にしている。

【０００６】しかし、このように分離していても影響が
あるため、また静電気等の他の影響もあるため、センサ
からの検知信号に対して、ソフトウェアによりノイズキ
ャンセルを行っていた。すなわち、ノイズキャンセル機
構をプログラムの一部として組み込むようになってい
た。

【０００７】たとえば、主制御部は、センサからの検知
信号を時間間隔を開けて２度読みして、２度とも同じ信
号の場合にこの信号を受入れるようになっている。

【０００８】このように、ノイズキャンセル機構をプロ
グラムの一部として組み込むようにした場合、ノイズキ
ャンセルの処理時間がプログラムのパフォーマンスを圧
迫するという問題があった。

【０００９】また、ハードウエアの一部として、ノイズ
キャンセル量が全て一律のアルゴリズムにより上記セン
サからの検知信号のノイズキャンセルを行っていた。

【００１０】このようにセンサからの検知信号のノイズ
を一律にキャンセルしているため、たとえばノイズの多
いセンサに対して適正なノイズキャンセルを行うことが
できなかった。

【００１１】したがって、上記のように適正にノイズキ
ャンセルができなかったことにより、上記ユニット制御
システムにおいて、誤動作が発生する場合があった。

【００１２】この結果、上記ユニット制御システムにお
いて、プログラムのパフォーマンスを圧迫することな
く、ノイズによる誤動作を防止することができ、しかも
ノイズに強いものが要望されている。

【００１３】

【発明が解決しようとする課題】上記したように、ユニ
ット制御システムにおいて、プログラムのパフォーマン
スを圧迫することなく、ノイズによる誤動作を防止する
ことができ、しかもノイズに強いものが要望されてい
る。

【００１４】この発明は、種々の処理を行う複数のユニ
ットと、これらの各ユニットをそれぞれ制御する複数の
ユニット制御部と、これらのユニット制御部と接続さ
れ、上記各ユニットの全体を制御する主制御部とからな
り、上記各ユニットごとに設けられている複数のセンサ
からの検知信号が上記ユニット制御部を介して主制御部
に供給されるユニット制御システムにおいて、各センサ
に対応して個別の適正なノイズキャンセル量のノイズキ
ャンセル回路を備えることにより、プログラムのパフォ
ーマンスを圧迫することなく、ノイズによる誤動作を防
止することができ、しかもノイズに強いユニット制御シ
ステムを提供することを目的としている。

【００１５】

【課題を解決するための手段】この発明のユニット制御
システムは、複数のセンサを有し、種々の処理を行う複
数のユニットと、これらの各ユニットをそれぞれ制御す
る複数のユニット制御部と、これらのユニット制御部と
接続され、上記各ユニットの全体を制御する主制御部と
からなるものにおいて、上記ユニット制御部が、上記ユ
ニットの複数のセンサからの検知信号を上記主制御部へ
出力する出力手段を有し、上記主制御部が、上記ユニッ
ト制御部からの各センサごとの検知信号をそれぞれ別々
のノイズキャンセル量でノイズをキャンセルする複数の
ノイズキャンセル回路と、上記ノイズキャンセル回路か
らの各センサごとの検知信号に基づいて、各ユニットの
状態を判断する判断手段とを有する。

【００１６】この発明のユニット制御システムは、複数
のセンサを有し、種々の処理を行う複数のユニットと、
これらの各ユニットをそれぞれ制御する複数のユニット
制御部と、これらのユニット制御部と接続され、上記各
ユニットの全体を制御する主制御部とからなるものにお
いて、上記ユニット制御部が、上記ユニットの複数のセ
ンサからの検知信号を上記主制御部へ出力する出力手段
を有し、上記主制御部が、上記ユニット制御部からの各
センサごとの検知信号を、対応するセンサの応答速度に
応じたそれぞれ別々のノイズキャンセル量でノイズをキ
ャンセルする複数のノイズキャンセル回路と、上記ノイ
ズキャンセル回路からの各センサごとの検知信号に基づ
いて、各ユニットの状態を判断する判断手段とを有す
る。

【００１７】この発明のユニット制御システムは、種々
の処理を行う複数のユニットと、これらの各ユニットを
それぞれ制御する複数のユニット制御部と、これらのユ
ニット制御部と接続され、上記各ユニットの全体を制御
する主制御部とからなり、上記各ユニットごとに設けら
れている複数のセンサからの検知信号が上記ユニット制
御部を介して主制御部に供給されるユニット制御システ
ムにおいて、上記主制御部が、上記各ユニット制御部か
らの各センサごとの検知信号を受入れる複数の受入手段
と、これらの受入手段により受入れた上記各ユニット制
御部ごとに設けられる複数のノイズキャンセル回路群と
を有し、上記各ノイズキャンセル回路群が、それぞれ対
応する１つのユニット制御部からの各センサごとの検知
信号を、それぞれ別々のノイズキャンセル量でノイズを
キャンセルする複数のノイズキャンセル回路で構成され
るものである。

【００１８】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態のユニット制御システムを説明する。

【００１９】この発明のユニット制御システムとして図
１に示す媒体搬送制御システムを例に説明する。

【００２０】この媒体搬送制御システム１は、全体を制
御する主制御部２と、この主制御部２とシリアル回線３
により接続され、主制御部２により制御される複数のユ
ニット４ａ、…により構成されている。

【００２１】上記各ユニット４ａ、４ｂ、…は、媒体
（紙葉類等）を取込む取込部、この取込部で取込んだ媒
体を搬送する搬送部、この搬送部で搬送される媒体を集
積する集積部等で構成され、最大１６個まで接続可能で
ある。

【００２２】上記ユニット４ａ、…には、それぞれ複数
のセンサＳａ、…、パルスモータＰ、ソレノイドＳ、ユ
ニット制御部５ａ、…が設けられている。

【００２３】上記センサＳａ、…は、媒体（紙葉類等）
の位置や状態等を検知するための光学センサ等であり、
パルスモータＰは、媒体の搬送系駆動用であり、ソレノ
イドＳは、媒体を振り分ける振分ゲートを駆動するもの
であり、ユニット制御部５ａ、…は、それぞれセンサＳ
ａ、…の検知信号を主制御部２に伝送したり、主制御部
２からのコマンドを受付けこのコマンドに基づいてパル
スモータＰ、ソレノイドＳ等を駆動するものである。上
記センサＳａ、…は、最大１６個設けることができるよ
うになっている。

【００２４】上記主制御部２と上記各ユニット４ａ、…
のユニット制御部５ａ、…とは、上記シリアル回線３に
より並列に接続されている。このシリアル回線３は６本
の信号線３ａ、…３ｆにより構成されている。信号線３
ａは、主制御部２からのクリア信号をユニット制御部５
ａ、…に伝送し、信号線３ｂは、主制御部２からの同期
信号ＳＹＮＣをユニット制御部５ａ、…に伝送し、信号
線３ｃは、主制御部２からのアドレスと出力ポートデー
タをユニット制御部５ａ、…に伝送し、信号線３ｄは、
ユニット制御部５ａ、…からのセンサ状態データ（後述
する比較結果メモリの記憶内容）を主制御部２に伝送
し、信号線３ｅは、主制御部２からのアドレスとコマン
ドデータをユニット制御部５ａ、…に伝送し、信号線３
ｆは、ユニット制御部５ａ、…からのエコーバックデー
タ、レスポンスデータ、センサレベルデータを主制御部
２に伝送するものである。 上記主制御部２は、図２に示すように、全体を制御する
ＣＰＵ１１、制御プログラムが記憶されているメモリ１
２、ＳＹＮＣ発生部１３、タイミング信号発生部１４、
シリアル−パラレル変換器１５、１７、パラレル−シリ
アル変換器１６、１８、コマンドメモリ１９、レスポン
スメモリ２０、ポートデータメモリ２１、セレクタ２
２、ノイズキャンセル部２３、センサオン／オフ状態メ
モリ２４、クロック発生部２５、分周器２６、及びアド
レス発生部２７からなり、ＡＣＩＣで構成されている。

【００２５】上記ＣＰＵ１１は、電源投入時にクリア信
号を発生し、主制御部２の各部をクリアするとともに、
信号線３ａを介して各ユニット制御部５ａ、…に伝送す
る。

【００２６】ＳＹＮＣ発生部１３は、クロック発生部２
５からの基準クロックに基づいて、各ユニット４ａ、４
ｂ、…の伝送タイミング用の同期信号ＳＹＮＣを出力す
るものである。この同期信号ＳＹＮＣは、図３の（ａ）
（ｂ）（ｃ）に示すように、１６μｓｅｃのローレベル
の後、６４μｓｅｃのハイレベルとなる、１サイクルが
８０μｓｅｃの信号であり、この１サイクルずつが各ユ
ニット４ａ、４ｂ、…（のユニット制御部５ａ、…）の
伝送タイミングとなっている。

【００２７】すなわち、各ユニット４ａ、４ｂ、…のユ
ニット制御部５ａ、…が時分割でシリアル回線３を使用
することにより、データ伝送が行われるようになってい
る。この例では、ユニット制御部５ａ、…の数が１６で
の伝送の周期は１２８０μｓｅｃであり、１ユニット制
御部の伝送時間は８０μｓｅｃとなる。ただし、ユニッ
ト制御部のアドレス指定の時間（同期信号ＳＹＮＣがロ
ーレベル）の間は、データが伝送できないため、実際に
伝送に使える時間は６４μｓｅｃとなる。

【００２８】この例では、１個の１ユニット制御部に１
６個のセンサを接続できる構成を考慮しているため、１
センサ分の伝送時間は４μｓｅｃとなっている。

【００２９】主制御部２側では、信号線３ｂに伝送され
る同期信号ＳＹＮＣがローレベルの間ごとに、ユニット
制御部５ａ、…を順次選択するためのアドレスデータが
信号線３ｃに出力されるようになっている。 ユニット制御部５ａ、…側では、信号線３ｂを介して伝
送される同期信号ＳＹＮＣがローレベルの間ごとに、信
号線３ｃを介して伝送されるデータを監視し、自分のア
ドレスと一致すると、センサ状態データ（後述する比較
結果メモリの記憶内容）を信号線３ｄに伝送するように
なっている。また、上記アドレスに続けて伝送される出
力ポートデータを受入れるようになっている。

【００３０】また、ユニット制御部５ａ、…側では、信
号線３ｂを介して伝送される同期信号ＳＹＮＣがローレ
ベルの間ごとに、信号線３ｅを介して伝送されるデータ
を監視し、自分のアドレスと一致すると、このアドレス
に続けて伝送されるコマンドデータを受入れるようにな
っている。

【００３１】タイミング信号発生部１４は、ＳＹＮＣ発
生部１３からの同期信号ＳＹＮＣとクロック発生部２５
からの基準クロックとに基づいて、データ伝送用のタイ
ミング信号を発生するものであり、４μｓｅｃごとにタ
イミング信号を出力するものである。このタイミング信
号発生部１４からのタイミング信号はシリアル−パラレ
ル変換器１５、１７、パラレル−シリアル変換器１６、
１８に供給される。

【００３２】シリアル−パラレル変換器１５は、タイミ
ング信号発生部１４からのタイミング信号に基づいて、
信号線３ｄからのシリアルデータを１６ビットのパラレ
ルデータ（センサ状態データ、検知信号）に変換するも
のである。シリアル−パラレル変換器１５からのパラレ
ルデータはセレクタ２２に供給される。

【００３３】シリアル−パラレル変換器１７は、タイミ
ング信号発生部１４からのタイミング信号に基づいて、
信号線３ｆからのシリアルデータを１６ビットのパラレ
ルデータ（レスポンスデータ）に変換するものである。
シリアル−パラレル変換器１７からのパラレルデータは
レスポンスメモリ２０に供給される。

【００３４】パラレル−シリアル変換器１６は、タイミ
ング信号発生部１４からのタイミング信号に基づいて、
アドレス発生部２７からの４ビットのアドレスデータと
コマンドメモリ１９からの１６ビットのパラレルデータ
（コマンドテータ）とをシリアルデータに変換するもの
である。パラレル−シリアル変換器１６からのシリアル
データは信号線３ｅにより伝送される。

【００３５】パラレル−シリアル変換器１８は、タイミ
ング信号発生部１４からのタイミング信号に基づいて、
アドレス発生部２７からの４ビットのアドレスデータと
ポートデータメモリ２１からの１６ビットのパラレルデ
ータ（ポートデータ）とをシリアルデータに変換するも
のである。パラレル−シリアル変換器１８からのシリア
ルデータは信号線３ｃにより伝送される。

【００３６】コマンドメモリ１９は、ＣＰＵ１１からの
コマンドに対応して記憶されているコマンドデータを記
憶するものである。コマンドデータとしては、ソレノイ
ド駆動コマンド、モータ駆動コマンド、センサの読取り
コマンド、センサレベルの書換えコマンド等がある。

【００３７】レスポンスメモリ２０は、シリアル−パラ
レル変換器１７からのレスポンスデータを記憶するもの
である ポートデータメモリ２１は、ＣＰＵ１１からのポートデ
ータを記憶するものである。

【００３８】セレクタ２２は、シリアル−パラレル変換
器１５から供給されるユニット制御部５ａ、…ごとの１
６ビットのセンサ状態データを、アドレス発生部２７か
らの４ビットのアドレスデータに基づいて選択されるユ
ニット制御部に対応するノイズキャンセル部２３内の１
６個のノイズキャンセル回路に供給するものである。

【００３９】ノイズキャンセル部２３は、１６個のユニ
ット制御部５ａ、…の１６個の各センサＳａ、…に対応
する２５６個のノイズキャンセル回路２３ａ、…により
構成されている。ノイズキャンセル回路２３ａ、…は、
対応するユニット４ａ、…の各センサＳａ、…ごとに個
別の適正なノイズキャンセル量（２クロックから８クロ
ック）でセンサ状態データ（検知信号）のノイズをキャ
ンセルするものである。このノイズキャンセル量は供給
されるクロックの周波数を切り換えることによりさらに
変更することができるようになっている。この際、分周
器２６からのクロックを周期の長いクロックに変更する
ことにより実現可能である。

【００４０】これにより、ノイズキャンセル部２３の１
番目から１６番目のノイズキャンセル回路２３ａ、…に
ユニット制御部５ａの１６個の各センサＳａ、…のそれ
ぞれのセンサ状態データが供給され、ノイズキャンセル
部２３の１７番目から３２番目のノイズキャンセル回路
２３ａ、…にユニット制御部５ｂの１６個の各センサＳ
ａ、…のそれぞれのセンサ状態データが供給され、…、
…、ノイズキャンセル部２３の２４１番目から２５６番
目のノイズキャンセル回路２３ａ、…にユニット制御部
５ｐの１６個の各センサＳａ、…のそれぞれのセンサ状
態データが供給される。

【００４１】センサオン／オフ状態メモリ２４は、ノイ
ズキャンセル部２３のノイズキャンセル回路２３ａ、…
から供給される対応するユニット４ａの各センサＳａ、
…のセンサ状態データからノイズを取り除いたセンサ状
態データ（１、０信号）を記憶するものである。すなわ
ち、２５６個分のセンサＳａ、…に対する「１信号」あ
るいは「０信号」を記憶するものである。

【００４２】クロック発生部２５は、図示しない発振器
からの信号によりＣＰＵ１１用の基準クロックを発生す
るものである。このクロック発生部２５からの基準クロ
ックはＣＰＵ１１、ＳＹＮＣ発生部１３、分周器２６等
に出力されるようになっている。

【００４３】分周器２６は、クロック発生部２５からの
基準クロックを分周した周波数の高い（クロック周期の
短い）クロックと周波数の低い（クロック周期の長い）
クロックをノイズキャンセル部２３の各ノイズキャンセ
ル回路２３ａ、…に選択的に出力するものである。周波
数の高いクロックは１２８０μｓｅｃ周期のものであ
り、周波数の低いクロックは（１２８０×ｎ）μｓｅｃ
周期のものである。（ｎは２以上の整数） アドレス発生部２７は、ＳＹＮＣ発生部１３からの同期
信号ＳＹＮＣがローレベルの間ごとに、ユニット制御部
５ａ、…を順次選択するためのアドレスデータを出力す
るものである。このアドレス発生部２７からのアドレス
データはパラレル−シリアル変換器１６、１８、セレク
タ２２に供給される。

【００４４】次に、上記ノイズキャンセル回路２３ａ、
…について、図４、図５を用いて説明する。

【００４５】すなわち、センサの入力処理として高速処
理が必要な場合には、図４に示すように、２クロックに
対応したノイズキャンセル回路２３ａを用い、しかもク
ロックとして周波数の高い（クロック周期の短い）もの
を用いる。

【００４６】上記媒体搬送制御システムにおいて媒体の
搬送を検知するセンサの場合、媒体を早く捕えないと、
媒体の影（券影）を捕えることができなくなってしまう
ため、上記高速処理が必要となる。

【００４７】また、センサの入力処理として高速処理が
必要なく低速処理で良い場合には、図５に示すような、
３クロック以上に対応したノイズキャンセル回路２３ａ
を用い、しかもクロックとして周波数の低い（クロック
周期の長い）ものを用いる。

【００４８】上記媒体搬送制御システムにおいて、収納
部の残量検知用のセンサの場合、１秒に１回とか応答が
遅くて良いため、ノイズキャンセル量の多い上記低速処
理のものを用いる。

【００４９】２クロックのノイズキャンセル回路２３ａ
は、図４に示すように、分周器２６から供給される２回
のクロック信号ＣＬＫ分、供給されるセンサ状態データ
ＳＣＩＮが同じ状態を続けた際に、センサ状態データＳ
ＣＯＵＴを出力するものである。

【００５０】すなわち、２クロックのノイズキャンセル
回路２３ａは、図４に示すように、２段のＤ型フリップ
フロップ回路（ＦＦ回路）Ｄ１、Ｄ２と排他的論理和回
路ＥＯＲ１と２つのアンド回路Ａ１、Ａ２とＪ型フリッ
プフロップ回路（ＦＦ回路）Ｊにより構成されている。

【００５１】この構成により、シリアル−パラレル変換
器１５からセレクタ２２を介して供給されるセンサ状態
データＳＣＩＮが１段目のＦＦ回路Ｄ１のデータ入力端
Ｄに供給され、このＦＦ回路Ｄ１のセット出力端Ｑから
の出力は２段目のＦＦ回路Ｄ２のデータ入力端Ｄに供給
される。ＦＦ回路Ｄ１のセット出力端Ｑからの出力とＦ
Ｆ回路Ｄ２のリセット出力端Ｑ（バー）からの出力は、
排他的論理和回路ＥＯＲ１により排他的論理和が為され
た後、アンド回路Ａ１、Ａ２のそれぞれの一端に供給さ
れる。上記アンド回路Ａ１、Ａ２の他端には、それぞれ
ＦＦ回路Ｄ２のセット出力端Ｑからの出力とリセット出
力端Ｑ（バー）からの出力が供給される。上記アンド回
路Ａ１、Ａ２の出力はそれぞれＦＦ回路ＪのＪ入力端と
Ｋ入力端に供給される。このＦＦ回路Ｊのセット出力
は、ノイズキャンセル回路２３ａの出力データとして上
記センサオン／オフ状態メモリ２４に出力するものであ
る。

【００５２】また、ＦＦ回路Ｄ１、Ｄ２とＦＦ回路Ｊの
クロック入力端には、上記分周器２６からのクロックＣ
ＬＫが供給され、ＦＦ回路Ｄ１、Ｄ２とＦＦ回路Ｊに
は、電源投入時に供給されるクリア信号ＳＣＬＲ（バ
ー）が供給されている。

【００５３】３クロックのノイズキャンセル回路２３ａ
は、図５に示すように、分周器２６から供給される３回
のクロック信号分同じ状態が続いた際に、センサ状態デ
ータを出力するものである。

【００５４】すなわち、３クロックのノイズキャンセル
回路２３ａは、図５に示すように、３段のＤ型フリップ
フロップ回路（ＦＦ回路）Ｄ１、Ｄ２、Ｄ３と３段の排
他的論理和回路ＥＯＲ１、ＥＯＲ２、ＥＯＲ３と２つの
アンド回路Ａ１、Ａ２とＪ型フリップフロップ回路（Ｆ
Ｆ回路）Ｊにより構成されている。

【００５５】図４の構成に、ＦＦ回路Ｄ３と排他的論理
和回路ＥＯＲ２、ＥＯＲ３とを追加したものとなってい
る。

【００５６】これにより、ＦＦ回路Ｄ１のセット出力端
Ｑからの出力とＦＦ回路Ｄ２のリセット出力端Ｑ（バ
ー）からの出力は、排他的論理和回路ＥＯＲ１により排
他的論理和が為された後、排他的論理和回路ＥＯＲ３の
一端に供給される。ＦＦ回路Ｄ２のセット出力端Ｑから
の出力とＦＦ回路Ｄ３のリセット出力端Ｑ（バー）から
の出力は、排他的論理和回路ＥＯＲ２により排他的論理
和が為された後、排他的論理和回路ＥＯＲ３の他端に供
給される。排他的論理和回路ＥＯＲ３の出力はアンド回
路Ａ１、Ａ２のそれぞれの一端に供給される。上記アン
ド回路Ａ１、Ａ２の他端には、それぞれＦＦ回路Ｄ３の
セット出力端Ｑからの出力とリセット出力端Ｑ（バー）
からの出力が供給される。上記アンド回路Ａ１、Ａ２の
出力はそれぞれＦＦ回路ＪのＪ入力端とＫ入力端に供給
される。このＦＦ回路Ｊのセット出力は、ノイズキャン
セル回路２３ｂのセンサ状態データとして上記センサオ
ン／オフ状態メモリ２４に出力するものである。

【００５７】また、他のノイズキャンセル回路２３ａ、
…としては、分周器２６から供給される４回から８回の
クロック（４から８クロック）分同じ状態が続いた際
に、センサ状態データを出力するものがある。１つのク
ロック分、多くするごとに、図５の回路に対して１つの
ＦＦ回路と２つの排他的論理和回路とが追加されるもの
となっている。

【００５８】上記ユニット４ａのユニット制御部５ａの
構成を、図６を用いて説明する。

【００５９】ユニット制御部５ａは、図６に示すよう
に、伝送用タイミング信号発生部３０、センサ用タイミ
ング信号発生部３１、スイッチ部３２、Ａ／Ｄコンバー
タ３３、スライスレベルメモリ３４、比較器３５、比較
結果メモリ３６、パラレル−シリアル変換器３７、セン
サレベルメモリ３８、セレクタ３９、パラレル−シリア
ル変換器４０、シリアル−パラレル変換器４１、４５、
コマンドメモリ４２、コマンド解析部４３、アドレス判
別部４４、４７、出力ポート回路４６により構成されて
いる。

【００６０】上記伝送用タイミング信号発生部３０は、
上記主制御部２から信号線３ｂを介して伝送される同期
信号ＳＹＮＣに基づいてデータ伝送用のタイミング信号
を発生するものである。たとえば、同期信号ＳＹＮＣが
ローレベルからハイレベルへ変化して時点から４μｓｅ
ｃごとに、データ伝送用のタイミング信号を発生するも
のである。このデータ伝送用のタイミング信号はパラレ
ル−シリアル変換器３７、４０、シリアル−パラレル変
換器４１、４５に供給される。

【００６１】上記センサ用タイミング信号発生部３１
は、このユニット制御部５ａのセンサＳａ、…に対する
スキャン用のタイミング信号を出力するものである。た
とえば、図７に示すように、このシステム全体における
センサスキャンの周期が１２８０μｓｅｃであり、この
先頭のユニット制御部５ａに対するセンサスキャンタイ
ミングは先頭の８０μｓｅｃであり、この８０μｓｅｃ
の中で４μｓｅｃごとのタイミング信号を発生するもの
である。

【００６２】このセンサ用タイミング信号発生部３１か
らのタイミング信号は、スイッチ部３２、スライスレベ
ルメモリ３４、比較結果メモリ３６、センサレベルメモ
リ３８、コマンド解析部４３に供給される。

【００６３】上記スイッチ部３２は、タイミング信号発
生部３１からのタイミング信号に基づいてセンサＳａ、
…からのセンサ出力を順次取り込むものである。このス
イッチ部３２の出力はＡ／Ｄコンバータ３３に供給され
る。

【００６４】上記Ａ／Ｄコンバータ３３は、上記スイッ
チ部３２からのセンサ出力としてのアナログ値を多値
（２５６段階）のデジタル値に変換するものである。Ａ
／Ｄコンバータ３３からのデジタル値は比較器３５、セ
ンサレベルメモリ３８に供給される。

【００６５】上記スライスレベルメモリ３４は、各セン
サＳａ、…ごとのスライスレベルを記憶しているもので
あり、上記タイミング信号発生部３１からのタイミング
信号に基づいて各センサＳａ、…ごとのスライスレベル
を順次比較器３５へ出力するものである。

【００６６】上記スライスレベルメモリ３４は、コマン
ド解析部４３からの書き換え信号と書き換えデータとに
基づいて、各センサＳａ、…ごとのスライスレベルを書
き換えるようになっている。

【００６７】上記比較器３５は、各センサＳａ、…ごと
のＡ／Ｄコンバータ３３からのデジタル値と、上記スラ
イスレベルメモリ３４からのスライスレベルとを比較
し、Ａ／Ｄコンバータ３３からのデジタル値がスライス
レベルよりも大きい場合に、”１”信号を出力し、Ａ／
Ｄコンバータ３３からのデジタル値がスライスレベルよ
りも小さい場合に、”０”信号を出力するものであり、
各センサＳａ、…ごとの比較結果が上記タイミング信号
発生部３１からのタイミング信号に基づいて上記比較結
果メモリ３６に記憶される。

【００６８】上記パラレル−シリアル変換器３７は、上
記アドレス判別部４７からのユニット制御部５ａの判別
信号が供給された際、比較結果メモリ３６に記憶されて
いる各センサＳａ、…ごとの比較結果としての１６ビッ
ト分のセンサ状態データをシリアルデータに変換して出
力するものである。このパラレル−シリアル変換器３７
からのシリアルデータは信号線３ｄにより伝送される。

【００６９】上記センサレベルメモリ３８は、上記タイ
ミング信号発生部３１からのタイミング信号に基づいて
各センサＳａ、…ごとのＡ／Ｄコンバータ３３からのデ
ジタル値を記憶するものである。このデジタル値はセレ
クタ３９に出力される。

【００７０】上記セレクタ３９は、上記センサレベルメ
モリ３８からの各センサＳａ、…ごとのデジタル値とし
てのセンサレベルデータが供給されるとともに、コマン
ド解析部４３からのエコーバックデータ、レスポンスデ
ータが供給され、コマンド解析部４３からの選択信号に
より、上記各センサＳａ、…ごとのセンサレベルデー
タ、コマンド解析部４３からのエコーバックデータ、あ
るいはレスポンスデータを選択的に出力するものであ
る。このセレクタ３９の出力は上記パラレル−シリアル
変換器４０に供給される。

【００７１】上記パラレル−シリアル変換器４０は、上
記セレクタ３９から供給されるたとえば上記センサレベ
ルメモリ３８からの出力をパラレルデータからシリアル
データに変換するものである。パラレル−シリアル変換
器４０からのシリアルデータは信号線３ｅにより伝送さ
れる。

【００７２】上記シリアル−パラレル変換器４１は、信
号線３ｆを介して伝送されるアドレスデータ、コマンド
データをシリアルデータからパラレルデータに変換する
ものである。上記シリアル−パラレル変換器４１は、信
号線３ｆを介して伝送されるデータの４ビットずつのデ
ータ列をアドレス判別部４４へ出力し、信号線３ｆを介
して伝送されるデータの１６ビットずつのデータ列を上
記コマンドメモリ４２に出力するものである。

【００７３】上記コマンドメモリ４２は、上記信号線３
ｂにより伝送される同期信号ＳＹＮＣがハイレベルの際
に、上記シリアル−パラレル変換器４１からのコマンド
データを記憶するものであり、この記憶したコマンドデ
ータは上記コマンド解析部４３に供給される。

【００７４】上記コマンド解析部４３は、コマンドメモ
リ４２からのコマンドデータを上記タイミング信号発生
部３１からのタイミング信号に基づいて解析するもので
ある。上記コマンド解析部４３は、スライスレベルの変
更のコマンドを解析した際、書き換え信号と書き換えデ
ータとを上記スライスレベルメモリ３４に出力し、各セ
ンサＳａ、…のセンサレベルの読取コマンドを解析した
際、センサレベルメモリ３８の選択信号を上記セレクタ
３９へ出力するものである。

【００７５】また、上記コマンド解析部４３は、アドレ
ス判別部４４からこのユニット制御部５ａの判別信号と
しての一致信号が供給された際、コマンド解析部４３の
選択信号を上記セレクタ３９へ出力するとともに、コマ
ンドメモリ４２からのコマンドデータをエコーバックデ
ータとして上記セレクタ３９へ出力するものである。こ
の後、上記コマンド解析部４３は、コマンド解析部４３
の選択信号を上記セレクタ３９へ出力するとともに、コ
マンドメモリ４２からのコマンドデータを解析できたか
否かを示すレスポンスデータを上記セレクタ３９へ出力
するものである。

【００７６】上記アドレス判別部４４は、上記信号線３
ｂにより伝送される同期信号ＳＹＮＣがローレベルの際
に、上記シリアル−パラレル変換器４１から供給される
４ビットずつのデータ列とこのユニット制御部５ａのア
ドレスデータとが一致するか否かを判別するものであ
る。このアドレス判別部４４からのユニット制御部５ａ
の判別信号としての一致信号はコマンド解析部４３に出
力される。

【００７７】上記シリアル−パラレル変換器４５、信号
線３ｃを介して伝送されるアドレスデータ、出力ポート
データをシリアルデータからパラレルデータに変換する
ものである。上記シリアル−パラレル変換器４５は、信
号線３ｃを介して伝送されるデータの４ビットずつのデ
ータ列をアドレス判別部４７へ出力し、信号線３ｃを介
して伝送されるデータの１６ビットずつのデータ列を上
記出力ポート回路４６に出力するものである。

【００７８】上記出力ポート回路４６は、上記信号線３
ｂにより伝送される同期信号ＳＹＮＣがハイレベルの際
に、上記シリアル−パラレル変換器４５からのポートデ
ータを記憶するものであり、この記憶したポートデータ
は図示しないドライバ等に出力される。

【００７９】上記アドレス判別部４７は、上記信号線３
ｂにより伝送される同期信号ＳＹＮＣがローレベルの際
に、上記シリアル−パラレル変換器４５から供給される
４ビットずつのデータ列とこのユニット制御部５ａのア
ドレスデータとが一致するか否かを判別するものであ
る。このアドレス判別部４７からのユニット制御部５ａ
の判別信号としての一致信号は上記パラレル−シリアル
変換器３７に出力される。

【００８０】なお、信号線３ａを介して伝送されるクリ
ア信号により、ユニット制御部５ａの各部がクリアされ
るようになっている。

【００８１】また、ユニット４ｂ、…のユニット制御部
５ｂ、…の構成も、上述したユニット４ａのユニット制
御部５ａの構成と同様である。

【００８２】なお、上記各ユニット制御部５ａ、…に対
するセンサスキャンはデータ伝送とほぼ同じ周期である
が、データ伝送とは同期しておらず、各ユニット制御部
５ａ、…がデータを伝送するタイミングとユニット制御
部５ａ、…によりセンサＳａ、…をスキャンするタイミ
ングとは必ずしも一致していない。

【００８３】上記各ユニット制御部５ａ、…において、
センサスキャンの周期も１２８０μｓｅｃであり、スキ
ャンが一巡して伝送すべきセンサ状態データが揃うのに
１２８０μｓｅｃを要するため、スキャンして得たセン
サ状態データを保存しておくために、上記比較結果メモ
リ３６が設けられている。

【００８４】次に、上記のような構成において、各ユニ
ット制御部５ａ、…におけるセンサスキャン処理を、図
３の（ａ）（ｂ）（ｃ）、図７、図８、図９の（ａ）か
ら（ｅ）を用いて説明する。

【００８５】図８はユニット制御部５ａ（５ｂ、…）の
要部を抜き出して示した図である。

【００８６】同図に示されるように、センサレベルメモ
リ３８、スライスレベルメモリ３４、比較結果メモリ３
６のいずれも、センサＳａ、…の数（１６個）に対応す
る個数のデータを保持（記憶）する構成となっている。

【００８７】まず、たとえば図示しない電源投入時に、
主制御部２のＣＰＵ１１からクリア信号が出力され、主
制御部２の各部がクリアされるとともに、信号線３ａを
介して各ユニット制御部５ａ、…にクリア信号が伝送さ
れる。これにより、各ユニット制御部５ａ、…の各部が
クリアされる。

【００８８】これに伴い、主制御部２のＳＹＮＣ発生部
１３からは、図９の（ａ）に示すような、同期信号ＳＹ
ＮＣが発生される。また、各ユニット制御部５ａ、…の
センサ用タイミング信号発生部３１からは、ユニット制
御部５ａから順に、図７に示すように８０μｓｅｃごと
に、各センサＳａ、…に対する４μｓｅｃずつのタイミ
ング信号を発生する。

【００８９】この結果、各ユニット制御部５ａ、…の各
センサＳａ、…に対するセンサスキャンを行うのにかか
る時間は１２８０μｓとなる。

【００９０】また、主制御部２のＳＹＮＣ発生部１３か
らの同期信号ＳＹＮＣは、信号線３ｂを介して各ユニッ
ト制御部５ａ、…に伝送される。また、この同期信号に
合わせて主制御部２のアドレス発生部２７からのアドレ
スデータが信号線３ｃを介して各ユニット制御部５ａ、
…に伝送される。

【００９１】これにより、同期信号ＳＹＮＣとアドレス
データとにより、ユニット制御部５ａ、…が順に８０μ
ｓｅｃごとにアドレス指定され、このアドレス指定され
たユニット制御部５ａ、…から順次センサ状態データの
伝送タイミングとなるものである。

【００９２】たとえば、図９の（ａ）（ｂ）（ｄ）、図
３の（ａ）（ｂ）（ｃ）に示すように、８０μｓｅｃの
うち、初めのローレベル期間１６μｓにアドレスデータ
が割り当てられ、次のハイレベル期間６４μｓがセンサ
状態データの伝送タイミングとなる。このセンサ状態デ
ータの伝送タイミング６４μｓをセンサの個数１６個で
分割した４μｓが、センサ毎に割り当てられた伝送期間
となる。

【００９３】たとえば今、ユニット制御部５ａのセンサ
Ｓａ、…に対してスキャンされた各センサ信号は、Ａ／
Ｄコンバータ３３でデジタルデータに変換され、センサ
レベルデータとして比較器３５に供給されると共に、セ
ンサレベルメモリ３８に保持される。

【００９４】比較器３５では、Ａ／Ｄコンバータ３３か
らの各センサレベルデータとスライスレベルメモリ３４
からの各スライスレベルとが比較される。センサレベル
データの内容（信号レベル）がスライスレベル以上であ
れば、比較器３５から明信号（論理“１”信号）が出力
される。センサレベルデータの内容（信号レベル）がス
ライスレベル未満であれば、比較器３５から暗信号（論
理“０”信号）が出力される。これら明信号および暗信
号はセンサ状態データとして比較結果メモリ３６に保持
される。

【００９５】また、他のユニット制御部５ｂ、…のセン
サＳａ、…に対するセンサ状態データも上記同様に、各
ユニット制御部５ｂ、…の比較結果メモリ３６に保持さ
れる。

【００９６】また、ユニット制御部５ａ、…では、それ
ぞれ図９の（ａ）に示すような、同期信号ＳＹＮＣがロ
ーレベル期間においてアドレスデータの判定がなされ、
アドレスデータが当該ユニット制御部のアドレスと一致
した場合に比較結果メモリ３６内のセンサ状態データ
が、図９の（ｃ）に示すように、パラレル−シリアル変
換され、主制御部２に伝送される。

【００９７】すなわち、ユニット制御部５ａ、…では、
図９の（ａ）に示すような、同期信号ＳＹＮＣがローレ
ベル期間において、図９の（ｂ）に示すような、信号線
３ｃからのデータがシリアル−パラレル変換器４５によ
り４ビットずつのパラレルデータに変換されたデータ列
とこのユニット制御部５ａのアドレスデータとが一致す
るか否かをアドレス判別部４７により判別する。このア
ドレス判別部４７が一致を判断した際、上記パラレル−
シリアル変換器３７に一致信号が出力される。これによ
り、パラレル−シリアル変換器３７は、図９の（ｃ）に
示すように、比較結果メモリ３６内のセンサ状態データ
をシリアルデータに変換して信号線３ｄを介して主制御
部２に伝送する。

【００９８】主制御部２では、ユニット制御部５ａ、…
から伝送される各センサ状態データがシリアル−パラレ
ル変換され、セレクタ２２により対応するノイズキャン
セル部２３のノイズキャンセル回路２３ａ、…に導かれ
て、それぞれのノイズがキャンセルされた後、そのノイ
ズキャンセル回路２３ａ、…からのデータを各ユニット
４ａ、…の各センサＳａ、…のそれぞれオン／オフ信号
としてセンサオン／オフ状態メモリ２４に保持される。
このセンサオン／オフ状態メモリ２４内の各オン／オフ
信号が各ユニット４ａ、…の各センサＳａ、…の検知結
果としてＣＰＵ１１により認識される。

【００９９】すなわち、このシリアル−パラレル変換器
１５は信号線３ｄを介して伝送される各センサＳａ、…
のシリアルのセンサ状態データをタイミング信号発生部
１４からのタイミング信号に基づいて１６ビットのパラ
レルのデータ列に変換し、セレクタ２２に供給される。

【０１００】セレクタ２２は、アドレス発生部２７から
のアドレスに基づくユニット４ａ、…に対応する１６個
のノイズキャンセル回路２３ａ、…を選択し、シリアル
−パラレル変換器１５からのセンサ状態データを上記１
６個のノイズキャンセル回路２３ａ、…に出力する。

【０１０１】これにより、上記ノイズキャンセル回路２
３ａ、…ではそれぞれ個別の適正なノイズキャンセル量
（２クロックから８クロック）でのノイズキャンセルが
行われ、このノイズが除去されたセンサ状態データはセ
ンサオン／オフ状態メモリ２４に記憶される。

【０１０２】この結果、ＣＰＵ１１は、センサオン／オ
フ状態メモリ２４に記憶されている各ユニット４ａ、…
の各センサＳａ、…のデータ状態データにより、媒体の
搬送状態や媒体の収納状態等を判断するものである。

【０１０３】次に、主制御部２からの所定のユニット制
御部５ａ（５ｂ、…）に対するセンサレベルデータの伝
送処理について説明する。

【０１０４】まず、主制御部２では、指定先のユニット
制御部５ａ（５ｂ、…）のセンサレベルメモリ３８に保
持されている各センサＳａ、…ごとのセンサレベルデー
タの伝送を要求するためのコマンドが定められ、それが
指定先のユニット制御部５ａに伝送される。

【０１０５】指定先のユニット制御部５ａでは、主制御
部２から供給されるコマンドに基づき、センサレベルメ
モリ３８に保持されている各センサレベルデータが読み
出されて主制御部２に伝送される。

【０１０６】主制御部２では、ユニット制御部５ａから
伝送される各センサＳａ、…に対するセンサレベルデー
タに基づいて、センサＳａ、…に対する複数のスライス
レベルが設定され、その各スライスレベルをユニット制
御部５ａのスライスレベルメモリ３４に保持させるため
のコマンドが定められ、そのコマンドが対応するユニッ
ト制御部５ａに伝送される。

【０１０７】ユニット制御部５ａでは、主制御部２から
供給されるコマンドが解析されることにより、センサＳ
ａ、…に対する複数のスライスレベルが求められ、それ
がスライスレベルメモリ３４に保持される。

【０１０８】なお、主制御部２から伝送された各コマン
ドは信号線３ｆにより伝送されてユニット制御部５ａで
受信されるが、その受信がなされたことの証として、同
じコマンドが信号線３ｅにより即時に主制御部２に伝送
される。

【０１０９】このとき、主制御部２では、コマンド返送
に基づくエコーバックチェックが実行される。

【０１１０】また、上記コマンドデータを解析できたか
否かを示すレスポンスデータを信号線３ｅにより主制御
部２に伝送される。

【０１１１】次に、上記主制御部２により上記ユニット
制御部５ａの各センサＳａ、…のセンサレベルデータを
得る場合の処理について説明する。

【０１１２】すなわち、ＣＰＵ１１は上記ユニット制御
部５ａの各センサＳａ、…のセンサレベルデータを得る
ためのコマンドデータ（センサレベルの読取コマンド）
をコマンドメモリ１９に設定し、アドレス発生期部２７
からユニット制御部５ａのアドレスがパラレル−シリア
ル変換器１６に供給された際に、コマンドメモリ１９の
コマンドデータもパラレル−シリアル変換器１６に供給
される。

【０１１３】これにより、パラレル−シリアル変換器１
６は、ユニット制御部５ａのアドレスとセンサレベルデ
ータを得るためのコマンドデータとをシリアルデータに
変換する。このパラレル−シリアル変換器１６からのシ
リアルデータは信号線３ｅを介して各ユニット制御部５
ａ、…のシリアル−パラレル変換器４１に伝送される。

【０１１４】上記各ユニット制御部５ａ、…のシリアル
−パラレル変換器４１は、伝送されるデータの４ビット
ずつのデータ列をアドレス判別部４４へ出力し、伝送さ
れるデータの１６ビットずつのデータ列を上記コマンド
メモリ４２に出力する。

【０１１５】この結果、上記ユニット制御部５ａのアド
レス判別部４４は、図９の（ａ）に示すように、主制御
部１１から信号線３ｂを介して伝送される同期信号ＳＹ
ＮＣがローレベルの際に、シリアル−パラレル変換器４
１から供給される、図９の（ｄ）に示すような、４ビッ
トずつのデータ列と、このユニット制御部５ａのアドレ
スデータとの一致を判別し、この一致信号をコマンド解
析部４３に出力する。

【０１１６】また、上記コマンドメモリ４２は、図９の
（ａ）に示すように、主制御部１１から信号線３ｂを介
して伝送される同期信号ＳＹＮＣがハイレベルの際に、
図９の（ｄ）に示すような、シリアル−パラレル変換器
４１から供給される１６ビットずつのデータ列をコマン
ド解析部４３に出力する。

【０１１７】この際、コマンド解析部４３は、コマンド
解析部４３の選択信号を上記セレクタ３９へ出力すると
ともに、コマンドメモリ４２からのコマンドデータをエ
コーバックデータとして上記セレクタ３９へ出力する。

【０１１８】これにより、コマンド解析部４３が受付け
たコマンドデータがセレクタ３９を介してパラレル−シ
リアル変換器４０に供給される。パラレル−シリアル変
換器４０は供給される、図９の（ｅ）に示すような、エ
コーバックデータをシリアルデータに変換して、信号線
３ｆを介して主制御部２のシリアル−パラレル変換器１
７へ伝送する。

【０１１９】シリアル−パラレル変換器１７は、信号線
３ｆを介して伝送されるエコーバックデータをパラレル
データに変換してレスポンスメモリ２０へ出力する。

【０１２０】これにより、ＣＰＵ１１はレスポンスメモ
リ２０に記憶されたエコーバックデータと上記伝送した
コマンドデータとを比較することにより、エコーバック
チェックを行うことにより、コマンドデータが正しく伝
送されたか否かを確認することができる。

【０１２１】また、上記コマンド解析部４３は、コマン
ド解析部４３の選択信号を上記セレクタ３９へ出力する
とともに、コマンドメモリ４２からのコマンドデータを
解析できたか否かを示すレスポンスデータを上記セレク
タ３９へ出力する。

【０１２２】これにより、コマンド解析部４３はコマン
ドデータを解析できたか否かを示すレスポンスデータを
セレクタ３９を介してパラレル−シリアル変換器４０に
供給する。パラレル−シリアル変換器４０は供給され
る、図９の（ｅ）に示すような、レスポンスデータをシ
リアルデータに変換して、信号線３ｆを介して主制御部
２のシリアル−パラレル変換器１７へ伝送する。

【０１２３】シリアル−パラレル変換器１７は、信号線
３ｆを介して伝送されるレスポンスデータをパラレルデ
ータに変換してレスポンスメモリ２０へ出力する。

【０１２４】これにより、ＣＰＵ１１はレスポンスメモ
リ２０に記憶されたレスポンスデータにより、コマンド
データが解析できたか否かを確認することができる。

【０１２５】また、上記コマンド解析部４３は、各セン
サＳａ、…のセンサレベルの読取コマンドを解析した
際、センサレベルメモリ３８の選択信号をセレクタ３９
へ出力する。

【０１２６】これにより、セレクタ３９は、センサレベ
ルメモリ３８の各センサＳａ、…ごとのデジタル値をパ
ラレル−シリアル変換器４０に供給する。パラレル−シ
リアル変換器４０は供給される各センサＳａ、…ごとの
デジタル値をシリアルデータに変換して、信号線３ｆを
介して主制御部２のシリアル−パラレル変換器１７へ伝
送する。

【０１２７】シリアル−パラレル変換器１７は、信号線
３ｆを介して伝送される各センサＳａ、…ごとのデジタ
ル値をパラレルデータに変換してレスポンスメモリ２０
へ出力する。

【０１２８】これにより、ＣＰＵ１１はレスポンスメモ
リ２０に記憶された各センサＳａ、…ごとのセンサレベ
ルデータにより、各センサＳａ、…ごとのスライスレベ
ルを設定することができる。

【０１２９】この場合、センサの劣化によりセンサのレ
ベル低下した際、白レベルに基づいた各センサＳａ、…
からの多値の値をレスポンスメモリ２０に登録すること
により、ＣＰＵ１１は各センサＳａ、…のスライスレベ
ルを判断できる。

【０１３０】この結果、ＣＰＵ１１はユニット制御部５
ａの各センサＳａ、…の各スライスレベルをユニット制
御部５ａのスライスレベルメモリ３４に保持させるため
のコマンドがユニット制御部５ａに伝送されて上述した
センサレベルの読取コマンドの場合と同様に処理され
る。

【０１３１】このようにして、上記コマンド解析部４３
は、各センサＳａ、…の各スライスレベルをユニット制
御部５ａのスライスレベルメモリ３４に保持させるため
のコマンドを解析した際、コマンドデータに基づく各セ
ンサＳａ、…の各スライスレベルをスライスレベルメモ
リ３４に記憶する。

【０１３２】上記したように、種々の処理を行う複数の
ユニットと、これらの各ユニットをそれぞれ制御する複
数のユニット制御部と、これらのユニット制御部と接続
され、上記各ユニットの全体を制御する主制御部とから
なり、上記各ユニットごとに設けられている複数のセン
サからの検知信号が上記ユニット制御部を介して主制御
部に供給されるユニット制御システムにおいて、主制御
部に各センサに対応して個別の適正なノイズキャンセル
量のノイズキャンセル回路を備えるようにしたものであ
る。

【０１３３】これにより、各センサの応答速度に応じた
個別のノイズキャンセルを行うことができる。

【０１３４】特に、応答速度が低速なものについては、
処理上許される限りノイズキャンセル量を大きくするこ
とにより、万一のノイズでも誤動作を防止できる。

【０１３５】

【発明の効果】以上詳述したように、この発明によれ
ば、種々の処理を行う複数のユニットと、これらの各ユ
ニットをそれぞれ制御する複数のユニット制御部と、こ
れらのユニット制御部と接続され、上記各ユニットの全
体を制御する主制御部とからなり、上記各ユニットごと
に設けられている複数のセンサからの検知信号が上記ユ
ニット制御部を介して主制御部に供給されるユニット制
御システムにおいて、各センサに対応して個別の適正な
ノイズキャンセル量のノイズキャンセル回路を備えるこ
とにより、プログラムのパフォーマンスを圧迫すること
なく、ノイズによる誤動作を防止することができ、しか
もノイズに強いユニット制御システムを提供できる。

【図面の簡単な説明】

【図１】この発明の実施形態を説明するためのユニット
制御システムの概略構成を示す図。

【図２】主制御部の内部構成を説明するためのブロック
図。

【図３】同期信号ＳＹＮＣに対する各ユニット制御部の
伝送タイミングと各ユニット制御部のセンサ状態データ
の伝送タイミングとを説明するためのタイミングチャー
ト。

【図４】ノイズキャンセル回路の内部構成を説明するた
めの回路図。

【図５】ノイズキャンセル回路の内部構成を説明するた
めの回路図。

【図６】ユニット制御部の内部構成を説明するためのブ
ロック図。

【図７】各ユニット制御部のセンサスキャンタイミング
を説明するためのタイミングチャート。

【図８】ユニット制御部の要部の内部構成を説明するた
めのブロック図。

【図９】同期信号ＳＹＮＣに基づいて主制御部から各ユ
ニット制御部に伝送されるデータと各ユニット制御部か
ら主制御部に伝送されるデータを説明するためのタイミ
ングチャート。

【符号の説明】

１…媒体搬送制御システム（ユニット制御システム） ２…主制御部 ３…シリアル回線 ３ａ、〜３ｆ…信号線 ４ａ、〜…ユニット Ｓａ、〜…センサ ５ａ、〜…ユニット制御部 １１…ＣＰＵ １３…ＳＹＮＣ発生部 １４…タイミング信号発生部 １５…シリアル−パラレル変換器 ２２…セレクタ ２３…ノイズキャンセル部 ２３ａ、〜…ノイズキャンセル回路 ２４…センサオン／オフ状態メモリ ２５…クロック発生部 ２６…分周器 ２７…アドレス発生部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 3F048 AA02 AA04 AA05 AB01 BA08 BB02 DA08 EB37 3F343 FA02 FB01 FC27 JA11 LD10 LD11 MA05 MA07 MA48 MB05 MB07 MC26 MC27

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のセンサを有し、種々の処理を行う
   複数のユニットと、 これらの各ユニットをそれぞれ制御する複数のユニット
   制御部と、 これらのユニット制御部と接続され、上記各ユニットの
   全体を制御する主制御部とからなるユニット制御システ
   ムにおいて、 上記ユニット制御部が、 上記ユニットの複数のセンサからの検知信号を上記主制
   御部へ出力する出力手段を有し、 上記主制御部が、 上記ユニット制御部からの各センサごとの検知信号をそ
   れぞれ別々のノイズキャンセル量でノイズをキャンセル
   する複数のノイズキャンセル回路と、 上記ノイズキャンセル回路からの各センサごとの検知信
   号に基づいて、各ユニットの状態を判断する判断手段と
   を有する、 ことを特徴とするユニット制御システム。
2. 【請求項２】 複数のセンサを有し、種々の処理を行う
   複数のユニットと、 これらの各ユニットをそれぞれ制御する複数のユニット
   制御部と、 これらのユニット制御部と接続され、上記各ユニットの
   全体を制御する主制御部とからなるユニット制御システ
   ムにおいて、 上記ユニット制御部が、 上記ユニットの複数のセンサからの検知信号を上記主制
   御部へ出力する出力手段を有し、 上記主制御部が、 上記ユニット制御部からの各センサごとの検知信号を、
   対応するセンサの応答速度に応じたそれぞれ別々のノイ
   ズキャンセル量でノイズをキャンセルする複数のノイズ
   キャンセル回路と、 上記ノイズキャンセル回路からの各センサごとの検知信
   号に基づいて、各ユニットの状態を判断する判断手段と
   を有する、 ことを特徴とするユニット制御システム。
3. 【請求項３】 上記ノイズキャンセル回路が、 対応するセンサの応答速度が低速応答の場合には、ノイ
   ズキャンセル量を大きくし、対応するセンサの応答速度
   が高速応答の場合には、ノイズキャンセル量を小さくす
   ることを特徴とする請求項２に記載のユニット制御シス
   テム。
4. 【請求項４】 上記主制御部が、クロックを発生する発
   生手段を有し、 上記ノイズキャンセル回路が、上記発生手段から発生さ
   れる２つのクロックから８つのクロックまでの７段階の
   ノイズキャンセル量でノイズをキャンセルするものであ
   ることを特徴とする請求項２に記載のユニット制御シス
   テム。
5. 【請求項５】 上記主制御部が、クロックを発生する発
   生手段を有し、 上記ノイズキャンセル回路が、 上記センサからの検知信号を１つのクロック分保持する
   第１の保持回路と、 上記センサからの検知信号を２つのクロック分保持する
   第２の保持回路と、 上記第１の保持回路が保持している検知信号と上記第２
   の保持回路が保持している検知信号の反転信号との排他
   的論理和を演算する第１の演算手段と、 この第１の演算手段による演算結果と上記第２の保持回
   路が保持している検知信号との論理積を演算する第２の
   演算手段と、 上記第２の演算手段による演算結果と上記第２の保持回
   路が保持している検知信号の反転信号との論理積を演算
   する第３の演算手段と、 上記第２の演算手段の演算結果と上記第３の演算手段の
   演算結果とに基づいた信号を出力する出力手段とを有す
   る、 ことを特徴とする請求項２に記載のユニット制御システ
   ム。
6. 【請求項６】 種々の処理を行う複数のユニットと、 これらの各ユニットをそれぞれ制御する複数のユニット
   制御部と、 これらのユニット制御部と接続され、上記各ユニットの
   全体を制御する主制御部とからなり、 上記各ユニットごとに設けられている複数のセンサから
   の検知信号が上記ユニット制御部を介して主制御部に供
   給されるユニット制御システムにおいて、 上記主制御部が、 上記各ユニット制御部からの各センサごとの検知信号を
   受入れる複数の受入手段と、 これらの受入手段により受入れた上記各ユニット制御部
   ごとに設けられる複数のノイズキャンセル回路群とを有
   し、 上記各ノイズキャンセル回路群が、それぞれ対応する１
   つのユニット制御部からの各センサごとの検知信号を、
   それぞれ別々のノイズキャンセル量でノイズをキャンセ
   ルする複数のノイズキャンセル回路で構成されるもので
   あることを特徴とするユニット制御システム。
7. 【請求項７】 上記ノイズキャンセル回路が、 対応するセンサの応答速度が低速応答の場合には、ノイ
   ズキャンセル量を大きくし、対応するセンサの応答速度
   が高速応答の場合には、ノイズキャンセル量を小さくす
   ることを特徴とする請求項６に記載のユニット制御シス
   テム。