JP2002076371A - Semiconductor device - Google Patents

Semiconductor device

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JP2002076371A
JP2002076371A JP2001105518A JP2001105518A JP2002076371A JP 2002076371 A JP2002076371 A JP 2002076371A JP 2001105518 A JP2001105518 A JP 2001105518A JP 2001105518 A JP2001105518 A JP 2001105518A JP 2002076371 A JP2002076371 A JP 2002076371A
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JP
Japan
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semiconductor device
layer
region
anode electrode
junction
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Withdrawn
Application number
JP2001105518A
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Japanese (ja)
Inventor
Tatsuya Naito
達也 内藤
Michio Nemoto
道生 根本
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Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/872Schottky diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which improves the reverse recovery characteristics and avoid increasing the reverse leakage current. SOLUTION: The ratio Rsch of a region on a Schottky junction 7 to a region of an anode electrode 1, the cell pitch W, the diffusion depth Xj of a p+ anode layer 2 meet a relation W<K(Xj/Rsch) with K set to 5 or less. If K is set to 1.8 or less, it is more effective.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置に関
し、特に電力用半導体整流素子に適用されるものであ
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device for power use.

【0002】[0002]

【従来の技術】電力用半導体整流素子(ダイオード)は
様々な用途に利用されているが、近年では電力用などで
高周波回路に使われるようになり、逆回復動作時間を短
くすることでスイッチング速度を速くすることが強く求
められてきている。従来のダイオードは主にPiNであ
り、逆漏れ電流が小さい。しかしながら、PiNは逆回
復特性において、少数キャリアの蓄積効果のためにスイ
ッチング速度が非常に遅い。そのため、重金属拡散や電
子線照射などを用いることによって少数キャリアのライ
フタイムを制御する技術が一般的に使われている。
2. Description of the Related Art Although power semiconductor rectifiers (diodes) are used for various purposes, they have recently been used in high-frequency circuits for power and the like, and the switching speed has been reduced by shortening the reverse recovery operation time. There is a strong demand for faster. Conventional diodes are mainly PiN and have low reverse leakage current. However, PiN has a very low switching speed in the reverse recovery characteristic due to the accumulation effect of minority carriers. For this reason, a technique of controlling the lifetime of minority carriers by using heavy metal diffusion, electron beam irradiation, or the like is generally used.

【0003】[0003]

【発明が解決しようとする課題】すなわち、PiNは、
少数キャリアの蓄積が多いため、キャリアの掃き出しに
時間がかかってしまい、スイッチング速度が遅い。そこ
で、PiN部と並列にショットキーコンタクト部の配置
をとることで、PiNと比べて少数キャリヤの蓄積を少
なくでき、ソフトリカバリーで低損失なダイオードが実
現できる。しかしながら、かかるダイオードはショット
キー接合により逆漏れ電流が大きくなるというデメリッ
トがある。
That is, PiN is:
Since the accumulation of the minority carriers is large, it takes time to sweep out the carriers, and the switching speed is low. Therefore, by arranging the Schottky contact portion in parallel with the PiN portion, accumulation of minority carriers can be reduced as compared with PiN, and a diode with soft recovery and low loss can be realized. However, such a diode has a disadvantage that the reverse leakage current increases due to the Schottky junction.

【0004】本発明はこのような課題を解決するために
提案されたもので、逆回復特性を良くしつつ、逆漏れ電
流の増加を防ぐことができる半導体装置を提供すること
を目的とする。
The present invention has been proposed to solve such a problem, and an object of the present invention is to provide a semiconductor device capable of improving reverse recovery characteristics and preventing an increase in reverse leakage current.

【0005】[0005]

【課題を解決するための手段】前記目的を達成するため
に、本発明に係る半導体装置は、カソード電極とアノー
ド電極の間に設けられ、前記カソード電極と接触する第
一導電型のカソード層と、前記カソード層と前記アノー
ド電極との間に設けられ、前記アノード電極との間でシ
ョットキー接合部を形成する、前記カソード層よりも不
純物濃度の低い第一導電型のドリフト層と、前記ドリフ
ト層および前記アノード電極に接して設けられ、前記ア
ノード電極との間でオーミック接合部を形成する、前記
ドリフト層よりも不純物濃度の高い第二導電型のアノー
ド層とからなる構造単位を複数有する半導体装置におい
て、前記複数の構造単位が設けられるピッチWのうち前
記ショットキー接合部のピッチW2を前記アノード層の
接合深さXj のK倍より小さく(W2<K・Xj )、且
つ、Kを5以下とし、前記ドリフト層の比抵抗ρが6Ω
・cm以上、450Ω・cm以下にすることを特徴とす
るものである。また、前記Kを1.8以下とするとさら
に効果的である。
To achieve the above object, a semiconductor device according to the present invention comprises a first conductive type cathode layer provided between a cathode electrode and an anode electrode and in contact with the cathode electrode. A first conductivity type drift layer provided between the cathode layer and the anode electrode and forming a Schottky junction with the anode electrode, the first conductivity type drift layer having a lower impurity concentration than the cathode layer; A semiconductor having a plurality of structural units comprising a second conductive type anode layer having a higher impurity concentration than the drift layer, wherein the structural unit is provided in contact with a layer and the anode electrode and forms an ohmic junction with the anode electrode. In the device, the pitch W2 of the Schottky junction among the pitches W in which the plurality of structural units are provided is determined by the K of the anode layer junction depth Xj Smaller (W2 <K · Xj), and the K is 5 or less, the specific resistance ρ of the drift layer is 6Ω
· Cm or more and 450Ω · cm or less. Further, it is more effective if K is 1.8 or less.

【0006】以上のような構成によれば、ショットキー
接合部での表面電界強度を小さくすることができ、逆回
復特性を良くしつつ、逆漏れ電流の増加を防ぐことがで
きる。なお、ドリフト層とカソード層との間には、不純
物濃度がそれらの中間に値する中間層を介在させるよう
にすれば各層間での電流の流れがスムーズとなる。ま
た、本発明において、前記ショットキー接合部の領域の
前記アノード電極の領域に対する割合は、前記構造単位
のピッチ方向の長さで定義されることを特徴とするもの
であり、このような構成によれば、デバイス設計、製作
が容易となる。
According to the above-described structure, the surface electric field intensity at the Schottky junction can be reduced, and the reverse recovery characteristic can be improved, and an increase in reverse leakage current can be prevented. If an intermediate layer having an impurity concentration intermediate between the drift layer and the cathode layer is provided between the drift layer and the cathode layer, the current flows smoothly between the respective layers. Further, in the present invention, the ratio of the Schottky junction region to the anode electrode region is defined by the length of the structural unit in the pitch direction. According to this, device design and manufacturing become easy.

【0007】また、本発明において、前記ショットキー
接合部の領域の前記アノード電極の領域に対する割合R
sch は、40%より大きく90%より小さいことを特徴
とするものであり、このような構成によれば、逆漏れ電
流、および逆回復するときのピーク電流値を小さくする
ことができる。また、本発明において、前記複数の構造
単位における前記オーミック接合部または前記ショット
キー接合部は、ストライプ状またはドットセル状に配置
されていることを特徴とするものであり、使用に応じた
種々の配置形状を採ることができる。
In the present invention, the ratio R of the area of the Schottky junction to the area of the anode electrode
The sch is characterized by being larger than 40% and smaller than 90%. According to such a configuration, the reverse leakage current and the peak current value at the time of reverse recovery can be reduced. Further, in the present invention, the ohmic junction or the Schottky junction in the plurality of structural units is characterized by being arranged in a stripe shape or a dot cell shape, and various types according to use are provided. An arrangement shape can be adopted.

【0008】また、カソード電極とアノード電極の間に
設けられ、前記カソード電極と接触する第一導電型のカ
ソード層と、前記カソード層と前記アノード電極との間
に設けられ、前記アノード電極との間でショットキー接
合部を形成する、前記カソード層よりも不純物濃度の低
い第一導電型のドリフト層と、前記ドリフト層に設けた
トレンチ溝の底部に形成され、前記トレンチ溝を充填し
た低比抵抗のポリシリコンとオーミック接合部を形成
し、前記ポリシリコンを介して前記アノード電極と接す
る、第二導電型のアノード層とからなる構造単位を複数
有する半導体装置において、前記複数の構造単位が設け
られるピッチWを、前記アノード層の接合深さXj0と、
前記トレンチの深さTd と、前記ショットキー接合部の
領域の前記アノード電極の領域に対する割合Rsch0とに
基づいて定めるようにしたことを特徴としたものであ
る。
A first conductive type cathode layer provided between the cathode electrode and the anode electrode and in contact with the cathode electrode; and a first conductive type cathode layer provided between the cathode layer and the anode electrode and connected to the anode electrode. A first conductivity type drift layer having a lower impurity concentration than the cathode layer, forming a Schottky junction therebetween; and a low ratio formed at the bottom of the trench provided in the drift layer and filling the trench. In a semiconductor device having a plurality of structural units each including an ohmic junction with a resistor polysilicon and being in contact with the anode electrode through the polysilicon, a second conductive type anode layer, the plurality of structural units are provided. The pitch W to be formed, and the junction depth Xj0 of the anode layer,
It is characterized in that it is determined based on the depth Td of the trench and the ratio Rsch0 of the region of the Schottky junction to the region of the anode electrode.

【0009】また、前記ピッチWは、前記アノード層の
接合深さXj0と前記トレンチの深さTd の和と、前記シ
ョットキー接合部の領域の前記アノード電極の領域に対
する割合Rsch0との比のK0 倍より小さく(W2<K0
×(Xj +Td ))、かつK0 を5以下とすることを特
徴としたものである。また、前記K0 を1.8以下とす
るさらに効果的である。
The pitch W is defined as K0 which is the ratio of the sum of the junction depth Xj0 of the anode layer and the depth Td of the trench and the ratio Rsch0 of the Schottky junction region to the anode electrode region. (W2 <K0
× (Xj + Td)) and K0 is set to 5 or less. Further, it is more effective to set K0 to 1.8 or less.

【0010】また、前記ドリフト層の比抵抗が6Ωcm
以上、450Ω・cm以下とすることを特徴としたもの
である。また、前記ショットキー接合部の領域の前記ア
ノード電極の領域に対する割合は、前記構造単位のピッ
チ方向の長さで定義されることを特徴としたものであ
る。
The drift layer has a specific resistance of 6 Ωcm
As described above, the characteristic is set to 450 Ω · cm or less. The ratio of the Schottky junction region to the anode electrode region is defined by the length of the structural unit in the pitch direction.

【0011】また、前記ショットキー接合部の領域の前
記アノード電極の領域に対する割合Rsch 0 は、40%
より大きく90%より小さいことを特徴としたものであ
り、このような構成によれば、逆漏れ電流、および逆回
復するときのピーク電流値を小さくすることができる。
また、前記複数の構造単位における前記オーミック接合
部または前記ショットキー接続部は、ストライプ状また
はドットセル状に配置されていることを特徴とするもの
であり、使用に応じた種々の配置形状を採ることができ
る。
The ratio Rsch 0 of the Schottky junction region to the anode electrode region is 40%
According to such a configuration, the reverse leakage current and the peak current value at the time of reverse recovery can be reduced.
Further, the ohmic junction or the Schottky connection in the plurality of structural units is characterized by being arranged in a stripe shape or a dot cell shape, and adopts various arrangement shapes according to use. be able to.

【0012】また、前記ドリフト層の比抵抗を15Ω・
cm以上、350Ω・cm以下とすると6Ω・cm以
上、450Ω・cm以下の範囲にするよりも、さらに効
果的である。
The drift layer has a specific resistance of 15 Ω ·
cm or more and 350 Ω · cm or less is more effective than the range of 6 Ω · cm or more and 450 Ω · cm or less.

【0013】[0013]

【発明の実施の形態】図1は、本発明の実施の形態に係
る半導体装置としての半導体整流素子を示す断面図であ
る。この図は単位セルの半分を示す図である。この半導
体整流素子は、図1に示すように、N+ カソード層5の
上にN型のN中間層4をエピタキシャル成長させて形成
させ、N中間層4の濃度より少し低くなるようにさらに
エピタキシャル成長させてN- ドリフト層3を得る。こ
こで、N中間層4はN+ カソード層5からN- ドリフト
層3への電流の流入をスムーズにするために設けられて
いるものであるが、N中間層4を設けず、N+ カソード
層5に直接N- ドリフト層3を設けるようにしても良
い。そして、さらにその上にP+ アノード層2を形成す
る。P+ アノード層2とアノード電極1が接している幅
W1(ここでは、単位セルのP+ アノード層の半分の幅
を示す)では、オーミック接合部を形成しているが、ア
ノード電極1とN- ドリフト層3が接している幅W2で
は、ショットキー接合部を形成している。尚、図1にお
いて、6はカソード電極、7はショットキー接合部、W
はセルピッチ(このでは単位セルの半分に相当する長さ
で、2×Wが単位セルピッチとなる)、Xj はP+ アノ
ード層2の接合深さを示す。
FIG. 1 is a sectional view showing a semiconductor rectifier as a semiconductor device according to an embodiment of the present invention. This figure shows a half of the unit cell. As shown in FIG. 1, this semiconductor rectifier element is formed by epitaxially growing an N-type N intermediate layer 4 on an N + cathode layer 5 and further epitaxially growing the N intermediate layer 4 to have a concentration slightly lower than that of the N intermediate layer 4. To obtain an N - drift layer 3. Here, the N intermediate layer 4 is provided for smoothing the flow of current from the N + cathode layer 5 to the N drift layer 3, but the N intermediate layer 4 is not provided and the N + cathode The N drift layer 3 may be provided directly on the layer 5. Then, a P + anode layer 2 is further formed thereon. An ohmic junction is formed at a width W1 where the P + anode layer 2 and the anode electrode 1 are in contact (here, a half width of the P + anode layer of the unit cell). - with a width W2 drift layer 3 are in contact to form a Schottky junction. In FIG. 1, 6 is a cathode electrode, 7 is a Schottky junction,
Denotes a cell pitch (in this case, a length corresponding to half of a unit cell, 2 × W is a unit cell pitch), and Xj denotes a junction depth of the P + anode layer 2.

【0014】すなわち、図1に示す構造では、半導体基
板の両面にカソード電極6とアノード電極1とが形成さ
れていて、カソード電極6と第一導電型(N型)のカソ
ード層(N+ カソード層)5が接触し、さらにその第一
導電型のカソード層5にカソード層よりも不純物濃度の
低い第一導電型のドリフト層(N- ドリフト層)3が接
触していて、このドリフト層3とアノード電極1がショ
ットキー接合をとった構造を第一構造とし、さらに、第
一構造において、第一導電型のドリフト層3中にドリフ
ト層よりも不純物濃度の高い第二導電型(P型)のアノ
ード層(P+ アノード層)2を形成させてアノード電極
1とオーミック接合をとるように接触させてできた構造
を第二構造として、第一構造と第二構造とが一つの構造
単位として並列に配置されている。なお、この明細書で
は、第一導電型をN型、第二導電型をP型とするが、こ
れを逆とすることもできる。
That is, in the structure shown in FIG. 1, the cathode electrode 6 and the anode electrode 1 are formed on both surfaces of the semiconductor substrate, and the cathode electrode 6 and the first conductivity type (N-type) cathode layer (N + cathode) are formed. The first conductive type cathode layer 5 is in contact with the first conductive type cathode layer 5 and the first conductive type drift layer (N drift layer) 3 having a lower impurity concentration than the cathode layer. A structure in which the Schottky junction is formed between the first conductive type and the anode electrode 1 is referred to as a first structure. Further, in the first structure, the second conductive type (P-type) having a higher impurity concentration than the drift layer in the first conductive type drift layer 3. ) Is formed as a second structure by forming an anode layer (P + anode layer) 2 and contacting the anode electrode 1 so as to form an ohmic junction, and the first structure and the second structure are one structural unit Distributed in parallel as It is. In this specification, the first conductivity type is N-type and the second conductivity type is P-type.

【0015】本実施の形態における試作では、P+ アノ
ード層2の表面濃度は7×1017/cm3 、拡散深さは
3.3μm、N- ドリフト層3の濃度は1.68×10
14/cm3 、N中間層4の濃度は2.94×1014/c
m3 、N+ カソード層5の濃度は1.6×1018/cm
3 とし、また、ショットキーバリアハイトは0.6から
0.8evとなるように設計されている。また、W2/
Wをショットキー比率Rsch とする。
In the prototype of this embodiment, the surface concentration of the P + anode layer 2 is 7 × 10 17 / cm 3 , the diffusion depth is 3.3 μm, and the concentration of the N drift layer 3 is 1.68 × 10
14 / cm 3 , the concentration of the N intermediate layer 4 is 2.94 × 10 14 / c
m 3, the concentration of the N + cathode layer 5 is 1.6 × 10 18 / cm
3, and the Schottky barrier height is designed to be 0.6 to 0.8 ev. Also, W2 /
Let W be the Schottky ratio Rsch.

【0016】尚、P+ アノード層2をイオン注入で形成
する場合は、マスクの開口部から不純物原子がイオン注
入され、その不純物原子が熱拡散してP+ アノード層2
が形成される。そのとき不純物原子は横方向にも拡散
し、図1のW1は、XJ に依存し、マスクの開口部の寸
法よりも0.8×XJ 程度大きくなる。図2は、空乏層
がピンチオフするときの様子を表した模式図である。
When the P + anode layer 2 is formed by ion implantation, impurity atoms are implanted through openings in the mask, and the impurity atoms are thermally diffused to form the P + anode layer 2.
Is formed. Then impurity atoms also diffuse laterally, W1 in Figure 1, depending on the X J, becomes about 0.8 × X J larger than the size of the opening of the mask. FIG. 2 is a schematic diagram showing a state when the depletion layer pinches off.

【0017】接合深さXj とショットキー比率Rsch は
図2(a)と(b)において等しいが、セルピッチWが W=K(Xj/Rsch ) で表せるとすると、(a)はKが小さく、(b)はKが
大きい構造となっている。また、Rsch はW2/Wであ
るので、上式はW2=K・XJ となる。これらの図から
も 同じショットキー比率であってもショットキー接合
部7の距離W2が短いと、小さい電圧で空乏層がピンチ
オフするためにショットキー接合部7での表面電界強度
を小さくすることができる。
Although the junction depth Xj and the Schottky ratio Rsch are equal in FIGS. 2A and 2B, if the cell pitch W can be expressed by W = K (Xj / Rsch), K in FIG. (B) has a structure in which K is large. In addition, since Rsch is W2 / W, the above equation becomes W2 = K.XJ. It can be seen from these figures that even when the Schottky ratio is the same, if the distance W2 of the Schottky junction 7 is short, the depletion layer pinches off at a small voltage, so that the surface electric field intensity at the Schottky junction 7 can be reduced. it can.

【0018】そして、図1に示した構造に対し、逆バイ
アスを印加すると、P+ アノード層2から空乏層が広が
り、ある電圧に達すると空乏層がピンチオフする。とこ
ろがこのピンチオフ電圧が大きいとショットキー接合部
7付近で表面電界強度が大きくなってしまい、逆漏れ電
流が増加してしまう。しかし、ショットキー接合部をな
している距離W2が短いほどピンチオフ電圧が小さくな
り、ショットキー接合部7の表面電界強度を緩和させる
ことができる。ここで、ショットキー接合部をなしてい
る距離W2は、W2=WRsch の関係を有するが、セル
ピッチWを小さくすることによってピンチオフ電圧を小
さくしショットキー接合部7の表面電界強度を緩和でき
る。
When a reverse bias is applied to the structure shown in FIG. 1, the depletion layer expands from the P + anode layer 2, and when a certain voltage is reached, the depletion layer pinches off. However, if the pinch-off voltage is large, the surface electric field intensity becomes large near the Schottky junction 7 and the reverse leakage current increases. However, as the distance W2 forming the Schottky junction becomes shorter, the pinch-off voltage becomes smaller, and the surface electric field intensity of the Schottky junction 7 can be reduced. Here, the distance W2 forming the Schottky junction has a relationship of W2 = WRsch, but by reducing the cell pitch W, the pinch-off voltage can be reduced and the surface electric field intensity of the Schottky junction 7 can be reduced.

【0019】セルピッチWは、できる限り小さくするこ
とが望ましいが、同じショットキー比率Rsch の場合、
接合深さXj を大きくすると、空乏層がピンチオフする
電圧が小さくなり、ショットキー接合部7付近での表面
電界強度が緩和され、逆漏れ電流が小さくなる。この逆
漏れ電流が小さくなった分、セルピッチWを大きくする
ことができる。このように、セルピッチWと接合深さX
j は密接に関係していることが分かる。また、ショット
キー比率Rsch を小さくすると、同様にセルピッチWを
大きくすることができる。そこで、W=K(Xj /Rsc
h )とおくことができる。セルピッチWは、できる限り
小さくすることが望ましいが、K(Xj/Rsch )以下
とすることによって、十分にショットキー接合での表面
電界強度を小さくすることができる。
It is desirable to make the cell pitch W as small as possible, but for the same Schottky ratio Rsch,
When the junction depth Xj is increased, the voltage at which the depletion layer pinches off decreases, the surface electric field intensity near the Schottky junction 7 is reduced, and the reverse leakage current decreases. As the reverse leakage current decreases, the cell pitch W can be increased. Thus, the cell pitch W and the junction depth X
It turns out that j is closely related. Further, when the Schottky ratio Rsch is reduced, the cell pitch W can be similarly increased. Then, W = K (Xj / Rsc
h). It is desirable that the cell pitch W be as small as possible. However, by setting the cell pitch W to be not more than K (Xj / Rsch), the surface electric field intensity at the Schottky junction can be sufficiently reduced.

【0020】図10は、逆回復ピーク電流のN- ドリフ
ト層も比抵抗依存性を示す図である。N- ドリフト層3
の抵抗を15Ω・cm以上とすることで逆回復ピーク電
流(Irp)を抑えることができる。また、6Ω・cm未
満にすると逆回復ピーク電流が急激に増大するために、
小さい場合でも6Ω・cm以上がよい。図11は、逆回
復中のスパイク電圧(過電圧)のn- ドリフト層も比抵
抗依存性を示す図である。
FIG. 10 is a graph showing the dependence of the reverse recovery peak current on the resistivity of the N drift layer. N - drift layer 3
The reverse recovery peak current (Irp) can be suppressed by setting the resistance of the resistor to 15Ω · cm or more. Further, when the resistance is less than 6Ω · cm, the reverse recovery peak current sharply increases.
Even if it is small, 6 Ω · cm or more is good. FIG. 11 is a diagram showing that the n drift layer of the spike voltage (overvoltage) during reverse recovery also has a specific resistance dependence.

【0021】逆バイアス状態で比抵抗が高くなると、N
- ドリフト層3内の空乏層の広がりが速くなり、パンチ
スルーしてしまう。こうなると、カソード側のキャリア
が一瞬にしてなくなるために、発振を起こして図12に
示すようなスパイク電圧が大きくなる。近年、低ノイズ
化が求められている中で、スパイク電圧を抑えて発振現
象を少なくすることは重要である。図11に示すよう
に、N- ドリフト層3の比抵抗を350Ω・cm以下と
することでスパイク電圧を抑制することができる。ま
た、450Ω・cmを超えるとスパイク電圧が急激に大
きくなるために、大きくても、450Ω・cm以下とす
るとよい。
When the specific resistance increases in the reverse bias state, N
- expansion of the depletion layer in the drift layer 3 is faster, resulting in a punch-through. In this case, since the carriers on the cathode side disappear instantaneously, oscillation occurs and the spike voltage as shown in FIG. 12 increases. In recent years, with the demand for low noise, it is important to suppress the spike voltage and reduce the oscillation phenomenon. As shown in FIG. 11, the spike voltage can be suppressed by setting the specific resistance of N drift layer 3 to 350 Ω · cm or less. Further, when the voltage exceeds 450 Ω · cm, the spike voltage sharply increases.

【0022】図3は、本発明の実施の形態に係る半導体
装置の構造を説明するために示す平面図である。 図3
(a)は、図1に示したアノード電極1と第一導電型の
ドリフト層(N- ドリフト層)3がショットキー接合し
ている構造(ショットキー接合部7)とアノード電極1
と第二導電型のアノード層(P+ アノード層)2がオー
ミック接合している構造しているオーミック接合部(P
iN部)とがストライプ状に分布したものである。この
図でのセルピッチWは図1のセルピッチWと同じであ
る。なお、8は終端部を示す。
FIG. 3 is a plan view for explaining the structure of the semiconductor device according to the embodiment of the present invention. FIG.
(A) shows a structure in which the anode electrode 1 shown in FIG. 1 and the first conductivity type drift layer (N drift layer) 3 are Schottky-joined (Schottky junction 7) and the anode electrode 1
And an anode layer (P + anode layer) 2 of the second conductivity type and an ohmic junction (P
iN portion) are distributed in a stripe shape. The cell pitch W in this figure is the same as the cell pitch W in FIG. In addition, reference numeral 8 denotes a terminal portion.

【0023】図3(b)は、図3(a)でのショットキ
ー接合部7とPiN部を入れ替えたものである。また、
図3(c)はアノード電極1と第一導電型のドリフト層
(N - ドリフト層)3がショットキー接合している構造
(ショットキー接合部7)とアノード電極1と第二導電
型のアノード層(P+ アノード層)2がオーミック接合
している構造とをドットセル状に分布させたものであ
る。図3(d)は、図3(c)でのショットキー接合部
7とPiN部を入れ替えたものである。以降の説明では
ストライプ構造を中心に進める。
FIG. 3 (b) shows the Schottky in FIG. 3 (a).
-The joint 7 is replaced with the PiN. Also,
FIG. 3C shows the anode electrode 1 and the drift layer of the first conductivity type.
(N -Drift layer) 3 with Schottky junction
(Schottky junction 7), anode electrode 1, and second conductive material
Type anode layer (P+Anode layer) 2 is ohmic junction
Are distributed in the form of dot cells.
You. FIG. 3D shows the Schottky junction in FIG. 3C.
7 and the PiN section are interchanged. In the following description
Proceed centering on the stripe structure.

【0024】次に、図4は、Kに対する1200V、1
25℃での逆漏れ電流の依存性を示してある。ここで
は、接合深さXj を3.3μmと6.6μm、ショット
キー比率Rsch を50%と75%とした。この図より、
セルピッチWがXj /Rsch の5倍以下で、逆漏れ電流
を抑えられることが分かる。また、接合深さXj を大き
くしても、ショットキー比率Rsch を小さくしても同様
の傾向があることが分かる。
Next, FIG.
The dependence of the reverse leakage current at 25 ° C. is shown. Here, the junction depth Xj was 3.3 μm and 6.6 μm, and the Schottky ratio Rsch was 50% and 75%. From this figure,
It can be seen that the reverse leakage current can be suppressed when the cell pitch W is 5 times or less of Xj / Rsch. Further, it can be seen that the same tendency exists even when the junction depth Xj is increased or the Schottky ratio Rsch is decreased.

【0025】また、図8は、Rsch を65%、XJ を
6.6μmとした素子で、図4のKの値をさらに小さく
した場合の逆漏れ電流密度とKの関係を示した。Kを
1.8以下にすることで、一層、逆漏れ電流密度が抑え
られることが分かる。また、図5は、図1における構造
においてショットキー接合部7側を縦方向に切ったとき
の断面における電界強度分布を示している。
FIG. 8 shows the relationship between the reverse leakage current density and K when the value of K in FIG. 4 is further reduced in a device in which Rsch is 65% and XJ is 6.6 μm. It is understood that the reverse leakage current density can be further suppressed by setting K to 1.8 or less. FIG. 5 shows an electric field intensity distribution in a cross section when the Schottky junction 7 side in the structure in FIG. 1 is cut in the vertical direction.

【0026】この図5では、セルピッチWを20μmと
50μmとした。また、ショットキー比率Rsch を50
%とした。セルピッチWを小さくすると、ショットキー
の表面電界強度が緩和されていることが分かる。これは
セルピッチが小さくなると低い電圧で空乏層がピンチオ
フしているためである。このことからも、セルピッチW
を小さくした方が表面電界強度を緩和して逆漏れ電流の
増加を防ぐことができる。
In FIG. 5, the cell pitch W is 20 μm and 50 μm. Also, the Schottky ratio Rsch is set to 50
%. It can be seen that when the cell pitch W is reduced, the Schottky surface electric field intensity is reduced. This is because the depletion layer is pinched off at a low voltage when the cell pitch is small. From this, the cell pitch W
When the value of is reduced, the surface electric field intensity can be relaxed and the reverse leakage current can be prevented from increasing.

【0027】さらに、図6は、ショットキー比率Rsch
に対する逆回復時のピーク電流値(Irp)のセルピッチ
依存性を示している。この図から、ショットキー比率R
sch が40%以上90%で低Irpが得られている。この
図で、重要な特性は、W2が小さい方が比較的低いIrp
を示している。これについては、図7を用いて以下のよ
うに考えることができる。
FIG. 6 shows the Schottky ratio Rsch
4 shows the cell pitch dependency of the peak current value (Irp) at the time of the reverse recovery with respect to FIG. From this figure, the Schottky ratio R
Low Irp is obtained when sch is 40% or more and 90%. In this figure, the important characteristic is that the smaller the W2, the lower the Irp
Is shown. This can be considered as follows using FIG.

【0028】図7において、逆回復中にアノード電圧が
Voになったときの空間電荷領域の広がりを、深さY
o、横方向にXoとする(Xo<Yo)。W2が十分X
oより小さい、すなわちKが小さい場合(図7
(a))、空間電荷領域はピンチオフし、空間電荷領域
下部のキャリアが掃き出される。しかし、セルピッチが
十分Xoより大きい、すなわちKが大きい場合(図7
(b))、空間電荷領域はピンチオフせずにショットキ
ー下部に未排出キャリアが残る。よって、逆回復中の電
荷が増え、Irpも増加する。ショットキー比率は同じな
ので、異なるセルピッチ間でもVf (順方向電圧)はほ
ぼ同じである。よって、Irp−Vf トレードオフは、K
の小さい方が相対的に良くなる。
In FIG. 7, the spread of the space charge region when the anode voltage becomes Vo during the reverse recovery is represented by a depth Y
o, Xo in the horizontal direction (Xo <Yo). W2 is enough X
o, that is, K is small (FIG. 7)
(A)), the space charge region is pinched off, and carriers below the space charge region are swept out. However, when the cell pitch is sufficiently larger than Xo, that is, when K is large (FIG. 7)
(B), the space charge region does not pinch off, and undischarged carriers remain below the Schottky. Therefore, the charge during reverse recovery increases, and Irp also increases. Since the Schottky ratio is the same, Vf (forward voltage) is substantially the same even between different cell pitches. Therefore, the Irp-Vf trade-off is K
The smaller is the better.

【0029】以上のように、本発明の実施の形態によれ
ば、W2を、接合深さXj のK倍より小さく、かつKを
5以下さらに好ましく1.8以下とし、特に、ショット
キー比率Rsch を40から90%とすることにより、逆
回復特性を良くしつつ、逆漏れ電流の増加を防ぐことが
できる。なお、この実施の形態では、ショットキー接合
部の領域の前記アノード電極の領域に対する割合Rsch
をピッチ方向の長さの比率で表したが、面積で比率を定
義しても良いことは言うまでもない。
As described above, according to the embodiment of the present invention, W2 is smaller than K times the junction depth Xj, and K is 5 or less, more preferably 1.8 or less. Is set to 40 to 90%, the reverse recovery characteristic can be improved, and an increase in reverse leakage current can be prevented. In this embodiment, the ratio Rsch of the Schottky junction region to the anode electrode region is set.
Is represented by the ratio of the length in the pitch direction, but it is needless to say that the ratio may be defined by the area.

【0030】また、図9は、本発明の実施の別の形態を
示す図である。この構造は、N- ドリフト層3にトレン
チ溝22を形成しその底部にP- アノード層21を形成
した場合である。この半導体整流素子は、N+ カソード
層5の上にN型のN中間層4をエピタキシャル成長させ
て形成させ、N中間層4の濃度より少し低くなるように
さらにエピタキシャル成長させてN- ドリフト層3を得
る。このN- ドリフト層3にトレンチ溝22を形成し、
側壁と底部に酸化膜24を形成し、底部の酸化膜を除去
する。ポリシリコン23をトレンチ溝22に充填し、こ
のポリシリコン22を介して、P型不純物をイオン注入
し、熱拡散してP- アノード層21を形成する。ポリシ
リコン23とアノード電極1はオーミック接触する。ま
た、トレンチ溝22が形成されない箇所にショットキー
接合部7を形成する。トレンチ溝22およびP- アノー
ド層21の平面パターンは、ストライプ状、ドット状で
ある。
FIG. 9 is a diagram showing another embodiment of the present invention. This structure is a case where a trench 22 is formed in the N drift layer 3 and a P anode layer 21 is formed at the bottom thereof. In this semiconductor rectifying device, an N-type N intermediate layer 4 is formed on the N + cathode layer 5 by epitaxial growth, and the N drift layer 3 is further epitaxially grown to be slightly lower than the concentration of the N intermediate layer 4. obtain. A trench 22 is formed in the N drift layer 3,
An oxide film 24 is formed on the side wall and the bottom, and the oxide film on the bottom is removed. Polysilicon 23 is filled in trench 22, and a P-type impurity is ion-implanted through polysilicon 22 and thermally diffused to form P anode layer 21. The polysilicon 23 and the anode electrode 1 make ohmic contact. Further, the Schottky junction 7 is formed at a position where the trench 22 is not formed. The planar pattern of the trench 22 and the P anode layer 21 is a stripe shape or a dot shape.

【0031】W10はトレンチ溝の幅、Tdはトレンチ溝
の深さ、XJ0はP+ アノード層5の拡散深さ、W2はシ
ョトキー接合部の幅、Wはセルピッチである。トレンチ
溝22がストライプ状の場合、W=W10+W2、ショッ
トキー比率Rsch0=W2/Wとなる。図9のTd +XJ0
を、図2で説明したXj に代入し、図2で説明したRsc
h をRsch0とし、KをK0 とすると、このK0 の範囲
を、図4および図8で説明したKの範囲に設定すること
で、同様の効果が期待できる。
W10 is the width of the trench, Td is the depth of the trench, XJ0 is the diffusion depth of the P + anode layer 5, W2 is the width of the Schottky junction, and W is the cell pitch. When the trench 22 has a stripe shape, W = W10 + W2 and the Schottky ratio Rsch0 = W2 / W. Td + XJ0 in FIG.
Is substituted for X j described in FIG. 2, and Rsc described in FIG.
Assuming that h is Rsch0 and K is K0, the same effect can be expected by setting the range of K0 to the range of K described with reference to FIGS.

【0032】尚、具体的な素子の諸元を、Td=3μ
m、W10=0.5μm、W2=4μm、XJO=1μmと
すると、K0 =1とすることができて、素子の漏れ電流
を大幅に小さくできる。
It should be noted that Td = 3 μm
Assuming that m, W10 = 0.5 μm, W2 = 4 μm, and X JO = 1 μm, K0 = 1 can be achieved, and the leakage current of the element can be greatly reduced.

【0033】[0033]

【発明の効果】以上の説明より明らかなように、本発明
は、カソード電極とアノード電極の間に設けられ、前記
カソード電極と接触する第一導電型のカソード層と、前
記カソード層と前記アノード電極との間に設けられ、前
記アノード電極との間でショットキー接合部を形成す
る、前記カソード層よりも不純物濃度の低い第一導電型
のドリフト層と、前記ドリフト層中において前記アノー
ド電極に接して設けられ、前記アノード電極との間でオ
ーミック接合部を形成する、前記ドリフト層よりも高濃
度の第二導電型のアノード層とからなる構造単位を複数
有する半導体装置において、前記複数の構造単位が設け
られるピッチWを、接合深さXj と、前記ショットキー
接合部の領域の前記アノード電極の領域に対する割合R
sch との比Xj /Rsch に基づいて定めるようにしたた
め、逆回復特性を良くしつつ、逆漏れ電流の増加を防ぐ
ことができる半導体装置を得ることができる。
As is apparent from the above description, the present invention provides a cathode layer of the first conductivity type provided between a cathode electrode and an anode electrode and in contact with the cathode electrode; A first conductivity type drift layer having a lower impurity concentration than the cathode layer, wherein the drift layer forms a Schottky junction with the anode electrode, and the anode electrode in the drift layer. A semiconductor device having a plurality of structural units formed in contact with and forming an ohmic junction with the anode electrode, the second conductive type anode layer having a higher concentration than the drift layer; The pitch W at which the unit is provided is determined by the junction depth Xj and the ratio R of the area of the Schottky junction to the area of the anode electrode.
Since the ratio is determined based on the ratio Xj / Rsch with respect to sch, a semiconductor device capable of improving reverse recovery characteristics and preventing an increase in reverse leakage current can be obtained.

【0034】また、ドリフト層にトレンチ溝を形成し、
前記トレンチ溝の底部にアノード層を形成した場合にお
いて、複数の構造単位が設けられるピッチWを、接合深
さXj0と、前記トレンチ溝の深さTd と、前記ショット
キー接合部の領域の前記アノード電極の領域に対する割
合Rsch0との比(Xj0+Td )/Rsch0に基づいて定め
るようすると、逆回復特性を良くしつつ、逆漏れ電流の
増加を防ぐことができる半導体装置を得ることができ
る。
Also, a trench is formed in the drift layer,
When an anode layer is formed at the bottom of the trench, the pitch W at which a plurality of structural units are provided is determined by a junction depth Xj0, a depth Td of the trench, and the anode in a region of the Schottky junction. If the ratio is determined based on the ratio (Xj0 + Td) / Rsch0 to the ratio Rsch0 of the electrode to the region, a semiconductor device can be obtained which has improved reverse recovery characteristics and can prevent an increase in reverse leakage current.

【0035】具体的には、W=K×Xj /Rsch 、W=
K0 ×(Xj0+Td)/Rsch0とした場合、KまたはK
0 の値を5以下とすると前記の効果が発生し、1.8以
下とするとさらによい効果が得られる。
Specifically, W = K × Xj / Rsch, W =
If K0 × (Xj0 + Td) / Rsch0, K or K
When the value of 0 is set to 5 or less, the above-described effect is produced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施の形態に係る半導体装置としての
半導体整流素子を示す断面図である。
FIG. 1 is a sectional view showing a semiconductor rectifier as a semiconductor device according to an embodiment of the present invention.

【図2】空乏層がピンチオフする時の様子を二次元的に
示した模式図である。
FIG. 2 is a schematic diagram two-dimensionally showing a state when a depletion layer pinches off.

【図3】本発明の実施の形態に係る半導体装置の平面図
である。
FIG. 3 is a plan view of the semiconductor device according to the embodiment of the present invention;

【図4】本発明の実施の形態におけるKに対する逆漏れ
電流の依存性を示す説明図である。
FIG. 4 is an explanatory diagram showing the dependence of the reverse leakage current on K in the embodiment of the present invention.

【図5】本発明の実施の形態における逆バイアス印加時
の断面での電界強度分布を示す説明図である。
FIG. 5 is an explanatory diagram showing an electric field intensity distribution in a cross section when a reverse bias is applied in the embodiment of the present invention.

【図6】本発明の実施の形態におけるショットキー比率
に対するIrpのセルピッチ依存性を示す説明図である。
FIG. 6 is an explanatory diagram showing a cell pitch dependency of Irp with respect to a Schottky ratio in the embodiment of the present invention.

【図7】本発明の実施の形態における逆回復中の空間電
荷領域の広がりを示す説明図である。
FIG. 7 is an explanatory diagram showing expansion of a space charge region during reverse recovery according to the embodiment of the present invention.

【図8】図4のKの値を小さくした場合の逆漏れ電流を
示した図である。
8 is a diagram showing a reverse leakage current when the value of K in FIG. 4 is reduced.

【図9】本発明の実施の別の形態に係る半導体装置とし
ての半導体整流素子を示す断面図である。
FIG. 9 is a cross-sectional view showing a semiconductor rectifier as a semiconductor device according to another embodiment of the present invention.

【図10】逆回復ピーク電流のN- ドリフト層も比抵抗
依存性を示す図
FIG. 10 is a diagram showing the specific resistance dependence of the N drift layer of the reverse recovery peak current.

【図11】逆回復中のスパイク電圧(過電圧)のn-
リフト層の比抵抗依存性を示す図
FIG. 11 is a diagram showing the dependency of the spike voltage (overvoltage) during the reverse recovery on the specific resistance of the n drift layer.

【図12】逆回復時の電圧・電流波形図FIG. 12 is a voltage / current waveform diagram at the time of reverse recovery.

【符号の説明】[Explanation of symbols]

1 アノード電極、2 P+ アノード層、3 N- ドリ
フト層、4 N中間層、5 N+ カソード層、6 カソ
ード電極、7 ショットキー接合部、8 終端部、21
- アノード層、22 トレンチ溝、 23 ポリシ
リコン、 24酸化膜。
REFERENCE SIGNS LIST 1 anode electrode, 2 P + anode layer, 3 N drift layer, 4 N intermediate layer, 5 N + cathode layer, 6 cathode electrode, 7 Schottky junction, 8 termination, 21
P - anode layer, 22 trench groove, 23 polysilicon, 24 oxide film.

Claims (13)

【特許請求の範囲】[Claims] 【請求項1】カソード電極とアノード電極の間に設けら
れ、前記カソード電極と接触する第一導電型のカソード
層と、前記カソード層と前記アノード電極との間に設け
られ、前記アノード電極との間でショットキー接合部を
形成する、前記カソード層よりも不純物濃度の低い第一
導電型のドリフト層と、前記ドリフト層および前記アノ
ード電極に接して設けられ、前記アノード電極との間で
オーミック接合部を形成する、前記ドリフト層よりも不
純物濃度の高い第二導電型のアノード層とからなる構造
単位を複数有する半導体装置において、 前記複数の構造単位が設けられるピッチWのうち前記シ
ョットキー接合部のピッチW2を前記アノード層の接合
深さXj のK倍より小さく(W2<K・Xj )、且つ、
Kを5以下とし、前記ドリフト層の比抵抗ρが6Ω・c
m以上、450Ω・cm以下とすることを特徴とする半
導体装置。
A first conductive type cathode layer provided between the cathode electrode and the anode electrode and in contact with the cathode electrode; a first conductive type cathode layer provided between the cathode layer and the anode electrode; An ohmic junction between the first conductive type drift layer having a lower impurity concentration than the cathode layer and forming a Schottky junction between the drift layer and the anode electrode; A semiconductor device having a plurality of structural units each including a second conductive type anode layer having a higher impurity concentration than the drift layer, wherein the Schottky junction portion is included in a pitch W in which the plurality of structural units are provided. Is smaller than K times the junction depth Xj of the anode layer (W2 <K · Xj), and
K is 5 or less, and the resistivity ρ of the drift layer is 6Ω · c.
A semiconductor device characterized by being not less than m and not more than 450 Ω · cm.
【請求項2】請求項1に記載の半導体装置において、 前記Kを1.8以下とすることを特徴とする半導体装
置。
2. The semiconductor device according to claim 1, wherein K is 1.8 or less.
【請求項3】請求項1または請求項2に記載の半導体装
置において、 前記ショットキー接合部の領域の前記アノード電極の領
域に対する割合は、前記構造単位のピッチ方向の長さで
定義されることを特徴とする半導体装置。
3. The semiconductor device according to claim 1, wherein a ratio of a region of the Schottky junction to a region of the anode electrode is defined by a length of the structural unit in a pitch direction. A semiconductor device characterized by the above-mentioned.
【請求項4】請求項1ないし請求項3のいずれかに記載
の半導体装置において、 前記ショットキー接合部の領域の前記アノード電極の領
域に対する割合Rschは、40%より大きく90%より
小さいことを特徴とする半導体装置。
4. The semiconductor device according to claim 1, wherein a ratio Rsch of a region of the Schottky junction to a region of the anode electrode is larger than 40% and smaller than 90%. Characteristic semiconductor device.
【請求項5】請求項1ないし請求項4のいずれかに記載
の半導体装置において、 前記複数の構造単位における前記オーミック接合部また
は前記ショットキー接続部は、ストライプ状またはドッ
トセル状に配置されていることを特徴とする半導体装
置。
5. The semiconductor device according to claim 1, wherein the ohmic junction or the Schottky connection in the plurality of structural units is arranged in a stripe shape or a dot cell shape. A semiconductor device.
【請求項6】カソード電極とアノード電極の間に設けら
れ、前記カソード電極と接触する第一導電型のカソード
層と、前記カソード層と前記アノード電極との間に設け
られ、前記アノード電極との間でショットキー接合部を
形成する、前記カソード層よりも不純物濃度の低い第一
導電型のドリフト層と、前記ドリフト層に設けたトレン
チ溝の底部に形成され、前記トレンチ溝を充填した低比
抵抗のポリシリコンとオーミック接合部を形成し、前記
ポリシリコンを介して前記アノード電極と接する、第二
導電型のアノード層とからなる構造単位を複数有する半
導体装置において、 前記複数の構造単位が設けられるピッチWを、前記アノ
ード層の接合深さXj0と、前記トレンチの深さTd と、
前記ショットキー接合部の領域の前記アノード電極の領
域に対する割合Rsch0とに基づいて定めるようにしたこ
とを特徴とする半導体装置。
6. A cathode layer of a first conductivity type provided between a cathode electrode and an anode electrode and in contact with the cathode electrode, and a cathode layer provided between the cathode layer and the anode electrode, A first conductivity type drift layer having a lower impurity concentration than the cathode layer, forming a Schottky junction therebetween; and a low ratio formed at the bottom of the trench provided in the drift layer and filling the trench. In a semiconductor device having a plurality of structural units each including an ohmic junction with a resistor polysilicon and being in contact with the anode electrode through the polysilicon, and a second conductive type anode layer, the plurality of structural units are provided. The pitch W to be formed is determined by the junction depth Xj0 of the anode layer and the depth Td of the trench,
A semiconductor device characterized in that it is determined based on a ratio Rsch0 of the region of the Schottky junction to the region of the anode electrode.
【請求項7】請求項6に記載の半導体装置において、 前記W2は、前記アノード層の接合深さXj0と前記トレ
ンチの深さTd の和と、前記ショットキー接合部の領域
の前記アノード電極の領域に対する割合Rsch0との比の
K0 倍より小さく(W2<K0 ×(Xj +Td ))、か
つK0 を5以下とすることを特徴とする半導体装置。
7. The semiconductor device according to claim 6, wherein said W2 is a sum of a junction depth Xj0 of said anode layer and a depth Td of said trench, and said anode electrode in a region of said Schottky junction. A semiconductor device wherein the ratio of the ratio to the region Rsch0 is smaller than K0 times (W2 <K0 × (Xj + Td)) and K0 is 5 or less.
【請求項8】請求項7または請求項8に記載の半導体装
置において、 前記のK0 を1.8以下とすることを特徴とする半導体
装置。
8. The semiconductor device according to claim 7, wherein said K0 is 1.8 or less.
【請求項9】請求項7または請求項8に記載の半導体装
置において、 前記ドリフト層の比抵抗ρが6Ω・cm以上、450Ω
・cm以下であることを特徴とする半導体装置。
9. The semiconductor device according to claim 7, wherein the drift layer has a specific resistance ρ of 6 Ω · cm or more and 450 Ω or more.
-A semiconductor device characterized by being not more than cm.
【請求項10】請求項7ないし請求項9のいずれかに記
載の半導体装置において、 前記ショットキー接合部の領域の前記アノード電極の領
域に対する割合は、前記構造単位のピッチ方向の長さで
定義されることを特徴とする半導体装置。
10. The semiconductor device according to claim 7, wherein a ratio of the Schottky junction region to the anode electrode region is defined by a length of the structural unit in a pitch direction. A semiconductor device characterized by being performed.
【請求項11】請求項7ないし請求項10のいずれかに
記載の半導体装置において、 前記ショットキー接合部の領域の前記アノード電極の領
域に対する割合Rsch0 は、40%より大きく90%よ
り小さいことを特徴とする半導体装置。
11. The semiconductor device according to claim 7, wherein a ratio Rsch0 of the Schottky junction region to the anode electrode region is larger than 40% and smaller than 90%. Characteristic semiconductor device.
【請求項12】請求項7ないし請求項11のいずれかに
記載の半導体装置において、 前記複数の構造単位における前記オーミック接合部また
は前記ショットキー接続部は、ストライプ状またはドッ
トセル状に配置されていることを特徴とする半導体装
置。
12. The semiconductor device according to claim 7, wherein the ohmic junction or the Schottky connection in the plurality of structural units is arranged in a stripe shape or a dot cell shape. A semiconductor device.
【請求項13】請求項1または請求項9に記載の半導体
装置において、前記ドリフト層の比抵抗を15Ω・cm
以上、350Ω・cm以下とすることを特徴とする半導
体装置。
13. The semiconductor device according to claim 1, wherein the drift layer has a specific resistance of 15 Ω · cm.
As described above, the semiconductor device has a resistance of 350 Ω · cm or less.
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