JP2002076013A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】 （修正有）
【課題】バイポーラトランジスタのエミッタ面積を小さ
くすること共に、ｈｆｅの低下を抑制する。 【解決手段】シリコン基板１上に形成されたベース層９
と、このベース層９内に形成されたエミッタ層１２と、
このエミッタ層１２にコンタクトするエミッタ配線層２
２とを有する半導体装置において、前記エミッタ層１２
上とエミッタ配線層２２との間にシリコン層から成るエ
ミッタ電極層１４を介在させ、エミッタ層１２はエミッ
タ電極層１４から熱拡散された不純物から成る。
くすること共に、ｈｆｅの低下を抑制する。 【解決手段】シリコン基板１上に形成されたベース層９
と、このベース層９内に形成されたエミッタ層１２と、
このエミッタ層１２にコンタクトするエミッタ配線層２
２とを有する半導体装置において、前記エミッタ層１２
上とエミッタ配線層２２との間にシリコン層から成るエ
ミッタ電極層１４を介在させ、エミッタ層１２はエミッ
タ電極層１４から熱拡散された不純物から成る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、さらに詳しく言えば、バイポーラ型ト
ランジスタの構造とその製造方法、バイポーラ型トラン
ジスタとＭＯＳ型トランジスタを同一半導体基板上に集
積化した半導体装置の製造方法に関する。
製造方法に関し、さらに詳しく言えば、バイポーラ型ト
ランジスタの構造とその製造方法、バイポーラ型トラン
ジスタとＭＯＳ型トランジスタを同一半導体基板上に集
積化した半導体装置の製造方法に関する。
【０００２】
【従来の技術】図９は従来例に係る半導体装置を示す断
面図である。Ｐ型シリコン基板５０の表面にＮＰＮ型ト
ランジスタのＮ型コレクタ領域５１が形成されている。
５２Ａ，５２ＢはＮＰＮ型トランジスタのＰ＋型分離層
である。Ｎ型コレクタ領域５１内にはＰ−型ベース層５
３があり、さらにＰ−型ベース層内５３にＮ＋型エミッ
タ層５４が形成されている。また、５５はＮ型コレクタ
領域５１内に形成されたオーミックコンタクト形成用の
Ｎ＋型コレクタ取り出し層である。５６はＰ型シリコン
基板５０の表面を覆うシリコン酸化膜５６である。Ｎ＋
型エミッタ層５４、Ｎ＋層５５上のシリコン酸化膜５６
にはコンタクトホールが開口され、それぞれにエミッタ
Ａｌ配線層５７、コレクタＡｌ配線層５８が形成されて
いる。
面図である。Ｐ型シリコン基板５０の表面にＮＰＮ型ト
ランジスタのＮ型コレクタ領域５１が形成されている。
５２Ａ，５２ＢはＮＰＮ型トランジスタのＰ＋型分離層
である。Ｎ型コレクタ領域５１内にはＰ−型ベース層５
３があり、さらにＰ−型ベース層内５３にＮ＋型エミッ
タ層５４が形成されている。また、５５はＮ型コレクタ
領域５１内に形成されたオーミックコンタクト形成用の
Ｎ＋型コレクタ取り出し層である。５６はＰ型シリコン
基板５０の表面を覆うシリコン酸化膜５６である。Ｎ＋
型エミッタ層５４、Ｎ＋層５５上のシリコン酸化膜５６
にはコンタクトホールが開口され、それぞれにエミッタ
Ａｌ配線層５７、コレクタＡｌ配線層５８が形成されて
いる。
【０００３】上述したＮＰＮ型トランジスタと、ＭＯＳ
トランジスタを同一のＰ型シリコン基板５０に形成する
には、Ｐ＋型分離層５２Ａ，５２Ｂの代わりに、選択酸
化によるロコス酸化膜を用いると共に、エミッタ層５
４、Ｎ＋型コレクタ取り出し層５５については、ＭＯＳ
トランジスタのソース／ドレイン層の形成工程を適用し
ていた。
トランジスタを同一のＰ型シリコン基板５０に形成する
には、Ｐ＋型分離層５２Ａ，５２Ｂの代わりに、選択酸
化によるロコス酸化膜を用いると共に、エミッタ層５
４、Ｎ＋型コレクタ取り出し層５５については、ＭＯＳ
トランジスタのソース／ドレイン層の形成工程を適用し
ていた。
【０００４】
【発明が解決しようとする課題】上述した構成のＮＰＮ
型トランジスタでは、非飽和領域のＩ−Ｖ特性を改善す
るために、Ｎ＋型コレクタ取り出し層５５を高濃度で深
く形成することによりコレクタ抵抗を下げることが必要
である。
型トランジスタでは、非飽和領域のＩ−Ｖ特性を改善す
るために、Ｎ＋型コレクタ取り出し層５５を高濃度で深
く形成することによりコレクタ抵抗を下げることが必要
である。
【０００５】しかしながら、微細化に伴い、ＭＯＳトラ
ンジスタのソース／ドレイン層の接合深さは浅くなるの
で、Ｎ＋型コレクタ取り出し層５５をＭＯＳトランジス
タのソース／ドレイン層の形成工程によって形成しよう
とすると、Ｎ＋型コレクタ取り出し層５５の濃度及び深
さが十分確保できない。
ンジスタのソース／ドレイン層の接合深さは浅くなるの
で、Ｎ＋型コレクタ取り出し層５５をＭＯＳトランジス
タのソース／ドレイン層の形成工程によって形成しよう
とすると、Ｎ＋型コレクタ取り出し層５５の濃度及び深
さが十分確保できない。
【０００６】一方、Ｎ＋型コレクタ取り出し層５５を高
濃度の不純物イオン注入で形成することは装置負荷が重
くなり生産性が低下すると共に、ソース／ドレイン層の
形成工程と別個の工程となることにより製造工程が増加
してしまうという問題があった。
濃度の不純物イオン注入で形成することは装置負荷が重
くなり生産性が低下すると共に、ソース／ドレイン層の
形成工程と別個の工程となることにより製造工程が増加
してしまうという問題があった。
【０００７】また、Ｎ＋型コレクタ領域５５上にコンタ
クト領域を形成していたので、マスクずれを考慮する
と、Ｎ＋型コレクタ取り出し層５５のパターン面積が大
きくなるという問題があった。
クト領域を形成していたので、マスクずれを考慮する
と、Ｎ＋型コレクタ取り出し層５５のパターン面積が大
きくなるという問題があった。
【０００８】そこで、本発明は製造工程を増加させるこ
となくコレクタ抵抗を下げ、ＮＰＮトランジスタの非飽
和特性を向上させると共に、Ｎ＋型コレクタ取り出し層
５５のパターン面積を小さくすることを目的とする。
となくコレクタ抵抗を下げ、ＮＰＮトランジスタの非飽
和特性を向上させると共に、Ｎ＋型コレクタ取り出し層
５５のパターン面積を小さくすることを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、半導体基板上に形成された
コレクタ領域と、このコレクタ領域表面に形成されたコ
レクタ取り出し層と、このコレクタ取り出し層に接続さ
れるコレクタ配線層を有する半導体装置において、前記
コレクタ取り出し層とコレクタ配線層との間にシリコン
層を介在させ、前記コレクタ取り出し層は該シリコン層
から熱拡散された不純物から成ることを特徴とするもの
である。
に、本発明の半導体装置は、半導体基板上に形成された
コレクタ領域と、このコレクタ領域表面に形成されたコ
レクタ取り出し層と、このコレクタ取り出し層に接続さ
れるコレクタ配線層を有する半導体装置において、前記
コレクタ取り出し層とコレクタ配線層との間にシリコン
層を介在させ、前記コレクタ取り出し層は該シリコン層
から熱拡散された不純物から成ることを特徴とするもの
である。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板上にコレクタ領域を形成する工程と、前記半
導体基板上の全面に酸化膜を形成する工程と、 前記酸
化膜の所定領域上に第１のシリコン層及び耐酸化性膜を
積層して形成する工程と、前記耐酸化性膜をマスクとし
た選択酸化によりフィールド酸化膜を形成する工程と、
前記コレクタ領域の表面を部分的に露出する工程と、
前記露出されたコレクタ領域上を含む全面に第２のシリ
コン層を形成する工程と、 前記第２のシリコン層から
前記コレクタ領域に不純物を熱拡散させることによりコ
レクタ取り出し層を形成する工程と、 前記第１及び第
２のシリコン層を選択的にエッチングすることにより、
前記第１及び第２のシリコン層から成るコレクタ電極層
を形成する工程と、 前記コレクタ電極層の上面にコン
タクトするコレクタ配線層を形成する工程と、を有する
ことを特徴とするものである。
半導体基板上にコレクタ領域を形成する工程と、前記半
導体基板上の全面に酸化膜を形成する工程と、 前記酸
化膜の所定領域上に第１のシリコン層及び耐酸化性膜を
積層して形成する工程と、前記耐酸化性膜をマスクとし
た選択酸化によりフィールド酸化膜を形成する工程と、
前記コレクタ領域の表面を部分的に露出する工程と、
前記露出されたコレクタ領域上を含む全面に第２のシリ
コン層を形成する工程と、 前記第２のシリコン層から
前記コレクタ領域に不純物を熱拡散させることによりコ
レクタ取り出し層を形成する工程と、 前記第１及び第
２のシリコン層を選択的にエッチングすることにより、
前記第１及び第２のシリコン層から成るコレクタ電極層
を形成する工程と、 前記コレクタ電極層の上面にコン
タクトするコレクタ配線層を形成する工程と、を有する
ことを特徴とするものである。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態に係る
半導体装置及びその製造方法ついて、図１〜図８を参照
しながら説明する。なお、図１〜図８において、図面の
右側にＮＰＮ型トランジスタの形成領域、左側にＰチャ
ネル型ＭＯＳトランジスタの形成領域を示している。
半導体装置及びその製造方法ついて、図１〜図８を参照
しながら説明する。なお、図１〜図８において、図面の
右側にＮＰＮ型トランジスタの形成領域、左側にＰチャ
ネル型ＭＯＳトランジスタの形成領域を示している。
【００１２】図１に示すように、Ｐ型シリコン基板１上
に、Ｎ型ウエル領域２Ａ、２Ｂを形成する。Ｎ型ウエル
領域２ＡはＮＰＮ型トランジスタのコレクタ領域、Ｎ型
ウエル領域２ＢはＰチャネル型ＭＯＳトランジスタのウ
エル領域となる。
に、Ｎ型ウエル領域２Ａ、２Ｂを形成する。Ｎ型ウエル
領域２ＡはＮＰＮ型トランジスタのコレクタ領域、Ｎ型
ウエル領域２ＢはＰチャネル型ＭＯＳトランジスタのウ
エル領域となる。
【００１３】次に、Ｐ型ウエル領域３を形成する。図面
では素子分離領域に形成されているが、Ｎチャネル型Ｍ
ＯＳトランジスタの形成領域にも用いられる。Ｐ型ウエ
ル領域３では（イオン注入＋熱拡散）が基本であるが、
Ｎ型ウエル領域２Ａ、２Ｂをコンペンセートして形成し
てもよいし、Ｎ型ウエル領域２Ａ、２Ｂと別の領域に形
成してもよい。また、Ｐ型ウエル領域３は後の工程で形
成してもよい。
では素子分離領域に形成されているが、Ｎチャネル型Ｍ
ＯＳトランジスタの形成領域にも用いられる。Ｐ型ウエ
ル領域３では（イオン注入＋熱拡散）が基本であるが、
Ｎ型ウエル領域２Ａ、２Ｂをコンペンセートして形成し
てもよいし、Ｎ型ウエル領域２Ａ、２Ｂと別の領域に形
成してもよい。また、Ｐ型ウエル領域３は後の工程で形
成してもよい。
【００１４】そして、Ｐ型シリコン基板１上に１５ｎｍ
程度の薄い酸化膜４を熱酸化により形成する。この薄い
酸化膜４上に５０ｎｍ〜１００ｎｍの第１のポリシリコ
ン層５、５０ｎｍ〜１００ｎｍのシリコン窒化膜（Si3N
4膜）６をＬＰＣＶＤ法により形成し、第１のポリシリ
コン層５、シリコン窒化膜６を選択的にエッチングす
る。なお、ここでシリコン窒化膜６のみを選択的にエッ
チングするようにしてもよい。
程度の薄い酸化膜４を熱酸化により形成する。この薄い
酸化膜４上に５０ｎｍ〜１００ｎｍの第１のポリシリコ
ン層５、５０ｎｍ〜１００ｎｍのシリコン窒化膜（Si3N
4膜）６をＬＰＣＶＤ法により形成し、第１のポリシリ
コン層５、シリコン窒化膜６を選択的にエッチングす
る。なお、ここでシリコン窒化膜６のみを選択的にエッ
チングするようにしてもよい。
【００１５】次に、１０００℃程度の熱酸化を行うと、
図２に示すように第１のポリシリコン層５、シリコン窒
化膜６がエッチングにより除去された領域にフィールド
酸化膜７が形成される。フィールド酸化膜７の膜厚は例
えば５００ｎｍ程度である。ここで、薄い酸化膜４はパ
ッド酸化膜と呼ばれるもので、フィールド酸化膜７のい
わゆるバーズビーク下のＰ型シリコン基板１に結晶欠陥
が発生するのを防止する。また、第１のポリシリコン層
５は、パッドポリシリコンと呼ばれるもので、バーズビ
ークを短く抑制する働きをする。通常、薄い酸化膜４、
第１のポリシリコン層５はフィールド酸化後に除去する
が、本プロセスではこれらをそのまま残存させ、以下に
説明するようにデバイスの構成要素として利用する。
図２に示すように第１のポリシリコン層５、シリコン窒
化膜６がエッチングにより除去された領域にフィールド
酸化膜７が形成される。フィールド酸化膜７の膜厚は例
えば５００ｎｍ程度である。ここで、薄い酸化膜４はパ
ッド酸化膜と呼ばれるもので、フィールド酸化膜７のい
わゆるバーズビーク下のＰ型シリコン基板１に結晶欠陥
が発生するのを防止する。また、第１のポリシリコン層
５は、パッドポリシリコンと呼ばれるもので、バーズビ
ークを短く抑制する働きをする。通常、薄い酸化膜４、
第１のポリシリコン層５はフィールド酸化後に除去する
が、本プロセスではこれらをそのまま残存させ、以下に
説明するようにデバイスの構成要素として利用する。
【００１６】次に、図３に示すように、シリコン窒化膜
６を除去した後に、ホトレジスト層８を形成し、露光現
像処理によりベース層形成領域に開口部を設ける。そし
て、ホトレジスト層８をマスクとして、この開口部から
ボロン（+B11）をイオン注入し、ベース層９を形成す
る。このときの注入量は１×１０14／ｃｍ2程度であ
る。また、必要であればベース拡散を行う。
６を除去した後に、ホトレジスト層８を形成し、露光現
像処理によりベース層形成領域に開口部を設ける。そし
て、ホトレジスト層８をマスクとして、この開口部から
ボロン（+B11）をイオン注入し、ベース層９を形成す
る。このときの注入量は１×１０14／ｃｍ2程度であ
る。また、必要であればベース拡散を行う。
【００１７】次に、図４に示すように、ベース層９の所
定領域上、コレクタ領域２Ａの所定領域上の薄い酸化膜
４及び第１のポリシリコン層５を選択的エッチングによ
り除去し、開口部１０Ａ，１０Ｂを形成する。これによ
り、ベース層９及びコレクタ領域２Ａの表面は部分的に
露出される。
定領域上、コレクタ領域２Ａの所定領域上の薄い酸化膜
４及び第１のポリシリコン層５を選択的エッチングによ
り除去し、開口部１０Ａ，１０Ｂを形成する。これによ
り、ベース層９及びコレクタ領域２Ａの表面は部分的に
露出される。
【００１８】次に、図５に示すように、ＬＰＣＶＤ法に
より全面に、５０ｎｍ〜１００ｎｍ程度の第２のポリシ
リコン層１１を形成する。第２のポリシリコン層１１
は、露出されたベース層９及びコレクタ領域２Ａの表面
に接触される。そして、ＰＯＣｌ３を用いたリン拡散に
より、第２のポリシリコン層１１からリンがベース層９
及びコレクタ領域２Ａに拡散し、Ｎ＋型エミッタ層１
２、Ｎ＋型コレクタ取り出し層１３が形成される。
より全面に、５０ｎｍ〜１００ｎｍ程度の第２のポリシ
リコン層１１を形成する。第２のポリシリコン層１１
は、露出されたベース層９及びコレクタ領域２Ａの表面
に接触される。そして、ＰＯＣｌ３を用いたリン拡散に
より、第２のポリシリコン層１１からリンがベース層９
及びコレクタ領域２Ａに拡散し、Ｎ＋型エミッタ層１
２、Ｎ＋型コレクタ取り出し層１３が形成される。
【００１９】このリン拡散によれば、ソース／ドレイン
層より深く、高濃度の拡散層の形成が可能である。例え
ば、ソースドレイン層が０．３μｍであるとすると、Ｎ
＋型エミッタ層１２は０．８μｍ程度、Ｎ＋型コレクタ
取り出し層１３は０．８μｍ以上に深くすることができ
る。これにより、Ｎ＋型コレクタ取り出し層１３は低抵
抗化され、ＮＰＮ型トランジスタの非飽和領域のＩ−Ｖ
特性が改善される。また、ベース電流がエミッタに逆注
入されにくくなるので、ｈｆｅの低下が抑止される。
層より深く、高濃度の拡散層の形成が可能である。例え
ば、ソースドレイン層が０．３μｍであるとすると、Ｎ
＋型エミッタ層１２は０．８μｍ程度、Ｎ＋型コレクタ
取り出し層１３は０．８μｍ以上に深くすることができ
る。これにより、Ｎ＋型コレクタ取り出し層１３は低抵
抗化され、ＮＰＮ型トランジスタの非飽和領域のＩ−Ｖ
特性が改善される。また、ベース電流がエミッタに逆注
入されにくくなるので、ｈｆｅの低下が抑止される。
【００２０】次に、図６に示すように、第２のポリシリ
コン層１１及び第１のポリシリコン層５を選択的にエッ
チングすることにより、エミッタ電極層１４、コレクタ
電極層１５を形成する。これにより、エミッタ電極層１
４、コレクタ電極層１５は、Ｎ＋型エミッタ１２層、Ｎ
＋型コレクタ取り出し層１３に接触すると共に、薄い酸
化膜４上に残された第１のポリシリコン層５上に延在し
た第２のポリシリコン層１１とから構成される。
コン層１１及び第１のポリシリコン層５を選択的にエッ
チングすることにより、エミッタ電極層１４、コレクタ
電極層１５を形成する。これにより、エミッタ電極層１
４、コレクタ電極層１５は、Ｎ＋型エミッタ１２層、Ｎ
＋型コレクタ取り出し層１３に接触すると共に、薄い酸
化膜４上に残された第１のポリシリコン層５上に延在し
た第２のポリシリコン層１１とから構成される。
【００２１】また、上記の選択エッチング工程では、同
時に、ポリシリコン配線層１６、ＭＯＳトランジスタの
ゲート電極層１７が形成される。すなわち、エミッタ電
極層１４、コレクタ電極層１５は、ＭＯＳトランジスタ
のゲート電極層１７の形成工程と同時に行えるので工程
数の削減をすることができる。
時に、ポリシリコン配線層１６、ＭＯＳトランジスタの
ゲート電極層１７が形成される。すなわち、エミッタ電
極層１４、コレクタ電極層１５は、ＭＯＳトランジスタ
のゲート電極層１７の形成工程と同時に行えるので工程
数の削減をすることができる。
【００２２】また、フィールド酸化膜７のポリシリコン
配線層１６は第１のポリシリコン層５上に積層されるこ
となく、単層である。そのため、フィールド酸化膜７に
よる平坦性の悪化を緩和することができ、後に行われる
上層配線形成のためのリソグラフィー工程において、加
工精度を高めることができるという利点もある。
配線層１６は第１のポリシリコン層５上に積層されるこ
となく、単層である。そのため、フィールド酸化膜７に
よる平坦性の悪化を緩和することができ、後に行われる
上層配線形成のためのリソグラフィー工程において、加
工精度を高めることができるという利点もある。
【００２３】次に、図７に示すように、全面にＣＶＤ酸
化膜を堆積した後に、このＣＶＤ酸化膜をエッチバック
すると、ＭＯＳトランジスタのゲート電極層１７のサイ
ドウオール膜１８が形成される。そして、ボロンなどの
イオン注入を行うことにより、Ｐチャネル型ＭＯＳトラ
ンジスタのＰ＋型ソース層１９、Ｐ＋型ドレイン層２０
を形成する。
化膜を堆積した後に、このＣＶＤ酸化膜をエッチバック
すると、ＭＯＳトランジスタのゲート電極層１７のサイ
ドウオール膜１８が形成される。そして、ボロンなどの
イオン注入を行うことにより、Ｐチャネル型ＭＯＳトラ
ンジスタのＰ＋型ソース層１９、Ｐ＋型ドレイン層２０
を形成する。
【００２４】なお、本実施形態では、説明の便宜上、Ｎ
ＰＮ型トランジスタとＰチャネル型ＭＯＳトランジスタ
を同一シリコン基板１上に形成する方法について説明し
ているが、ＢＩＣＭＯＳ化する場合には、Ｎチャネル型
ＭＯＳトランジスタも形成することは言うまでもない。
ＰＮ型トランジスタとＰチャネル型ＭＯＳトランジスタ
を同一シリコン基板１上に形成する方法について説明し
ているが、ＢＩＣＭＯＳ化する場合には、Ｎチャネル型
ＭＯＳトランジスタも形成することは言うまでもない。
【００２５】次に、図８に示すように、全面にＢＰＳＧ
膜などの層間絶縁膜２１を形成し、エミッタ電極層１４
及びコレクタ電極層１５上にコンタクトホールを形成す
る。また同時に、Ｐ＋型ソース層１９、Ｐ＋型ドレイン
層２０上にコンタクトホールを形成する。さらに、これ
らのコンタクトホールを介して、エミッタＡｌ配線層２
２、コレクタＡｌ配線層２３、ソースＡｌ配線層２４、
ドレインＡｌ配線層２５を形成する。
膜などの層間絶縁膜２１を形成し、エミッタ電極層１４
及びコレクタ電極層１５上にコンタクトホールを形成す
る。また同時に、Ｐ＋型ソース層１９、Ｐ＋型ドレイン
層２０上にコンタクトホールを形成する。さらに、これ
らのコンタクトホールを介して、エミッタＡｌ配線層２
２、コレクタＡｌ配線層２３、ソースＡｌ配線層２４、
ドレインＡｌ配線層２５を形成する。
【００２６】ここで、Ｎ＋型エミッタ層１２、Ｎ＋型コ
レクタ取り出し層１３上に夫々、エミッタ電極層１４及
びコレクタ電極層１５を介在させているので、エミッタ
電極層１４及びコレクタ電極層１５上でコンタクトホー
ルを大きく形成することができることにより、Ｎ＋型エ
ミッタ層１２、Ｎ＋型コレクタ取り出し層１３は小さい
パターン面積で形成することが可能に成る。
レクタ取り出し層１３上に夫々、エミッタ電極層１４及
びコレクタ電極層１５を介在させているので、エミッタ
電極層１４及びコレクタ電極層１５上でコンタクトホー
ルを大きく形成することができることにより、Ｎ＋型エ
ミッタ層１２、Ｎ＋型コレクタ取り出し層１３は小さい
パターン面積で形成することが可能に成る。
【００２７】また、Ｎ＋型エミッタ層１２上にポリシリ
コンから成るエミッタ電極層１４を介在させて、エミッ
タＡｌ配線層２２を設けているので、エミッタ電極層１
４とエミッタＡｌ配線層２２とが離され、これにより、
ベース電流がエミッタＡｌ配線層２２に逆注入されにく
くなり、トランジスタのｈｆｅが小さくなることが防止
される。
コンから成るエミッタ電極層１４を介在させて、エミッ
タＡｌ配線層２２を設けているので、エミッタ電極層１
４とエミッタＡｌ配線層２２とが離され、これにより、
ベース電流がエミッタＡｌ配線層２２に逆注入されにく
くなり、トランジスタのｈｆｅが小さくなることが防止
される。
【００２８】
【発明の効果】以上説明したように、本発明の半導体装
置及びその製造方法によれば、製造工程を増加させるこ
となくコレクタ抵抗を下げ、ＮＰＮトランジスタの非飽
和特性を向上させることが可能となる。
置及びその製造方法によれば、製造工程を増加させるこ
となくコレクタ抵抗を下げ、ＮＰＮトランジスタの非飽
和特性を向上させることが可能となる。
【００２９】また、コレクタ取り出し層とコレクタ配線
層との間にシリコン層を介在させているので、マスクず
れの影響がなくなり、バイポーラトランジスタのコレク
タ面積を小さくすることができる。
層との間にシリコン層を介在させているので、マスクず
れの影響がなくなり、バイポーラトランジスタのコレク
タ面積を小さくすることができる。
【図１】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図５】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図６】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】本発明の実施形態に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図８】本発明の実施形態に係る半導体装置及びその製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
【図９】従来例に係る半導体装置を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 21/8249 Ｆターム(参考） 4M104 BB01 BB40 CC01 DD16 DD43 DD55 DD91 FF13 GG06 GG15 HH15 5F003 BA97 BC05 BC07 BC08 BE07 BE08 BH06 BH08 BH18 BJ15 BP06 BP32 BP94 5F033 HH08 JJ04 KK01 LL04 NN20 QQ08 QQ09 QQ10 QQ37 QQ73 QQ76 RR04 RR06 RR15 SS13 SS25 SS27 TT08 XX00 XX09 5F048 AA01 AA09 AA10 AC05 AC07 BB05 BB12 BE03 BF03 BG12 CA03 CA14 CA15 DA14 DA15 DA25 5F082 AA08 AA13 AA16 BA04 BA23 BC09 DA03 DA10 EA12
Claims (3)
- 【請求項１】 半導体基板上に形成されたコレクタ領域
と、このコレクタ領域表面に形成されたコレクタ取り出
し層と、このコレクタ取り出し層に接続されるコレクタ
配線層を有する半導体装置において、前記コレクタ取り
出し層とコレクタ配線層との間にシリコン層を介在さ
せ、前記コレクタ取り出し層は該シリコン層から熱拡散
された不純物から成ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上にコレクタ領域を形成する
工程と、 前記半導体基板上の全面に酸化膜を形成する工程と、 前記酸化膜の所定領域上に第１のシリコン層及び耐酸化
性膜を積層して形成する工程と、 前記耐酸化性膜をマスクとした選択酸化によりフィール
ド酸化膜を形成する工程と、 前記コレクタ領域の表面を部分的に露出する工程と、 前記露出されたコレクタ領域上を含む全面に第２のシリ
コン層を形成する工程と、 前記第２のシリコン層から前記コレクタ領域に不純物を
熱拡散させることによりコレクタ取り出し層を形成する
工程と、 前記第１及び第２のシリコン層を選択的にエッチングす
ることにより、前記第１及び第２のシリコン層から成る
コレクタ電極層を形成する工程と、 前記コレクタ電極層の上面にコンタクトするコレクタ配
線層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記第１及び第２のシリコン層を選択的
にエッチングすることにより、前記第１及び第２のシリ
コン層から成るコレクタ電極層を形成する工程におい
て、同時に前記第１及び第２のシリコン層から成るＭＯ
Ｓトランジスタのゲート電極を形成することを特徴とす
る請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255687A JP2002076013A (ja) | 2000-08-25 | 2000-08-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000255687A JP2002076013A (ja) | 2000-08-25 | 2000-08-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076013A true JP2002076013A (ja) | 2002-03-15 |
Family
ID=18744422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000255687A Pending JP2002076013A (ja) | 2000-08-25 | 2000-08-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076013A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071181A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 半導体装置の製造方法 |
-
2000
- 2000-08-25 JP JP2000255687A patent/JP2002076013A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071181A (ja) * | 2007-09-14 | 2009-04-02 | Nec Electronics Corp | 半導体装置の製造方法 |
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