JP2002057190A - Method and device for producing semiconductor device - Google Patents

Method and device for producing semiconductor device

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JP2002057190A
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semiconductor device
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wiring substrate
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哲也 上林
Akira Yamazaki
暁 山崎
Katsuyuki Fukutome
勝幸 福留
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Abstract

PROBLEM TO BE SOLVED: To provide a method and a device for producing semiconductor device, with which a semiconductor chip and a wiring substrate can be electrically bonded while using a solder inner bump in the state of fusing the solder inner bump without using flux when electrically bonding the semiconductor chip and the wiring substrate while using the solder inner bump. SOLUTION: A semiconductor chip 1 is held by a collet 7 and an interval with a wiring substrate 2 is controlled constant. Besides, a reducing gas is led from a reducing gas passage 11 and a cold gas 10 for cooling is led from a frame member 12.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体チップと
配線基板とを接続する、半導体装置の製造方法およびそ
の接続に用いる製造装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device for connecting a semiconductor chip and a wiring board, and a manufacturing apparatus used for the connection.

【０００２】[0002]

【従来の技術】近年、電子機器の携帯性を高めるために、
半導体パッケージの小型化、薄型化、および軽量化が必
要となっており、半導体チップとほぼ同じ大きさのパッ
ケージ、いわゆるＣＳＰ(Chip Scale Package)の重要
性が増している。2. Description of the Related Art In recent years, in order to improve the portability of electronic devices,
2. Description of the Related Art Semiconductor packages are required to be smaller, thinner, and lighter, and the importance of a package having substantially the same size as a semiconductor chip, that is, a so-called CSP (Chip Scale Package) is increasing.

【０００３】ＣＳＰにおいて、半導体チップとほぼ同様
のパッケージサイズを実現するためには、半導体チップ
から配線基材へ金線を張るワイヤボンド方式よりも、半
導体チップを反転(フリップ)させて回路面を下向きに
し、インナーバンプ（共晶半田など）で半導体チップと
配線基材とを接合して、電気的特性を得るフリップチッ
プボンド技術が有利である。In the CSP, in order to realize a package size almost the same as that of a semiconductor chip, a semiconductor chip is flipped and a circuit surface is flipped rather than a wire bonding method in which a gold wire is stretched from a semiconductor chip to a wiring substrate. A flip-chip bonding technique in which the semiconductor chip and the wiring substrate are joined downward with inner bumps (such as eutectic solder) to obtain electrical characteristics is advantageous.

【０００４】フリップチップボンド技術を実現する一般
的な方法としては、Ｃ４(ControlledCollapse Chip Conn
ection)プロセスと呼ばれるものを挙げることができ
る。以下に、このＣ４プロセスのフローを図１４〜図１
６を参照して説明する。As a general method for realizing the flip chip bonding technique, C4 (Controlled Collapse Chip Conn.
ection) process. The C4 process flow is described below with reference to FIGS.
This will be described with reference to FIG.

【０００５】まず、図１４を参照して、半導体チップ１
と、この半導体チップ１上に接合された共晶半田インナ
ーバンプ３とを備える。半導体チップ１の下方には、フ
ラックス溜２２が配置され、このフラックス溜２２に
は、フラックス２１が溜められている。図１４に示すよ
うに、まず半導体チップ１上の所定位置に共晶半田イン
ナーバンプ３を形成した後に、共晶半田インナーバンプ
３をフラックス溜２２に浸し、共晶半田インナーバンプ
３にフラックス２１を転写する。[0005] First, referring to FIG.
And a eutectic solder inner bump 3 bonded to the semiconductor chip 1. A flux reservoir 22 is arranged below the semiconductor chip 1, and a flux 21 is stored in the flux reservoir 22. As shown in FIG. 14, first, the eutectic solder inner bump 3 is formed at a predetermined position on the semiconductor chip 1, and then the eutectic solder inner bump 3 is immersed in the flux reservoir 22, and the flux 21 is applied to the eutectic solder inner bump 3. Transcribe.

【０００６】次に、図１５を参照して、フラックス２１
を共晶半田インナーバンプ３に転写した半導体チップ１
を配線基材２に搭載する。配線基材２には、金属配線が
施されている。図１５に示すステップにおいては、共晶
半田インナーバンプ３による半導体チップ１と配線基材
２との電気的接合は完全でなく仮接合の状態である。[0006] Next, referring to FIG.
Semiconductor chip 1 in which is transferred to eutectic solder inner bump 3
Is mounted on the wiring substrate 2. The wiring base 2 is provided with metal wiring. In the step shown in FIG. 15, the electrical connection between the semiconductor chip 1 and the wiring substrate 2 by the eutectic solder inner bumps 3 is not complete, but is in a temporary connection state.

【０００７】次に、図１６を参照して、仮接合の状態で
ある半導体チップ１と配線基材２とをリフロー炉に搬入
して、リフロー炉の内の温度を半田融点温度以上となる
ように設定し、共晶半田インナーバンプ３にリフローを
施すことにより、半導体チップ１と配線基材２との間に
本接合を得る。Next, referring to FIG. 16, the semiconductor chip 1 and the wiring base material 2 in the temporarily joined state are carried into a reflow furnace, and the temperature in the reflow furnace is set to be equal to or higher than the solder melting point temperature. By performing reflow on the eutectic solder inner bumps 3, the final bonding between the semiconductor chip 1 and the wiring substrate 2 is obtained.

【０００８】[0008]

【発明が解決しようとする課題】従来のフリップチップ
ボンド技術は以上のように構成されているので、以下に
示す様々な問題が挙げられる。Since the conventional flip chip bonding technique is configured as described above, there are various problems described below.

【０００９】第１に、半導体チップ１と配線基材２との
接合時に、フラックスを使用する場合には、接合後にフ
ラックス残渣が共晶半田インナーバンプ３に付着するた
め、半導体チップ１のパッケージ封止において、パッケ
ージ信頼性に問題が生じる。First, when a flux is used at the time of bonding the semiconductor chip 1 and the wiring substrate 2, the flux residue adheres to the eutectic solder inner bumps 3 after the bonding, so that the package of the semiconductor chip 1 is sealed. In this case, a problem occurs in the package reliability.

【００１０】第２に、フラックス残渣を取り除くために
は、新たに洗浄工程を導入する必要がある。Second, in order to remove the flux residue, it is necessary to introduce a new washing step.

【００１１】第３に、本接合を得るには共晶半田インナ
ーバンプ３の融点以上でのリフロー工程が必要不可欠で
あり、製造工程が煩雑で生産能力が低下する問題が生じ
る。Third, a reflow step at a temperature equal to or higher than the melting point of the eutectic solder inner bumps 3 is indispensable for obtaining the actual bonding, which causes a problem that the manufacturing process is complicated and the production capacity is reduced.

【００１２】第４に、半導体チップ１のサイズが大きく
共晶半田インナーバンプ３の数が少ない場合には、仮付
け後リフロー工程において、半導体チップ１の重量を溶
融した共晶半田インナーバンプ３が支えきれず、共晶半
田インナーバンプ３がつぶれてしまうという問題点が生
じる。Fourth, when the size of the semiconductor chip 1 is large and the number of the eutectic solder inner bumps 3 is small, the eutectic solder inner bumps 3 in which the weight of the semiconductor chip 1 is melted are used in the reflow process after the temporary attachment. A problem arises in that the eutectic solder inner bump 3 cannot be supported and is crushed.

【００１３】したがって、本発明の目的は、半導体チッ
プと半田インナーバンプが設けられた配線基材とを接合
する場合に、フラックスを用いることなく両者を接合す
ることを可能とする、半導体装置の製造方法およびその
方法に用いる半導体装置の製造装置を提供することを目
的とする。Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of bonding a semiconductor chip and a wiring substrate provided with solder inner bumps without using flux. It is an object of the present invention to provide a method and an apparatus for manufacturing a semiconductor device used in the method.

【００１４】また、本発明の他の目的は、半導体チップ
と半田インナーバンプとの間隔を一定間隔に保持するこ
とにより、半田インナーバンプが溶融された状態で半導
体チップと半田インナーバンプとの接合を可能とする、
半導体装置の製造方法およびその方法に用いる半導体装
置の製造装置を提供することを目的とする。Another object of the present invention is to maintain a constant interval between the semiconductor chip and the solder inner bump so that the semiconductor chip and the solder inner bump can be joined in a state where the solder inner bump is melted. Enable,
It is an object of the present invention to provide a method for manufacturing a semiconductor device and an apparatus for manufacturing a semiconductor device used in the method.

【００１５】[0015]

【課題を解決するための手段】この発明に基づいた半導
体装置の製造方法の一つの局面においては、半田インナ
ーバンプを設けた配線基材と半導体チップとを接合す
る、半導体装置の製造方法であって、半導体チップを準
備する半導体チップ準備工程と、上記金属パッドに対応
する位置に、半田インナーバンプが設けられた配線基材
を準備する配線基材準備工程と、上記半導体チップと上
記半田インナーバンプとが対向するように、上記半導体
チップと上記配線基材とを配置する配置工程と、高温の
還元性ガス雰囲気中において、上記半田インナーバンプ
を上記半導体チップに接合させる接合工程と、上記半田
インナーバンプを冷却する冷却工程とを備える。One aspect of the method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device, comprising joining a semiconductor chip with a wiring substrate provided with solder inner bumps. A semiconductor chip preparing step of preparing a semiconductor chip, a wiring base material preparing step of preparing a wiring base material provided with a solder inner bump at a position corresponding to the metal pad, and the semiconductor chip and the solder inner bump. And a bonding step of bonding the solder inner bumps to the semiconductor chip in a high-temperature reducing gas atmosphere; and And a cooling step of cooling the bumps.

【００１６】上記半導体装置の製造方法によれば、還元
性の高温ガスを、配線基材と半導体チップとの接合領域
に流し続けることで低酸素濃度の雰囲気を得ることがで
きる。これにより、従来酸化物の生成を防ぐために用い
られていたフラックスを用いる必要がなくなる。その結
果、フラックス残渣に基づく問題を回避することが可能
になる。According to the method of manufacturing a semiconductor device, an atmosphere having a low oxygen concentration can be obtained by continuing the flow of the reducing high-temperature gas to the junction region between the wiring substrate and the semiconductor chip. This eliminates the need to use a flux that has been conventionally used to prevent oxide formation. As a result, it is possible to avoid the problem based on the flux residue.

【００１７】また、上記発明において好ましくは、上記
接合工程は、上記半導体チップと上記配線基材との間隔
を一定間隔に保持し、上記半田インナーバンプを溶融さ
せた状態で、上記半田インナーバンプを前記半導体チッ
プに接合させる工程を含み、上記冷却工程は、上記半導
体チップと前記配線基材との間隔を一定間隔に保持し、
常温の冷却ガスを上記半田インナーバンプに導入して、
上記半田インナーバンプを融点以下まで冷却する工程を
含む。Preferably, in the above invention, the bonding step comprises: maintaining the gap between the semiconductor chip and the wiring base at a constant interval; and melting the solder inner bump in a state where the solder inner bump is melted. Including the step of bonding to the semiconductor chip, the cooling step, maintaining a constant spacing between the semiconductor chip and the wiring base,
A cooling gas at room temperature is introduced into the solder inner bumps,
The method includes a step of cooling the solder inner bump to a melting point or lower.

【００１８】上記半導体装置の製造方法によれば、半導
体チップと配線基材との間隔が一定間隔に保持された状
態で、溶融した半田インナーバンプを半導体チップに接
触させることができるため、溶融した半田インナーバン
プがつぶれることなく、安定した状態で、半田インナー
バンプを半導体チップに接合させることが可能になる。According to the method of manufacturing a semiconductor device described above, the molten solder inner bump can be brought into contact with the semiconductor chip in a state where the distance between the semiconductor chip and the wiring substrate is maintained at a constant interval. The solder inner bumps can be bonded to the semiconductor chip in a stable state without the solder inner bumps being crushed.

【００１９】次に、この発明に基づいた半導体装置の製
造方法の他の局面においては、半田インナーバンプを設
けた配線基材と、半導体チップとを接合する、半導体装
置の製造方法であって、半導体チップを準備する半導体
チップ準備工程と、半田インナーバンプが設けられた配
線基材を準備する配線基材準備工程と、上記半導体チッ
プと上記半田インナーバンプとが対向するように、上記
半導体チップと前記配線基材とを配置する配置工程と、
上記半導体チップと上記配線基材との間隔を一定間隔に
保持し、上記半田インナーバンプを溶融させた状態で、
上記半田インナーバンプを上記半導体チップに接合させ
る接合工程と、上記半導体チップと上記配線基材との間
隔を一定間隔に保持し、常温の冷却ガスを上記半田イン
ナーバンプに導入して、上記半田インナーバンプを融点
以下まで冷却する冷却工程とを備える。Next, in another aspect of the method of manufacturing a semiconductor device according to the present invention, there is provided a method of manufacturing a semiconductor device, comprising: bonding a wiring base provided with solder inner bumps to a semiconductor chip; A semiconductor chip preparing step of preparing a semiconductor chip, a wiring base material preparing step of preparing a wiring base material provided with a solder inner bump, and the semiconductor chip and the solder inner bump so that the semiconductor chip and the solder inner bump face each other. An arrangement step of arranging the wiring base material,
Holding the interval between the semiconductor chip and the wiring base at a constant interval, in a state where the solder inner bumps are melted,
A joining step of joining the solder inner bumps to the semiconductor chip, maintaining a constant interval between the semiconductor chip and the wiring base, introducing a normal-temperature cooling gas to the solder inner bumps, A cooling step of cooling the bumps to a temperature lower than the melting point.

【００２０】上記半導体装置の製造方法によれば、半導
体チップと配線基材との間隔が一定間隔に保持された状
態で、溶融した半田インナーバンプを半導体チップに接
触させることができるため、溶融した半田インナーバン
プがつぶれることなく、安定した状態で、半田インナー
バンプを半導体チップに接合させることが可能になる。According to the method of manufacturing a semiconductor device described above, the molten solder inner bump can be brought into contact with the semiconductor chip in a state where the distance between the semiconductor chip and the wiring substrate is maintained at a constant distance. The solder inner bumps can be bonded to the semiconductor chip in a stable state without the solder inner bumps being crushed.

【００２１】次に、この発明に基づいた半導体装置の製
造装置の一つの局面においては、半田インナーバンプを
設けた配線基材と、半導体チップとを接合するための半
導体装置の製造装置であって、上記配線基材を載置する
ための載置台と、上記半導体チップを上記配線基材が対
向する位置に保持する保持手段と、上記載置台とともに
上記配線基材をはさみ込み、上記配線基材に対向配置さ
れる半導体チップを収容する収容空間を形成するフレー
ム部材とを備え、上記フレーム部材は、上記半導体チッ
プと上記半田インナーバンプとのボンディング領域に高
温の還元性ガスを導入するための還元性ガス導入手段
と、高温状態の半田インナーバンプを冷却するため、冷
却ガスを導入するための冷却ガス導入手段とを有する。Next, in one aspect of the semiconductor device manufacturing apparatus according to the present invention, there is provided a semiconductor device manufacturing apparatus for joining a wiring substrate provided with solder inner bumps to a semiconductor chip. A mounting table for mounting the wiring base material, holding means for holding the semiconductor chip at a position facing the wiring base material, and the wiring base sandwiched together with the mounting base; A frame member that forms a housing space for housing the semiconductor chip disposed opposite to the semiconductor chip, wherein the frame member is provided with a reducing member for introducing a high-temperature reducing gas into a bonding region between the semiconductor chip and the solder inner bump. And a cooling gas introducing means for introducing a cooling gas to cool the solder inner bump in a high temperature state.

【００２２】この半導体装置の製造装置によれば、還元
性の高温ガスを、配線基材と半導体チップとの接合領域
に流し続けることで低酸素濃度の雰囲気を得ることがで
きる。これにより、従来酸化物の生成を防ぐために用い
られていたフラックスを用いることなく半導体装置を製
造することが可能になる。その結果、フラックス残渣に
基づく問題を回避することが可能になる。According to this semiconductor device manufacturing apparatus, an atmosphere having a low oxygen concentration can be obtained by continuously flowing the reducing high-temperature gas to the junction region between the wiring substrate and the semiconductor chip. This makes it possible to manufacture a semiconductor device without using a flux that has been conventionally used to prevent the formation of an oxide. As a result, it is possible to avoid the problem based on the flux residue.

【００２３】また、上記発明において好ましくは、上記
保持手段は、上記半導体チップと上記配線基材との間隔
を一定に保つための間隔保持制御手段を有する。また、
上記発明において好ましくは、上記間隔保持制御手段
は、上記半導体チップと上記配線基材との間隔を一定に
保つため、上記載置台に当接するストッパ壁を含む。Preferably, in the above invention, the holding means has a gap holding control means for keeping a gap between the semiconductor chip and the wiring base constant. Also,
Preferably, in the above invention, the gap holding control means includes a stopper wall abutting on the mounting table in order to keep a gap between the semiconductor chip and the wiring base constant.

【００２４】この半導体装置の製造装置によれば、半導
体チップと配線基材との間隔が一定間隔に保持された状
態で、溶融した半田インナーバンプを半導体チップに接
触させることができるため、溶融した半田インナーバン
プがつぶれることなく、安定した状態で、半田インナー
バンプを半導体チップに接合させることが可能になる。According to the semiconductor device manufacturing apparatus, the molten solder inner bumps can be brought into contact with the semiconductor chip in a state where the distance between the semiconductor chip and the wiring substrate is maintained at a constant distance. The solder inner bumps can be bonded to the semiconductor chip in a stable state without the solder inner bumps being crushed.

【００２５】また、上記発明において好ましくは、上記
載置台は加熱手段を有し、上記還元性ガス導入手段は、
上記加熱手段を通過するように設けられる。この構成に
より、載置台に載置される配線基材を加熱するととも
に、還元性ガスも同じに過熱することが可能になる。Preferably, in the above invention, the mounting table has heating means, and the reducing gas introducing means is
It is provided so as to pass through the heating means. With this configuration, while the wiring base material mounted on the mounting table is heated, the reducing gas can be similarly heated.

【００２６】また、上記発明において好ましくは、上記
保持手段は、上記半導体チップを真空吸引により保持す
る。また、上記発明において好ましくは、上記保持手段
は、微小リーク溝が設けられる。この構成を採用するこ
とにより、真空吸着を解除した瞬間に微小リーク溝より
真空状態が開放され、半導体チップを瞬時にかつ外力を
与えることなく保持手段から離脱させることが可能にな
る。Preferably, in the above invention, the holding means holds the semiconductor chip by vacuum suction. Preferably, in the above invention, the holding means is provided with a minute leak groove. By employing this configuration, the vacuum state is released from the minute leak groove at the moment when the vacuum suction is released, and the semiconductor chip can be detached from the holding means instantaneously and without applying external force.

【００２７】また、上記発明において好ましくは、上記
フレーム部材は、上記収容空間が周囲の大気と隔離する
壁構造を有する。この構成を採用することにより、接合
地点(ボンディング領域)を壁状に囲い密閉し、高温の還
元性ガスをボンディング領域に流し込むことにより酸素
濃度の低い状態での、安定した接合工程を実現すること
が可能になる。Preferably, in the above invention, the frame member has a wall structure in which the accommodation space is isolated from the surrounding atmosphere. By adopting this configuration, the bonding point (bonding area) is enclosed in a wall shape and sealed, and a high-temperature reducing gas is flowed into the bonding area to realize a stable bonding process with a low oxygen concentration. Becomes possible.

【００２８】また、上記発明において好ましくは、上記
フレーム部材は、弾性部材を中間層に介在させている。
この構成を採用することにより、フレーム部材が配線基
材を傾いて押さえた場合でも、その傾きが弾性部材によ
って吸収されるため、確実に配線基材を隙間を生じるさ
せることなく押さえることができ、接合地点（ボンディ
ング領域)を確実に密閉することが可能になる。In the above invention, preferably, the frame member has an elastic member interposed in the intermediate layer.
By adopting this configuration, even when the frame member tilts and holds the wiring base material, since the inclination is absorbed by the elastic member, the wiring base material can be surely held without causing a gap, It is possible to reliably seal the joining point (bonding area).

【００２９】次に、この発明に基づいた半導体装置の製
造装置の他の局面においては、半田インナーバンプを設
けた配線基材と、半導体チップとを接合するための半導
体装置の製造装置であって、上記配線基材を載置するた
めの載置台と、上記半導体チップを上記配線基材が対向
する位置に保持する保持手段と、上記載置台とともに上
記配線基材をはさみ込み、上記配線基材に対向配置され
る半導体チップを収容する収容空間を形成するフレーム
部材とを備え、上記保持手段は、上記半導体チップと上
記配線基材との間隔を一定に保つための間隔保持制御手
段を有する。Next, in another aspect of the semiconductor device manufacturing apparatus according to the present invention, there is provided a semiconductor device manufacturing apparatus for joining a wiring base provided with solder inner bumps to a semiconductor chip. A mounting table for mounting the wiring base material, holding means for holding the semiconductor chip at a position facing the wiring base material, and the wiring base sandwiched together with the mounting base; And a frame member that forms an accommodation space for accommodating a semiconductor chip disposed to face the semiconductor chip, and the holding means has an interval keeping control means for keeping a constant interval between the semiconductor chip and the wiring base material.

【００３０】この半導体装置の製造装置によれば、半導
体チップと配線基材との間隔が一定間隔に保持された状
態で、溶融した半田インナーバンプを半導体チップに接
触させることができるため、溶融した半田インナーバン
プがつぶれることなく、安定した状態で、半田インナー
バンプを半導体チップに接合させることが可能になる。According to this semiconductor device manufacturing apparatus, the molten solder inner bumps can be brought into contact with the semiconductor chip in a state where the distance between the semiconductor chip and the wiring substrate is maintained at a constant distance. The solder inner bumps can be bonded to the semiconductor chip in a stable state without the solder inner bumps being crushed.

【００３１】[0031]

【発明の実施の形態】以下、この発明に基づいた半導体
装置の製造方法およびその方法に用いる半導体装置の製
造装置の各実施の形態について、図を参照して説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of a method for manufacturing a semiconductor device according to the present invention and a device for manufacturing a semiconductor device used in the method will be described below with reference to the drawings.

【００３２】（実施の形態１） （半導体装置の構造）以下、本実施の形態における半導
体装置の構造について、図１を参照して説明する。この
半導体装置は、半導体チップ１と配線基材２とが共晶半
田インナーバンプ３で電気的に接合されている。半導体
チップ１と配線基材２との接合前は、共晶半田インナー
バンプ３は配線基材２側に形成されている。Embodiment 1 (Structure of Semiconductor Device) Hereinafter, the structure of a semiconductor device according to the present embodiment will be described with reference to FIG. In this semiconductor device, a semiconductor chip 1 and a wiring substrate 2 are electrically joined by eutectic solder inner bumps 3. Before the bonding between the semiconductor chip 1 and the wiring substrate 2, the eutectic solder inner bumps 3 are formed on the wiring substrate 2 side.

【００３３】半導体チップ１と共晶半田インナーバンプ
３との接合においては、Ａｌと共晶半田との合金は接合
強度が弱いため、半導体チップ１には、金属パットとし
てのＡｌパッド４上にＴｉ‐Ｎｉ‐Ａｕで代表されるバ
ンプ下地層としてのＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍ
ｅｔａｌ）層５が形成されている。In joining the semiconductor chip 1 and the eutectic solder inner bump 3, an alloy of Al and the eutectic solder has a low joining strength, so that the semiconductor chip 1 has a Ti pad on an Al pad 4 as a metal pad. UBM (Under Bump M) as a bump underlayer represented by -Ni-Au
et al) layer 5 is formed.

【００３４】（半導体装置の製造工程）次に、上記構造
を持つ半導体装置の製造工程（フリップチップボンド工
程）について、図２〜図６を参照して説明する。ここ
で、図２は、製造工程のボンディング領域における基材
温度プロファイルを示している。図２中において、ＴＡ
は、プロセス開始前および完了後の温度を示し、ＴＢは
ボンディング温度を示し、ＴＣは用いる共晶半田インナ
ーバンプ材の融点を示す。ＴＡ、ＴＢおよびＴＣの間に
は、ＴＡ＜ＴＣ＜ＴＢの関係が成立する。(Manufacturing Process of Semiconductor Device) Next, a manufacturing process (flip chip bonding process) of the semiconductor device having the above structure will be described with reference to FIGS. Here, FIG. 2 shows a substrate temperature profile in a bonding region in a manufacturing process. In FIG. 2, TA
Indicates the temperature before and after the start of the process, TB indicates the bonding temperature, and TC indicates the melting point of the eutectic solder inner bump material used. The relationship TA <TC <TB is established between TA, TB, and TC.

【００３５】まず、配線基材２は室温状態下で搬送さ
れ、配線基材２がボンディング領域に到達した後に加熱
される。ボンディング領域でフリップチップボンド工程
が始まると、まず温度はＴＡのままで時間ｔ１の間に配
線基材２の搬送、および半導体チップ１と配線基材２の
位置認識動作を実行する。First, the wiring substrate 2 is conveyed at room temperature, and is heated after the wiring substrate 2 reaches the bonding area. When the flip chip bonding process starts in the bonding area, first, the transport of the wiring base material 2 and the position recognition operation of the semiconductor chip 1 and the wiring base material 2 are executed during the time t1 while the temperature is kept at TA.

【００３６】次に、図３を参照して、共晶半田インナー
バンプ３を形成した配線基材２を加熱冷却機構を備えた
加熱載置台６上に載置して、配線基材２を温度ＴＡまで
昇温させる。配線基材２は加熱載置台６により下から加
熱される。Next, referring to FIG. 3, the wiring substrate 2 on which the eutectic solder inner bumps 3 are formed is placed on a heating table 6 provided with a heating and cooling mechanism, and the wiring substrate 2 is heated. Raise the temperature to TA. The wiring base 2 is heated from below by the heating mounting table 6.

【００３７】次に、図４を参照して、半導体チップ１を
保持手段であるボンディングヘッドのコレット７を用い
てピックアップし、時間ｔ２の間に半導体チップ１を配
線基材２の上方位置である、半導体チッププリヒート位
置へ移動させる。この工程と同時に加熱載置台６の昇温
を開始させる。ボンディングヘッドのコレット７による
半導体チップ１の保持方法は真空吸着による固定であ
り、ボンディングヘッドのコレット７には真空吸着穴８
が設けられている。半導体チップ１を半導体チッププリ
ヒート位置へ移動させた状態において、半導体チップ１
と配線基材２との接合中の酸素濃度を低下させるため、
還元性ガス９を導入する。還元性ガス９としては、不活
性ガス（Ｎ２）と還元性ガス（Ｈ２）とが用いられる。
これにより、酸化物の発生を抑制することが可能にな
り、従来用いられていたフラックスを用いる必要がなく
なる。Next, referring to FIG. 4, the semiconductor chip 1 is picked up by using a collet 7 of a bonding head as a holding means, and the semiconductor chip 1 is located above the wiring base 2 during a time t2. Is moved to the semiconductor chip preheating position. Simultaneously with this step, the temperature of the heating mounting table 6 is started. The method of holding the semiconductor chip 1 by the collet 7 of the bonding head is fixed by vacuum suction.
Is provided. In a state where the semiconductor chip 1 is moved to the semiconductor chip preheating position, the semiconductor chip 1
To reduce the oxygen concentration during bonding between the
A reducing gas 9 is introduced. As the reducing gas 9, an inert gas (N2) and a reducing gas (H2) are used.
This makes it possible to suppress the generation of oxides, and it is not necessary to use a flux that has been used conventionally.

【００３８】半導体チッププリヒート位置においては、
共晶半田インナーバンプ３に接触しない位置で、半導体
チップ１と共晶半田インナーバンプ３との間に所定の間
隔Ａを保ち、かつ、加熱載置台６からの輻射熱および高
温に温められた還元性ガス９で半導体チップ１を時間ｔ
３の間温める（図２参照）。還元性ガス９は半導体チッ
プ１を予熱するために高温に温めておく必要があり、加
熱載置台６を貫いて流れる間に温められる。At the semiconductor chip preheating position,
A predetermined distance A is maintained between the semiconductor chip 1 and the eutectic solder inner bump 3 at a position where the eutectic solder inner bump 3 is not in contact with the eutectic solder inner bump 3. The semiconductor chip 1 is heated with gas 9 for a time t.
Warm for 3 (see FIG. 2). The reducing gas 9 needs to be heated to a high temperature in order to preheat the semiconductor chip 1, and is heated while flowing through the heating mounting table 6.

【００３９】次に、図５を参照して、半導体チップ１を
下降させて、ＵＢＭ層５と共晶半田インナーバンプ３と
を接触させた状態とする。この工程において、配線基材
２は所定の温度ＴＢに到達しており、共晶半田インナー
バンプ３が溶融した状態で半導体チップ１のＵＢＭ層５
と共晶半田インナーバンプ３が接触する。このボンディ
ング状態は時間ｔ４である（図２参照）。Next, referring to FIG. 5, the semiconductor chip 1 is lowered to bring the UBM layer 5 and the eutectic solder inner bump 3 into contact. In this step, the wiring substrate 2 has reached a predetermined temperature TB, and the UBM layer 5 of the semiconductor chip 1 is in a state where the eutectic solder inner bumps 3 are melted.
And the eutectic solder inner bumps 3 come into contact with each other. This bonding state is time t4 (see FIG. 2).

【００４０】この時、半導体チップ１と配線基材２との
間は、ボンディングヘッドのコレット７の位置を制御す
ることにより、所定の間隔Ｂを保持している。この間も
還元性ガス９は導入され続ける。At this time, a predetermined distance B is maintained between the semiconductor chip 1 and the wiring substrate 2 by controlling the position of the collet 7 of the bonding head. During this time, the reducing gas 9 is continuously introduced.

【００４１】次に、図６を参照して、加熱載置台６の加
熱および還元性ガス９の導入を停止し、冷却状態を時間
ｔ５の間続ける。この間に共晶半田インナーバンプ３は
溶融状態から凝固状態に変化する。また、還元性ガス９
の導入に代り、半導体チップ１の上方から常温の冷却ガ
ス(Ｎ２）１０が半導体チップ１へ吹きかけられる。ボ
ンディングヘッドのコレット７は冷却完了まで位置は固
定したままで、半導体チップ１と配線基材２との間隙は
Ｂとなるように制御されている。冷却完了後はボンディ
ングヘッドのコレット７の真空吸着を停止し、半導体チ
ップ１の固定を解除して、半導体チップ１がコレット７
から離れてから、半導体チップ１を搭載した配線基材２
が搬送される。Next, referring to FIG. 6, the heating of the heating table 6 and the introduction of the reducing gas 9 are stopped, and the cooling state is continued for a time t5. During this time, the eutectic solder inner bump 3 changes from a molten state to a solidified state. In addition, reducing gas 9
, A normal temperature cooling gas (N2) 10 is blown onto the semiconductor chip 1 from above the semiconductor chip 1. The position of the collet 7 of the bonding head is fixed until the cooling is completed, and the gap between the semiconductor chip 1 and the wiring substrate 2 is controlled to be B. After the cooling is completed, the vacuum suction of the collet 7 of the bonding head is stopped, and the fixing of the semiconductor chip 1 is released.
From the wiring substrate 2 on which the semiconductor chip 1 is mounted.
Is transported.

【００４２】（作用・効果）本実施の形態における半導
体装置およびその製造方法においては、還元性の高温ガ
スを搬送から接合完了まで、接合領域に流し続けること
で低酸素濃度の雰囲気を得ることができる。これによ
り、従来酸化物の生成を防ぐために用いられていたフラ
ックスを用いる必要がなくなる。その結果、フラックス
残渣に基づく問題を回避することが可能になる。(Operation / Effect) In the semiconductor device and the method of manufacturing the same according to the present embodiment, it is possible to obtain an atmosphere having a low oxygen concentration by continuing to flow a reducing high-temperature gas to the joining region from the transportation to the completion of the joining. it can. This eliminates the need to use a flux that has been conventionally used to prevent oxide formation. As a result, it is possible to avoid the problem based on the flux residue.

【００４３】また、半導体チップ１と配線基材２の間隙
を所定の値に保つことが可能になることから、共晶半田
インナーバンプを溶融した状態で、共晶半田インナーバ
ンプを半導体チップに接触させることが可能になる。そ
の結果、共晶半田インナーバンプ３がつぶれることな
く、安定した状態で、共晶半田インナーバンプ３を半導
体チップ１に接合させることが可能になる （実施の形態２）以下、この発明に基づいたの実施の形
態２における半導体装置の製造装置につて、図７〜図９
を参照して説明する。なお、この半導体装置の製造装置
は、上述した実施の形態１における半導体装置の製造工
程において用いられるものであり、同一または相当部分
には、同一の参照番号を付している。Since the gap between the semiconductor chip 1 and the wiring substrate 2 can be maintained at a predetermined value, the eutectic solder inner bump is brought into contact with the semiconductor chip while the eutectic solder inner bump is molten. It becomes possible to do. As a result, the eutectic solder inner bumps 3 can be bonded to the semiconductor chip 1 in a stable state without crushing of the eutectic solder inner bumps 3 (Embodiment 2). FIGS. 7 to 9 show an apparatus for manufacturing a semiconductor device according to the second embodiment.
This will be described with reference to FIG. This semiconductor device manufacturing apparatus is used in the semiconductor device manufacturing process in the above-described first embodiment, and the same or corresponding parts are denoted by the same reference numerals.

【００４４】（製造装置の具体的構成）まず、図７を参
照して、配線基材２の上に共晶半田インナーバンプ３が
設けられ、共晶半田インナーバンプ３の上方には半導体
チップ１がボンディングヘッドのコレット７により位置
決めされている。コレット７には、半導体チップ１と配
線基材２との間隔を一定間隔に保持するための間隔保持
制御手段３０が設けられる。なお、半導体チップ１に設
けられる、金属パッドおよびバンプ下地層の図示は省略
する。(Specific Configuration of Manufacturing Apparatus) First, referring to FIG. 7, eutectic solder inner bumps 3 are provided on wiring substrate 2, and semiconductor chip 1 is provided above eutectic solder inner bumps 3. Are positioned by the collet 7 of the bonding head. The collet 7 is provided with an interval maintaining control unit 30 for maintaining the interval between the semiconductor chip 1 and the wiring base 2 at a constant interval. The illustration of the metal pad and the bump underlayer provided on the semiconductor chip 1 is omitted.

【００４５】配線基材２は加熱冷却機構を備えた加熱載
置台６上に載置される。加熱載置台６には、高温の還元
性ガス９を半導体チップ１へ流出させるため、還元性ガ
ス導入手段としての還元性ガス通路１１が設けられる。
還元性ガス９は、この還元性ガス通路１１を通ることで
暖められる。加熱載置台６には配線基材２を吸着・固定
するための真空吸着用穴１６が設けられている。The wiring substrate 2 is mounted on a heating table 6 provided with a heating and cooling mechanism. The heating mounting table 6 is provided with a reducing gas passage 11 as a reducing gas introducing means for allowing the high-temperature reducing gas 9 to flow out to the semiconductor chip 1.
The reducing gas 9 is heated by passing through the reducing gas passage 11. The heating mounting table 6 is provided with a vacuum suction hole 16 for sucking and fixing the wiring base material 2.

【００４６】加熱載置台６の上方には、フレーム部材１
２が設けられ。このフレーム部材１２は、金属製部品１
３，１５により、弾性部材であるシリコーンゴム１４を
挟み込む構成が採用されている。フレーム部材１２は、
半導体チップ１の四方を取り囲む壁構造を有している。
さらに、このフレーム部材１２には、冷却ガス導入手段
として冷却用の常温ガス１０を流すための中空構造が採
用されている。また、フレーム部材１２の金属製部品１
３は、加熱載置台６を通って暖められた還元性ガス９を
ボンディング領域（共晶半田インナーバンプ３が設けら
れる領域）に流し込める構造が採用されている。The frame member 1 is located above the heating table 6.
2 are provided. This frame member 12 is a metal component 1
A configuration in which the silicone rubber 14 serving as an elastic member is sandwiched between the members 3 and 15 is adopted. The frame member 12 is
It has a wall structure surrounding four sides of the semiconductor chip 1.
Further, the frame member 12 has a hollow structure for flowing the room temperature gas 10 for cooling as cooling gas introducing means. The metal part 1 of the frame member 12
Reference numeral 3 denotes a structure in which the reducing gas 9 warmed through the heating mounting table 6 is allowed to flow into the bonding area (the area where the eutectic solder inner bumps 3 are provided).

【００４７】本実施の形態においては、金属製部品１３
は、還元性ガス９がボンディング領域方向に流れるよう
に、金属製部品１３の一部が還元性ガス通路１１の上方
において、ボンディング領域方向に突出するように設け
られている。In this embodiment, the metal component 13
Is provided so that a part of the metal component 13 protrudes toward the bonding region above the reducing gas passage 11 so that the reducing gas 9 flows toward the bonding region.

【００４８】次に、図８はフレーム部材１２の金属部品
１３を下から見上げた図であり、斜線部分が配線基材を
２を押さえ込む領域である。金属部品１３は、還元性ガ
ス９が、ボンディング領域に流れ込むように、櫛形形状
が採用されている。Next, FIG. 8 is a view in which the metal component 13 of the frame member 12 is viewed from below, and a hatched portion is a region where the wiring substrate 2 is pressed down. The metal component 13 has a comb shape so that the reducing gas 9 flows into the bonding region.

【００４９】次に、図９は、ボンディングヘッドのコレ
ット７の先端にも加熱冷却機構のある加熱載置台１７を
取り付けた半導体装置の製造装置を示したものである。
この加熱載置台１７にも半導体チップ１の吸着保持用の
真空穴が設けられている。Next, FIG. 9 shows an apparatus for manufacturing a semiconductor device in which a heating stage 17 having a heating and cooling mechanism is also attached to the tip of the collet 7 of the bonding head.
The heating table 17 is also provided with a vacuum hole for holding the semiconductor chip 1 by suction.

【００５０】（動作の説明）上記実施の形態１に示した
フリップチップボンド工程にしたがって、製造装置の動
作の説明を行う。図７を参照して、フレーム部材１２が
上昇し、配線基材２が加熱載置台６上に搬送される。そ
の後、フレーム部材１２が下降し、配線基材２が真空吸
着用穴１６によって固定される。同時に、加熱載置台６
の還元性ガス通路１１を通って暖められた還元性ガス９
が、ボンディング領域方向に流れ、低酸素濃度雰囲気を
作り出す。(Description of Operation) The operation of the manufacturing apparatus will be described in accordance with the flip chip bonding process shown in the first embodiment. Referring to FIG. 7, frame member 12 is raised, and wiring base material 2 is transported onto heating mounting table 6. Thereafter, the frame member 12 is lowered, and the wiring base material 2 is fixed by the holes 16 for vacuum suction. At the same time, heating table 6
Gas 9 warmed through reducing gas passage 11 of
Flows toward the bonding region to create a low oxygen concentration atmosphere.

【００５１】次に、半導体チップ１と配線基材２の位置
認識を行う。その後、半導体チップ１をボンディングヘ
ッドのコレット７の真空吸着穴８によって吸着し、プリ
ヒート点に移動させる。同時に、加熱載置台６も半導体
チップ１の吸着と同時に昇温をはじめ、加熱載置台６の
輻射熱と還元性ガス９とにより半導体チップ１を予熱す
る。Next, the positions of the semiconductor chip 1 and the wiring substrate 2 are recognized. Thereafter, the semiconductor chip 1 is sucked by the vacuum suction hole 8 of the collet 7 of the bonding head, and is moved to a preheating point. At the same time, the temperature of the heating mounting table 6 is also raised simultaneously with the adsorption of the semiconductor chip 1, and the semiconductor chip 1 is preheated by the radiant heat of the heating mounting table 6 and the reducing gas 9.

【００５２】次に、半導体チップ１を配線基材２上の共
晶半田インナーバンプ３に接触させる。半導体チップ１
を保持したままで還元性ガス９の導出を停止し、常温の
冷却ガス１０をフレーム部材１２から流出させて半導体
チップ１の温度を下げ、共晶半田インナーバンプ３を凝
固させる。Next, the semiconductor chip 1 is brought into contact with the eutectic solder inner bumps 3 on the wiring substrate 2. Semiconductor chip 1
While the temperature is maintained, the derivation of the reducing gas 9 is stopped, the cooling gas 10 at room temperature is caused to flow out of the frame member 12 to lower the temperature of the semiconductor chip 1, and the eutectic solder inner bumps 3 are solidified.

【００５３】なお、図９を参照して、ボンディングヘッ
ドのコレット７の先端に加熱載置台１７を取り付けた構
造では、半導体チップ１を吸着し、プリヒート点まで半
導体チップ１を移動させる間に、半導体チップ１の予熱
を完了させることができる。Referring to FIG. 9, in a structure in which a heating table 17 is attached to the tip of collet 7 of the bonding head, the semiconductor chip 1 is sucked and the semiconductor chip 1 is moved while moving to the preheating point. Preheating of the chip 1 can be completed.

【００５４】（作用・効果）上記実施の形態２における
半導体装置の製造装置においては、フレーム部材１２を
用いることで、接合領域(ボンディング領域)を壁状に囲
い密閉し、高温の還元性ガス９をボンディング領域に流
し込むことにより酸素濃度の低い状態での、安定した接
合工程を実現することが可能になる。(Operation / Effect) In the apparatus for manufacturing a semiconductor device according to the second embodiment, by using the frame member 12, the joining area (bonding area) is enclosed and sealed in a wall shape, and the high-temperature reducing gas 9 is used. Flowing into the bonding region, it is possible to realize a stable bonding process in a state where the oxygen concentration is low.

【００５５】また、冷却ガスに関しては、常温のガスを
フレーム部材１２の中を通して半導体チップ１の近傍へ
流すことにより冷却時間を大幅に短縮することができ
る。すなわち、本実施の形態における構造では、還元性
ガスと冷却ガスの流れる経路が異なっており、還元性ガ
スはより高温で、冷却ガスはより低温で流すことができ
る。As for the cooling gas, the cooling time can be greatly reduced by flowing a normal-temperature gas through the frame member 12 to the vicinity of the semiconductor chip 1. That is, in the structure of the present embodiment, the flow paths of the reducing gas and the cooling gas are different, and the reducing gas can flow at a higher temperature and the cooling gas can flow at a lower temperature.

【００５６】また、フレーム部材１２の構造は、金属部
品１３，１５によりシリコーンゴム１４を挟み込んだ構
造となっており、フレーム部材１２が配線基材２を傾い
て押さえた場合でも、その傾きがシリコーンゴム１４に
よって吸収されるため、確実に配線基材２を隙間を生じ
るさせることなく押さえることができ、接合地点（ボン
ディング領域)を確実に密閉することが可能になる。な
お、シリコーンゴムに限らず同様の特性を有する弾性部
材を用いることも可能である。The structure of the frame member 12 is such that the silicone rubber 14 is sandwiched between the metal parts 13 and 15. Even when the frame member 12 tilts and holds the wiring base material 2, the inclination does not change. Since the wiring base material 2 is absorbed by the rubber 14, the wiring base material 2 can be surely held down without generating a gap, and the joining point (bonding region) can be reliably sealed. In addition, not only silicone rubber but also an elastic member having similar characteristics can be used.

【００５７】さらに、図９で示したボンディングヘッド
のコレット７の先端に加熱冷却機構のある加熱載置台１
７を備えた構造では、半導体チップ１を吸着し接合点ま
で移動するまでの間に、半導体チップ１の予熱を行なう
ことが可能になるため、半導体チップ１の予熱工程の効
率化を図ることが可能なり、半導体装置の製造工程時間
の短縮を図ることが可能になる。Further, at the tip of the collet 7 of the bonding head shown in FIG.
7, the semiconductor chip 1 can be preheated before the semiconductor chip 1 is sucked and moved to the bonding point, so that the efficiency of the preheating step of the semiconductor chip 1 can be improved. This makes it possible to reduce the manufacturing process time of the semiconductor device.

【００５８】（実施の形態３）図１０および図１１を参
照して、本発明に基づいた実施の形態３における、半導
体装置の製造装置の説明を行う。この半導体装置の製造
装置においては、ストッパコレットの構造に特徴を有し
ている。(Embodiment 3) An apparatus for manufacturing a semiconductor device according to Embodiment 3 of the present invention will be described with reference to FIGS. This semiconductor device manufacturing apparatus is characterized by the structure of the stopper collet.

【００５９】（ストッパコレットの構成）図１０に、ス
トッパコレット１８の断面構造を示す。このストッパコ
レット１８には、半導体チップ１を保持するための真空
吸着穴８が設けられている。このストッパコレット１８
は下駄状の形状を有し、半導体チップ１の吸着面がくぼ
んだ空間を構成するように、ストッパ壁１８ａが設けら
れている。くぼみ量Ｃは半導体チップ１の厚みと、半導
体チップ１と配線基材２との間の所定隙間量Ｂとの和と
なっている。なお、半導体チップ１に設けられる、金属
パッドおよびバンプ下地層の図示は省略する。(Structure of Stopper Collet) FIG. 10 shows a sectional structure of the stopper collet 18. The stopper collet 18 is provided with a vacuum suction hole 8 for holding the semiconductor chip 1. This stopper collet 18
Has a clog-shaped shape, and is provided with a stopper wall 18a such that the suction surface of the semiconductor chip 1 forms a recessed space. The depression amount C is the sum of the thickness of the semiconductor chip 1 and the predetermined gap amount B between the semiconductor chip 1 and the wiring substrate 2. The illustration of the metal pad and the bump underlayer provided on the semiconductor chip 1 is omitted.

【００６０】図１１に、半導体チップ１を保持している
ストッパコレット１８を下から見上げた図を示す。スト
ッパコレット１８の斜線部が配線基材２に当て止めする
領域である。点線で示している８は半導体チップ吸着用
の真空吸着穴８である。FIG. 11 is a view of the stopper collet 18 holding the semiconductor chip 1 as viewed from below. The hatched portion of the stopper collet 18 is a region where the stopper collet 18 is stopped against the wiring base material 2. Reference numeral 8 indicated by a dotted line denotes a vacuum suction hole 8 for suctioning a semiconductor chip.

【００６１】（作用・効果）半導体チップ１を保持した
まま、ストッパコレット１８を共晶半田インナーバンプ
溶融時に配線基材に当て止めすることで、半導体チップ
１と配線基材２との間隙量を安定して制御することが可
能になる。(Operation / Effect) By holding the stopper collet 18 against the wiring substrate when the eutectic solder inner bump is melted while holding the semiconductor chip 1, the amount of gap between the semiconductor chip 1 and the wiring substrate 2 can be reduced. It is possible to perform stable control.

【００６２】（実施の形態４）図１２および図１３を参
照して、本発明に基づいた実施の形態４における、半導
体装置の製造装置の説明を行う。この半導体装置の製造
装置においては、リークコレットの構造に特徴を有して
いる。(Embodiment 4) Referring to FIGS. 12 and 13, an apparatus for manufacturing a semiconductor device according to Embodiment 4 of the present invention will be described. This semiconductor device manufacturing apparatus is characterized by the structure of the leak collet.

【００６３】図１２に、本実施の形態におけるリークコ
レットの縦断面を示す。リークコレット１９、半導体チ
ップ１を保持するための真空吸着用穴８が設けられてい
る。このリークコレット１９の特徴は、半導体チップ１
と、リークコレット１９との接触面において、リークコ
レット１９に微小リーク溝２０を設け、真空吸着穴８を
リークさせている点にある。図１３に、リークコレット
１９を下から見上げた図を示す。図中斜線部分は、半導
体チップ１との接触面を示し、放射状にリーク溝２０が
設けられている。なお、半導体チップ１に設けられる、
金属パッドおよびバンプ下地層の図示は省略する。FIG. 12 shows a longitudinal section of the leak collet in the present embodiment. A leak collet 19 and a vacuum suction hole 8 for holding the semiconductor chip 1 are provided. The feature of this leak collet 19 is that the semiconductor chip 1
And a small leak groove 20 is provided in the leak collet 19 on the contact surface with the leak collet 19 to leak the vacuum suction hole 8. FIG. 13 shows a view in which the leak collet 19 is viewed from below. The hatched portion in the drawing indicates the contact surface with the semiconductor chip 1, and the leak groove 20 is provided radially. In addition, provided on the semiconductor chip 1.
Illustration of the metal pad and the bump underlayer is omitted.

【００６４】（作用・効果）本実施の形態おける半導体
装置の製造装置において、ボンディングヘッドのコレッ
ト１９は半導体チップ１の保持に真空吸着を用いてい
る。リークコレット１９では、真空吸着している場合に
はリーク溝２０から大気が若干リークすることになる
が、半導体チップ１を吸着保持するのに十分な真空度を
保っている。真空吸着を解除した瞬間にリーク溝２０よ
り真空状態が開放され、半導体チップ１を瞬時にかつ外
力を与えることなくリークコレット１９から離脱させる
ことが可能になる。これにより共晶半田インナーバンプ
３が半凝固状態でも半導体チップ１をコレット１９から
離脱させることが可能となり、冷却時間をさらに短縮さ
せることが可能になる。(Operation / Effect) In the semiconductor device manufacturing apparatus of the present embodiment, the collet 19 of the bonding head uses vacuum suction for holding the semiconductor chip 1. In the leak collet 19, when vacuum suction is performed, the atmosphere slightly leaks from the leak groove 20, but the degree of vacuum is sufficient to hold the semiconductor chip 1 by suction. The vacuum state is released from the leak groove 20 at the moment when the vacuum suction is released, and the semiconductor chip 1 can be detached from the leak collet 19 instantaneously and without applying an external force. Thus, even when the eutectic solder inner bump 3 is in a semi-solid state, the semiconductor chip 1 can be separated from the collet 19, and the cooling time can be further reduced.

【００６５】なお、上述した実施の形態においては、還
元性の高温ガスを、半導体チップ１と配線基材２との接
合領域に流し続けることでフラックスを用いる必要がな
くなる形態とともに、半導体チップ１と配線基材２との
間隔を一定間隔に保持し、半田インナーバンプ３を溶融
させた状態で、半田インナーバンプ３を半導体チップ１
に接合させる形態について説明したが、還元性の高温ガ
スを、半導体チップ１と配線基材２との接合領域に流し
続けることでフラックスを用いない形態のみを採用する
こと、または、半導体チップ１と配線基材２との間隔を
一定間隔に保持し、半田インナーバンプ３を溶融させた
状態で、半田インナーバンプ３を半導体チップ１に接合
させる形態のみを採用することが可能である。In the above-described embodiment, the flow of the reducing high-temperature gas to the joining region between the semiconductor chip 1 and the wiring substrate 2 is eliminated, so that the use of the flux is not required. The solder inner bumps 3 are held in a molten state while the solder inner bumps 3 are melted while maintaining a constant interval with the wiring base 2.
Although the form in which the semiconductor chip 1 and the wiring base material 2 are continuously flowed with the reducing high temperature gas has been described above, only the form in which no flux is used is adopted, or It is possible to adopt only a mode in which the solder inner bumps 3 are bonded to the semiconductor chip 1 in a state where the distance between the wiring inner bases 2 is kept constant and the solder inner bumps 3 are melted.

【００６６】したがって、今回開示された各実施の形態
はすべての点で例示であって制限的なものではない。本
発明の技術的範囲は上記した説明ではなくて特許請求の
範囲によって画定され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。Therefore, each embodiment disclosed this time is an example in all respects and is not restrictive. The technical scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

【００６７】[0067]

【発明の効果】この発明に基づいた半導体装置の製造方
法および半導体装置の製造装置の一つの局面によれば、
フラックスを用いることなく、半導体チップと配線基材
との接合を実現させることが可能になる。According to one aspect of the semiconductor device manufacturing method and the semiconductor device manufacturing apparatus based on the present invention,
It is possible to realize the bonding between the semiconductor chip and the wiring base without using a flux.

【００６８】また、この発明に基づいた半導体装置の製
造方法および半導体装置の製造装置の他の局面によれ
ば、半田インナーバンプを予め溶融させた状態で半導体
チップと配線基材との接合を実現させることが可能にな
る。According to another aspect of the method for manufacturing a semiconductor device and the apparatus for manufacturing a semiconductor device based on the present invention, the bonding between the semiconductor chip and the wiring base is realized in a state where the solder inner bumps are melted in advance. It becomes possible to do.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 実施の形態１における半導体装置の構造を示
す断面図である。FIG. 1 is a cross-sectional view illustrating a structure of a semiconductor device according to a first embodiment.

【図２】 製造工程のボンディング領域における基材温
度プロファイルを示す図である。FIG. 2 is a diagram showing a substrate temperature profile in a bonding region in a manufacturing process.

【図３】 実施の形態１における半導体装置の第１製造
工程を示す断面図である。FIG. 3 is a cross-sectional view showing a first manufacturing step of the semiconductor device in First Embodiment;

【図４】 実施の形態１における半導体装置の第２製造
工程を示す断面図である。FIG. 4 is a cross-sectional view showing a second manufacturing step of the semiconductor device in First Embodiment;

【図５】 実施の形態１における半導体装置の第３製造
工程を示す断面図である。FIG. 5 is a cross-sectional view showing a third manufacturing step of the semiconductor device in First Embodiment.

【図６】 実施の形態１における半導体装置の第４製造
工程を示す断面図である。FIG. 6 is a sectional view showing a fourth manufacturing step of the semiconductor device in First Embodiment;

【図７】 実施の形態２における半導体装置の製造装置
の構造を示す断面図である。FIG. 7 is a sectional view showing a structure of a semiconductor device manufacturing apparatus according to a second embodiment;

【図８】 フレーム部材１２の金属部品１３を下から見
上げた図である。FIG. 8 is a view of the metal component 13 of the frame member 12 as seen from below.

【図９】 ボンディングヘッドのコレット７の先端に加
熱冷却機構のある加熱載置台１７を取り付けた半導体装
置の製造装置の構造を示す断面図である。FIG. 9 is a cross-sectional view showing a structure of a semiconductor device manufacturing apparatus in which a heating mounting table 17 having a heating and cooling mechanism is attached to a tip of a collet 7 of a bonding head.

【図１０】 実施の形態３における半導体装置の製造装
置のストッパコレット１８の構造を示す断面図である。FIG. 10 is a sectional view showing a structure of a stopper collet 18 of the semiconductor device manufacturing apparatus according to the third embodiment.

【図１１】 ストッパコレット１８を下から見上げた図
である。FIG. 11 is a view of the stopper collet 18 as viewed from below.

【図１２】 実施の形態４における半導体装置の製造装
置のリークコレット１９の構造を示す断面図である。FIG. 12 is a cross-sectional view showing a structure of leak collet 19 of the semiconductor device manufacturing apparatus according to the fourth embodiment.

【図１３】 リークコレット１９を下から見上げた図で
ある。FIG. 13 is a view of the leak collet 19 as viewed from below.

【図１４】 従来の技術における半導体装置の第１製造
工程を示す断面図である。FIG. 14 is a cross-sectional view showing a first manufacturing step of a semiconductor device according to a conventional technique.

【図１５】 従来の技術における半導体装置の第２製造
工程を示す断面図である。FIG. 15 is a cross-sectional view showing a second manufacturing step of the semiconductor device according to the conventional technique.

【図１６】 従来の技術における半導体装置の第３製造
工程を示す断面図である。FIG. 16 is a cross-sectional view showing a third manufacturing step of the semiconductor device according to the conventional technique.

【符号の説明】[Explanation of symbols]

１ 半導体チップ、２ 配線基材、３ 共晶半田インナ
ーバンプ、４ Ａｌパッド、５ ＵＢＭ層、６ 加熱載
置台、７ コレット、８ 真空吸着穴、９ 還元性ガ
ス、１０ 冷却ガス、１１ 還元性ガス通路、１２ フ
レーム部材、１３，１５ 金属製部品、１４ シリコー
ンゴム、１６ 真空吸着用穴、１７ 加熱載置台、１８
ストッパコレット、１８ａ ストッパ壁、１９ リー
クコレット、２０ 微小リーク溝、３０ 間隔保持制御
手段。Reference Signs List 1 semiconductor chip, 2 wiring substrate, 3 eutectic solder inner bump, 4 Al pad, 5 UBM layer, 6 heating table, 7 collet, 8 vacuum suction hole, 9 reducing gas, 10 cooling gas, 11 reducing gas Passageway, 12 Frame member, 13, 15 Metal parts, 14 Silicone rubber, 16 Vacuum suction hole, 17 Heating table, 18
Stopper collet, 18a Stopper wall, 19 leak collet, 20 minute leak groove, 30 interval holding control means.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福留 勝幸 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F044 KK01 KK18 LL01 LL04 PP16 PP17 PP19 QQ06  ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Katsuyuki Fukudome 2-3-2 Marunouchi, Chiyoda-ku, Tokyo F-term (reference) 5F044 KK01 KK18 LL01 LL04 PP16 PP17 PP19 QQ06

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 半田インナーバンプを設けた配線基材
と、半導体チップとを接合する、半導体装置の製造方法
であって、 半導体チップを準備する半導体チップ準備工程と、 半田インナーバンプが設けられた配線基材を準備する配
線基材準備工程と、 前記半導体チップと前記半田インナーバンプとが対向す
るように、前記半導体チップと前記配線基材とを配置す
る配置工程と、 高温の還元性ガス雰囲気中において、前記半田インナー
バンプを前記半導体チップに接合させる接合工程と、 前記半田インナーバンプを冷却する冷却工程と、を備え
る、半導体装置の製造方法。1. A method of manufacturing a semiconductor device, comprising: bonding a wiring substrate provided with solder inner bumps to a semiconductor chip, the method comprising: preparing a semiconductor chip; and providing a solder inner bump. A wiring substrate preparing step of preparing a wiring substrate; an arranging step of arranging the semiconductor chip and the wiring substrate such that the semiconductor chip and the solder inner bump face each other; and a high-temperature reducing gas atmosphere. A method of manufacturing a semiconductor device, comprising: a bonding step of bonding the solder inner bumps to the semiconductor chip; and a cooling step of cooling the solder inner bumps. 【請求項２】 前記接合工程は、前記半導体チップと前
記配線基材との間隔を一定間隔に保持し、前記半田イン
ナーバンプを溶融させた状態で、前記半田インナーバン
プを前記半導体チップに接合させる工程を含み、 前記冷却工程は、前記半導体チップと前記配線基材との
間隔を一定間隔に保持し、常温の冷却ガスを前記半田イ
ンナーバンプに導入して、前記半田インナーバンプを融
点以下まで冷却する工程を含む、請求項１に記載の半導
体装置の製造方法。2. The bonding step includes bonding the solder inner bump to the semiconductor chip in a state where the distance between the semiconductor chip and the wiring base material is kept constant and the solder inner bump is melted. The cooling step includes maintaining a constant interval between the semiconductor chip and the wiring base, introducing a cooling gas at room temperature into the solder inner bumps, and cooling the solder inner bumps to a melting point or less. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of: 【請求項３】 半田インナーバンプを設けた配線基材
と、半導体チップとを接合する、半導体装置の製造方法
であって、 半導体チップを準備する半導体チップ準備工程と、 半田インナーバンプが設けられた配線基材を準備する配
線基材準備工程と、 前記半導体チップと前記半田インナーバンプとが対向す
るように、前記半導体チップと前記配線基材とを配置す
る配置工程と、 前記半導体チップと前記配線基材との間隔を一定間隔に
保持し、前記半田インナーバンプを溶融させた状態で、
前記半田インナーバンプを前記半導体チップに接合させ
る接合工程と、 前記半導体チップと前記配線基材との間隔を一定間隔に
保持し、常温の冷却ガスを前記半田インナーバンプに導
入して、前記半田インナーバンプを融点以下まで冷却す
る冷却工程と、を備える、半導体装置の製造方法。3. A method for manufacturing a semiconductor device, comprising: bonding a wiring substrate provided with solder inner bumps to a semiconductor chip, wherein the semiconductor chip preparing step of preparing a semiconductor chip and the solder inner bumps are provided. A wiring substrate preparing step of preparing a wiring substrate; an arranging step of arranging the semiconductor chip and the wiring substrate such that the semiconductor chip and the solder inner bump face each other; While maintaining a constant interval with the substrate, in a state where the solder inner bumps are melted,
A bonding step of bonding the solder inner bump to the semiconductor chip, maintaining a constant distance between the semiconductor chip and the wiring base, introducing a normal-temperature cooling gas into the solder inner bump, A method of manufacturing a semiconductor device, comprising: a cooling step of cooling a bump to a melting point or lower. 【請求項４】 半田インナーバンプを設けた配線基材
と、半導体チップとを接合するための半導体装置の製造
装置であって、 前記配線基材を載置するための載置台と、 前記半導体チップを前記配線基材が対向する位置に保持
する保持手段と、 前記載置台とともに前記配線基材をはさみ込み、前記配
線基材に対向配置される半導体チップを収容する収容空
間を形成するフレーム部材と、を備え、 前記フレーム部材は、前記半導体チップと前記半田イン
ナーバンプとのボンディング領域に高温の還元性ガスを
導入するための還元性ガス導入手段と、高温状態の半田
インナーバンプを冷却するため、冷却ガスを導入するた
めの冷却ガス導入手段とを有する、半導体装置製造装
置。4. An apparatus for manufacturing a semiconductor device for joining a wiring substrate provided with solder inner bumps and a semiconductor chip, the mounting table for mounting the wiring substrate, and the semiconductor chip Holding means for holding the wiring base at a position facing the wiring base, and a frame member which sandwiches the wiring base together with the mounting table to form a housing space for housing a semiconductor chip arranged to face the wiring base. The frame member, reducing gas introduction means for introducing a high-temperature reducing gas into the bonding area between the semiconductor chip and the solder inner bump, to cool the high-temperature solder inner bump, An apparatus for manufacturing a semiconductor device, comprising: a cooling gas introduction unit for introducing a cooling gas. 【請求項５】 前記保持手段は、前記半導体チップと前
記配線基材との間隔を一定に保つための間隔保持制御手
段を有する、請求項４に記載の半導体装置の製造装置。5. The apparatus for manufacturing a semiconductor device according to claim 4, wherein said holding means has a gap holding control means for keeping a gap between said semiconductor chip and said wiring base material constant. 【請求項６】 前記間隔保持制御手段は、前記半導体チ
ップと前記配線基材との間隔を一定に保つため、前記載
置台に当接するストッパ壁を含む、請求項５に記載の半
導体装置の製造装置。6. The manufacturing method of a semiconductor device according to claim 5, wherein said interval maintaining control means includes a stopper wall abutting on said mounting table to keep a constant interval between said semiconductor chip and said wiring base material. apparatus. 【請求項７】 前記載置台は加熱手段を有し、前記還元
性ガス導入手段は、前記加熱手段を通過するように設け
られる、請求項４から６のいずれかに記載の半導体装置
の製造装置。7. The apparatus for manufacturing a semiconductor device according to claim 4, wherein the mounting table has heating means, and the reducing gas introducing means is provided so as to pass through the heating means. . 【請求項８】 前記保持手段は、前記半導体チップを真
空吸引により保持する、請求項４から７のいずれかに記
載の半導体装置の製造装置。8. The semiconductor device manufacturing apparatus according to claim 4, wherein said holding means holds said semiconductor chip by vacuum suction. 【請求項９】 前記保持手段は、微小リーク溝が設けら
れることを特徴とする、請求項８に記載の半導体装置の
製造装置。9. The semiconductor device manufacturing apparatus according to claim 8, wherein said holding means is provided with a minute leak groove. 【請求項１０】 前記フレーム部材は、前記収容空間が
周囲の大気と隔離する壁構造を有する、請求項４から９
のいずれかに記載の半導体装置の製造装置。10. The frame member has a wall structure in which the accommodation space is isolated from the surrounding atmosphere.
The manufacturing apparatus of a semiconductor device according to any one of the above. 【請求項１１】 前記フレーム部材は、弾性部材を中間
層に介在させていることを特徴とする、請求項４から１
０のいずれかに記載の半導体装置の製造装置。11. The frame member according to claim 4, wherein the frame member has an elastic member interposed in an intermediate layer.
0. An apparatus for manufacturing a semiconductor device according to any one of the above items. 【請求項１２】 半田インナーバンプを設けた配線基材
と、半導体チップとを接合するための半導体装置の製造
装置であって、 前記配線基材を載置するための載置台と、 前記半導体チップを前記配線基材が対向する位置に保持
する保持手段と、 前記載置台とともに前記配線基材をはさみ込み、前記配
線基材に対向配置される半導体チップを収容する収容空
間を形成するフレーム部材と、を備え、 前記保持手段は、前記半導体チップと前記配線基材との
間隔を一定に保つための間隔保持制御手段を有する、半
導体装置の製造装置。12. An apparatus for manufacturing a semiconductor device for joining a wiring substrate provided with solder inner bumps and a semiconductor chip, the mounting table for mounting the wiring substrate, and the semiconductor chip Holding means for holding the wiring base at a position facing the wiring base, and a frame member which sandwiches the wiring base together with the mounting table to form a housing space for housing a semiconductor chip arranged to face the wiring base. An apparatus for manufacturing a semiconductor device, wherein the holding means has a gap holding control means for keeping a gap between the semiconductor chip and the wiring base constant.
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