JP2002055652A

JP2002055652A - 表示装置の駆動方法

Info

Publication number: JP2002055652A
Application number: JP2000243629A
Authority: JP
Inventors: Koji Numao; 孝次沼尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-08-11
Filing date: 2000-08-11
Publication date: 2002-02-20

Abstract

(57)【要約】【課題】画素の表示特性が絶縁層の膜厚に影響される表
示装置や、リブの厚さの誤差が大きな表示装置におい
て、比較的均一な表示が得られる階調表示を実現するた
めの駆動方法を提供する。【解決手段】複数の第１電極（カソード電極等）Ｋｊ
（ｊ＝１〜ｎの整数）と、複数の第２電極（ゲート電極
等）Ｇｉ（ｉ＝１〜ｍの整数）と、第１電極Ｋｊと第２
電極Ｇｉとの間の絶縁層から画素Ａijを構成した表示装
置において、各第２電極Ｇｉの選択期間において、第１
電極Ｋｊへ電荷を注入して第１電極Ｋｊの電位を画素Ａ
ijの絶縁膜厚に対応した電位に設定し、その後、その第
１電極Ｋｊへ画素Ａijの表示輝度に対応した電荷注入を
行う駆動方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は２つの電極の間に絶
縁膜を形成した画素をマトリックス状に配置した表示装
置及びその駆動方法に関するものである。

【０００２】

【従来の技術】２つの電極の間に絶縁膜を形成した画素
をマトリックス状に配置した表示装置として、薄膜ＥＬ
（Electro Luminescence）ディスプレイや電界放出ディ
スプレイ（Field Emission Display）がある。ここで
は、特に電界放出ディスプレイ装置（以下ＦＥＤと称す
る）の構成及び従来の駆動方法について説明する。

【０００３】ＦＥＤとは、金属または半導体の表面に１
０⁹［Ｖ／ｍ］程度の電界を印加した時、トンネル効果
によって電子が障壁を通過して常温でも真空中に電子の
放出が生ずる現象である電界放出（以下ＦＥと称する）
を応用したディスプレイ装置であって、該ディスプレイ
装置を構成するための、ＦＥを用いて電子を発生する構
成素子を電界放出（ＦＥ）デバイスという。

【０００４】ＦＥデバイスの一例として、半導体加工技
術により作成した電界放出カソードの一例であるスピン
ト（Spindt）型の構成を図１に示す。図において、ガラ
ス等の基板１０１の上にアルミニウム等の金属からなる
カソード電極１０２が蒸着により形成され、このカソー
ド電極１０２上にモリブデン等の金属からなるコーン状
のエミッタ１０３が形成されている。カソード電極上の
エミッタが形成されていない部分には二酸化シリコン
（SiO₂）膜１０４が形成され、その上にゲート１０５が
形成され、ゲート１０５及び二酸化シリコン膜１０４に
設けられた丸い開口部の中にコーン状のエミッタ１０３
が位置している。

【０００５】このコーン状のエミッタ１０３間のピッチ
は１０ミクロン以下とすることができ、数万から数１０
万個のエミッタを１枚の基板上に設けることができる。
さらに、ゲート１０５とエミッタ１０３のコーンの先端
との距離をサブミクロンとすることができるため、ゲー
ト１０５とエミッタ電極１０３との間に僅か数１０ボル
トのゲート・エミッタ間電圧ＶGEを印加するだけで、電
子をエミッタ１０３から電界放出させることができる。
この電界放出された電子は、ゲート１０５上に離隔対向
して正の電圧ＶAを印加したアノード１０６を設けて捕
集することができる。

【０００６】このＦＥデバイスのアノード電流ＩA対ゲ
ート・エミッタ間電圧ＶGEの特性を図２に示す。図示の
ように、ゲート・エミッタ間電圧ＶGEを徐々に上げてい
くと、アノード電流ＩAが流れ始める。電流ＩAが流れ始
める電圧ＶGEを閾値電圧ＶTHと言い、この時にゲート・
エミッタ間の電界が約１０⁹［Ｖ／ｍ］程度となってエ
ミッタから電子が放出され始め、これにより、アノード
電流ＩAが流れ始める。一般に、ゲート・エミッタ間に
は閾値電圧ＶTHよりかなり高い図示のＶOP程度の電圧を
印加しており、この時アノードには電流Ｉ1が流れる。

【０００７】コーン状のエミッタの１つから得られるア
ノード電流ＩAは約１マイクロアンペアと小さい電流で
あるため、多数のエミッタをアレイ化することにより所
望のアノード電流の得られるＦＥデバイスとする。ここ
で、アノード側に蛍光体を設けるとエミッタから電界放
出され、アノードで捕集される電子で蛍光体を発光させ
ることが出来る。このようにして、ＦＥデバイスを用い
た画像表示素子を実現できる。

【０００８】このＦＥデバイスを２次元に配列したＦＥ
Ｄの駆動方法として、例えば特開平７−１３５１２号に
示される駆動方法がある。この駆動方法は図３にＥ１１
〜Ｅｎｍとして示したように２次元に配列されたＦＥデ
バイスに、同図に示す回路構成を用いて図４に示す駆動
波形を印加するものである。

【０００９】図３に示すシフトレジスタ１１０には、シ
リアルに送られてきた映像データとしてのゲートデータ
と、そのデータをシフトする為のデータシフト用クロッ
クＣＬＫが入力される。この結果シフトレジスタ１１０
より映像データが並列データとなってラッチ回路１１１
へ入力される。ラッチ回路１１１は図示しない周期Ｔの
ラッチパルスＬＰと同期してこのデータをラッチする。
また、ラッチ回路１１１には図４に示す周期Ｔのブラン
キングパルスＢＮＫも印加される。

【００１０】上記ラッチ回路１１１でラッチされた画像
データはそれぞれゲートドライバ１１２−１〜１１２−
ｍに印加される。ゲートドライバ１１２−１〜１１２−
ｍは各々対応するストライプ状に形成されたゲート電極
（Ｇ１）１１３−１〜（Ｇｍ）１１３−ｍをドライブす
る。

【００１１】ラッチ回路１１１は図４のブランキングパ
ルスＢＮＫが印加されている期間出力が阻止されるた
め、この期間ゲート電極１１３−１〜１１３〜ｍには画
像データが印加されず、その結果、ゲート電極１１３−
１〜１１３−ｍには、図４のＧ１〜Ｇｍとして示すよう
に、ブランキングパルスの期間ブランキングされた画像
データが、周期Ｔごとに印加される。

【００１２】一方、図３に示すシフトレジスタ１１４に
は、シリアルに送られてきた走査データとしてのカソー
ドデータとシフト用クロックとしてのラッチパルスＬＰ
が入力される。

【００１３】上記シフトレジスタ１１４でラッチされた
走査データはそれぞれカソードドライバ１１６−１〜１
１６−ｎに印加される。カソードドライバ１１６−１〜
１１６−ｎは各々対応するストライプ状に形成されたカ
ソード電極（Ｋ１）１１７−１〜（Ｋｎ）１１７−ｎを
図４に示すＫ１〜Ｋｎのようにドライブする。

【００１４】上記シフトレジスタ１１４にブランキング
パルスＢＮＫが印加されると共に、電源１１８を介して
ドライブ回路１１６−１〜１１６−ｎにもブランキング
パルスが印加される。このため、ドライブ回路１１６−
１〜１１６−ｎにブランキングパルスＢＮＫが印加され
ている期間、ＶCHのレベルのパルスが出力される。この
ＶCHのレベルは図２に示すように閾値ＶTHより低いレベ
ルであり、ブランキングパルスのパルス幅はτとされて
いる。

【００１５】この幅τのブランキングパルスを用いて画
像データＧ１〜Ｇｍを生成し、かつＶCHのレベルのパル
スをカソード・ドライブ・パルスの前部に付加したこと
は、引用した従来技術において、隣接する画素からの漏
れ発光を防止すると同時にカソード電極をプリチャージ
してドライブ周波数を上げる効果をもたらすが、本願発
明に直接関係ないので、説明は省略する。

【００１６】さて、図３に示すように、上記ゲート電極
１１３−１〜１１３−ｍとカソード電極１１７−１〜１
１７−ｎはマトリクス状に配置されており、両電極の交
差部にそれぞれエミッタアレイＥ１１，Ｅ１２・・・Ｅ
２１，Ｅ２２・・・Ｅｎｍが各カソード電極１１７−１
〜１１７−ｎ上に作製され、画像表示装置の画素を形成
している。走査パルス信号Ｋ１〜Ｋｎにより順次ドライ
ブされる上記カソード電極１１７−１〜１１７−ｎの一
つと上記ゲート電極１１３−１〜１１３−ｍとの間で所
定の電圧が印加されたエミッタアレイＥ１１〜Ｅｎｍか
ら電子が放出され、この電子がゲート電極１１３−１〜
１１３−ｍ上に離隔して配置された図示しないアノード
に捕集される。

【００１７】このアノードには蛍光体が塗布されてお
り、画素であるエミッタアレイＥ１１〜Ｅｎｍから放出
された電子により、その部分に対応する蛍光体がそれぞ
れ発光する。上述のようにゲート電極１１３−１〜１１
３−ｍには画像データが印加されているので、蛍光体は
画像データに応じて発光し、画像が蛍光体上に表示され
る。

【００１８】このようなＦＥＤにおいて階調表示を行う
方法としては、電圧変調階調表示法とその変形である電
圧値固定パルス幅変調階調表示法、及び電流変調階調表
示法とその変形である電流値固定パルス幅変調階調表示
法がある。

【００１９】電圧変調階調表示法は図３のゲートＧ１〜
Ｇｍに与える電圧即ち図４のＧ１〜Ｇｍを制御すること
によって、エミッタＥｉ１〜Ｅｉｍ先端とゲート電極Ｇ
ｉの間の電圧ＶGEを画素毎に制御し、図２の特性に従っ
て引き出されるアノード電流を制御して階調表示する方
法である。

【００２０】電圧値固定パルス幅変調階調表示法は図４
のゲート電圧Ｇ１〜Ｇｍの電圧ＶGEを一定（図２の特性
に従って引き出されるアノード電流も一定）とし、その
電圧の印加時間の幅を調整することで、図３のエミッタ
Ｅｉ１〜Ｅｉｍ毎にアノード電流を引き出す時間を制御
し階調表示する方法である。

【００２１】またこの２つの方法を組み合せることも可
能で、そのような方法が特開平１１−１５４３０に示さ
れている。電流変調階調表示法は図２に示すアノード電
流を直接制御し、その電流値に比例した輝度を得る方法
である。このような電流変調階調表示法を実現する構成
には例えば図５のような構成がある。図５は図１のＦＥ
Ｄのカソード電極へ電流源１２０を接続した構成であ
る。なお、図５の１０７は蛍光体を示す。そして、この
アノード電極１０６に第１の電圧ＶaFを、ゲート電極１
０５に第２の電圧ＶgFを印加する。第１の電圧ＶaFと第
２の電圧ＶgFはＶaF＞ＶgFの関係を満たすものとする。
そして電流源１２０は、電圧制御が可能なものとし、端
子１２１から印加される第３の電圧Ｖｋに比例して電流
値Ｉａが制御される構成となっている。この電圧Ｖｋを
変調する事で電流Ｉａを変調し階調表示を得るのが電流
変調階調表示法であり、そのような方法が特開平８−２
７３５６０に示されている。

【００２２】また、所定のアノード電流値Ｉａ＝Ｉ１を
与える電圧Ｖｋ＝Ｖ１の持続時間と、アノード電流値を
Ｉａ＝０とする電圧Ｖｋ＝Ｖ０の持続時間の比を変調し
て、階調表示を得る方法が電流値固定パルス幅変調階調
表示法であり、そのような方法が特開平６−２２２７３
５に示されている。

【００２３】次に、ＦＥＤの別な構成例として、特開平
１１−１６２３８３に示されたカーボンナノチューブを
用いたＣＮＴ型と呼ばれる構成を図６に示す。図６にお
いて、（ａ）は平面図（ｃ）のＡＡ’断面であり、
（ｂ）は平面図（ｃ）のＢＢ’断面である。また、平面
図（ｃ）は、断面図（ａ）、（ｂ）におけるＸＸ’平面
から下を見た状態を示している。

【００２４】図において、基板１３１上に、電極配線層
１３２が形成され、この電極配線層１３２上に絶縁膜１
３３が形成されている。その、絶縁膜１３３上には、基
板側リブ１３４が所定間隔で配置されている。そして、
基板側リブ１３４ではさまれた絶縁膜１３３上に、所定
の間隔を開けて電子放出部１３５が形成されている。こ
の電子放出部１３５は、絶縁膜１３３に形成されたスル
ーホール１３９を介して電極配線層１３２のいずれかの
配線に接続されている。また、図６（ａ）に示すよう
に、基板側リブ１３４上には、電子引き出し電極１３６
が形成されている。

【００２５】また、透明な前面ガラス基板１３７が基板
１３１に対向配置されている。前面ガラス基板１３７と
基板１３１とは、基板側リブ１３４と基板側リブ１３４
に直交して並べられている前面リブ１３８により、所定
の距離離れて配置されている。前面ガラス基板１３７と
基板１３１との間は、真空排気されている。そして、前
面ガラス基板１３７の内側表面の前面リブ１３８にはさ
まれた領域に、蛍光体からなる発光部１４０がストライ
プ状に形成され、その表面にはアルミニウム膜を蒸着す
ることで形成されたメタルバック膜１４１が形成されて
いる。

【００２６】発光部１４０を構成する蛍光体としては、
ＣＲＴなどに用いられる、４〜１０ｋeVと高いエネルギ
ーで加速した電子を衝突させることで発光する蛍光体を
用いている。

【００２７】この構成においてメタルバック膜１４１に
正の電圧を印加し、電子引き出し電極１３６に正の電圧
を印加した状態で、電極配線層１３２の所定の配線に負
の電圧を印加することで、その配線に接続している電子
放出部１３５から電子が放出される。そして、その放出
された電子が、その電子放出部１３５に対向する位置の
発光部１４０に到達することにより、発光部１４０のそ
の部分が発光することになる。

【００２８】そして、ストライプ状に複数配列された発
光部１４０に対向し、図６（ｃ）に示すように、複数の
電子放出部１３５がマトリクス状に配列されて、平面デ
ィスプレイを構成するようにしている。また、ある発光
部１４０は赤に発光する蛍光体から構成し、その隣の発
光部１４０は青に発光する蛍光体から構成し、その隣の
発光部１４０は緑に発光する蛍光体から構成するように
すれば、カラー表示が可能な平面ディスプレイとするこ
とができる。

【００２９】このＣＮＴ型では、電子放出部１３５は、
カーボンナノチューブから構成されている。すなわち、
カーボンナノチューブの集合体からなる長さ数μｍから
数ｍｍの針形状の柱状グラファイトを、例えば、導電性
接着剤などで所定領域に固定配置することで、電子放出
部１３５を形成する。なお、柱状グラファイトのペース
トを用いた印刷によるパターン形成により、電子放出部
１３５を形成することもできる。このとき、柱状グラフ
ァイトは、その長手方向がほぼ発光部１４０の方向に向
いているようにした方が良いとされる。

【００３０】

【発明が解決しようとする課題】ＣＮＴ型ＦＥＤは従来
のスピント型ＦＥＤと比較し、極めて低電界で電子放出
が起きる点で注目されている。しかし、このＣＮＴ型Ｆ
ＥＤを従来のスピント型ＦＥＤと同様に駆動するとパネ
ル内の画素毎の表示に不均一が生じ表示むらが発生する
ことが判った。そこで、ＣＮＴ型ＦＥＤとスピント型Ｆ
ＥＤの構成を比較し、以下のように原因を推測した。

【００３１】図７は、従来のスピント型とＣＮＴ型の２
つのＦＥＤの構成を比較する概念図である。（ａ）はス
ピント型を示し、（ｂ）はＣＮＴ型を示す。図７（ａ）
のスピント型では半導体加工技術により直径２μｍ程度
の穴を空けてエミッタを作るので、１画素内に数十個〜
数百個のエミッタが形成できる。従って、カソード１０
２とゲート１０５間に印加した電圧により発生するエミ
ッタ１０３の先端の電界が、各エミッタ穴径間の誤差に
より不均一になっても、１画素内の全エミッタの平均し
た特性で電子を引き出せることを期待できる。

【００３２】しかし図７（ｂ）のＣＮＴ型では、ＰＤＰ
で使われている印刷技術によりリブ１３４を形成するの
で、１画素内に１個〜数個のエミッタしか形成できない
ので、各エミッタ間の電子放出の不均一性がそのまま各
画素間の表示むらとなる。そして、カソード１３２とゲ
ート１３６間に印加した電圧により発生する電子放出部
１３５表面の電界は、リブ１３４の高さによって変化す
る。従って、リブ１３４の高さの不均一性がそのまま１
画素内の電子放出部１３５の電子放出の不均一性とな
る。

【００３３】図８はＣＮＴ型ＦＥＤのカソード・ゲート
間電界とエミッタから放出される電流密度特性を描いた
グラフである。この特性に従えば、図７（ｂ）のＣＮＴ
型のリブ１３４の高さが１８μｍのとき、カソード１３
２とゲート１３６の間に１８Ｖの電圧を印加すれば、カ
ソード・ゲート間に１Ｖ／μｍの電界が印加されるの
で、電子放出部１３５から約０．０１［Ａ／ｃｍ²］の
電流に相当する電子が放出される。そこで、このリブ１
３４の高さが２０μｍまで変化すれば、カソード・ゲー
ト間の電界は０．９Ｖ／μｍに変化するので、電子放出
部１３５から放出される電子は１８μｍの時の半分以下
となってしまう。そして、画素で表示される輝度はこの
電子放出部１３５から放出される電子量に比例するの
で、この電流の変化が表示輝度の変化となる。

【００３４】一般に大型基板を作成するプロセスで作ら
れるリブの厚さの誤差が１０％以内に収まることは期待
できない。更に、印刷技術を用いる場合、隣接する画素
間で１０％程度の膜厚の誤差が出る事は覚悟しなければ
ならない。大画面にわたり緩やかに変化する輝度むらは
余り気にならないものであるが、隣接する画素では僅か
に輝度が変化しても気になるものである。隣接する画素
で１０％程度のリブ厚誤差があれば大きな輝度誤差が発
生するので、上記パネル内の表示の不均一性となったと
思われる。

【００３５】即ち、ＣＮＴ型ＦＥＤではスピント型ＦＥ
Ｄで用いられていたカソード・ゲート間に印加した電圧
を制御して階調表示を得る電圧変調階調表示法や、その
変形である電圧値固定パルス振幅変調階調表示法を使う
場合、予め各画素のリブ厚の誤差を測定し、それに合わ
せて印加電圧を補正することなく、パネル内で均一な階
調表示を得ることは困難である。

【００３６】次に、前述の電流変調階調表示法や、その
変形である電流値固定パルス幅変調階調表示法を使え
ば、パネル内で均一な階調表示が得られるか検討した
が、必ずしもそうならないことを見出した。以下この理
由を説明する。

【００３７】図９は図６に示したＣＮＴ型ＦＥＤの平面
概念図である。図９の電極Ｇ１、Ｇ２、・・・Ｇｍはゲ
ート電極であって図６の電子引き出し電極１３６に対応
する。ここではこのゲート電極を走査側電極とし、走査
する順番にＧ１、Ｇ２、・・・Ｇｍで示す。また、電極
Ｋ１、Ｋ２、・・・Ｋｎはカソード電極であって図６の
電極配線層１３２に対応する。ここではこのカソード電
極を信号側電極とし、端から順番にＫ１、Ｋ２、・・・
Ｋｎで示す。そして、ゲート電極Ｇｉとカソード電極Ｋ
ｊにより制御される画素をＡijで示す。

【００３８】いま、ゲート電極Ｇ１〜Ｇｍとカソード電
極Ｋ１〜Ｋｎの電位を等しく０Ｖとして、その後カソー
ド電極Ｋ１〜Ｋｎと信号側駆動回路の間の配線をオープ
ン状態として、あるゲート電極Ｇｉへ選択電圧Ｖｓとし
て＋１６Ｖを印加し、他のゲート電極Ｇｈ（ｈ≠ｉ、ｈ
＝１〜ｍ）へ非選択電圧Ｖnsとして＋０Ｖを印加する。
そして、画素Ａijの電子放出部とゲート電極の距離（以
下、リブ厚みと称する）を２０μｍ、画素Ａik（ｋ≠
ｉ）のリブ厚みを１８μｍと仮定する。このとき、画素
Ａijにある電子放出部表面の電界Ｅijは、Ｅij≒（カソード・ゲート間電圧）／（画素Ａijのリブ
厚み）＝１６／２０＝０．８［Ｖ／μｍ］となる。これは図８のＣＮＴ型ＦＥＤのカソード・ゲー
ト間電界対エミッタ放出電流密度特性においてエミッタ
（電子放出部）から電子が放出されない閾値電界であ
る。従って、カソード電極Ｋｊの電位は０Ｖのままとな
る。

【００３９】一方、画素Ａikにある電子放出部表面の電
界Ｅikは、Ｅij≒（カソード・ゲート間電圧）／（画素
Ａikのリブ厚み）＝１６／１８＝０．８９［Ｖ／μｍ］となる。これは図８のＣＮＴ型ＦＥＤのカソード・ゲー
ト間電界対エミッタ放出電流密度特性においてエミッタ
（電子放出部）から電子が放出される電界である。従っ
て画素Ａikにある電子放出部表面からは電子が放出さ
れ、電子放出部表面の電界が閾値電界０．８［Ｖ／μ
ｍ］となると、この電子放出部表面からの電子放出は止
まる。

【００４０】このときカソード電極Ｋｋの電位ＶKkは、ＶKk≒（ゲート電極Ｇｉの電圧）−閾値電界×（画素Ａ
ikのリブ厚み）＝１６−０．８×１８＝１．６［Ｖ］となる。そして、この間に画素Ａikにある電子放出部表
面から放出される電子の総電荷量Ｑikは、非選択電圧を
印加したゲート電極Ｇｈとカソード電極Ｋｋの間の総浮
遊容量、選択電圧を印加したゲート電極Ｇｉとカソード
電極Ｋｋとの間の浮遊容量、各電極電位を用いて、Ｑik≒(電極Ｇｈと電極Ｋｋ間の総浮遊容量)×(電極Ｇｈ電圧−電極Ｋｋ電位) ＋(電極Ｇｉと電極Ｋｋ間の浮遊容量)×(電極Ｇｉ電圧−電極Ｋｋ電位) ＝(電極Ｇｈと電極Ｋｋ間の総浮遊容量)×（０−１．６）＋(電極Ｇｉと電極Ｋｋ間の浮遊容量)×（１６−１．６）＝(電極Ｇｈと電極Ｋｋ間の総浮遊容量)×（−１．６）＋(電極Ｇｉと電極Ｋｋ間の浮遊容量)×（１４．４）と算出される。

【００４１】ゲート電極Ｇｉとカソード電極Ｋｋ間の浮
遊容量Ｃikは、Ｃik≒絶縁膜の誘電率×（電極Ｇｉと電極Ｋｋの交差す
る面積）／（画素Ａikのリブ厚み）である。図９でパネル対角サイズを１０インチ（約２
５．４ｃｍ）、ゲート電極数ｍ＝２４０、カソード電極
数ｎ＝３２０、画素を正方形、電極間の間隔Ｄ＝Ｉ＝８
０μｍと仮定すると、ゲート電極幅Ｃ＝カソード電極幅
Ｈ≒５５５μｍとなる。これにゲート電極とカソード電
極の重なり幅（Ａ＋Ｂ）＝（Ｆ＋Ｇ）＝１２０μｍを用
い、(ゲート電極とカソード電極の交差する面積)≒(５
５５)²−(５５５−１２０)²となる。絶縁膜をSiO₂とす
ると、その比誘電率は２〜３である。この比誘電率は絶
縁膜の作り方によっても変化するのでこれを仮に３とす
ると、この画素の容量Ｃは、Ｃ＝真空の誘電率×３×(ゲート電極とカソード電極の
交差する面積)／リブ厚となり、リブ厚み１８μｍの画素の浮遊容量Ｃ１８は約
０．２０ｐＦ、リブ厚み２０μｍの画素の浮遊容量Ｃ２
０は約０．１８ｐＦとなる。

【００４２】このリブ厚のバラツキはパネルによって変
化するが、カソード電極Ｋｋにリブ厚み１８μｍの画素
が５０％、リブ厚み２０μｍの画素が５０％存在すると
仮定すると、先の画素Ａikにある電子放出部表面から放
出される電子の総電荷量Ｑikは、Ｑik≒（０．１８×１２０＋０．２０×１１９）×（−
１．６）＋（０．２０）×（１４．４）≒７０．１［ｐ
Ｃ］となる。この浮遊電荷量はカソード電極の外部から電荷
を与えなくとも放出される電荷の量であり、このこと
は、ある階調レベルの輝度を表示しようとする画素のリ
ブ厚が１８μｍか２０μｍかによって、その画素で発光
に使われる浮遊電荷量が上記値だけ変化することを意味
する。

【００４３】そこで、この浮遊電荷量が階調表示に使わ
れる電荷に対する比率を見積もると、上記条件でアノー
ド電圧を５ｋＶとすれば約２％程度であることが判っ
た。これは上記条件で６４階調以上の表示をする場合は
無視できない値である。

【００４４】また、この浮遊電荷量は画素面積×走査電
極数に概ね比例するが、階調表示に必要な電荷は画素面
積にしか比例しない。このことはＮＴＳＣを表示する場
合の走査電極数４８０本では上記比率が約４％となり、
ＨＤＴＶ規格の走査電極数７２０本では上記比率は約６
％となり、走査電極数が大きくなるほど上記浮遊電荷に
よる影響が大きくなっていくことを意味する。

【００４５】本発明はこのような課題を解決するために
なされたものであり、ＣＮＴ型ＦＥＤのようなリブの厚
さの誤差が大きなディスプレイにおいて、比較的均一な
表示が得られる階調表示方法を提供することを目的とす
る。

【００４６】

【課題を解決するための手段】上記目的を達成する為に
本発明は、複数の第１電極（カソード電極等）Ｋｊ（ｊ
＝１〜ｎの整数）と、複数の第２電極（ゲート電極等）
Ｇｉ（ｉ＝１〜ｍの整数）と、第１電極Ｋｊと第２電極
Ｇｉとの間の絶縁層から画素Ａijを構成した表示装置に
おいて、各第２電極Ｇｉの選択期間において、第１電極
Ｋｊの電位を画素Ａijの絶縁膜厚に対応した電位に設定
し、その後、その第１電極Ｋｊへ画素Ａijの表示輝度に
対応した電荷注入を行う駆動方法を提供する。

【００４７】これは、特に画素Ａijの表示特性が上記絶
縁層の膜厚に影響される表示装置において有効である。
そのような表示装置には薄膜ＥＬ（Electro Luminescen
ce）ディスプレイやＦＥＤ（Field Emission Display）
があるが、特にカーボンナノチューブを電子放出部に用
いたＦＥＤにおいて有効である。

【００４８】即ち、複数の第１電極（カソード電極等）
Ｋｊ（ｊ＝１〜ｎの整数）と、複数の第２電極（ゲート
電極等）Ｇｉ（ｉ＝１〜ｍの整数）と、その第１電極Ｋ
ｊと第２電極Ｇｉとの間の絶縁層と、第３電極（アノー
ド等）から画素Ａijを構成した表示装置に適用すること
が効果的である。

【００４９】本発明の駆動方法を実現する第１の構成
は、各第２電極Ｇｉの選択期間の最初に、第１電極Ｋｊ
の電位を初期化し、次に選択した第２電極Ｇｉへ選択電
圧Ｖｓを印加し、選択しなかった第２電極Ｇｈ（ｈ≠
ｉ）へ非選択電圧Ｖnsを印加し、第１電極Ｋｊへ画素が
最少輝度を表示するのに必要な電荷を注入し、注入前後
のその第１電極の電位の変化を監視し、その電位の変化
が所定の値以下になるまで、その第１電極へ繰返し電荷
を注入し続ける事によって第１電極Ｋｊの電位を画素Ａ
ijの絶縁膜厚に対応した電位に設定し、その後、その第
１電極Ｋｊへ画素Ａijの表示輝度に対応した電荷注入を
行う。

【００５０】本発明の駆動方法を実現する第２の構成
は、各第２電極Ｇｉの選択期間の最初に、第１電極Ｋｊ
の電位を初期化し、次に選択した第２電極Ｇｉへ選択電
圧Ｖｓを印加し、選択しなかった第２電極Ｇｈ（ｈ≠
ｉ）へ非選択電圧Ｖnsを印加し、第３電極の電位を次の
発光期間に比べ小さくすることで、この間の発光輝度を
抑えながら第１電極Ｋｊから電荷を放出させることによ
ってその第１電極Ｋｊ電位を画素Ａijの絶縁膜厚に対応
した電位に設定し、その後、第３電極の電位を発光期間
の電位に戻し、その第１電極Ｋｊへ画素Ａijの表示輝度
に対応した電荷注入を行う。

【００５１】これら第１及び第２の構成において、上記
第１電極Ｋｊの電位を画素Ａijの絶縁膜厚に対応した電
位に設定する期間において、電荷注入を行う第１電極Ｋ
ｊは、その第１電極Ｋｊに対応する画素Ａijが最少輝度
以上を表示する画素Ａijに対応する第１電極Ｋｊのみで
あることが好ましく、また、上記第１電極Ｋｊへ画素Ａ
ijの表示輝度に対応した電荷注入を行う期間において、
電荷注入を行う第１電極Ｋｊは、その第１電極Ｋｊに対
応する画素Ａijが最少輝度を超える表示をする画素Ａij
に対応する第１電極Ｋｊのみであることが望ましい。

【００５２】

【実施例】〔実施例１〕図１０に本発明の第１実施例で
用いるＣＮＴ型ＦＥＤを示す。同ディスプレイはＦＥＤ
パネル２００のゲート電極１３６へ走査側駆動回路２０
１を接続し、カソード電極１３２へデータ側駆動回路２
０２を接続した構成である。また、対向するメタルバッ
ク膜１４１へこの２つの駆動回路の規準電位に対し概ね
５ｋＶの正の電位となるよう電源２０３によって電圧が
印加されている。

【００５３】このＦＥＤパネル２００は、基本的に図６
を用いて説明した従来のＣＮＴ型ＦＥＤパネルと同じ構
成なので説明は省略する。このＦＥＤデバイスのカソー
ド・ゲート間電界とエミッタから放出される電流密度特
性は図８に示した特性である。即ち、カソード・ゲート
間に概ね０．８［Ｖ／μｍ］程度の電界を印加すると電
子放出部から電子が放出され始める。

【００５４】そこで、このＦＥＤパネル２００のカソー
ド電極Ｋ１〜Ｋｎを総て０電位とし、ゲート電極Ｇ１〜
Ｇｍのうち１本のゲート電極のみ順番に選択電圧Ｖｓを
印加し、残りのゲート電極を０電位として発光するかど
うか調べていった。この結果、選択電圧Ｖｓが１４
［Ｖ］において発光する画素はなかったが、選択電圧Ｖ
ｓが１５［Ｖ］において発光する画素が幾つか観察され
た。また、選択電圧Ｖｓが１７［Ｖ］において発光しな
い画素が幾つか観察されたが、電圧Ｖｓが１８［Ｖ］に
おいて総ての画素で発光が観察された。

【００５５】そこで、選択電圧Ｖｓを１４［Ｖ］に設定
した。そこで、図１０の走査側駆動回路２０１へ１フレ
ームに１回選択状態となる為のタイミング信号ＦＳＴＡ
と、その信号を走査側駆動回路２０１内の図示しないシ
フトレジスタ内を転送する為のクロックＬＰと、クロッ
クＬＰの１周期に１回走査側駆動回路２０１の出力を０
電位に落す為の制御信号ＣＨＡＲを入力する。こうし
て、走査側駆動回路２０１からゲート電極Ｇ１〜Ｇｍへ
図１１の（１）〜（４）に示すような一連の電圧波形を
印加する。これらの電圧波形は、図１１の（５）の制御
信号ＣＨＡＲが０の期間だけ、ゲート電極Ｇ１〜Ｇｍの
うち１本のみに選択電圧Ｖｓを順番に印加し、残るゲー
ト電極には０電位を非選択電圧Ｖnsとして印加する。ま
た、制御信号ＣＨＡＲがＨＩの期間は総てのゲート電極
Ｇ１〜Ｇｍが非選択電位Ｖnsである０電位となる。

【００５６】またデータ側駆動回路２０２へ映像信号Ｄ
ＡＴＡと、その映像信号をシフトレジスタ２０４内を転
送する為のクロックＣＬＫを入力し、そのシフトレジス
タ内に新たなデータが行き渡った後タイミング信号ＬＰ
でデータホールド回路２０５へ映像データを転送し、制
御信号ＣＨＡＲとＬＳＣＨを入力する。こうして、デー
タ側駆動回路２０２からカソード電極へ図１１の（７）
〜（９）に示すような一連の電圧波形を印加する。これ
らの電圧波形は、図１１の（５）の制御信号ＣＨＡＲが
ＨＩの期間Ａと、図１１の（６）の制御信号ＬＳＣＨが
ＨＩの期間Ｂと、これら２つの信号が供に０の期間Ｃに
区分される。これら制御信号ＣＨＡＲ、ＬＳＣＨとデー
タホールド回路２０５へ貯えられた映像データから本発
明の動作を実施する回路が駆動回路２０６である。

【００５７】図１１の最上部に示されている、最初の時
間０〜t0の間がゲート電極Ｇ１に対応する選択期間であ
り、次のt0〜２t0の間はゲート電極Ｇ２に対応する選択
期間であり、以下同様である。そして、各選択期間は、
図示のように上記期間Ａ乃至期間Ｃにそれぞれ区分され
る。

【００５８】さて時間０〜t0における最初の期間Ａの
間、図１１の（５）の制御信号ＣＨＡＲがＨＩとなり、
図１１の（１）〜（４）及び（７）〜（９）に示す通
り、総てのゲート電極Ｇ１〜Ｇｍ及び総てのカソード電
極Ｋ１〜Ｋｎは０電位となる。

【００５９】次の期間Ｂでは図１１の（５）の制御信号
ＣＨＡＲが０となり、代わって（６）の制御信号ＬＳＣ
ＨがＨＩとなる。このとき、ゲート電極Ｇ１で制御され
た画素Ａ１１〜Ａ１ｎのうち全く発光する必要のない画
素に対応するカソード電極の電圧は図１１の（７）のよ
うに変化させない。しかし、最低レベルの輝度以上で発
光させる画素に対応するカソード電極の電圧は図１１の
（８）や（９）のように変化させる。また、図１１の
（１）に示すようにゲート電極Ｇ１の電圧をＶｓとす
る。

【００６０】このとき、発光させる画素に対応するカソ
ード電極に一定量の負電荷を供給し、そのカソード電極
の電位変化を駆動回路２０６へフィードバックして調べ
る。画素で電子放出が起きれば、カソード電極の電位の
変化が、カソード電極に存在する浮遊容量から予想され
る値より小さくなる。そこでこの調べた電位変化が予想
値よりかなり小さければ、そのカソード電極に対しては
新たな負電荷供給を行わない。一方この調べた電位変化
が予想値程度あれば、そのカソード電極に対しては再度
一定量の負電荷供給を行い、これを一定回数繰り返す。
図１１では３回繰り返す場合を示している。

【００６１】図１１の（８）は２回目の一定量の負電荷
供給後のカソード電極の電位の変化が僅かな場合であ
る。図１１の（９）は３回目の一定量の負電荷供給後の
カソード電極の電位の変化が僅かな場合である。このよ
うに、一定量の負電荷を供給しながら、その時のカソー
ド電極の電位変位を調べることで、そのカソード電極に
対応する画素の電子放出部から電子放出が有ったか否か
が判る。従って、この調べた電位変化が予想値よりかな
り小さくなった時に、そのカソード電極に対して新たな
負電荷供給を行わないことで、これら画素の電子放出部
で最少電子放出が起ったことが保証され、この後新たに
供給する電荷は必ず画素の電子放出部から放出されるこ
とが保証される。

【００６２】次の期間Ｃでは図１１の（６）の制御信号
ＬＳＣＨが０となる。このとき、ゲート電極Ｇ１で制御
された画素Ａ１１〜Ａ１ｎのうち最少輝度レベル以下の
発光をする画素に対応するカソード電極の電圧は図１１
の（７）や（８）のように変化させない。最少輝度レベ
ルを超えて発光させる画素に対応するカソード電極の電
圧は図１１の（９）のように、その超える輝度レベルに
合わせた電荷を追加で供給するように変化させる。そし
て、この期間に供給された電荷は画素の電子放出部から
総て放出される。

【００６３】この期間Ｃが終了した時点で、各カソード
電極Ｋｋには画素Ａ１ｋのリブ厚に対応した電荷が保持
されている。しかし、次の画素Ａ２ｋのリブ厚が不明な
ので、このままゲート電極Ｇ２を選択電位Ｖｓとする
と、（画素Ａ１ｋのリブ厚＞画素Ａ２ｋのリブ厚なる）
一部の画素で電子放出が起きる可能性がある。

【００６４】そこで、次のゲート電極Ｇ２に対応する選
択期間t0〜２t0の最初の期間Ａの間、図１１の（５）の
制御信号ＣＨＡＲがＨＩとなり、図１１の（１）〜
（４）及び（７）〜（９）に示す通り、総てのゲート電
極Ｇ１〜Ｇｍ及び総てのカソード電極Ｋ１〜Ｋｎを０電
位となし、カソード電極の浮遊電荷を放出させる。

【００６５】以下期間Ｂ、Ｃと続くが、これは上記ゲー
ト電極Ｇ１に対応する選択期間０〜t0の間と同じ動作の
繰り返しなので、ここではその後の説明は省略する。
〔実施例２〕図１２に本発明の第２の実施例で用いるＣ
ＮＴ型ＦＥＤを示す。この実施例ではＦＥＤパネル２１
０で５００〜１ｋeV程度のエネルギーで加速した電子で
発光する蛍光体を用いること、カソード電極１３２へ接
続されるデータ側駆動回路２１２内の駆動回路２１６
が、カソード電極へ図１３の（８）〜（１０）に示すよ
うな一連の電圧波形を印加すること、及び、対向するメ
タルバック膜１４１へ電圧を印可する電圧源２１３が制
御信号ＬＳＣＨを受け取ってメタルバック膜へ図１３の
（７）に示す電圧を印加し、制御信号ＬＳＣＨが０のと
きの電圧Ｖａを５００〜１ｋ［Ｖ］、制御信号ＬＳＣＨ
がＨＩのとき電圧のＶｂを５０〜１００［Ｖ］程度に設
定することを除いて、前述した実施例１の構成と同様で
ある。図１０及び図１２において、同じ参照番号を付し
た部分は同じ構成である。

【００６６】以下実施例２の構成における駆動方法につ
いて図１３を参照して説明する。図１３の最上部に示さ
れている時間０〜t0、t0〜２t0等の選択期間、及び各選
択期間の区分期間Ａ乃至Ｃは実施例１で説明したものと
同様である。

【００６７】さて時間０〜t0における最初の期間Ａの
間、（５）の制御信号ＣＨＡＲがＨＩとなり、（１）〜
（４）に示す通り総てのゲート電極Ｇ１〜Ｇｍは０電位
となる。そこで、ゲート電極Ｇ１で制御された画素Ａ１
１〜Ａ１ｎのうち全く発光する必要のない画素に対応す
るカソード電極の電圧は（８）のように０電位とする
が、最低レベルの輝度以上で発光させる画素に対応する
カソード電極の電圧は（９）や（１０）のように所定値
（本実施例では約−４［Ｖ］）に設定する。

【００６８】次の期間Ｂでは（５）の制御信号ＣＨＡＲ
が０となり、代わって（６）の制御信号ＬＳＣＨがＨＩ
となる。このとき、図１２の駆動回路２１６とカソード
電極Ｋ１〜Ｋｎの間で電荷が移動しないように電気的接
続を切る。そして、（７）のように電圧源２１３からメ
タルバック膜へ出力する電圧をＶｂとする。

【００６９】この期間Ｂにおいて（１）に示すようにゲ
ート電極Ｇ１の電位はＶｓとなるので、カソード電極へ
与えた電荷は、この電位Ｖｓにより引出され、メタルバ
ック膜へ向け出力される。そして、カソード電極Ｋｋへ
与えた電荷は画素Ａ１ｋの電子放出部表面電界が閾値電
界となるまで放出され続けるので、画素Ａ１ｋの電子放
出部表面電界が閾値電界となる電位にカソード電極Ｋｋ
電位が自動的に設定される。従って、この後新たに供給
する電荷は必ず画素の電子放出部から放出されることが
保証される。また、メタルバック膜の電位をＶｂとして
いるので、各画素の電子放出部から放出された電子はそ
れ程加速されずに蛍光体に到達し、発光は余り起きな
い。

【００７０】次の期間Ｃでは（６）の制御信号ＬＳＣＨ
が０となる。そして、ゲート電極Ｇ１で制御された画素
Ａ１１〜Ａ１ｎのうち最少輝度レベル以下の発光をする
画素に対応するカソード電極の電圧は（８）や（９）の
ように変化させない。最少輝度レベルを超えて発光させ
る画素に対応するカソード電極の電圧は（１０）のよう
に、その超える輝度レベルに合わせた電荷を追加で供給
するように変化させる。そして、この期間にこの供給さ
れた電荷は画素の電子放出部から放出される。

【００７１】このとき、（７）のように電圧源２１３か
らメタルバック膜へ出力する電圧はＶａに変化している
ので、各画素の電子放出部から放出された電子は十分加
速されて蛍光体に到達し、設定された輝度で発光する。

【００７２】以下各ゲート電極Ｇｉに対応する選択期間
では上記ゲート電極Ｇ１に対応する選択期間０〜t0と同
じ動作を繰り返すので説明は省略する。

【００７３】

【発明の効果】以上説明したような構成の表示装置の駆
動方法を実現した事によって、２つの電極の間に絶縁膜
を形成した画素をマトリックス状に配置した表示装置に
おいて、絶縁膜厚の不均一による表示の不均一を抑える
ことが可能になった。

【００７４】特にこの効果はＦＥＤのような電界で電子
放出を制御する表示装置において有効であるが、その他
ＥＬディスプレイにおいても応用できることは明らかで
ある。

【図面の簡単な説明】

【図１】従来のスピント型ＦＥデバイスの概念図。

【図２】従来のスピント型ＦＥデバイスの電圧対電流
特性を示すグラフ。

【図３】従来のスピント型ＦＥＤの回路構成を示すブ
ロック図。

【図４】従来のスピント型ＦＥＤの駆動方法を示すタ
イミング図。

【図５】従来のスピント型ＦＥＤの階調表示駆動方法
を示す回路図。

【図６】従来のＣＮＴ型ＦＥＤパネルの概念図。

【図７】従来のスピント型とＣＮＴ型のＦＥデバイス
の構成の比較図。

【図８】従来のＣＮＴ型ＦＥＤのカソード・ゲート間
電界対エミッタ放出電流特性を示すグラフ。

【図９】図６のＣＮＴ型ＦＥＤパネルの平面概念図。

【図１０】本発明のＦＥＤの第１の回路構成を示すブ
ロック図。

【図１１】本発明のＦＥＤの第１の駆動方法を示すタ
イミング図。

【図１２】本発明のＦＥＤの第２の回路構成を示すブ
ロック図。

【図１３】本発明のＦＥＤの第２の駆動方法を示すタ
イミング図。

【符号の説明】

１０１：基板、１０２：カソード電極、１０３：エミッ
タ、１０４：二酸化シリコン膜、１０５：ゲート、１０
６：アノード、１１０：シフトレジスタ、１１１：ラッ
チ回路、１１２：ゲートドライバ、１１３：ゲート電
極、１１４：シフトレジスタ、１１６：カソードドライ
バ、１１７：カソード電極、１１８：電源、１２０：電
流源、１２１：端子、１３１：基板、１３２：電極配線
層、１３３：絶縁膜、１３４：基板側リブ、１３５：電
子放出部、１３６：電子制御電極、１３７：ガラス基
板、１３８：前面リブ、１３９：真空空間、１４０：発
光部、１４１：メタルバック膜、２００：ＦＥＤパネ
ル、２０１：走査側駆動回路、２０２：データ側駆動回
路、２０３：電源、２０４：シフトレジスタ、２０５：
データホールド回路、２０６：駆動回路、２１０：ＦＥ
Ｄパネル、２１２：データ側駆動回路、２１３：電圧
源、２１６：駆動回路

Claims

【特許請求の範囲】

【請求項１】複数の第１電極Ｋｊ（ｊ＝１〜ｎの整数）
と、複数の第２電極Ｇｉ（ｉ＝１〜ｍの整数）と、第１
電極と第２電極との間の絶縁層から画素Ａijを構成した
表示装置において、各第２電極Ｇｉの選択期間を第１期間及び第２期間から
構成し、第１期間において第１電極Ｋｊの電位を各画素Ａijの絶
縁膜厚に対応した電位に設定した後、第２期間において
第１電極Ｋｊへ画素Ａijの表示輝度に対応した電荷を注
入することを特徴とする表示装置の駆動方法。
【請求項２】請求項１記載の表示装置において、更に各画素Ａijが、第１電極と対向する第３電極を含む
ことを特徴とする表示装置の駆動方法。
【請求項３】請求項１または２記載の表示装置におい
て、各第２電極の選択期間の第１期間より前に、第１電極Ｋ
ｊの電位を初期化する期間を設け、第１期間で選択した第２電極Ｇｉへ選択電圧Ｖｓを印加
し、選択しなかった第２電極Ｇｈ（ｈ≠ｉ、１〜ｎの整
数）へ非選択電圧Ｖnsを印加し、第１電極Ｋｊへ電荷を
注入し、その電荷の一部を放出させることによって、第
１電極Ｋｊ電位を画素Ａijの絶縁膜厚に対応した電位に
設定することを特徴とする表示装置の駆動方法。
【請求項４】請求項３記載の表示装置において、上記第１期間において、第１電極Ｋｊへ画素が最少輝度
を表示するのに必要な電荷を注入し、注入前後の第１電
極Ｋｊの電位変化を調べ、その電位変化が想定値より小
さくなるまで、繰返してその第１電極Ｋｊへ電荷を注入
することを特徴とする表示装置の駆動方法。
【請求項５】請求項１または２記載の表示装置におい
て、各第２電極の選択期間の第１期間より前に、第１電極Ｋ
ｊの電位を初期化する期間を設け、第１期間で選択した第１電極Ｇｉへ選択電圧Ｖｓを印加
し、各第１電極Ｋｊの電荷の一部を放出させることによ
って、第１電極Ｋｊ電位を画素Ａijの絶縁膜厚に対応し
た電位に設定することを特徴とする表示装置の駆動方
法。
【請求項６】請求項５記載の表示装置において、上記第１期間において第３電極の電位を、第２期間にお
ける第３電極の電位より小さくすることを特徴とする表
示装置の駆動方法。
【請求項７】請求項３乃至６のいずれかに記載の表示装
置において、上記第１期間において、全く発光しない画素Ａijに対応
する第１電極Ｋｊへは電荷を注入しないことを特徴とす
る表示装置の駆動方法。