JP2002043466A - Ball grid array package - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ボールグリッドア
レイ（ＢＧＡ）パッケージおよびそれを実装してなる実
装構造に関する。The present invention relates to a ball grid array (BGA) package and a mounting structure mounting the same.
【０００２】[0002]
【従来の技術】ＢＧＡパッケージでは、回路配線が形成
されたインターポーザ上に接着剤等を介して半導体チッ
プを搭載し、回路配線と半導体チップをＡｕワイヤ等で
電気的に接続したのち、封止樹脂で半導体チップおよび
Ａｕワイヤ等が封止されている。そして、インターポー
ザの裏面にはアレイ状に配列された開口が形成されてお
り、この開口を介してはんだ付けされたはんだボール端
子によって、半導体チップと外部との電気的接続が可能
となっている。このようなＢＧＡパッケージは、複数の
電極を備えた実装基板（多層プリント配線基板）上に搭
載したのち、はんだボール端子を溶融することにより接
合して、両者の実装がなされる。2. Description of the Related Art In a BGA package, a semiconductor chip is mounted via an adhesive or the like on an interposer on which circuit wiring is formed, and the circuit wiring and the semiconductor chip are electrically connected with Au wires or the like, and then a sealing resin is formed. Seals the semiconductor chip and the Au wire. Openings arranged in an array are formed on the back surface of the interposer, and electrical connection between the semiconductor chip and the outside is enabled by solder ball terminals soldered through the openings. Such a BGA package is mounted on a mounting board (multilayer printed wiring board) provided with a plurality of electrodes, and then joined by melting solder ball terminals to mount both.
【０００３】このはんだボール端子は、共晶はんだ等、
１種類の材料で構成されており、そのためはんだボール
端子を搭載するとき、およびＢＧＡパッケージを実装基
板に実装するときに、ボール端子全体が溶融し、溶融状
態になったボール端子の表面張力により、インターポー
ザの開口内のボール端子にくびれが発生し、熱的、機械
的ストレスが加わると、このくびれ部分に応力が集中
し、ボール端子が破壊するまでの寿命が低下するという
問題があった。さらに、くびれが大きい場合には、ボー
ル端子を搭載するとき、およびＢＧＡパッケージを実装
基板に実装するときに、インターポーザ開口内において
不濡れ（リフローオープン）が発生することさえある。[0003] This solder ball terminal is made of eutectic solder or the like.
When the solder ball terminals are mounted, and when the BGA package is mounted on the mounting board, the entire ball terminals are melted and the surface tension of the melted ball terminals causes When the ball terminals in the opening of the interposer are constricted and thermal and mechanical stresses are applied, the stress concentrates on the constricted portions, and the life of the ball terminals until the ball terminals are broken is reduced. Further, when the constriction is large, non-wetting (reflow open) may even occur in the interposer opening when the ball terminal is mounted and when the BGA package is mounted on the mounting board.
【０００４】[0004]
【発明が解決しようとする課題】本発明は、上記のくび
れ発生を防止し、はんだボール端子寿命の向上、および
インターポーザ開口内における不濡れの発生防止を目的
とする。SUMMARY OF THE INVENTION It is an object of the present invention to prevent the occurrence of the above constriction, improve the life of the solder ball terminals, and prevent the occurrence of non-wetting in the interposer opening.
【０００５】[0005]
【課題を解決するための手段】すなわち、本発明の請求
項１〜６記載の発明は、半導体チップと電気的に接続さ
れる回路配線を表面に有するインターポーザの裏面に開
口をアレイ状に設け、この開口に設けられたはんだボー
ル端子が前記回路配線と電気的に接続されるＢＧＡパッ
ケージにおいて、前記はんだボール端子を２種類以上の
材料で構成し、かつ前記インターポーザ開口内に存在す
る材料の融点Ｔ1 が、前記インターポーザ開口外に存在
する材料の融点Ｔ2 よりも高くなるように構成されてな
るＢＧＡパッケージ、ならびにこれを実装基板に実装し
てなる実装構造であることを特徴とする。That is, the invention according to claims 1 to 6 of the present invention provides an array of openings on the back surface of an interposer having a circuit wiring electrically connected to a semiconductor chip on a front surface thereof. In a BGA package in which a solder ball terminal provided in this opening is electrically connected to the circuit wiring, the solder ball terminal is made of two or more kinds of materials, and a melting point T of a material existing in the interposer opening is set. 1, wherein the a mounting structure formed by mounting configured BGA package comprising, and this in the mounting substrate so as to be higher than the melting point T 2 of the material present outside the interposer apertures.
【０００６】また、請求項７〜８記載の発明は、半導体
チップと電気的に接続される回路配線を表面に有するイ
ンターポーザの裏面に開口をアレイ状に設け、この開口
に設けられたはんだボール端子が前記回路配線と電気的
に接続されるＢＧＡパッケージにおいて、前記開口の形
状を入口部の径を最深部の径よりも大きくなるように構
成してなるＢＧＡパッケージ、ならびにこれを実装基板
に実装してなる実装構造であることを特徴とする。According to another aspect of the present invention, an opening is provided in an array on the back surface of an interposer having a circuit wiring electrically connected to a semiconductor chip on a front surface thereof, and solder ball terminals provided in the opening are provided. In a BGA package electrically connected to the circuit wiring, a BGA package in which the shape of the opening is configured so that the diameter of the entrance is larger than the diameter of the deepest part, and mounting the BGA package on a mounting board The mounting structure is characterized by
【０００７】さらに、請求項９〜１０記載の発明は、半
導体チップと電気的に接続される回路配線を表面に有す
るインターポーザの裏面に開口をアレイ状に設け、この
開口に設けられたはんだボール端子が前記回路配線と電
気的に接続されるＢＧＡパッケージにおいて、インター
ポーザ開口径／インターポーザ厚さで定義されるアスペ
クト比を３．０以上となるように構成してなるＢＧＡパ
ッケージ、ならびにこれを実装基板に実装してなる実装
構造であることを特徴とする。Further, according to the present invention, openings are provided in an array on the back surface of an interposer having circuit wirings electrically connected to a semiconductor chip on the front surface, and solder ball terminals provided in the openings are provided. In a BGA package electrically connected to the circuit wiring, a BGA package configured to have an aspect ratio defined by an interposer opening diameter / interposer thickness of 3.0 or more, and a BGA package mounted on a mounting board It is characterized in that it has a mounting structure in which it is mounted.
【０００８】[0008]
【発明の実施の形態】以下、本発明を図面とともに説明
する。図１に、本発明のＢＧＡパッケージを所定の電極
２を備えた実装基板（多層プリント配線基板）３に実装
したときの実装構造の模式図を示す。そして、図２
（ａ）〜（ｅ）は、請求項１〜４に記載された構成のＢ
ＧＡパッケージを説明するための段階的な模式図であ
る。さらに図３は、図２の（ｅ）で得られたＢＧＡパッ
ケージの構造〔（ｅ）と上下方向が逆〕を示すものであ
り、図４はこれを実装基板に実装した実装構造を示す。
図５は、請求項６に記載のＢＧＡパッケージを実装基板
に実装した実装構造を示す。図６（ａ），（ｂ）ならび
図７（ａ），（ｂ），（ｃ）は、請求項８に記載された
発明を説明するためのＢＧＡパッケージ構造の模式図を
示す。図８は、アスペクト比とリフローオープン（不濡
れ）発生との関係を示す模式図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings. FIG. 1 is a schematic diagram of a mounting structure when the BGA package of the present invention is mounted on a mounting board (multi-layer printed wiring board) 3 provided with predetermined electrodes 2. And FIG.
(A) to (e) correspond to B of the configuration described in claims 1 to 4.
It is a step-by-step schematic diagram for explaining a GA package. Further, FIG. 3 shows the structure of the BGA package obtained in FIG. 2 (e) (vertical direction is opposite to that of FIG. 2 (e)), and FIG. 4 shows a mounting structure in which this is mounted on a mounting board.
FIG. 5 shows a mounting structure in which the BGA package according to claim 6 is mounted on a mounting board. FIGS. 6 (a) and 6 (b) and FIGS. 7 (a), 7 (b) and 7 (c) are schematic views of a BGA package structure for explaining the invention described in claim 8. FIG. FIG. 8 is a schematic diagram showing the relationship between the aspect ratio and the occurrence of reflow open (non-wetting).
【０００９】ここで、まずＢＧＡパッケージの製造方法
の１例について図１を用いて説明する。半導体チップ４
を搭載するためのインターポーザ５には、薄型化や生産
性を考慮してポリイミドが使用される。そして、このイ
ンターポーザの片面（すなわち表面）に銅の薄膜を張り
つけ、ついでこの銅薄膜をエッチングして回路配線６を
パターニングする。この後、回路配線６が形成されてい
ないインターポーザ５の裏面にレーザ加工して、アレイ
状の配列をなす開口５ａを形成する。この開口５ａは、
インターポーザ５を貫通するように形成され、この開口
５ａを通じてインターポーザ５の裏面側から回路配線６
と電気的に接続されることになる。Here, one example of a method of manufacturing a BGA package will be described with reference to FIG. Semiconductor chip 4
Polyimide is used for the interposer 5 for mounting the device in consideration of thinning and productivity. Then, a copper thin film is attached to one surface (that is, the surface) of the interposer, and the copper thin film is etched to pattern the circuit wiring 6. Thereafter, the back surface of the interposer 5 where the circuit wiring 6 is not formed is laser-processed to form the openings 5a in an array. This opening 5a is
The circuit wiring 6 is formed so as to penetrate the interposer 5 and from the back side of the interposer 5 through the opening 5a.
And will be electrically connected.
【００１０】さらに、インターポーザ５上に接着剤等を
介して半導体チップ４を搭載し、回路配線６と半導体チ
ップとをＡｕワイヤ７等で電気的に接続したのち、半導
体チップ４およびＡｕワイヤ７をエポキシ樹脂等の封止
樹脂８で樹脂封止する。そして、インターポーザ５にア
レイ状に形成された開口５ａのそれぞれにはんだボール
を配置し、はんだボールを溶融接合することにより、裏
面にアレイ状に配列されたはんだボール端子９を有する
ＢＧＡパッケージが得られる。Further, the semiconductor chip 4 is mounted on the interposer 5 via an adhesive or the like, and the circuit wiring 6 and the semiconductor chip are electrically connected by the Au wire 7 or the like, and then the semiconductor chip 4 and the Au wire 7 are connected. The resin is sealed with a sealing resin 8 such as an epoxy resin. Then, a solder ball is arranged in each of the openings 5a formed in an array on the interposer 5, and the solder balls are melt-bonded, whereby a BGA package having solder ball terminals 9 arranged in an array on the back surface is obtained. .
【００１１】本発明の第１の態様においては、図２およ
び図３に示すように、このようなＢＧＡパッケージにお
いて、前記ボール端子９を２種類以上の材料で構成し、
かつ前記インターポーザ開口内に存在する材料の融点Ｔ
1 が、インターポーザ開口外に存在する材料の融点より
も高くなるように構成してなる。図２において、まず、
融点Ｔ1 を有する高融点はんだ１３の印刷（搭載）が開
口５ａ内になされ（ａ）、Ｔ1 以上の温度に加熱して、
高融点はんだ１３は溶融（リフロー）される（ｂ）。つ
いで融点Ｔ2 を有する低融点はんだ１４が搭載され（低
融点はんだ印刷）（ｃ）、さらに融点Ｔ2 を有するはん
だボール１５を搭載し（ｄ）、Ｔ1 ＞Ｔ3 ＞Ｔ2 となる
温度Ｔ3 まで加熱し、低融点はんだ１４とはんだボール
１５を溶融し、両者は、はんだボール１６を形成する
（ｅ）。このようにして、はんだボール搭載後に、イン
ターポーザ５の開口５ａ内のボール端子にくびれを発生
しない構造が得られる（図２（ｅ）および図３）。In the first embodiment of the present invention, as shown in FIGS. 2 and 3, in such a BGA package, the ball terminals 9 are made of two or more materials,
And the melting point T of the material present in the interposer opening
1 is configured to be higher than the melting point of the material existing outside the interposer opening. In FIG. 2, first,
The printing (mounting) of the high melting point solder 13 having the melting point T 1 is performed in the opening 5a (a), and is heated to a temperature of T 1 or more,
The high melting point solder 13 is melted (reflowed) (b). Next, a low melting point solder 14 having a melting point T 2 is mounted (low melting point solder printing) (c), and further a solder ball 15 having a melting point T 2 is mounted (d), and the temperature is such that T 1 > T 3 > T 2. It was heated to T 3, and melting the solder balls 15 and the low melting point solder 14, both of which form the solder balls 16 (e). In this way, a structure is obtained in which the ball terminal in the opening 5a of the interposer 5 does not have a neck after the solder ball is mounted (FIGS. 2E and 3).
【００１２】ここで、融点Ｔ1 を有する材料としては、
融点２２０℃以上、たとえば融点２２０〜２５０℃を有
する高融点はんだが好適である。このような高融点はん
だとしては、好ましくは、錫−アンチモン系、錫−銀
系、錫−銀−銅系、錫（１５％以下）−鉛系および錫、
ならびにこれらに微量元素（たとえばビスマス、亜鉛、
ニッケル、鉄、アルミニウム等）を適宜、添加した系よ
りなる群から選ばれる。一方、融点Ｔ2 を有する材料と
しては、好適には錫−鉛の共晶はんだ（融点１８３℃）
が挙げられる。この構成を採用することにより、開口５
ａ内のくびれの発生を防止することができる。Here, as the material having the melting point T 1 ,
A high melting point solder having a melting point of 220 ° C. or higher, for example, a melting point of 220 to 250 ° C. is suitable. Such high melting point solders are preferably tin-antimony-based, tin-silver-based, tin-silver-copper-based, tin (15% or less) -lead-based, and tin;
And trace elements such as bismuth, zinc,
Nickel, iron, aluminum, etc.) as appropriate. On the other hand, the material having the melting point T 2 is preferably a eutectic solder of tin-lead (melting point: 183 ° C.)
Is mentioned. By adopting this configuration, the opening 5
The occurrence of constriction in a can be prevented.
【００１３】得られたＢＧＡパッケージは、基本的には
常法により実装基板、たとえば多層配線基板３に実装さ
れるが、このとき、温度Ｔ4 がＴ1 ＞Ｔ4 ＞Ｔ2 となる
ように加熱することにより、ＢＧＡパッケージのボール
端子と、この配列に対応する、多層配線基板３の複数の
電極とが位置決め搭載された後に接合される。前記多層
プリント配線基板は、図１に示すように多数の配線層１
０を積層状に形成したものであり、電極２の配列パター
ンははんだボール端子９の配列と対応するように形成さ
れている。図中、１２は、引出し配線を保護するために
形成されたソルダレジストを示す。The obtained BGA package is basically mounted on a mounting board, for example, a multilayer wiring board 3 by an ordinary method. At this time, the temperature T 4 is set so that T 1 > T 4 > T 2. By heating, the ball terminals of the BGA package and the plurality of electrodes of the multilayer wiring board 3 corresponding to this arrangement are positioned and mounted, and then joined. The multilayer printed wiring board has a large number of wiring layers 1 as shown in FIG.
No. 0 is formed in a laminated shape, and the arrangement pattern of the electrodes 2 is formed so as to correspond to the arrangement of the solder ball terminals 9. In the drawing, reference numeral 12 denotes a solder resist formed for protecting the lead wiring.
【００１４】次に、図５に示されるように、本発明の第
２の態様は、インターポーザ５の開口を、入口部の径を
最深部の径よりも大きくなるように構成されることを特
徴とする。すなわち、インターポーザ５の開口５ａの側
面とインターポーザ表面のなす角度θは、９０°よりも
小さくなるように構成される。前記角度θとしては、好
適には、３０〜６０°程度から選択される。Next, as shown in FIG. 5, the second aspect of the present invention is characterized in that the opening of the interposer 5 is configured so that the diameter of the entrance is larger than the diameter of the deepest part. And That is, the angle θ between the side surface of the opening 5a of the interposer 5 and the surface of the interposer 5 is configured to be smaller than 90 °. The angle θ is preferably selected from about 30 to 60 °.
【００１５】このような形状とするためには、たとえば
インターポーザ５の開口を打抜きにより形成した後に、
テーパの付いたピンをこの開口に当接してプレスし、塑
性変形により形成する方法によることができる。この構
成を採用することにより、開口５ａ内のくびれの発生を
防止することができる。In order to obtain such a shape, for example, after the opening of the interposer 5 is formed by punching,
A method in which a tapered pin is pressed into contact with the opening and formed by plastic deformation can be used. By employing this configuration, it is possible to prevent the occurrence of constriction in the opening 5a.
【００１６】さらに、得られるＢＧＡパッケージは、前
記と同様にして実装基板に実装し、実装構造を得ること
ができる。本発明の第３の態様においては、インターポ
ーザ開口径／インターポーザ厚さで定義されるアスペク
ト比を３．０以上となるように構成してなることを特徴
とする。Further, the obtained BGA package can be mounted on a mounting board in the same manner as described above to obtain a mounting structure. A third aspect of the present invention is characterized in that the aspect ratio defined by the interposer opening diameter / interposer thickness is 3.0 or more.
【００１７】この構成を採ることにより、はんだボール
溶融（リフロー）時において、くびれ成長が原因となっ
て発生する開口内の不濡れ（リフローオープン）の出現
を防止することができる。図６により、このくびれ成長
メカニズムおよびリフローオープン発生のメカニズムを
簡単なモデルで説明する。このモデルにおいて、溶融状
態のはんだをインターポーザ開口５ａ内にあるはんだＡ
とインターポーザ開口５ａ外のはんだＢとに分けて呼
ぶ。これらのはんだＡおよびはんだＢは連続体であるた
め、図６（ａ）においてθA ＝θB が境界条件として成
立している。リフロー炉内の温度を徐々に上昇させてい
き、はんだＡおよびはんだＢが溶融を開始した直後で
は、はんだＡはわずかにくびれた形状を有する。温度が
さらに上昇するにつれてＢＧＡパッケージおよび実装基
板が反るため、ＢＧＡパッケージ−実装基板間の隙間が
減少する。この減少により、はんだＢは図６（ｂ）に示
すように外側に流出する。このようにはんだＢが外側に
流出するにつれて、θB は減少していき、連続体の境界
条件によりθA も減少し、はんだＡのくびれが成長す
る。By employing this configuration, it is possible to prevent the occurrence of non-wetting (reflow open) in the opening caused by the constriction growth during the melting (reflow) of the solder ball. Referring to FIG. 6, the constriction growth mechanism and the mechanism of reflow open occurrence will be described with a simple model. In this model, the solder in the molten state is transferred to the solder A in the interposer opening 5a.
And solder B outside the interposer opening 5a. Since the solder A and the solder B are continuous bodies, θ A = θ B is satisfied as a boundary condition in FIG. The temperature in the reflow furnace is gradually increased, and immediately after the solder A and the solder B start melting, the solder A has a slightly constricted shape. As the temperature rises further, the BGA package and the mounting board warp, so that the gap between the BGA package and the mounting board decreases. Due to this decrease, the solder B flows out as shown in FIG. Thus, as the solder B flows out, θ B decreases, θ A decreases due to the boundary condition of the continuum, and the constriction of the solder A grows.
【００１８】ここでこのくびれ量を図７（ａ）に示すよ
うにｄとし、インターポーザ厚さをｌ、インターポーザ
開口径を２Ｒとすると、ｌが大きくなるにつれてｄが大
きくなること、そして、ｄ＝Ｒとなるとリフローオープ
ンとなることがわかる。このことより、アスペクト比＝
インターポーザ開口径（２Ｒ）／インターポーザ厚さ
（ｌ）と定義した場合、アスペクト比が小さくなるほど
リフローオープン発生率が高くなることがわかる。この
リフローオープンが発生しない境界条件を求めたとこ
ろ、図８に示すような結果が得られた。すなわち、アス
ペクト比≧３において、接続不良が発生しないことがわ
かる。Here, as shown in FIG. 7A, when the amount of constriction is d, the interposer thickness is 1 and the interposer opening diameter is 2R, d increases as l increases, and d = It can be seen that when R is reached, reflow open occurs. From this, the aspect ratio =
When the interposer opening diameter (2R) / interposer thickness (l) is defined, it can be seen that the smaller the aspect ratio, the higher the reflow open occurrence rate. When a boundary condition under which the reflow open does not occur was obtained, a result as shown in FIG. 8 was obtained. That is, it can be seen that no connection failure occurs when the aspect ratio is ≧ 3.
【００１９】このようなアスペクト比が３．０以上とな
るように構成されたＢＧＡパッケージは、前記のとおり
実装基板に実装して良好な実装構造を得ることができ
る。なお、本発明におけるＢＧＡパッケージ１と多層プ
リント配線基板との実装構造は、たとえば携帯電話等の
携帯機器に好適に用いられ、落下等の外部衝撃等による
接触不良に対しても有効である。The BGA package having such an aspect ratio of 3.0 or more can be mounted on a mounting board as described above to obtain a good mounting structure. Note that the mounting structure of the BGA package 1 and the multilayer printed wiring board according to the present invention is suitably used for a portable device such as a mobile phone, and is effective against a contact failure due to an external impact such as a drop.
【図１】本発明におけるＢＧＡパッケージを多層プリン
ト配線基板に実装した断面模式図である。FIG. 1 is a schematic cross-sectional view showing a BGA package according to the present invention mounted on a multilayer printed wiring board.
【図２】本発明における一実施態様を説明するための説
明図（断面模式図）である。FIG. 2 is an explanatory view (schematic sectional view) for explaining one embodiment of the present invention.
【図３】本発明のＢＧＡパッケージの一例の断面模式図
である。FIG. 3 is a schematic sectional view of an example of a BGA package of the present invention.
【図４】本発明のＢＧＡパッケージの実装構造を示す断
面模式図である。FIG. 4 is a schematic sectional view showing a mounting structure of a BGA package of the present invention.
【図５】本発明のＢＧＡパッケージの実装構造を示す断
面模式図である。FIG. 5 is a schematic sectional view showing a mounting structure of a BGA package of the present invention.
【図６】本発明における一実施態様を説明するための説
明図である。FIG. 6 is an explanatory diagram for explaining one embodiment of the present invention.
【図７】本発明におけるアスペクト比を説明するための
説明図である。FIG. 7 is an explanatory diagram for explaining an aspect ratio in the present invention.
【図８】アスペクト比とリフローオープン発生率を示す
図である。FIG. 8 is a diagram showing an aspect ratio and a reflow open occurrence rate.
１…ＢＧＡパッケージ ３…実装基板（多層プリント配線基板） ４…半導体チップ ５…インターポーザ ５ａ…インターポーザ開口 ９…はんだボール端子 １３…高融点はんだ １４…低融点はんだ DESCRIPTION OF SYMBOLS 1 ... BGA package 3 ... Mounting board (multilayer printed wiring board) 4 ... Semiconductor chip 5 ... Interposer 5a ... Interposer opening 9 ... Solder ball terminal 13 ... High melting point solder 14 ... Low melting point solder
───────────────────────────────────────────────────── フロントページの続き (72)発明者 竹本 雅宣 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 水野 哲 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 愛知後 将 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 近藤 宏司 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5E319 AA03 AB05 AC01 AC17 BB01 BB04 BB05 CC33 CC58 CD04 CD26 CD29 GG03 5F044 KK02 LL01 LL04 QQ02 QQ03 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Masanobu Takemoto 1-1-1, Showa-cho, Kariya-shi, Aichi Pref. (72) Inventor Shogo Aichi 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture Inside Denso Corporation (72) Inventor Koji 1-1-1, Showa-cho, Kariya-shi, Aichi Prefecture F-term (reference) 5E319 AA03 AB05 AC01 AC17 BB01 BB04 BB05 CC33 CC58 CD04 CD26 CD29 GG03 5F044 KK02 LL01 LL04 QQ02 QQ03
Claims (10)
配線を表面に有するインターポーザの裏面に開口をアレ
イ状に設け、この開口に設けられたはんだボール端子が
前記回路配線に電気的に接続されるボールグリッドアレ
イパッケージにおいて、前記はんだボール端子を２種類
以上の材料で構成し、かつ前記インターポーザ開口内に
存在する材料の融点Ｔ1 が、前記インターポーザ開口外
に存在する材料の融点Ｔ2 よりも高くなるように構成さ
れてなるボールグリッドアレイパッケージ。An interposer having circuit wiring on the front surface having circuit wiring electrically connected to a semiconductor chip is provided in an array on the back surface, and solder ball terminals provided in the opening are electrically connected to the circuit wiring. in a ball grid array package that, the solder ball terminals composed of two or more kinds of materials, and the melting point T 1 of the material present within said interposer apertures, than the melting point T 2 of the material present outside the interposer aperture A ball grid array package configured to be high.
を供給し、ついで融点Ｔ2 の材料を搭載する請求項１記
載のボールグリッドアレイパッケージ。2. The ball grid array package according to claim 1 , wherein a material having a melting point T 1 is supplied into the interposer opening, and then a material having a melting point T 2 is mounted.
ドアレイパッケージにおいて、Ｔ1 ＞Ｔ3 ＞Ｔ2 となる
温度Ｔ3 まで加熱することにより、両材料を接合してな
るボールグリッドアレイパッケージ。3. The ball grid array package according to claim 1 or 2, wherein, by heating to a temperature T 3 which is a T 1> T 3> T 2, a ball grid array package formed by joining the two materials.
上の高融点はんだであり、融点Ｔ2 を有する材料が共晶
はんだである請求項１〜３のいずれかに記載のボールグ
リッドアレイパッケージ。4. The ball grid array package according to claim 1, wherein the material having a melting point T 1 is a high melting point solder having a melting point of 220 ° C. or higher, and the material having a melting point T 2 is a eutectic solder. .
−銀系、錫−銀−銅系、錫−鉛系および錫、ならびにこ
れらに微量元素を添加した系よりなる群から選ばれる請
求項４記載のボールグリッドアレイパッケージ。5. The high melting point solder is selected from the group consisting of tin-antimony-based, tin-silver-based, tin-silver-copper-based, tin-lead-based, and tin, and a system in which a trace element is added thereto. Item 6. A ball grid array package according to item 4.
グリッドアレイパッケージを、はんだボール端子の配列
に対応する複数の電極を備えた実装基板上に搭載したの
ち、加熱温度Ｔ4 がＴ1 ＞Ｔ4 ＞Ｔ2 となる条件で、前
記はんだボール端子と前記電極を接合することにより、
前記実装基板に実装してなるボールグリッドアレイパッ
ケージの実装構造。6. After mounting the ball grid array package according to claim 1 on a mounting board provided with a plurality of electrodes corresponding to the arrangement of solder ball terminals, the heating temperature T 4 is T. 1> T 4> T 2 become condition, by joining the electrode and the solder ball terminals,
A mounting structure of a ball grid array package mounted on the mounting substrate.
配線を表面に有するインターポーザの裏面に開口をアレ
イ状に設け、この開口に設けられたはんだボールが前記
回路配線と電気的に接続されるボールグリッドアレイパ
ッケージにおいて、前記開口の形状を、入口部の径を最
深部の径よりも大きくなるように構成してなるボールグ
リッドアレイパッケージ。7. An opening is provided in an array on a back surface of an interposer having a circuit wiring electrically connected to a semiconductor chip on a front surface thereof, and solder balls provided in the opening are electrically connected to the circuit wiring. In a ball grid array package, the shape of the opening is configured such that the diameter of the entrance is larger than the diameter of the deepest part.
ッケージを、はんだボール端子の配列に対応する複数の
電極を備えた実装基板に搭載したのちに加熱して、前記
はんだボール端子と前記電極を接合することにより、前
記実装基板に実装してなるボールグリッドアレイパッケ
ージの実装構造。8. The ball grid array package according to claim 7, which is mounted on a mounting board provided with a plurality of electrodes corresponding to the arrangement of the solder ball terminals, and then heated to join the solder ball terminals and the electrodes. A mounting structure of a ball grid array package mounted on the mounting substrate.
配線を表面に有するインターポーザの裏面に開口をアレ
イ状に設け、この開口に設けられたはんだボール端子が
前記回路配線と電気的に接続されるボールグリッドアレ
イパッケージにおいて、インターポーザ開口径／インタ
ーポーザ厚さで定義されるアスペクト比を３．０以上と
なるように構成してなるボールグリッドアレイパッケー
ジ。9. An opening is provided in an array on a back surface of an interposer having a circuit wiring electrically connected to a semiconductor chip on a front surface thereof, and solder ball terminals provided in the opening are electrically connected to the circuit wiring. A ball grid array package having an aspect ratio defined by an interposer opening diameter / interposer thickness of 3.0 or more.
パッケージを、はんだボール端子の配列に対応する複数
の電極を備えた実装基板に搭載したのちに加熱して、前
記はんだボール端子と前記電極を接合することにより、
前記実装基板に実装してなるボールグリッドアレイパッ
ケージの実装構造。10. The ball grid array package according to claim 9, which is mounted on a mounting board provided with a plurality of electrodes corresponding to the arrangement of the solder ball terminals, and then heated to join the solder ball terminals and the electrodes. By doing
A mounting structure of a ball grid array package mounted on the mounting substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000231362A JP2002043466A (en) | 2000-07-26 | 2000-07-26 | Ball grid array package |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000231362A JP2002043466A (en) | 2000-07-26 | 2000-07-26 | Ball grid array package |
Publications (1)
| Publication Number | Publication Date |
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| JP2002043466A true JP2002043466A (en) | 2002-02-08 |
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ID=18724211
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|---|---|---|---|
| JP2000231362A Pending JP2002043466A (en) | 2000-07-26 | 2000-07-26 | Ball grid array package |
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| Country | Link |
|---|---|
| JP (1) | JP2002043466A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183669A (en) * | 2003-12-19 | 2005-07-07 | Tdk Corp | Mounting substrate and electronic component using it |
| US7586186B2 (en) | 2006-01-24 | 2009-09-08 | Denso Corporation | Ball grid array |
| JP2015514316A (en) * | 2012-03-20 | 2015-05-18 | アルファ・メタルズ・インコーポレイテッドＡｌｐｈａ Ｍｅｔａｌｓ，Ｉｎｃ． | Solder preform and solder alloy assembly method |
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2000
- 2000-07-26 JP JP2000231362A patent/JP2002043466A/en active Pending
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| US7586186B2 (en) | 2006-01-24 | 2009-09-08 | Denso Corporation | Ball grid array |
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