JP2002033648A - 縦続接続回路 - Google Patents
縦続接続回路Info
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Abstract
(57)【要約】
【課題】 縦続接続回路のアノードとカソード間の順方
向電圧降下を低減し、電力損失も低減すること。 【解決手段】 直列接続された電圧制御型半導体素子の
各々に並列に接続されたバランス抵抗の内、最終段の前
記電圧バランス抵抗を除く前記各電圧バランス抵抗にバ
イアス用ダイオードを並列接続すると共に、初段の前記
バイアス用ダイオードのアノードを初段の前記電圧制御
型半導体素子の制御電極に接続した縦続接続回路。
向電圧降下を低減し、電力損失も低減すること。 【解決手段】 直列接続された電圧制御型半導体素子の
各々に並列に接続されたバランス抵抗の内、最終段の前
記電圧バランス抵抗を除く前記各電圧バランス抵抗にバ
イアス用ダイオードを並列接続すると共に、初段の前記
バイアス用ダイオードのアノードを初段の前記電圧制御
型半導体素子の制御電極に接続した縦続接続回路。
Description
【０００１】
【産業上の利用分野】 この発明は、ＦＥＴやＩＧＢＴ
のような電圧制御型半導体素子を直列接続してなる縦続
接続回路に関する。
のような電圧制御型半導体素子を直列接続してなる縦続
接続回路に関する。
【０００２】
【従来の技術】 従来のＦＥＴを直列接続してなる１０
段の縦続接続回路の構成を図３に示す。１〜１０は直列
接続された１０個のＭＯＳ型電界効果トランジスタのよ
うなＦＥＴ、１１〜２０はＦＥＴ１〜１０に対応して同
数直列接続された抵抗値の等しい電圧バランス抵抗、２
１〜３０及び３１〜４０は各電圧バランス抵抗１１〜２
０に並列に接続された過渡バランス用コンデンサと抵抗
とを直列接続したものである。４１〜５０は各ＦＥＴ１
〜１０のゲート保護用のゼナーダイオードである。１０
１は各ＦＥＴ１〜１０に駆動パルスを与える駆動パルス
電源である。ＦＥＴ１を初段、ＦＥＴ１０を最終段とす
る。初段のＦＥＴ１のソース電極側を全体のカソードＫ
とし、最終段のＦＥＴ１０のドレイン電極を全体のアノ
ードＡと称する。
段の縦続接続回路の構成を図３に示す。１〜１０は直列
接続された１０個のＭＯＳ型電界効果トランジスタのよ
うなＦＥＴ、１１〜２０はＦＥＴ１〜１０に対応して同
数直列接続された抵抗値の等しい電圧バランス抵抗、２
１〜３０及び３１〜４０は各電圧バランス抵抗１１〜２
０に並列に接続された過渡バランス用コンデンサと抵抗
とを直列接続したものである。４１〜５０は各ＦＥＴ１
〜１０のゲート保護用のゼナーダイオードである。１０
１は各ＦＥＴ１〜１０に駆動パルスを与える駆動パルス
電源である。ＦＥＴ１を初段、ＦＥＴ１０を最終段とす
る。初段のＦＥＴ１のソース電極側を全体のカソードＫ
とし、最終段のＦＥＴ１０のドレイン電極を全体のアノ
ードＡと称する。
【０００３】 この回路は周知であるので、簡単に動作
説明を行う。ゲートパルスが印加されないとき、初段の
ＦＥＴ１はオフであり、他のすべてのＦＥＴ２〜１０も
オフである。このとき縦続接続回路のアノードＡとカソ
ードＫ間には高電圧が印加されるが、各ＦＥＴの電圧は
電圧バランス抵抗１１〜２０が同値なのでバランスし、
各ＦＥＴはほぼ等分に前記高電圧を分担する。駆動パル
ス電源１０１からの駆動パルスで初段のＦＥＴ１を駆動
してオンさせると、電圧バランス抵抗１１〜２０の作用
により、最終段のＦＥＴ１０まで従属的にオンし、また
初段のＦＥＴ１がオフすると、最終段のＦＥＴ１０まで
従属的にオフする。過渡バランス用コンデンサ２１〜３
０と抵抗３１〜４０の作用により、ターンオン又はター
ンオフが高速化する。
説明を行う。ゲートパルスが印加されないとき、初段の
ＦＥＴ１はオフであり、他のすべてのＦＥＴ２〜１０も
オフである。このとき縦続接続回路のアノードＡとカソ
ードＫ間には高電圧が印加されるが、各ＦＥＴの電圧は
電圧バランス抵抗１１〜２０が同値なのでバランスし、
各ＦＥＴはほぼ等分に前記高電圧を分担する。駆動パル
ス電源１０１からの駆動パルスで初段のＦＥＴ１を駆動
してオンさせると、電圧バランス抵抗１１〜２０の作用
により、最終段のＦＥＴ１０まで従属的にオンし、また
初段のＦＥＴ１がオフすると、最終段のＦＥＴ１０まで
従属的にオフする。過渡バランス用コンデンサ２１〜３
０と抵抗３１〜４０の作用により、ターンオン又はター
ンオフが高速化する。
【０００４】
【発明が解決しようとする課題】 しかし、この回路の
欠点としては、初段以外のＦＥＴ２〜１０のゲート電圧
がＦＥＴ１〜１０がオンしている状態におけるアノード
ＡとカソードＫ間の電圧を電圧バランス抵抗１１〜２０
で分割した値になり、したがって各ＦＥＴのゲート電極
に印加されるゲート電圧は低いので、アノードＡとカソ
ードＫ間の飽和電圧がある程度の電圧値以下に下がり得
ないところにある。つまり最低でも、ＦＥＴ１〜１０が
オンしている状態におけるアノードＡとカソードＫ間の
電圧は、各ＦＥＴのしきい値電圧の直列段数倍の飽和電
圧に等しい値になり、このとき各ＦＥＴのゲート電極に
印加される電圧はこのアノードＡとカソードＫ間の電圧
を段数で分割した値に近似されるので、各ＦＥＴのゲー
ト電圧は低い。したがって、各ＦＥＴの飽和電圧を十分
に低くできない。もちろん、この飽和電圧はアノードＡ
とカソードＫ間の電流が増加すれば、増加していく。こ
のことから分かるように、従来の回路では本質的にアノ
ードＡとカソードＫ間の順電圧降下が大きく、電力損失
も大きいが、電流の増大に伴って電力損失は更に大きく
なる。
欠点としては、初段以外のＦＥＴ２〜１０のゲート電圧
がＦＥＴ１〜１０がオンしている状態におけるアノード
ＡとカソードＫ間の電圧を電圧バランス抵抗１１〜２０
で分割した値になり、したがって各ＦＥＴのゲート電極
に印加されるゲート電圧は低いので、アノードＡとカソ
ードＫ間の飽和電圧がある程度の電圧値以下に下がり得
ないところにある。つまり最低でも、ＦＥＴ１〜１０が
オンしている状態におけるアノードＡとカソードＫ間の
電圧は、各ＦＥＴのしきい値電圧の直列段数倍の飽和電
圧に等しい値になり、このとき各ＦＥＴのゲート電極に
印加される電圧はこのアノードＡとカソードＫ間の電圧
を段数で分割した値に近似されるので、各ＦＥＴのゲー
ト電圧は低い。したがって、各ＦＥＴの飽和電圧を十分
に低くできない。もちろん、この飽和電圧はアノードＡ
とカソードＫ間の電流が増加すれば、増加していく。こ
のことから分かるように、従来の回路では本質的にアノ
ードＡとカソードＫ間の順電圧降下が大きく、電力損失
も大きいが、電流の増大に伴って電力損失は更に大きく
なる。
【０００５】 したがって、本発明は簡単な構成で飽和
電圧を下げて電力損失を低減し得る回路を提供すること
を課題とする。
電圧を下げて電力損失を低減し得る回路を提供すること
を課題とする。
【０００６】
【課題を解決するための手段】 この発明の請求項１は
前記課題を解決するため、複数の電圧制御型半導体素子
を直列接続し、前記電圧制御型半導体素子の各々に並列
に接続された電圧バランス抵抗を互いに直列接続し、前
記電圧バランス抵抗と電圧バランス抵抗との各接続点を
初段以外の対応する前記電圧制御型半導体素子の制御電
極に接続し、初段の前記電圧制御型半導体素子の制御電
極と一方の主電極間に駆動パルス電源を接続し、この駆
動パルス電源からの駆動パルスで初段の前記電圧制御型
半導体素子をオンさせることにより、他の前記電圧制御
型半導体素子を従属的にオンさせる縦続接続回路におい
て、最終段の前記電圧バランス抵抗を除く前記各電圧バ
ランス抵抗にバイアス用ダイオードを並列接続し、初段
の前記バイアス用ダイオードのアノードを初段の前記電
圧制御型半導体素子の制御電極に接続した縦続接続回路
を提供する。
前記課題を解決するため、複数の電圧制御型半導体素子
を直列接続し、前記電圧制御型半導体素子の各々に並列
に接続された電圧バランス抵抗を互いに直列接続し、前
記電圧バランス抵抗と電圧バランス抵抗との各接続点を
初段以外の対応する前記電圧制御型半導体素子の制御電
極に接続し、初段の前記電圧制御型半導体素子の制御電
極と一方の主電極間に駆動パルス電源を接続し、この駆
動パルス電源からの駆動パルスで初段の前記電圧制御型
半導体素子をオンさせることにより、他の前記電圧制御
型半導体素子を従属的にオンさせる縦続接続回路におい
て、最終段の前記電圧バランス抵抗を除く前記各電圧バ
ランス抵抗にバイアス用ダイオードを並列接続し、初段
の前記バイアス用ダイオードのアノードを初段の前記電
圧制御型半導体素子の制御電極に接続した縦続接続回路
を提供する。
【０００７】 この発明の請求項２は前記課題を解決す
るため、複数の電圧制御型半導体素子を直列接続し、前
記電圧制御型半導体素子の各々に並列に接続された電圧
バランス抵抗を互いに直列接続し、前記電圧バランス抵
抗と電圧バランス抵抗との各接続点を初段以外の対応す
る前記電圧制御型半導体素子の制御電極に接続し、初段
の前記電圧制御型半導体素子の制御電極と一方の主電極
間に駆動パルス電源を接続し、この駆動パルス電源から
の駆動パルスで初段の前記電圧制御型半導体素子をオン
させることにより、他の前記電圧制御型半導体素子を従
属的にオンさせる縦続接続回路において、最終段の前記
電圧バランス抵抗を除く前記各電圧バランス抵抗にバイ
アス用ダイオードを並列接続し、初段の前記バイアス用
ダイオードのアノードと初段の前記電圧制御型半導体素
子の前記一方の主電極間にＤＣ電圧を与えるバイアス電
源を接続した縦続接続回路を提供する。
るため、複数の電圧制御型半導体素子を直列接続し、前
記電圧制御型半導体素子の各々に並列に接続された電圧
バランス抵抗を互いに直列接続し、前記電圧バランス抵
抗と電圧バランス抵抗との各接続点を初段以外の対応す
る前記電圧制御型半導体素子の制御電極に接続し、初段
の前記電圧制御型半導体素子の制御電極と一方の主電極
間に駆動パルス電源を接続し、この駆動パルス電源から
の駆動パルスで初段の前記電圧制御型半導体素子をオン
させることにより、他の前記電圧制御型半導体素子を従
属的にオンさせる縦続接続回路において、最終段の前記
電圧バランス抵抗を除く前記各電圧バランス抵抗にバイ
アス用ダイオードを並列接続し、初段の前記バイアス用
ダイオードのアノードと初段の前記電圧制御型半導体素
子の前記一方の主電極間にＤＣ電圧を与えるバイアス電
源を接続した縦続接続回路を提供する。
【０００８】 この発明の請求項３は前記課題を解決す
るため、請求項２において、前記電圧制御型半導体素子
の制御電極と一方の主電極間には保護用のゼナーダイオ
ードが接続されており、前記バイアス電源の出力電圧
は、最終段の前記電圧制御型半導体素子の制御電極に印
加される電圧が前記ゼナーダイオードのゼナー電圧以下
になるような値に選定されている縦続接続回路を提供す
る。
るため、請求項２において、前記電圧制御型半導体素子
の制御電極と一方の主電極間には保護用のゼナーダイオ
ードが接続されており、前記バイアス電源の出力電圧
は、最終段の前記電圧制御型半導体素子の制御電極に印
加される電圧が前記ゼナーダイオードのゼナー電圧以下
になるような値に選定されている縦続接続回路を提供す
る。
【０００９】 この発明の請求項４は前記課題を解決す
るため、請求項１ないし請求項３のいずれかにおいて、
前記バイアス用ダイオードは最終段の前記電圧バランス
抵抗を除く前記各電圧バランス抵抗に接続される縦続接
続回路を提供する。
るため、請求項１ないし請求項３のいずれかにおいて、
前記バイアス用ダイオードは最終段の前記電圧バランス
抵抗を除く前記各電圧バランス抵抗に接続される縦続接
続回路を提供する。
【００１０】
【発明の実施の形態及び実施例】 先ず図１により本発
明の第１の実施例について説明する。図１において、図
３と同じ符号は相当する部材を示すので説明を省く。最
終段を除き、隣接するＦＥＴ同士のゲート電極間にはバ
イアス用ダイオード５１〜５９がそれぞれ接続され、こ
れらは直列接続される。ただし、初段の電圧バランス抵
抗１１に並列接続されたバイアス用ダイオード５１のア
ノードは、図示のように、駆動パルス電源１０１と初段
のＦＥＴ１のゲート電極に接続される。なお、最終段の
電圧バランス抵抗２０にダイオードを並列接続しない方
が望ましい理由については後で説明する。
明の第１の実施例について説明する。図１において、図
３と同じ符号は相当する部材を示すので説明を省く。最
終段を除き、隣接するＦＥＴ同士のゲート電極間にはバ
イアス用ダイオード５１〜５９がそれぞれ接続され、こ
れらは直列接続される。ただし、初段の電圧バランス抵
抗１１に並列接続されたバイアス用ダイオード５１のア
ノードは、図示のように、駆動パルス電源１０１と初段
のＦＥＴ１のゲート電極に接続される。なお、最終段の
電圧バランス抵抗２０にダイオードを並列接続しない方
が望ましい理由については後で説明する。
【００１１】 第１の実施例の動作を説明する。駆動パ
ルスが駆動パルス電源１０１から供給されないとき、全
てのＦＥＴ１〜ＦＥＴ１０はオフである。各バイアス用
ダイオード５１〜５９には、並列の電圧バランス抵抗１
１〜１９で分圧された電圧が逆電圧として印加されてい
る。駆動パルスで初段のＦＥＴ１がオンすると、従属的
にＦＥＴ２〜１０もオンする。このとき、初段のＦＥＴ
１のオンにより駆動パルスはバイアス用ダイオード５１
を通して、その順電圧降下Ｖｆと初段のＦＥＴ１の飽和
電圧との和だけ降下して２段目のＦＥＴ２のゲート電極
に印加される。駆動パルスの電圧を１５Ｖ、バイアス用
ダイオード５１の順電圧降下Ｖｆを０．７Ｖ、ＦＥＴの
飽和電圧を０．３Ｖとすると、1 ４Ｖのゲート電圧が２
段目のＦＥＴ２のゲート電極に印加され、２段目のＦＥ
Ｔは十分にオンする。同様に、３段目のＦＥＴ３のゲー
ト電圧は、バイアス用ダイオード５１と５２の２個分の
順電圧降下Ｖｆである１．４Ｖと、初段と２段目のＦＥ
Ｔ１と２の飽和電圧の和０．６Ｖの合計である２Ｖが低
下した１３Ｖとなる。
ルスが駆動パルス電源１０１から供給されないとき、全
てのＦＥＴ１〜ＦＥＴ１０はオフである。各バイアス用
ダイオード５１〜５９には、並列の電圧バランス抵抗１
１〜１９で分圧された電圧が逆電圧として印加されてい
る。駆動パルスで初段のＦＥＴ１がオンすると、従属的
にＦＥＴ２〜１０もオンする。このとき、初段のＦＥＴ
１のオンにより駆動パルスはバイアス用ダイオード５１
を通して、その順電圧降下Ｖｆと初段のＦＥＴ１の飽和
電圧との和だけ降下して２段目のＦＥＴ２のゲート電極
に印加される。駆動パルスの電圧を１５Ｖ、バイアス用
ダイオード５１の順電圧降下Ｖｆを０．７Ｖ、ＦＥＴの
飽和電圧を０．３Ｖとすると、1 ４Ｖのゲート電圧が２
段目のＦＥＴ２のゲート電極に印加され、２段目のＦＥ
Ｔは十分にオンする。同様に、３段目のＦＥＴ３のゲー
ト電圧は、バイアス用ダイオード５１と５２の２個分の
順電圧降下Ｖｆである１．４Ｖと、初段と２段目のＦＥ
Ｔ１と２の飽和電圧の和０．６Ｖの合計である２Ｖが低
下した１３Ｖとなる。
【００１２】 上記計算では１段毎に１Ｖ程度低下する
ので、１０段目のＦＥＴ１０に伝達されるゲート電圧は
５Ｖ程度となる。この実施例では１０段であるが、もし
１５段であれば、駆動パルス電源１０１が出力する駆動
パルスの電圧値を１０段の場合よりも若干高い１７Ｖに
すれば、１５段目では伝達されるゲート電圧がほぼ２Ｖ
程度になる。このように徐々に上段のＦＥＴのゲートに
印加される電圧値は低下していくが、前記駆動パルスの
電圧値を適当に選ぶことにより、初段に近いＦＥＴは勿
論のこと、最終段のＦＥＴまで従来の回路よりも高いゲ
ート電圧でバイアスできるので、各ＦＥＴの飽和電圧を
低くすることができ、したがって、アノードＡとカソー
ドＫ間の飽和電圧はかなり低下する。また、前記駆動パ
ルスの電圧値を従来と同じか、あるいは幾分低くして
も、初段のＦＥＴに近い半分を越えるＦＥＴの飽和電圧
を低くすることができるので、この場合にもアノードＡ
とカソードＫ間の飽和電圧を低下させることができる。
ので、１０段目のＦＥＴ１０に伝達されるゲート電圧は
５Ｖ程度となる。この実施例では１０段であるが、もし
１５段であれば、駆動パルス電源１０１が出力する駆動
パルスの電圧値を１０段の場合よりも若干高い１７Ｖに
すれば、１５段目では伝達されるゲート電圧がほぼ２Ｖ
程度になる。このように徐々に上段のＦＥＴのゲートに
印加される電圧値は低下していくが、前記駆動パルスの
電圧値を適当に選ぶことにより、初段に近いＦＥＴは勿
論のこと、最終段のＦＥＴまで従来の回路よりも高いゲ
ート電圧でバイアスできるので、各ＦＥＴの飽和電圧を
低くすることができ、したがって、アノードＡとカソー
ドＫ間の飽和電圧はかなり低下する。また、前記駆動パ
ルスの電圧値を従来と同じか、あるいは幾分低くして
も、初段のＦＥＴに近い半分を越えるＦＥＴの飽和電圧
を低くすることができるので、この場合にもアノードＡ
とカソードＫ間の飽和電圧を低下させることができる。
【００１３】 ＦＥＴ２〜ＦＥＴ１０のそれぞれのゲー
ト電極とソース電極間に接続されたゼナーダイオード４
１〜４９は、ＦＥＴのゲート最大定格電圧以下で選定さ
れたゼナー電圧を有する。この実施例では駆動パルス電
力の損失などを極力抑えるため、各ＦＥＴのゲート電極
と駆動パルス電源１０１との間に直列に抵抗を接続して
いないので、駆動パルスの電圧値はゼナー電圧以下に制
限する必要がある。駆動パルスの電圧値がゼナー電圧よ
りも高いと、そのゼナーダイオードはオンして電流が流
れるために、駆動パルス電源１０１にとって過負荷にな
ると共に、電力損失の増大、発熱の増大になり好ましく
ない。駆動パルスの電圧値をゼナー電圧よりも高く設定
する場合には、ＦＥＴのゲート電極と駆動パルス電源１
０１との間に直列に抵抗を接続すれば良い。
ト電極とソース電極間に接続されたゼナーダイオード４
１〜４９は、ＦＥＴのゲート最大定格電圧以下で選定さ
れたゼナー電圧を有する。この実施例では駆動パルス電
力の損失などを極力抑えるため、各ＦＥＴのゲート電極
と駆動パルス電源１０１との間に直列に抵抗を接続して
いないので、駆動パルスの電圧値はゼナー電圧以下に制
限する必要がある。駆動パルスの電圧値がゼナー電圧よ
りも高いと、そのゼナーダイオードはオンして電流が流
れるために、駆動パルス電源１０１にとって過負荷にな
ると共に、電力損失の増大、発熱の増大になり好ましく
ない。駆動パルスの電圧値をゼナー電圧よりも高く設定
する場合には、ＦＥＴのゲート電極と駆動パルス電源１
０１との間に直列に抵抗を接続すれば良い。
【００１４】 ここで、最終段の電圧バランス抵抗２０
にダイオードを並列接続しないのは次のような理由であ
る。この発明では各ＦＥＴの飽和電圧を十分に低くでき
るために、アノードＡとカソードＫ間の電圧をかなり低
くできることから、通常設定される前記駆動パルスの電
圧値は、前記各段の電圧降下を差し引いても、前記アノ
ードＡとカソードＫ間の電圧よりも高くなる場合が多
い。したがって、最終段の電圧バランス抵抗２０にダイ
オードを並列接続した場合は、駆動パルス電源１０１の
出力電圧がバイアス用ダイオード５１〜５９とこの電圧
バランス抵抗２０に並列接続されるダイオードの順方向
を通して、この縦続接続回路のアノードＡとカソードＫ
間にバイパスされる。この場合には各ＦＥＴに印加され
るゲート電圧を低下させて飽和電圧を増大させ、装置の
動作を不安定にするばかりでなく、電力損失も大きくな
るからである。
にダイオードを並列接続しないのは次のような理由であ
る。この発明では各ＦＥＴの飽和電圧を十分に低くでき
るために、アノードＡとカソードＫ間の電圧をかなり低
くできることから、通常設定される前記駆動パルスの電
圧値は、前記各段の電圧降下を差し引いても、前記アノ
ードＡとカソードＫ間の電圧よりも高くなる場合が多
い。したがって、最終段の電圧バランス抵抗２０にダイ
オードを並列接続した場合は、駆動パルス電源１０１の
出力電圧がバイアス用ダイオード５１〜５９とこの電圧
バランス抵抗２０に並列接続されるダイオードの順方向
を通して、この縦続接続回路のアノードＡとカソードＫ
間にバイパスされる。この場合には各ＦＥＴに印加され
るゲート電圧を低下させて飽和電圧を増大させ、装置の
動作を不安定にするばかりでなく、電力損失も大きくな
るからである。
【００１５】 次に第２の実施例を図２により説明す
る。図２において、図１と同じ符号は相当する部材を示
すものとする。この実施例は駆動パルス電源１０１とは
別にバイアス専用のバイアス電源１０２として直流電源
を付加するだけで、駆動パルスを発生する駆動パルス電
源１０１の容量を大幅に小さくできる効果があり、また
前記実施例よりも容易に大きな値のバイアス電圧をＦＥ
Ｔ２〜ＦＥＴ１０のゲートに供給することができる。
る。図２において、図１と同じ符号は相当する部材を示
すものとする。この実施例は駆動パルス電源１０１とは
別にバイアス専用のバイアス電源１０２として直流電源
を付加するだけで、駆動パルスを発生する駆動パルス電
源１０１の容量を大幅に小さくできる効果があり、また
前記実施例よりも容易に大きな値のバイアス電圧をＦＥ
Ｔ２〜ＦＥＴ１０のゲートに供給することができる。
【００１６】 ＦＥＴ２〜ＦＥＴ１０のゲートにバイア
ス電圧を供給するために、例えば出力電圧がＤＣ２５Ｖ
のバイアス電源１０２を用意し、初段のバイアス用ダイ
オード５１のアノードをバイアス電源１０２の正極側に
接続している。また、各段には保護用の抵抗６１〜６９
がそれぞれ接続されている。これら抵抗６１〜６９は、
各ＦＥＴ２〜ＦＥＴ１０のゲート・ソース間に接続され
た保護用のゼナーダイオード４１〜４９のゼナー電圧が
一般に１５Ｖ程度であり、バイアス電源１０２の出力電
圧がＤＣ２５Ｖであるので、バイアス電源１０２からゼ
ナーダイオード４１〜４９に流れる電流を制限して保護
するものである。バイアス電源１０２の出力電圧は、最
上段、つまり最終段のＦＥＴ１０のゲートに印加される
バイアス電圧がゼナーダイオード４９のゼナー電圧と同
程度か、若干低くなるような電圧値以下に選定するの
が、電力損失の上からは好ましい。このような観点か
ら、バイアス電源１０２のバイアス電圧はゼナーダイオ
ードのゼナー電圧よりも高く設定するのが好ましい。
ス電圧を供給するために、例えば出力電圧がＤＣ２５Ｖ
のバイアス電源１０２を用意し、初段のバイアス用ダイ
オード５１のアノードをバイアス電源１０２の正極側に
接続している。また、各段には保護用の抵抗６１〜６９
がそれぞれ接続されている。これら抵抗６１〜６９は、
各ＦＥＴ２〜ＦＥＴ１０のゲート・ソース間に接続され
た保護用のゼナーダイオード４１〜４９のゼナー電圧が
一般に１５Ｖ程度であり、バイアス電源１０２の出力電
圧がＤＣ２５Ｖであるので、バイアス電源１０２からゼ
ナーダイオード４１〜４９に流れる電流を制限して保護
するものである。バイアス電源１０２の出力電圧は、最
上段、つまり最終段のＦＥＴ１０のゲートに印加される
バイアス電圧がゼナーダイオード４９のゼナー電圧と同
程度か、若干低くなるような電圧値以下に選定するの
が、電力損失の上からは好ましい。このような観点か
ら、バイアス電源１０２のバイアス電圧はゼナーダイオ
ードのゼナー電圧よりも高く設定するのが好ましい。
【００１７】 初段のＦＥＴ１がオフしているときは、
他のＦＥＴ２〜ＦＥＴ１０もオフであり、アノードＡ〜
カソードＫ間の電圧は通常、バイアス電源１０２の出力
電圧よりも高いので、バイアス電源１０２のバイアス電
圧は実質的に伝達されない。ＦＥＴ１がオンすると、図
１の実施例と同様にバイアス電圧はＦＥＴ２〜ＦＥＴ１
０に伝達されて行き、各バイアス用ダイオードの順電圧
降下Ｖｆが０．７ＶでＦＥＴの飽和電圧が０．３Ｖとす
れば、１段分の電圧降下はほぼ１Ｖであり、１０段目の
ＦＥＴ１０のゲート電極には２５Ｖから１０段分の電圧
降下である１０Ｖを差し引いた電圧、１５Ｖ程度が印加
される。このように１段約１Ｖの電圧降下であるとし、
バイアス電源１０２の出力電圧を３５Ｖにすれば、３０
段の縦続接続回路の場合、最終段のＦＥＴのゲート電極
には約５Ｖのバイアス電圧を与えることができる。
他のＦＥＴ２〜ＦＥＴ１０もオフであり、アノードＡ〜
カソードＫ間の電圧は通常、バイアス電源１０２の出力
電圧よりも高いので、バイアス電源１０２のバイアス電
圧は実質的に伝達されない。ＦＥＴ１がオンすると、図
１の実施例と同様にバイアス電圧はＦＥＴ２〜ＦＥＴ１
０に伝達されて行き、各バイアス用ダイオードの順電圧
降下Ｖｆが０．７ＶでＦＥＴの飽和電圧が０．３Ｖとす
れば、１段分の電圧降下はほぼ１Ｖであり、１０段目の
ＦＥＴ１０のゲート電極には２５Ｖから１０段分の電圧
降下である１０Ｖを差し引いた電圧、１５Ｖ程度が印加
される。このように１段約１Ｖの電圧降下であるとし、
バイアス電源１０２の出力電圧を３５Ｖにすれば、３０
段の縦続接続回路の場合、最終段のＦＥＴのゲート電極
には約５Ｖのバイアス電圧を与えることができる。
【００１８】 本発明でも限界はあるものの、上段側の
ＦＥＴにも従来よりも大きなバイアス電圧を伝達できる
ので、アノードＡとカソードＫ間の飽和電圧を下げるこ
とができる。もし段数が多い場合には、図示しないが、
ＦＥＴを幾つかの群に分割し、各群間に絶縁パルストラ
ンスと整流回路とコンデンサなどからなる高電圧電源を
それぞれ設けると共に、本発明のバイアス用ダイオード
を付加して、ゲート電圧を低電圧側から高電圧側の各Ｆ
ＥＴのゲート電極に伝達すればよい。また、バイアス用
ダイオードの電圧分担は、そのバイアス用ダイオードと
並列の電圧バランス抵抗１１〜２０の作用により直流的
にバランスするので、過渡的に過電圧を考慮する必要が
ないという利点がある。さらに、初段の電圧バランス抵
抗１１とコンデンサ２１と抵抗３１の直列回路の下端は
ＦＥＴ１の一方の主電極であるソース電極に接続されて
いるが、そのゲート電極に接続することもできる。
ＦＥＴにも従来よりも大きなバイアス電圧を伝達できる
ので、アノードＡとカソードＫ間の飽和電圧を下げるこ
とができる。もし段数が多い場合には、図示しないが、
ＦＥＴを幾つかの群に分割し、各群間に絶縁パルストラ
ンスと整流回路とコンデンサなどからなる高電圧電源を
それぞれ設けると共に、本発明のバイアス用ダイオード
を付加して、ゲート電圧を低電圧側から高電圧側の各Ｆ
ＥＴのゲート電極に伝達すればよい。また、バイアス用
ダイオードの電圧分担は、そのバイアス用ダイオードと
並列の電圧バランス抵抗１１〜２０の作用により直流的
にバランスするので、過渡的に過電圧を考慮する必要が
ないという利点がある。さらに、初段の電圧バランス抵
抗１１とコンデンサ２１と抵抗３１の直列回路の下端は
ＦＥＴ１の一方の主電極であるソース電極に接続されて
いるが、そのゲート電極に接続することもできる。
【００１９】 以上の説明ではＦＥＴの１０段の縦続接
続回路について述べたが、段数は任意で良く、またＩＧ
ＢＴを上述の実施例同様に縦続接続した構成の回路でも
良い。ＩＧＢＴの場合には、初段のＩＧＢＴのエミッタ
電極側を全体のカソードＫとし、最終段のＩＧＢＴのコ
レクタ電極を全体のアノードＡとすれば良い。特に、駆
動パルス又はバイアス電圧の大きさによっては最終段又
は最終段に近い電圧制御型半導体素子は初段又は初段に
近い方に比べて本発明の効果が小さいので、効果の大き
な初段と初段に近い方の電圧制御型半導体素子だけにバ
イアス用ダイオードを並列接続しても良い。
続回路について述べたが、段数は任意で良く、またＩＧ
ＢＴを上述の実施例同様に縦続接続した構成の回路でも
良い。ＩＧＢＴの場合には、初段のＩＧＢＴのエミッタ
電極側を全体のカソードＫとし、最終段のＩＧＢＴのコ
レクタ電極を全体のアノードＡとすれば良い。特に、駆
動パルス又はバイアス電圧の大きさによっては最終段又
は最終段に近い電圧制御型半導体素子は初段又は初段に
近い方に比べて本発明の効果が小さいので、効果の大き
な初段と初段に近い方の電圧制御型半導体素子だけにバ
イアス用ダイオードを並列接続しても良い。
【００２０】
【発明の効果】 以上述べたように、本発明によれば、
複数の電圧制御型半導体素子とこれらそれぞれに並列接
続された電圧バランス抵抗とを縦続接続してなる縦続接
続回路において、電圧バランス抵抗のあるものに並列に
バランス用ダイオードを接続すると共に、これらバラン
ス用ダイオードを直列接続するだけで、前記電圧制御型
半導体素子の制御電極に従来と比べて大きな駆動電圧を
供給することができ、これによって縦続接続回路のアノ
ードとカソード間の順方向電圧降下を大幅に低減でき、
電力損失もかなり低減できる。また、容量性の負荷を負
荷とする静電塗装機などの保護用スイッチとして用いた
場合には、残留電荷を小さくすることができ、より装置
の安全性を高めることができる。
複数の電圧制御型半導体素子とこれらそれぞれに並列接
続された電圧バランス抵抗とを縦続接続してなる縦続接
続回路において、電圧バランス抵抗のあるものに並列に
バランス用ダイオードを接続すると共に、これらバラン
ス用ダイオードを直列接続するだけで、前記電圧制御型
半導体素子の制御電極に従来と比べて大きな駆動電圧を
供給することができ、これによって縦続接続回路のアノ
ードとカソード間の順方向電圧降下を大幅に低減でき、
電力損失もかなり低減できる。また、容量性の負荷を負
荷とする静電塗装機などの保護用スイッチとして用いた
場合には、残留電荷を小さくすることができ、より装置
の安全性を高めることができる。
【図面の簡単な説明】
【図１】 本発明にかかる縦続接続回路の１実施例を示
す図である。
す図である。
【図２】 本発明にかかる縦続接続回路の他の１実施例
を示す図である。
を示す図である。
【図３】 従来の縦続接続回路の１例を示す図である。
１〜１０・・電圧制御型半導体素子 １１〜２０・・電圧バランス抵抗 ２１〜３０・・コンデンサ ３１〜４０・・抵抗 ４１〜４９・・ゼナーダイオード ５１〜５９・・バイアス用ダイオード ６１〜６９・・保護用の抵抗 １０１・・・・駆動パルス電源 １０２・・・・バイアス電源
【手続補正書】
【提出日】平成１２年７月１９日（２０００．７．１
９）
９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 縦続接続回路
Claims (4)
- 【請求項１】 複数の電圧制御型半導体素子を直列接続
し、 前記電圧制御型半導体素子の各々に並列に接続された電
圧バランス抵抗を互いに直列接続し、 前記電圧バランス抵抗と電圧バランス抵抗との各接続点
を初段以外の対応する前記電圧制御型半導体素子の制御
電極に接続し、 初段の前記電圧制御型半導体素子の制御電極と一方の主
電極間に駆動パルス電源を接続し、 該駆動パルス電源からの駆動パルスで初段の前記電圧制
御型半導体素子をオンさせることにより、他の前記電圧
制御型半導体素子を従属的にオンさせる縦続接続回路に
おいて、 前記電圧バランス抵抗にバイアス用ダイオードを並列接
続し、 初段の前記バイアス用ダイオードのアノードを初段の前
記電圧制御型半導体素子の制御電極に接続したことを特
徴とする縦続接続回路。 - 【請求項２】 複数の電圧制御型半導体素子を直列接続
し、 前記電圧制御型半導体素子の各々に並列に接続された電
圧バランス抵抗を互いに直列接続し、 前記電圧バランス抵抗と電圧バランス抵抗との各接続点
を初段以外の対応する前記電圧制御型半導体素子の制御
電極に接続し、 初段の前記電圧制御型半導体素子の制御電極と一方の主
電極間に駆動パルス電源を接続し、 該駆動パルス電源からの駆動パルスで初段の前記電圧制
御型半導体素子をオンさせることにより、他の前記電圧
制御型半導体素子を従属的にオンさせる縦続接続回路に
おいて、 前記電圧バランス抵抗にバイアス用ダイオードを並列接
続し、 初段の前記バイアス用ダイオードのアノードと初段の前
記電圧制御型半導体素子の前記一方の主電極間にＤＣ電
圧を与えるバイアス電源を接続したことを特徴とする縦
続接続回路。 - 【請求項３】 請求項２において、 前記電圧制御型半導体素子の制御電極と一方の主電極間
には保護用のゼナーダイオードが接続されており、 前記バイアス電源の出力電圧は、最終段の前記電圧制御
型半導体素子の制御電極に印加される電圧が前記ゼナー
ダイオードのゼナー電圧以下になるような値に選定され
ていることを特徴とする縦続接続回路。 - 【請求項４】 請求項１ないし請求項３のいずれかにお
いて、 前記バイアス用ダイオードは最終段の前記電圧バランス
抵抗を除く前記各電圧バランス抵抗に接続されることを
特徴とする縦続接続回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213594A JP2002033648A (ja) | 2000-07-14 | 2000-07-14 | 縦続接続回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000213594A JP2002033648A (ja) | 2000-07-14 | 2000-07-14 | 縦続接続回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002033648A true JP2002033648A (ja) | 2002-01-31 |
Family
ID=18709319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000213594A Pending JP2002033648A (ja) | 2000-07-14 | 2000-07-14 | 縦続接続回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002033648A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013215086A (ja) * | 2012-03-30 | 2013-10-17 | Schneider Toshiba Inverter Europe Sas | スイッチ式電力供給システムに使用される制御デバイス |
| JP2022527019A (ja) * | 2019-10-30 | 2022-05-27 | 新▲鴻▼▲電▼子有限公司 | 定電流制御電源回路および電界放出電子源 |
| JP2022534101A (ja) * | 2019-10-30 | 2022-07-27 | 新▲鴻▼▲電▼子有限公司 | 電源回路とフィールドエミッション電子源 |
-
2000
- 2000-07-14 JP JP2000213594A patent/JP2002033648A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013215086A (ja) * | 2012-03-30 | 2013-10-17 | Schneider Toshiba Inverter Europe Sas | スイッチ式電力供給システムに使用される制御デバイス |
| JP2022527019A (ja) * | 2019-10-30 | 2022-05-27 | 新▲鴻▼▲電▼子有限公司 | 定電流制御電源回路および電界放出電子源 |
| JP2022534101A (ja) * | 2019-10-30 | 2022-07-27 | 新▲鴻▼▲電▼子有限公司 | 電源回路とフィールドエミッション電子源 |
| JP7254207B2 (ja) | 2019-10-30 | 2023-04-07 | 新▲鴻▼▲電▼子有限公司 | 定電流制御電源回路および電界放出電子源 |
| US11830698B2 (en) | 2019-10-30 | 2023-11-28 | Nuray Technology Co., Ltd. | Constant current-controlled power supply circuit and field emission electron source |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040526 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041129 |