JP2002023680A - 定電流発生回路および表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 出力電流の波形の有効面積を理想出力波形の
有効面積に近づけることが可能で、さらに、出力電流の
波形の立上がり時間および立下がり時間をも制御するこ
とが可能な定電流発生回路を提供し、また、該定電流発
生回路を階調制御に適用することにより、階調数と輝度
との関係を理想特性に近づけることが可能な表示装置を
提供する。 【解決手段】 電流出力Ｉａを制御する単一のロジック
入力Ｓｃを遅延定数の異なる複数の遅延回路ＤＬ１〜Ｄ
Ｌｎに分岐し、論理回路部ＬＣａにおいて各々の出力を
組み合わせて任意のパルス幅と位相をもつロジックパル
スを複数種生成後、定電流発生部ＩＧａでパルス電流を
発生させ、それらを重ね合わせることで任意の波形を持
った１つの電流パルスを作る。パルス幅や位相を決める
為の各遅延回路出力の組み合わせ方は、外部からの制御
信号Ｓｌｃに基づいて決定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、野球場等に設置
される大規模な表示装置であって、電流を供給すること
により発光ダイオード等を点灯させる電流駆動方式の表
示装置に関し、特に、該表示装置で用いられる電流発生
回路に関する。

【０００２】

【従来の技術】図１２に表示装置の構成例を示す。この
表示装置は、Ｒ，Ｇ，Ｂ各色用の表示コントローラ３
と、表示コントローラ３から出力された画像データを蓄
えるバッファメモリ４と、バッファメモリ４からの情報
を受信するマトリクス状に並んだ複数の表示ユニット５
と、バッファメモリ４の情報を表示ユニット５に伝達す
るバス６とを備えている。

【０００３】このうち、表示コントローラ３は、テレビ
放送受信機やビデオ再生装置等のビデオシステム１から
出力される画像情報を走査変換、標本化処理してバッフ
ァメモリ４に出力する。また、コンピュータシステム２
から出力される画像情報の通信制御を行い、グラフィッ
ク処理または文字情報処理を行ってバッファメモリ４に
出力する。

【０００４】また、複数の表示ユニット５は全体でスク
リーンを構成し、各表示ユニット５は、画像メモリ５
ａ、制御回路５ｂ、電源回路５ｃ、駆動回路５ｄ及び表
示素子５ｅを備える。画像メモリ５ａはバッファメモリ
４からの情報を蓄え、駆動回路５ｄにその画像データを
与える。表示素子５ｅは発光ダイオード等の素子であ
り、駆動回路５ｄから電流が与えられて駆動が行われ
る。また、制御回路５ｂは駆動回路５ｄにおける表示素
子５ｅの駆動順序等を制御する。また、電源回路５ｃは
表示ユニット５内の各部に電力を供給する。

【０００５】さて、この表示装置のうち駆動回路５ｄ内
には、一定の電流強度を持った電流、すなわち定電流を
表示素子５ｅに供給するための定電流発生回路が設けら
れる。図１３にそのような定電流発生回路ＣＩｄを示
す。この定電流発生回路ＣＩｄは、外部からのロジック
信号の入力およびバイアス電圧の入力に応じてパルス状
の定電流波形を発生させる回路である。具体的には定電
流発生回路ＣＩｄは、定電流の出力期間を決定するＡＮ
ＤゲートＧａと、電流設定入力Ｖｂ３をバイアス電圧と
してその一端に受けて参照電流Ｉｒｅｆ２を発生させる
抵抗Ｒｒｅｆ２と、ＡＮＤゲートＧａの出力に応じて参
照電流Ｉｒｅｆ２に対応する電流を電流出力Ｉｃとして
出力する定電流発生部ＩＧｂとを備える。

【０００６】なお、ＡＮＤゲートＧａには、定電流の出
力時間を設定する出力時間設定入力Ｓｍおよび表示素子
の発光の有無を決定する有効無効データ入力Ｄｖが入力
される。ここで、出力時間設定入力Ｓｍは、出力時間に
応じてパルス幅、パルス数の異なるロジックパルス信号
であり、有効無効データ入力Ｄｖは、対応する表示素子
を表示させるかどうかを決定するロジックパルス信号で
ある。図１２に示したような電流駆動方式の表示装置に
おいては、発光量の階調制御は表示素子５ｅに流す定電
流の印加時間を制御して行われる。そして、映像信号の
うち発光する表示素子を指定する信号が有効無効データ
入力Ｄｖとして入力され、映像信号のうち各表示素子に
おける階調を指定する信号が出力時間設定入力Ｓｍとし
て入力されるのである。

【０００７】この定電流発生回路ＣＩｄの動作を示すの
が、図１４のタイミングチャートである。図１４におい
て、有効無効データ入力Ｄｖが有効レベル（例えばＨｉ
ｇｈとする）の状態では、出力時間設定入力Ｓｍに依存
して電流出力Ｉｃの状態はＯＮ／ＯＦＦし、有効無効デ
ータ入力Ｄｖが無効レベル（例えばＬｏｗとする）では
他のどの入力にも関係なく、電流出力ＩｃはＯＦＦとな
る。なお、出力電流Ｉｃのピーク値Ｉｐは、電流設定入
力Ｖｂ３から定電流発生部ＩＧｂへと流れ込む参照電流
Ｉｒｅｆ２の値に依存して決定される。なお、参照電流
Ｉｒｅｆ２の値は電流設定入力Ｖｂ３のバイアス電圧値
とリファレンス抵抗Ｒｒｅｆ２の抵抗値とによって決め
られる。

【０００８】図１４のタイミングチャートでは、理想状
態での電流出力Ｉｃの様子が示されている。図１４に示
すように、有効無効データ入力Ｄｖが有効レベルにある
場合であって、かつ、出力時間設定入力Ｓｍに入力され
るロジックパルスが例えばＨｉｇｈレベルにある期間だ
け、電流出力Ｉｃの出力が行われる。すなわち、有効無
効データ入力Ｄｖと出力時間設定入力Ｓｍとの論理積が
ＡＮＤゲートＧａにおいて演算されて、その演算結果が
定電流発生部ＩＧｂに入力されることで電流出力Ｉｃが
得られているのである。

【０００９】ある時間幅ｔｐを持つ一つのロジックパル
スが出力時間設定入力Ｓｍとして入力された場合、電流
出力Ｉｃが理想的な波形になるとすると、出力時間設定
入力Ｓｍの変化から一定の伝播遅延時間ｔｄを持ってＯ
Ｎ／ＯＦＦする。そして、その波形は、出力期間中はピ
ーク値Ｉｐを維持し、出力時間設定入力Ｓｍに入力され
るロジックパルスと同じパルス幅ｔｐを持った矩形波形
となる。よって、出力電流の時間積分量（即ち電荷量）
は、Ｉｐとｔｐとの積（＝有効面積）で表され、ピーク
値Ｉｐの値が一定であれば、入力されるロジックパルス
のパルス幅ｔｐによってのみ決定される。

【００１０】さて、図１５は、負荷として発光ダイオー
ドＬ１を接続した定電流発生回路ＣＩｄの回路例であ
る。この回路では、定電流発生部ＩＧｂがスイッチＧｂ
およびトランジスタＱ３，Ｑ４を備え、トランジスタＱ
３，Ｑ４がカレントミラー構成を成している。そして、
トランジスタＱ３のコレクタにスイッチＧｂを介して参
照電流Ｉｒｅｆ２が与えられる。また、スイッチＧｂは
ＡＮＤゲートＧａの出力によりその導通が制御される。
また、トランジスタＱ４のコレクタには、負荷である発
光ダイオードＬ１のカソードが接続され、負荷電流Ｉｂ
が電流出力として流れ込む。なお、発光ダイオードＬ１
のアノードにはバイアス電圧Ｖｂ２が与えられる。ま
た、トランジスタＱ３，Ｑ４のエミッタには共通して接
地電位ＧＮＤが与えられる。

【００１１】この回路によれば、ＡＮＤゲートＧａの出
力がＨｉｇｈとなるときに、スイッチＧｂが導通して参
照電流Ｉｒｅｆ２がトランジスタＱ３に流れ、トランジ
スタＱ３のコレクタ−エミッタ間に参照電流Ｉｒｅｆ２
とほぼ同じ値の電流Ｉｃ３が流れる。トランジスタＱ３
とトランジスタＱ４とはカレントミラー構成を成してい
ることから、トランジスタＱ４のコレクタ−エミッタ間
に電流Ｉｃ４が流れ、その結果、負荷電流Ｉｂとして、
参照電流Ｉｒｅｆ２とほぼ同じ値の、または、トランジ
スタＱ３，Ｑ４のサイズ比により決定される変換比の電
流が流れる。よって、有効無効データ入力Ｄｖと出力時
間設定入力Ｓｍとによって発光ダイオードＬ１の発光を
制御することができる。そして、この図１５に示す回路
を表示ユニット５における駆動回路５ｄおよび表示素子
５ｅとして多数配列することによって画像表示装置を構
成することができる。

【００１２】さて、発光ダイオードの発光光度は、発光
ダイオードのＰＮ接合部に注入される電荷量に正比例し
て変化する。つまり、発光光度は電流波形の時間積分量
（＝有効面積）に正比例して変化する。

【００１３】ここで、図１５に示す回路の出力時間設定
入力Ｓｍに、Ｄｎ＝Ｔ０×２ⁿ（ｎは０または自然数、
Ｔ０はパルス幅の単位時間）のパルス幅を持つロジック
パルスを入力した時の表示画像の濃淡、すなわち階調を
制御する例を考える。そして、図１５の回路にて有効無
効データ入力Ｄｖが有効レベルにあるとし、図１６に示
す波形Ｄ０〜ＤｎのうちＤ０〜Ｄ２を出力時間設定入力
Ｓｍとして使用するものとする。

【００１４】この場合、波形Ｄ０〜Ｄ２は、表１に示す
ような組み合わせとして使用することができる。

【００１５】

【表１】

【００１６】表１に示すように波形Ｄ０〜Ｄ２を用いる
場合、階調ｍの総数は８となる。階調ｍに応じて波形Ｄ
ｎを組み合わせた出力時間設定入力Ｓｍを入力すると、
入力された波形Ｄｎのパルス数やパルス幅に１対１に対
応して、負荷電流Ｉｂとして電流パルスが発生する。

【００１７】例えば図１７は、階調ｍが３の時の出力時
間設定入力Ｓｍの波形と負荷電流Ｉｂの波形とを示した
ものである。波形Ｄ０とＤ１とが単位時間Ｔ０の間隔を
置いて時分割で入力され、各々の波形Ｄ０およびＤ１に
対応したパルス幅の電流が出力される。同様に図１８
は、階調ｍが７の時の出力時間設定入力Ｓｍの波形と負
荷電流Ｉｂの波形とを示している。

【００１８】図１７および図１８から分かるように、負
荷電流Ｉｂの電流パルスの有効面積は階調ｍの値に対応
しており、発光ダイオードＬ１に注入される電荷量を階
調ｍに応じて変化させることができる。すなわち、発光
ダイオードに流される電流パルスの時間積分量に応じ
て、発光ダイオードの発光光度Ｌは出力時間設定入力Ｓ
ｍの関数で変化し、上記の例では階調ｍが０〜７までの
８段階を表現することになる。

【００１９】さて、理想的な階調制御においては、階調
ｍにおける負荷電流Ｉｂの出力電流パルスの有効面積と
出力時間設定入力Ｓｍのロジックパルスの電圧値の有効
面積との間には比例関係が成り立ち、いずれの階調間に
おいても１階調の発光光度差Ｌ（Ｓｍ）−Ｌ（Ｓｍ−
１）は、

【００２０】

【数１】

【００２１】で表され一定値となる。それゆえ発光光度
Ｌも階調ｍに比例して変化する。

【００２２】

【発明が解決しようとする課題】図１４においては、電
流出力Ｉｃが理想状態となる場合の波形を示したが、一
般には、定電流発生回路ＣＩｄの出力電流Ｉｃの波形は
図１９に示すように、出力時間設定入力ＳｍのＯＮ時の
伝播遅延時間ｔｄ１、立上がり遅延時間ｔｒ、および出
力時間設定入力ＳｍのＯＦＦ時の伝播遅延時間ｔｄ２、
立下がり遅延時間ｔｆを有する。ここで、出力電流Ｉｃ
を時間ｔの関数Ｉ（ｔ）で表し、ＯＮ時の電流変化をＩ
ｒ（ｔ）、ＯＦＦ時の電流変化をＩｆ（ｔ）で表すと、
図１９に示す電流出力Ｉｃの有効面積は、

【００２３】

【数２】

【００２４】となる。なお、数２では出力時間設定入力
Ｓｍの立上がり始めを時間ｔの原点としている。また、
数２中のｋは、理想波形の場合の有効面積Ｉｐ×ｔｐか
らのずれを表す定数項である。この定数項ｋの値は、Ｉ
ｒ（ｔ）やＩｆ（ｔ）が回路の構成や出力電流値の設定
などによって変化するため、それらに依存して変化す
る。

【００２５】この定数項ｋの発生原因は、入力に対する
定電流発生回路中のトランジスタの応答特性が立上がり
と立下がりで固有的に異なることや、設定される出力の
ピーク値、周囲に配置される受動素子、能動素子、及び
配線などにトランジスタが影響を受けること等による。
そのため、理想とする出力電流の有効面積とは異なる値
の有効面積を持った電流が出力されてしまう。

【００２６】すなわち、上述の定電流発生回路ＣＩｄに
おいては、外部より定数項ｋの値を制御することができ
ないため、得られる出力電流の有効面積は理想波形の有
効面積Ｉｐ×ｔｐにはならず、所望の電流波形が得られ
ない。

【００２７】また、図１５に示した定電流発生回路を採
用した表示装置における階調制御では、出力時間設定入
力Ｓｍに例えば表１のような波形Ｄ０〜Ｄ２を入力して
も、対応する出力電流Ｉｂの有効面積は階調ｍに対して
一定の割合で変化せず、上述のように定数項ｋの分だけ
大きくもしくは小さくなる。それゆえ階調ｍにおける出
力電流の有効面積は、波形Ｄ０〜Ｄ２の各々で定数項ｋ
が同じであるとすると、

【００２８】

【数３】

【００２９】となる。

【００３０】表１を見れば分かるように出力時間設定入
力ＳｍにおけるＤｎの構成数は階調数ｍとは一定の関係
に無い。そのため、数３における（Ｉｂの有効面積）の
値は、階調数ｍに対して単調に変化しない。したがって
１階調の発光光度差Ｌ（Ｓｍ）−Ｌ（Ｓｍ−１）も一定
ではなく、階調ｍと発光光度Ｌとの関係が単純な比例に
はならない。

【００３１】図２０は、定数項ｋが負の場合、即ち理想
よりも小さい有効面積の出力が得られる場合における階
調数ｍと輝度値Ｌとの関係を示した図である。また、図
２１は、定数項ｋが正の場合、即ち理想よりも大きい有
効面積の出力が得られる場合における階調数ｍと輝度値
Ｌとの関係を示した図である。なお、ここでは輝度値
に、上述の発光ダイオードの発光光度の変数と同じ変数
Ｌを用いているが、ここでいう輝度とは、複数の発光ダ
イオードを並べた画面全体の明るさのことを指してい
る。

【００３２】図２０、図２１においては、破線Ｌ１が、
電流出力Ｉｂが理想的な出力となる場合の階調数ｍと輝
度Ｌとの関係を表しており、正比例のグラフとなってい
る。一方、実際のグラフは、実線Ｌ２、Ｌ３のように一
定の傾きを有しない。また、階調数ｍの増加に伴い、理
想出力時と比べて輝度の差が広がってゆく傾向となる。

【００３３】なお、さらに別の問題として、パルス電流
における立ち上り時または立ち下り時には、一般的にそ
の変化が急峻になると誘導起電力が増大するという点が
ある。この場合、誘導起電力の増大に伴い、発生するノ
イズ量が大きくなる。

【００３４】従来の定電流発生回路ＣＩｄでは、出力電
流の立上がり時間ｔｒ、および立下がり時間ｔｆの値
を、周辺回路の定数を変えることなく自在に制御するこ
とは不可能であった。そのために、それらの値が小さい
場合には、Ｍをインダクタンス、ｉを電流値として、

【００３５】

【数４】

【００３６】で表される誘導起電力Ｖの値が大きくなっ
ていた（ｔｒ，ｔｆが小さいとｄｉ／ｄｔの値が大きく
なるので）。そのため、近傍の配線に生じるクロストー
ク等が、表示装置における階調表現に悪影響を及ぼした
り、ちらつき、誤表示などのノイズをもたらすことがあ
った。

【００３７】そこで、この発明の課題は、出力電流の波
形の有効面積を理想出力波形の有効面積に近づけること
が可能で、さらに、出力電流の波形の立上がり時間およ
び立下がり時間をも制御することが可能な定電流発生回
路を提供し、また、該定電流発生回路を階調制御に適用
することにより、階調数と輝度との関係を理想特性に近
づけることが可能な表示装置を提供することにある。

【００３８】

【課題を解決するための手段】請求項１に記載の発明
は、入力パルスから互いに異なる遅延量を有する複数の
遅延パルスを生成する遅延回路と、前記複数の遅延パル
ス同士の論理演算を行うことで所定の位相およびパルス
幅を有する複数の出力パルスを生成する論理回路と、前
記複数の出力パルスの各々に対応した複数のパルス電流
を生成し、前記複数のパルス電流を重ね合わせて所定の
波形を有する電流を発生させる電流発生部とを備える定
電流発生回路である。

【００３９】請求項２に記載の発明は、入力パルスから
互いに異なる遅延量を有する複数の遅延パルスを生成す
る遅延回路と、前記複数の遅延パルス同士の論理演算を
行うことで所定の位相およびパルス幅を有する出力パル
スを生成する論理回路と、前記出力パルスにより能動化
されて電流を発生させる電流発生部とを備える定電流発
生回路である。

【００４０】請求項３に記載の発明は、請求項２に記載
の定電流発生回路であって、前記論理回路は、前記入力
パルスのパルス幅に応じて前記出力パルスの前記パルス
幅を変化させる定電流発生回路である。

【００４１】請求項４に記載の発明は、請求項１ないし
請求項３のいずれかに記載の定電流発生回路と、前記定
電流発生回路において発生した前記電流が供給される発
光素子とを備える表示装置である。

【００４２】

【発明の実施の形態】＜実施の形態１＞本実施の形態
は、出力電流の波形の有効面積を理想出力波形の有効面
積に近づけることが可能で、さらに、出力電流の波形の
立上がり時間および立下がり時間をも制御することが可
能な定電流発生回路を実現するものである。

【００４３】図１は本実施の形態に係る定電流発生回路
ＣＩａの構成を示した図である。この定電流発生回路Ｃ
Ｉａは、定電流の出力期間を決定するＡＮＤゲートＧａ
と、ＡＮＤゲートＧａの出力に応じて、有効面積を理想
出力波形の有効面積に近づけた電流出力Ｉａを出力する
電流発生部ＣＧとを備える。なお、ＡＮＤゲートＧａに
は、従来の定電流発生回路ＣＩｄと同様、定電流の出力
時間を設定する出力時間設定入力Ｓｍおよび表示素子の
発光の有無を決定する有効無効データ入力Ｄｖが入力さ
れる。

【００４４】電流発生部ＣＧは、遅延回路部ＤＬと、デ
コード部ＤＣと、論理回路部ＬＣａと、定電流発生部Ｉ
Ｇａとを備える。

【００４５】遅延回路部ＤＬは複数の遅延回路ＤＬ１〜
ＤＬｎを備え、各遅延回路にはＡＮＤゲートＧａから出
力される出力制御信号Ｓｃが入力される。そして、各遅
延回路ＤＬ１〜ＤＬｎにおいて異なる遅延量で遅延され
た各出力Ｓｄが論理回路部ＬＣａに入力される。

【００４６】また、デコード部ＤＣには論理制御信号Ｓ
ｌｃが入力され、その内容がデコードされて出力Ｓｌｄ
として論理回路部ＬＣａに入力される。この論理制御信
号Ｓｌｃは複数の信号からなり各々が二値を採るパラレ
ルな信号である。また、デコード部ＤＣからはイネーブ
ル信号Ｓｅが定電流発生部ＩＧａに向けて出力される。

【００４７】論理回路部ＬＣａでは、デコード部ＤＣか
らの出力Ｓｌｄに基づいて、遅延された各出力Ｓｄのう
ちどの信号をどのように組み合わせて出力するかを決定
する。そして、論理回路部ＬＣａからの出力Ｓｉａは定
電流発生部ＩＧａに入力される。

【００４８】定電流発生部ＩＧａは複数の定電流発生回
路ＩＧ１〜ＩＧｍを備え、各定電流発生回路ＩＧ１〜Ｉ
Ｇｍには論理回路部ＬＣａからの出力Ｓｉａとデコード
部ＤＣからのイネーブル信号Ｓｅとが与えられる。そし
て、各定電流発生回路ＩＧ１〜ＩＧｍにおいて発生され
た定電流が重畳されて電流出力Ｉａとなる。

【００４９】このうち、遅延回路部ＤＬ中の各遅延回路
ＤＬ１〜ＤＬｎでは、ＤＬ１から順にその遅延定数がｔ
０ずつ大きくなるよう設定されている。ＡＮＤゲートＧ
ａからの単一の出力制御信号Ｓｃは複数に分岐して入力
され、１番目の遅延回路ＤＬ１の出力Ｓｄ１は入力波形
よりｔ０時間だけ遅れて、２番目の遅延回路ＤＬ２の出
力Ｓｄ２は入力波形より２ｔ０時間だけ遅れて、・・・
・、ｎ番目の遅延回路ＤＬｎの出力Ｓｄｎは入力波形よ
りｎ×ｔ０時間だけ遅れて出力される。図２は、この様
子を各出力における波形、、、・・・・ととも
に示したものである。

【００５０】論理回路部ＬＣａは、図３に示すように、
遅延回路ＤＬからの出力Ｓｄおよびデコード部ＤＣから
の出力Ｓｌｄを受けるセレクター回路と、ＡＮＤゲート
やＯＲゲート等のゲート回路とを備えている。なお、図
３では、例として２つのセレクター回路ＳＬａ，ＳＬｂ
と複数のＯＲゲートＧｌ１〜Ｇｌｍを図示している。

【００５１】遅延回路部ＤＣからの各出力Ｓｄ１〜Ｓｄ
ｎは論理回路部ＬＣａ内にて２つのセレクター回路ＳＬ
ａ，ＳＬｂのそれぞれに入力される。各セレクター回路
ＳＬａ，ＳＬｂにおいては、デコード部ＤＣからの出力
Ｓｌｄの情報に基づいて、遅延回路ＤＬからの出力Ｓｄ
１〜Ｓｄｎのうちいずれの信号をＯＲゲートＧｌ１〜Ｇ
ｌｍのそれそれに出力するかが決定される。図３では、
例として、セレクター回路ＳＬａからは、ＯＲゲートＧ
ｌ１に対し出力Ｓｄ２が、ＯＲゲートＧｌ２に対し出力
Ｓｄ２が、ＯＲゲートＧｌ３に対し出力Ｓｄ１が、・・・
・、ＯＲゲートＧｌｍに対し出力Ｓｄ１が、それぞれ与
えられ、セレクター回路ＳＬｂからは、ＯＲゲートＧｌ
１に対し出力Ｓｄ２が、ＯＲゲートＧｌ２に対し出力Ｓ
ｄ３が、ＯＲゲートＧｌ３に対し出力Ｓｄ４が、・・・・、
ＯＲゲートＧｌｍに対し出力Ｓｄ５が、それぞれ与えら
れる場合を示している。

【００５２】すると、各ＯＲゲートＧｌ１〜Ｇｌｍにお
いて、様々なパルス幅、位相を有するパルス信号が生成
される。例えば図３では、ＯＲゲートＧｌ１からの出力
Ｓｉａ１には出力Ｓｄ２の波形と同様の波形が、ＯＲ
ゲートＧｌ２からの出力Ｓｉａ２には出力Ｓｄ２の波形
と出力Ｓｄ３の波形との合計のパルス幅を有する波
形＋が、ＯＲゲートＧｌ３からの出力Ｓｉａ３には
出力Ｓｄ１の波形と出力Ｓｄ４の波形との合計のパ
ルス幅を有する波形＋が、・・・・、ＯＲゲートＧｌｍ
からの出力Ｓｉａｍには出力Ｓｄ１の波形と出力Ｓｄ
５の波形との合計のパルス幅を有する波形＋が、
それぞれ現れる。

【００５３】すなわち、論理制御信号Ｓｌｃにより指定
された出力の組み合わせ方で各ＯＲゲートＧｌ１〜Ｇｌ
ｍにおいて論理演算が行われ、その結果、希望の立上が
り位相、立下がり位相と希望のパルス幅とを持つロジッ
クパルスが出力Ｓｉａ１〜Ｓｉａｍとして出力される。

【００５４】そして、定電流発生部ＩＧａは、論理回路
部からの出力Ｓｉａ１〜Ｓｉａｍと同数の定電流発生回
路ＩＧ１〜ＩＧｍを備えている。図４に、各定電流発生
回路ＩＧ１〜ＩＧｍの構成を示す。

【００５５】各定電流発生回路ＩＧ１〜ＩＧｍは、スイ
ッチＧｂおよびトランジスタＱ１，Ｑ２を備え、トラン
ジスタＱ１，Ｑ２がカレントミラー構成を成している。
そして、トランジスタＱ１のコレクタにスイッチＧｂを
介して参照電流Ｉｒｅｆ１が与えられる。なお、抵抗Ｒ
ｒｅｆ１の一端にはバイアス電圧たる電流設定入力Ｖｂ
１が与えられている。

【００５６】また、スイッチＧｂは、論理回路部ＬＣａ
からの対応する出力Ｓｉａ１〜Ｓｉａｍによりその導通
が制御される。さらに、スイッチＧｂは、デコード部Ｄ
Ｃからの対応するイネーブル信号Ｓｅ１〜Ｓｅｍによっ
てもその導通が制御される。なお、出力Ｓｉａ１〜Ｓｉ
ａｍが例えばＨｉｇｈを採るとき、または、イネーブル
信号Ｓｅ１〜Ｓｅｍが例えばＨｉｇｈを採るときに、ス
イッチＧｂが導通するようにしておけばよい。

【００５７】また、トランジスタＱ２のコレクタには、
負荷電流Ｉａ１〜Ｉａｍが電流出力として流れ込む。ま
た、トランジスタＱ１，Ｑ２のエミッタには共通して接
地電位ＧＮＤが与えられる。

【００５８】この回路によれば、論理回路部ＬＣａから
の対応する出力Ｓｉａ１〜ＳｉａｍがＨｉｇｈとなると
きに、スイッチＧｂが導通して参照電流Ｉｒｅｆ１が流
れ、トランジスタＱ１のコレクタ−エミッタ間に参照電
流Ｉｒｅｆ１とほぼ同じ値の電流Ｉｃ１が流れる。トラ
ンジスタＱ１とトランジスタＱ２とはカレントミラー構
成を成していることから、トランジスタＱ２のコレクタ
−エミッタ間に電流Ｉｃ２が流れ、その結果、負荷電流
Ｉａ１〜Ｉａｍとして、参照電流Ｉｒｅｆ１とほぼ同じ
値の、または、トランジスタＱ１，Ｑ２のサイズ比によ
り決定される変換比の電流が流れる。なお、この回路
は、負荷電流Ｉａ１〜Ｉａｍを引き込む、引き込み型の
定電流発生回路である。

【００５９】そして、各定電流発生回路ＩＧ１〜ＩＧｍ
の負荷電流は１つに重ね合わされ、電流出力Ｉａとして
出力される。図３では、電流出力Ｉａの波形が、定電流
発生回路ＩＧ１，ＩＧ２，ＩＧ３，・・・・，ＩＧｍでの負
荷電流Ｉａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍの重ね合
わせであることを示してこのことを説明している。

【００６０】すなわち、本実施の形態に係る定電流発生
回路を用いれば、図３の電流出力Ｉａに示されるような
階段状の立上がり、立下がりを持った電流波形が出力さ
れる。よって、論理制御信号Ｓｌｃおよび出力時間設定
入力Ｓｍを用いてこの電流波形を自在に生成することに
より、所望の立上がり、立下がり変化時間や有効面積を
持った電流パルスを得ることができる。そうすれば、出
力電流の波形の有効面積を理想出力波形の有効面積に近
づけること、および、出力電流の波形の立上がり時間お
よび立下がり時間を制御することが可能となる。

【００６１】なお、負荷電流Ｉａ１，Ｉａ２，Ｉａ３，
・・・・，Ｉａｍを重ね合わせたときに全体の波形のピーク
値Ｉｐが大きくなりすぎないように、各定電流発生回路
ＩＧ１〜ＩＧｍでは、抵抗Ｒｒｅｆ１の値を調節して、
参照電流Ｉｒｅｆ１の値を、図１５に示した従来の回路
における参照電流Ｉｒｅｆ２の値に比べ充分に小さく設
定しておけばよい。また、イネーブル信号Ｓｅ１〜Ｓｅ
ｍを用いて、各負荷電流を電流出力Ｉａの重ね合わせに
用いるかどうかを選択して、重ね合わせたときの全体の
波形のピーク値Ｉｐを決定するようにしてもよい。

【００６２】さて、各負荷電流Ｉａ１，Ｉａ２，Ｉａ
３，・・・・，Ｉａｍの各々がパルス電流であることから、
その各々にも数２に示された定数項ｋが含まれる。しか
し、参照電流Ｉｒｅｆ１の値が参照電流Ｉｒｅｆ２の値
に比べ充分に小さく設定されることから、各負荷電流Ｉ
ａ１，Ｉａ２，Ｉａ３，・・・・，Ｉａｍのそれぞれのピー
ク値は小さくなり、それに伴って、各々の定数項ｋの値
も、図１９の波形の有する定数項ｋの値に比べれば小さ
くなる。

【００６３】そこで、各負荷電流Ｉａ１，Ｉａ２，Ｉａ
３，・・・・，Ｉａｍの各々の定数項ｋの値を実験やシミュ
レーションにより求めておき、それら全ての定数項ｋの
積算値をも含めて、重ね合わせた電流出力Ｉａの有効面
積が、図１４に示した理想電流出力Ｉｃの有効面積Ｉｐ
×ｔｐに近づくように、各負荷電流Ｉａ１，Ｉａ２，Ｉ
ａ３，・・・・，Ｉａｍを発生させ、重ね合わせるのであ
る。

【００６４】なお具体的には、外部より論理制御信号Ｓ
ｌｃを与えて、以下の〜のいずれかの方法の１種を
行うもしくは複数種を組み合わせて行うことにより、電
流出力Ｉａを理想的な出力に補正することができる。
セレクター回路ＳＬａ，ＳＬｂを制御して、従来の定電
流発生回路で発生していた電流出力のパルス幅より大き
い、または、小さい幅のパルスを生成する。出力イネ
ーブル信号Ｓｅ１〜Ｓｅｍを制御して、電流出力Ｉａの
ピーク値の和を従来の電流出力のピーク値に比べ大き
く、または、小さくする。セレクター回路ＳＬａ，Ｓ
Ｌｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの
制御を行って、波形の立上がり時間、立ち下がり時間を
調節して有効面積を増やす、または、減らす。

【００６５】なお、図１４に示した理想電流出力Ｉｃの
ように、その立上がり、立下がりが急峻過ぎると先述の
誘導起電力の問題が生じるので、重ね合わせた電流出力
Ｉａの波形は、適度な立上がり時間および立下り時間を
有するようにしておけばよい。

【００６６】なお、セレクター回路ＳＬａ，ＳＬｂから
の出力、およびイネーブル信号の供与先を外部より指定
する方法について、この例では論理制御信号Ｓｌｃをデ
コード部ＤＣにおいてデコードし、デコードした出力Ｓ
ｌｄを論理回路部ＬＣａに与えることで指定を行ってい
る。この場合、デコード部ＤＣにおいては、ＡＮＤゲー
トやＯＲゲートを適当に組み合わせて出力Ｓｌｄを生成
するようにしてもよいし、あるいは、セレクター回路Ｓ
Ｌａ，ＳＬｂおよび定電流発生回路ＩＧ１〜ＩＧｍのい
ずれに信号を与えるべきかを論理制御信号Ｓｌｃの内容
と対応して記憶させた、ラッチ回路やメモリ等の記憶装
置をデコード部ＤＣに併設、内蔵して、これを用いて出
力Ｓｌｄを生成するようにしても構わない。

【００６７】本実施の形態に係る定電流発生回路を用い
れば、定電流発生部ＩＧａが論理回路部ＬＣａからの出
力Ｓｉａの各々を用いて負荷電流Ｉａ１〜Ｉａｍを生成
し、それらを重ね合わせて所定の波形を有する電流出力
Ｉａを発生させるので、外部より論理制御信号Ｓｌｃを
与えて電流出力の立上がり時間や立下がり時間、パルス
幅、ピーク値を可変とすることができ、出力電流の波形
の時間積分量を理想出力波形の時間積分量に近づけるこ
とが可能である。さらに、出力電流の波形の立上がり時
間および立下がり時間をも制御することができ、その結
果、誘導起電力を小さくして、ノイズレベルを小さくす
ることが可能である。

【００６８】＜実施の形態２＞本実施の形態は、実施の
形態１に係る定電流発生回路を階調制御に適用すること
により、階調数と輝度との関係を理想特性に近づけるこ
とが可能な表示装置である。本実施の形態においては、
マトリクス状に配置された発光ダイオードを駆動する表
示装置を例として説明する。

【００６９】図５は、本実施の形態に係る表示装置の一
部を示した図である。この表示装置は、マトリクス状に
配置された発光ダイオードＬ０１…Ｌ０ｎ，Ｌ１１…Ｌ
１ｎ，・・・・，Ｌ１５１…Ｌ１５ｎ、スキャン駆動回路Ｄ
Ｖ、ラッチ部ＬＴ、シフトレジスタＳＲおよび定電流発
生回路ＣＩｂを含む表示ユニットを備えている。なお、
本実施の形態に係る表示装置は、図１２に示した表示装
置と同様の構成となっており、個々の発光ダイオードが
表示ユニット５中の表示素子５ｅに相当し、スキャン駆
動回路ＤＶ、ラッチ部ＬＴ、シフトレジスタＳＲおよび
定電流発生回路ＣＩｂが表示ユニット５中の駆動回路５
ｄに相当する。また、画像データであるシリアルデータ
インＤｓｉは図１２中の画像メモリ５ａから出力され、
ラッチ部ＬＴに入力されるラッチ命令ｌｔｈ、シフトレ
ジスタＳＲに入力されるシフトクロックｃｌｋ、論理制
御信号Ｓｌｃおよび出力時間設定入力Ｓｍは図１２中の
制御回路５ｂから出力される。電流設定入力Ｖｂ１につ
いては、電源５ｃの出力を受けて駆動回路５ｄにおいて
生成される。

【００７０】なお、図５は１６×ｎ個の発光ダイオード
を配列した例であるが、この回路例をさらにマトリクス
状に並べることで、任意の大きさを持つ表示装置が構成
される。

【００７１】実施の形態１に係る定電流発生回路ＣＩａ
は、定電流発生回路ＣＩｂ内に多数配置されている。な
お、図５中の符号ＣＧ０〜ＣＧ１５が実施の形態１に係
る定電流回路ＣＩａにおける電流発生部ＣＧであり、符
号Ｇａ０〜Ｇａ１５がＡＮＤゲートＧａである。

【００７２】電流発生部ＣＧ０の電流出力Ｉａには、第
０行目の発光ダイオードＬ０１〜Ｌ０ｎのカソードが共
通して接続されている。同様に、他の電流発生部ＣＧ１
〜ＣＧ１５の各電流出力には、対応する各行の発光ダイ
オードのカソードが接続されている。また、第１列目の
発光ダイオードＬ０１〜Ｌ１５１のアノードは全て共通
に接続され、各アノードにはスキャン駆動回路ＤＶから
駆動電圧が時分割で供給される。他の列の発光ダイオー
ドのアノードも列ごとに共通に接続され、各列のアノー
ドにはスキャン駆動回路ＤＶから列ごとに駆動電圧が時
分割で供給される。

【００７３】画像メモリ５ａから駆動回路５ｄに入力さ
れる映像データはスクリーン内の各画素における発光ダ
イオード各色の発光強度と発光時間を時系列で指定する
一群のデータである。この映像データが、シリアルデー
タインＤｓｉとしてシフトクロックｃｌｋに同期してシ
フトレジスタＳＲ内に読み込まれる。シフトレジスタＳ
Ｒにおいては、シリアルデータインＤｓｉはシフトクロ
ックｃｌｋに同期してシフトレジスタＳＲ内をシフト
し、信号ｑ０，ｑ１，・・・・，ｑ１５として各列ごとのパ
ラレルデータに変換されて出力される。そして、信号ｑ
０，ｑ１，・・・・，ｑ１５は、ラッチ部ＬＴに入力され
る。

【００７４】なお、シフトレジスタＳＲはカスケード接
続されており、シリアルデータインＤｓｉは、シフトレ
ジスタＳＲ内にあるレジスタの数だけシフトした後、シ
リアルデータアウトＤｓｏとして出力される。そして、
次段のシフトレジスタのシリアルデータインＤｓｉとし
て入力される。

【００７５】ラッチ部ＬＴにおいては、ラッチ命令ｌｔ
ｈのロジックレベルに応じて、シフトレジスタＳＲから
の出力を保持するか、または、スルーして定電流発生回
路ＣＩｂに出力する。

【００７６】電流発生部ＣＧ０には、ＡＮＤゲートＧａ
０のロジック出力の有効パルス幅に応じた期間だけ第０
行目の発光ダイオードＬ０１〜Ｌ０ｎのカソードからそ
れぞれ順次、電流が引き込まれる。残りの電流発生部Ｃ
Ｇ１〜ＣＧ１５においても同様である。

【００７７】また、発光ダイオードの各列のアノードに
は走査信号に同期した駆動電圧がスキャン駆動回路ＤＶ
より供給される。電流発生部ＣＧ０〜ＣＧ１５の出力が
電流を引き込む期間に同期して、駆動電圧が供給され
る。

【００７８】実施の形態１に係る定電流発生回路ＣＩａ
と同様、定電流発生回路ＣＩｂについても、図５中の電
流発生部ＣＧ０〜ＣＧ１５の出力電流の波形を自在に設
定することが可能である。すなわち、パルス幅、立上が
り時間および立下がり時間、ピーク電流値等を独立に変
化させることが可能である。

【００７９】図１３に示した従来の定電流発生回路にお
いて出力電流パルスの波形の有効面積が理想状態のそれ
よりも小さくなる場合、即ち、定数項ｋの値が負で図２
０に示した階調特性となる場合は、本実施の形態に係る
表示装置において、外部より論理制御信号Ｓｌｃを与え
て、以下の〜のいずれかの方法の１種を行うもしく
は複数種を組み合わせて行うことにより、その階調特性
を理想的な出力に補正することができる。セレクター
回路ＳＬａ，ＳＬｂを制御して、従来の定電流発生回路
で発生していた電流出力のパルス幅より大きい幅のパル
スを生成する。出力イネーブル信号Ｓｅ１〜Ｓｅｍを
制御して、定電流発生部ＩＧａからの電流出力Ｉａのピ
ーク値の和を従来の電流出力のピーク値に比べ大きくす
る。セレクター回路ＳＬａ，ＳＬｂの制御および出力
イネーブル信号Ｓｅ１〜Ｓｅｍの制御を行って、波形の
立上がり時間、立ち下がり時間を調節して有効面積を増
やす。

【００８０】逆に、図１３に示した従来の定電流発生回
路において出力電流パルスの波形の有効面積が理想状態
のそれよりも大きくなる場合、即ち、定数項ｋの値が正
で図２１に示した階調特性となる場合は、本実施の形態
に係る表示装置において、外部より論理制御信号Ｓｌｃ
を与えて、以下の’〜’のいずれかの方法の１種を
行うもしくは複数種を組み合わせて行うことにより、そ
の階調特性を理想的な出力に補正することができる。
’セレクター回路ＳＬａ，ＳＬｂを制御して、従来の
定電流発生回路で発生していた電流出力のパルス幅より
小さい幅のパルスを生成する。’出力イネーブル信号
Ｓｅ１〜Ｓｅｍを制御して、定電流発生部ＩＧａからの
電流出力Ｉａのピーク値の和を従来の電流出力のピーク
値に比べ小さくする。’セレクター回路ＳＬａ，ＳＬ
ｂの制御および出力イネーブル信号Ｓｅ１〜Ｓｅｍの制
御を行って、波形の立上がり時間、立ち下がり時間を調
節して有効面積を減らす。

【００８１】本実施の形態に係る表示装置を用いれば、
定電流発生回路ＣＩｂにおいて発生した電流が発光ダイ
オードに供給されるので、発光ダイオードにおける階調
特性のリニアリティを改善することができ、階調数と輝
度との関係を理想特性に近づけることが可能である。

【００８２】＜実施の形態３＞実施の形態１および２に
おいては、複数の定電流発生回路からの各電流出力を重
ね合わせることによって、理想とする電流出力波形また
は階調特性を得る方法について説明した。

【００８３】一方、図１３に示した定電流発生回路ＣＩ
ｄを用いつつ出力電流波形のパルス幅を調整することに
よって理想とする電流出力波形に近づけることも可能で
ある。本実施の形態に係る定電流発生回路ＣＩｃはその
ような回路を実現するものである。以下に本実施の形態
について説明する。

【００８４】図６は、定数項ｋの発生に対しこれを打ち
消すように、定電流発生部への出力時間設定入力Ｓｍを
補正して入力するようにした定電流発生回路ＣＩｃのブ
ロック図である。定電流発生回路ＣＩｃは、図１３に示
した定電流発生回路ＣＩｂを構成する定電流発生部ＩＧ
ｂ、ＡＮＤゲートＧａおよび抵抗Ｒｒｅｆ２を備える。
これらの構成要素の接続関係は図１３に示した通りであ
る。

【００８５】本実施の形態に係る定電流発生回路ＣＩｃ
はさらに、遅延回路部ＤＬ、論理回路部ＬＣｂおよびデ
コード部ＤＣを備える。

【００８６】遅延回路部ＤＬは、図２に示した遅延回路
部と同じものであり、複数の遅延回路ＤＬ１〜ＤＬｎを
備える。各遅延回路ＤＬ１〜ＤＬｎでは、ＤＬ１から順
にその遅延定数がｔ０ずつ大きくなるよう設定されてい
る。ただし、各遅延回路には出力時間設定入力Ｓｍが入
力される。そして、各遅延回路ＤＬ１〜ＤＬｎにおいて
異なる遅延量で遅延された各出力Ｓｄ１〜Ｓｄｎは、論
理回路部ＬＣｂに入力される。

【００８７】また、デコード部ＤＣには論理制御信号Ｓ
ｌｃが入力され、その内容がデコードされて出力Ｓｌｄ
として論理回路部ＬＣｂに入力される。この論理制御信
号Ｓｌｃも複数の信号からなり各々が二値を採るパラレ
ルな信号である。

【００８８】論理回路部ＬＣｂでは、デコード部ＤＣか
らの出力Ｓｌｄに基づいて、遅延された各出力Ｓｄのう
ちどの信号をどのように組み合わせて出力するかを決定
する。そして、論理回路部ＬＣｂからの出力ＳｉｂはＡ
ＮＤゲートＧａに、有効無効データ入力Ｄｖとともに入
力される。

【００８９】論理回路部ＬＣｂの構成を図７に示す。論
理回路部ＬＣｂは、遅延回路ＤＬからの出力Ｓｄおよび
デコード部ＤＣからの出力Ｓｌｄを受けるセレクター回
路と、ＡＮＤゲートやＯＲゲート等のゲート回路とを備
えている。なお、図７では、例として２つのセレクター
回路ＳＬｃ，ＳＬｄと、ＯＲゲートＧｌａおよびＡＮＤ
ゲートＧｌｂとを図示している。

【００９０】遅延回路部ＤＣからの各出力Ｓｄ１〜Ｓｄ
ｎのうち出力Ｓｄ２〜Ｓｄｎは論理回路部ＬＣａ内にて
セレクター回路ＳＬｃに入力される。セレクター回路Ｓ
Ｌｃにおいては、デコード部ＤＣからの出力Ｓｌｄの情
報に基づいて、遅延回路ＤＬからの出力Ｓｄ２〜Ｓｄｎ
のうちいずれの信号をＯＲゲートＧｌａおよびＡＮＤゲ
ートＧｌｂのそれそれの一端に出力するかが決定され
る。

【００９１】そして、ＯＲゲートＧｌａおよびＡＮＤゲ
ートＧｌｂのそれぞれの他端には、遅延回路部ＤＣから
の出力Ｓｄ１が与えられる。そして、ＯＲゲートＧｌａ
およびＡＮＤゲートＧｌｂの出力はセレクター回路ＳＬ
ｄに入力される。セレクター回路ＳＬｄにおいては、Ｏ
ＲゲートＧｌａおよびＡＮＤゲートＧｌｂの出力のいず
れの信号を出力Ｓｉｂとして出力するかが決定される。

【００９２】すなわち、論理制御信号Ｓｌｃにより指定
された出力の組み合わせ方でＯＲゲートＧｌａおよびＡ
ＮＤゲートＧｌｂにおいて論理演算が行われ、その結
果、希望のパルス幅を持つロジックパルスが出力Ｓｉｂ
として出力される。生成されるロジックパルスのパルス
幅は論理制御信号Ｓｌｃを通じて外部からの制御が可能
であり、定数項ｋで表される面積を打ち消すようその幅
が指定される。

【００９３】図８は、本実施の形態に係る定電流発生回
路ＣＩｃからの電流出力Ｉｂと、従来の定電流発生回路
ＣＩｄからの電流出力Ｉｃとを比較して示したタイミン
グチャートである。図８に示すように、外部からの制御
により論理回路部ＬＣｂからの出力Ｓｉｂを任意のパル
ス幅に調整する。この例では定数項ｋの値が負の場合を
示しており、この定数項ｋをゼロに近づけるように、論
理回路部ＬＣｂにおいてセレクター回路ＳＬｄがＯＲゲ
ートＧｌａの出力を選択して出力遅延時間設定入力Ｓｍ
のパルス幅を広げ、定電流発生部ＩＧｂへの出力を行
う。

【００９４】逆に、定数項ｋの値が正の場合は、論理回
路部ＬＣｂにおいてセレクター回路ＳＬｄがＡＮＤゲー
トＧｌｂの出力を選択して出力遅延時間設定入力Ｓｍの
パルスの幅を縮めることで、理想出力波形の有効面積に
近づけることが可能である。

【００９５】本実施の形態に係る定電流発生回路を用い
れば、定電流発生部ＩＧｂが論理回路部ＬＣｂからの出
力Ｓｉｂを用いて電流出力Ｉｂを発生させるので、出力
電流の波形の時間積分量を理想出力波形の時間積分量に
近づけることが可能である。

【００９６】そして、この実施例では、従来の定電流発
生回路を利用することで、開発費用と開発時間を抑える
ことができる。また、新機能を別回路にて付加する形な
ので、既存の回路資産に対しては、回路見直しが必要に
なる等の影響を殆ど与えない。

【００９７】なお、本実施の形態に係る定電流発生回路
では、外部からの制御により調節が行えるのはパルス幅
の調節のみであり、波形の立上がり時間、立下がり時間
およびピーク値の調節は行えないので、図１５中のトラ
ンジスタＱ１およびＱ２のサイズや抵抗Ｒｒｅｆ２の値
を調節するなどしてそれらの調節を行えばよい。

【００９８】また、もちろん、実施の形態２のように本
実施の形態に係る定電流発生回路を表示装置に適用すれ
ば、階調数と輝度との関係を理想特性に近づけることが
可能な表示装置を実現することができる。

【００９９】＜実施の形態４＞本実施の形態は実施の形
態３の変形例である。実施の形態３においては、出力時
間設定入力Ｓｍとして、図１７および図１８に示したよ
うな波形Ｄ０〜Ｄ２のようなパルス群が時系列的にシリ
アルに入力される場合を想定していた。一方、本実施の
形態においては、出力時間設定入力Ｓｍとして、パラレ
ルに入力される波形Ｄ０〜Ｄ２のようなロジックパルス
入力と、階調数を示す選択信号入力Ｓｍｓとが入力され
る場合を考える。なお、本実施の形態においては、表１
に示された階調とパルス波形の組み合わせの場合を例に
採って説明する。

【０１００】実施の形態３にかかる定電流発生回路ＣＩ
ｃに入力される出力時間設定入力Ｓｍに、様々なパルス
幅のパルスが含まれる場合、入力されるパルス幅ごとに
定数項ｋの値が変化することが考えられる。その場合、
定数項ｋを打ち消すためには、出力Ｓｉｂに上乗せる或
いは差し引く時間を、入力されるパルス幅に応じて変化
させる必要がある。本実施の形態は、そのような要求に
応じるための回路である。

【０１０１】図９は、複数のロジックパルス入力Ｄ０〜
Ｄ２から任意の組み合わせを選択して出力し、それを遅
延回路部ＤＬへの入力として利用する本実施の形態の回
路例である。本実施の形態においては、定電流発生回路
ＣＩｃにさらにセレクター回路ＳＬｅが追加されてい
る。

【０１０２】この例で、セレクター回路ＳＬｅには、パ
ルス幅の異なる３種類のパルス波形Ｄ０〜Ｄ２と３ビッ
トの選択信号入力Ｓｍｓとが入力されている。そして、
選択信号入力Ｓｍｓによって出力Ｓｌとして出力される
波形Ｄ０〜Ｄ２の組み合わせが選択され、一群のパルス
列が発生する。

【０１０３】選択信号入力Ｓｍｓは、論理制御信号とし
てデコード部ＤＣにも同時に入力される。セレクター回
路ＳＬｅからの出力Ｓｌに含まれるパルスの幅に応じ
て、デコード部ＤＣは、セレクター回路ＳＬｃ，ＳＬｄ
の出力をパルス毎に適切なタイミングで選択する。この
セレクター回路ＳＬｃ，ＳＬｄの出力選択により、遅延
定数ｔ０を単位とした任意のパルス幅をもつロジックパ
ルスが出力Ｓｉｂとして論理回路部ＬＣｂから出力さ
れ、定電流発生部ＩＧｂへと出力される。こうして、出
力時間設定入力Ｓｍに入力されるパルス幅に応じて、定
数項ｋに対する補正値に重み付けをすることが可能とな
る。

【０１０４】図１０は、上記の動作を説明するタイミン
グチャートである。選択信号入力Ｓｍｓとして階調数１
が入力された場合、セレクター回路ＳＬｅは、ロジック
パルス入力として入力された波形Ｄ０〜Ｄ２のうち波形
Ｄ０を出力Ｓｌとして出力する。同様に、選択信号入力
Ｓｍｓとして階調数２が入力された場合、セレクター回
路ＳＬｅは、ロジックパルス入力として入力された波形
Ｄ０〜Ｄ２のうち波形Ｄ１を出力Ｓｌとして出力する。
また、選択信号入力Ｓｍｓとして階調数３が入力された
場合、セレクター回路ＳＬｅは、ロジックパルス入力と
して入力された波形Ｄ０〜Ｄ２のうち波形Ｄ０を出力Ｓ
ｌとして出力し、その後、波形Ｄ１を出力Ｓｌとして出
力する。

【０１０５】デコード部ＤＣは、選択信号入力Ｓｍｓの
情報を用いて、出力Ｓｌに含まれるパルスごとに適切な
タイミングでセレクター回路ＳＬｃ，ＳＬｄを動作さ
せ、パルスごとに上乗せる或いは差し引く時間を変化さ
せる。

【０１０６】すると、図１１に示すように、論理回路部
ＬＣｂからの出力Ｓｉｂには、波形に応じた出力時間の
重み付けがなされ、定電流発生部ＩＧｂから得られる電
流出力Ｉｂにはパルスごとの定数項ｋの補正がなされ
る。

【０１０７】本実施の形態に係る定電流発生回路を用い
れば、論理回路部ＬＣｂが、ロジックパルス入力のパル
ス幅に応じて出力Ｓｉｂのパルス幅を変化させるので、
ロジックパルス入力に様々なパルス幅のパルスが含まれ
る場合であっても、それぞれのパルスごとの出力電流の
波形の時間積分量を理想出力波形の時間積分量に近づけ
ることが可能である。

【０１０８】なお、デコード部ＤＣにおける、セレクタ
ー回路ＳＬｃ，ＳＬｄの出力の選択を行うアルゴリズム
は、ハードウエア的に組み込んでもよいし、そのほかに
も、マイコンやメモリなどを組み合せてファームウエア
的手段を用いて実現することも可能である。後者の場合
は外部からアルゴリズムの書き換えも可能となる。

【０１０９】また、もちろん、実施の形態２のように本
実施の形態に係る定電流発生回路を表示装置に適用すれ
ば、階調数と輝度との関係を理想特性に近づけることが
可能な表示装置を実現することができる。

【０１１０】

【発明の効果】請求項１に記載の発明によれば、電流発
生部が複数の出力パルスの各々を用いて複数のパルス電
流を生成し、複数のパルス電流を重ね合わせて所定の波
形を有する電流を発生させるので、出力電流の波形の時
間積分量を理想出力波形の時間積分量に近づけることが
可能である。さらに、出力電流の波形の立上がり時間お
よび立下がり時間をも制御することができ、その結果、
誘導起電力を小さくして、ノイズレベルを小さくするこ
とが可能である。

【０１１１】請求項２に記載の発明によれば、電流発生
部が論理回路からの所定の位相およびパルス幅を有する
出力パルスを用いて電流を発生させるので、出力電流の
波形の時間積分量を理想出力波形の時間積分量に近づけ
ることが可能である。

【０１１２】請求項３に記載の発明によれば、論理回路
が、入力パルスのパルス幅に応じて出力パルスのパルス
幅を変化させるので、入力パルスに様々なパルス幅のパ
ルスが含まれる場合であっても、それぞれのパルスごと
の出力電流の波形の時間積分量を理想出力波形の時間積
分量に近づけることが可能である。

【０１１３】請求項４に記載の発明によれば、請求項１
ないし請求項３のいずれかに記載の定電流発生回路にお
いて発生した電流が供給される発光素子を備えるので、
発光素子における階調数と輝度との関係を理想特性に近
づけることが可能である。

【図面の簡単な説明】

【図１】 実施の形態１に係る定電流発生回路を示すブ
ロック図である。

【図２】 実施の形態１に係る定電流発生回路の遅延回
路部をその動作のタイミングチャートとともに示す図で
ある。

【図３】 実施の形態１に係る定電流発生回路の論理回
路部をその動作のタイミングチャートとともに示す図で
ある。

【図４】 実施の形態１に係る定電流発生回路の定電流
発生部を示す図である。

【図５】 実施の形態２に係る表示装置を示す図であ
る。

【図６】 実施の形態３に係る定電流発生回路を示すブ
ロック図である。

【図７】 実施の形態３に係る定電流発生回路の遅延回
路部および論理回路部を示す図である。

【図８】 実施の形態３に係る定電流発生回路の動作を
示すタイミングチャートである。

【図９】 実施の形態４に係る定電流発生回路を示す図
である。

【図１０】 実施の形態４に係る定電流発生回路の動作
を示すタイミングチャートである。

【図１１】 実施の形態４に係る定電流発生回路の動作
を示すタイミングチャートである。

【図１２】 表示装置の構成を示す図である。

【図１３】 従来の定電流発生回路を示す図である。

【図１４】 従来の定電流発生回路の理想的な動作を示
すタイミングチャートである。

【図１５】 従来の定電流発生回路の定電流発生部を示
す図である。

【図１６】 従来の定電流発生回路の遅延回路部の動作
のタイミングチャートである。

【図１７】 従来の定電流発生回路の動作を示すタイミ
ングチャートである。

【図１８】 従来の定電流発生回路の動作を示すタイミ
ングチャートである。

【図１９】 従来の定電流発生回路の動作を示すタイミ
ングチャートである。

【図２０】 従来の定電流発生回路を用いた表示装置に
おける輝度特性を示す図である。

【図２１】 従来の定電流発生回路を用いた表示装置に
おける輝度特性を示す図である。

【符号の説明】

Ｇａ，Ｇａ０〜Ｇａ１５，Ｇｌｂ ＡＮＤゲート、Ｇｌ
１〜Ｇｌｍ，ＧｌａＯＲゲート、ＳＬａ〜ＳＬｅ セレ
クター回路、ＤＬ 遅延回路部、ＤＣ デコード部、Ｌ
Ｃａ，ＬＣｂ 論理回路部、ＩＧａ，ＩＧｂ 定電流発
生部、５ 表示ユニット、５ａ 画像メモリ、５ｂ 制
御回路、５ｄ 駆動回路、５ｅ 表示素子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０５Ｆ 3/24 Ｇ０５Ｆ 3/24 Ａ Ｇ０９Ｇ 3/32 Ｇ０９Ｇ 3/32 Ａ (72)発明者 藤村 英弥 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 若杉 法喜 兵庫県神戸市兵庫区浜山通６丁目１番２号 三菱電機コントロールソフトウエア株式 会社内 Ｆターム(参考） 5C080 AA07 BB05 CC06 CC07 DD06 DD09 EE29 HH14 JJ02 JJ03 JJ04 JJ05 5H420 NB03 NB24 NB31

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力パルスから互いに異なる遅延量を有
   する複数の遅延パルスを生成する遅延回路と、 前記複数の遅延パルス同士の論理演算を行うことで所定
   の位相およびパルス幅を有する複数の出力パルスを生成
   する論理回路と、 前記複数の出力パルスの各々に対応した複数のパルス電
   流を生成し、前記複数のパルス電流を重ね合わせて所定
   の波形を有する電流を発生させる電流発生部とを備える
   定電流発生回路。
2. 【請求項２】 入力パルスから互いに異なる遅延量を有
   する複数の遅延パルスを生成する遅延回路と、 前記複数の遅延パルス同士の論理演算を行うことで所定
   の位相およびパルス幅を有する出力パルスを生成する論
   理回路と、 前記出力パルスにより能動化されて電流を発生させる電
   流発生部とを備える定電流発生回路。
3. 【請求項３】 請求項２に記載の定電流発生回路であっ
   て、 前記論理回路は、前記入力パルスのパルス幅に応じて前
   記出力パルスの前記パルス幅を変化させる定電流発生回
   路。
4. 【請求項４】 請求項１ないし請求項３のいずれかに記
   載の定電流発生回路と、 前記定電流発生回路において発生した前記電流が供給さ
   れる発光素子とを備える表示装置。