JPH10111667A - 容量性負荷駆動回路及びこれを用いたプラズマ表示器 - Google Patents

Abstract

(57)【要約】 【課題】 負荷の容量成分に起因する電力消費を抑え
る。 【解決手段】 ドライブＩＣ１の駆動パルス入力端子１
７がスイッチ２を介して高電圧源２２に、駆動パルス入
力端子１８がスイッチ３を介してグランド電圧源に夫々
接続され、出力端子９０〜９２が図示しない負荷に接続
されている。駆動パルス入力端子１７，１８は、また、
コイル６及びスイッチ７を介して交流接地用のコンデン
サ８に接続されている。スイッチ２，３は所定のタイミ
ングで交互にオンするが、そのオンタイミングの直前で
スイッチ７がオンし、コイル６と負荷の容量とで直列共
振が生じて、負荷への出力電圧が立ち上がる。次に、ス
イッチ２がオンして高電圧を負荷に供給する。その後、
負荷の容量のエネルギーをコイル６に回収して出力電圧
が立ち下げられ、次に、スイッチ３がオンして負荷にグ
ランド電位を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負荷の容量成分に
起因する電力消費を抑える容量性負荷駆動回路及びこれ
を用いたプラズマ表示器に関する。

【０００２】

【従来の技術】容量性負荷駆動回路としてプラズマ表示
器駆動回路を例にとり、以下、従来の技術について説明
する。

【０００３】図２はプラズマ表示パネル駆動回路の一般
的な構成を概略的に示すブロック構成図であって、１０
はプラズマ表示パネル、１１は放電セル、１２はアノー
ド駆動回路（または、アドレス駆動回路）、１３はカソ
ード駆動回路（または、Ｙ駆動回路）、１４はサブアノ
ード駆動回路、１５は制御回路、１６はＸ駆動回路であ
る。

【０００４】同図において、プラズマ表示パネル（以
下、ＰＤＰという）１０は、ＡＣ型とＤＣ型とに大別さ
れる。

【０００５】ＤＣ型ＰＤＰは、マトリクス放電電極がマ
トリックス上に配列される放電セル１１内で露出してお
り、これら放電セル１１内の放電空間の電界制御が容易
であることを特徴とする。また、電極極性をアノードＡ
１〜ＡｄとカソードＫ１〜Ｋｌとに特定しているため、
放電発光状態の最適化も容易である。隣接アノード電極
間で共用されているサブアノード電極ＳＡ１〜ＳＡ(d/
2)などを用いて予備放電を起こすことにより、表示用の
主放電を低電圧・高速化することもできる。駆動部とし
ては、アノード駆動回路１２，カソード駆動回路１３及
びサブアノード駆動回路１４の３種の駆動回路と、これ
らを制御するの制御回路１５とから構成される。

【０００６】これに対し、ＡＣ型ＰＤＰは、マトリクス
放電電極が誘電体に覆われて保護されているため、放電
による電極劣化が小さい。また、図２に示すように、水
平方向のＸ，Ｙ電極が設けられた前面板と垂直方向のア
ドレス電極が設けられた脊面板とを垂直に張合わせるだ
けの簡単な３電極パネル構造が実用化されており、高精
細化も容易である。駆動部は、ビデオデータに応じて発
光セルを列方向に選択するアドレス駆動回路１２，各行
を選択スキャンするＹ駆動回路１３及び主発光用のサス
テインパルスを全行に同時印加するＸ駆動回路１６の３
種の駆動回路と、これらを制御する制御回路１５とから
構成される。

【０００７】図３は“Society for Information Displa
y international symposium digestof technical paper
s”１９９４年発行 pp.723-726の論文“33.3 Developme
ntof Color dc Plasma Display Driver Ics for Pulse-
Memory Driving Method ”に記載の従来のＤＣ型ＰＤＰ
用カソード駆動回路１３の一例を示す回路図であって、
１はドライブＩＣ、２，３はＭＯＳＦＥＴ、２２は電源
端子、４０〜４２はＭＯＳＦＥＴ、４３〜４５はダイオ
ード、４６はＭＯＳＦＥＴドライブ回路、５０〜５２は
ＭＯＳＦＥＴ、５３〜５５はダイオード、５６はＭＯＳ
ＦＥＴドライブ回路である。

【０００８】同図において、各カソード電極（図２で
は、Ｋ１，Ｋ２，Ｋ３，Ｋ４，……，Ｋｌ）を駆動する
ドライブＩＣ１には、ゲート入力２１，３１により制御
されるＭＯＳＦＥＴ２，３から出力されるサステインパ
ルスが印加されている。ＭＯＳＦＥＴ２のソース端子
は、高圧電圧ＨＶの電源端子２２に接続されている。ド
ライブＩＣ１の出力端子９０，９１，……，９２から
は、ＭＯＳＦＥＴ４０〜４２とＭＯＳＦＥＴ５０〜５２
の夫々とからなるトーテンポール構成のスイッチを介し
て、上記のサステインパルスが波形９００，９１０，…
…，９２０として順次出力される。これらスイッチは夫
々ＭＯＳＦＥＴドライブ回路４６，５６によって制御さ
れている。ダイオード４３〜４５及びダイオード５３〜
５５は、ＭＯＳＦＥＴ固有の並列寄生ダイオードに起因
して生じるＭＯＳＦＥＴ４０〜４２，５０〜５２の素子
間の相互影響を抑えている。

【０００９】この従来例は、容量性の負荷に起因したド
ライブＩＣ１の消費電力の増大を抑えていることを特徴
とする。一般に、出力波形の立上がり・立下がり時に
は、その波形によらず、少なくとも負荷容量に蓄えられ
たエネルギー相当の電力消費が発生する。しかし、充放
電電流ループ中の電力の消費分担は、各所の抵抗比に比
例する。図３においては、ＭＯＳＦＥＴ２，３を定電流
動作となるように駆動して、その実効的オン抵抗をドラ
イブＩＣ１の内部素子よりも高くしており、これによ
り、ドライブＩＣ１内の消費電力を抑えている。かかる
電力消費の抑制により、ドライブＩＣ１内の温度上昇が
抑えられ、ドライブＩＣの信頼性向上とコスト削減が可
能となる。

【００１０】

【発明が解決しようとする課題】上記従来例における駆
動回路では、負荷容量の充放電に伴う電力消費の総量は
抑えられず、かかる電力消費をドライブＩＣと外付け素
子に分散することにより、ドライブＩＣでの電力消費を
低減するのみである。そこで、電力消費量が減らなけれ
ば、表示器の放熱限界により、発光輝度が抑えられるお
それがある。また、プラズマ表示器の持ち味である薄型
軽量化が充分には発揮できないばかりか、表示器のコス
ト低減も阻まれる。

【００１１】本発明の目的は、かかる問題を解消し、負
荷の容量成分に起因する電力消費を抑えることができる
ようにした容量性負荷駆動回路、特に、プラズマ表示パ
ネルの駆動回路を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、ドライブＩＣの駆動パルス入力端子を第
１のスイッチを介して高電圧点に接続するとともに、第
２のスイッチを介して低電圧点に接続し、さらに、第３
のスイッチとコイルとの直列回路の一方の端子を上記駆
動パルス入力端子に並列接続し、該直列回路の他方の端
子を交流接地点に接続する。

【００１３】上記第１，第２のスイッチは、上記駆動パ
ルス入力端子を一定期間高電圧あるいは低電圧に保持す
る。ドライブＩＣの負荷がＰＤＰである場合には、この
保持期間に発光放電が誘起される。上記コイルは、ドラ
イブＩＣを介して接続された容量性負荷との間で、上記
交流接地点を基準電圧点として直列共振することによ
り、負荷容量に蓄えられたエネルギーの消費を抑える。
また、上記第３のスイッチは、この直列共振を出力パル
スの立上がりと立下がり時にのみ発生するように制御す
る。

【００１４】

【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は本発明による容量性負荷駆動回
路及びこれを用いたプラズマ表示器の第１の実施形態を
示す回路図であって、１はドライブＩＣ、２，３，４，
４１，……，４２，５，５１，……，５２はスイッチ、
６は共振用のコイル、７はスイッチ、８は交流接地用の
コンデンサ、１７，１８は駆動パルス入力端子、２２は
高圧電源、９０，９１，……，９２は出力端子である。

【００１５】同図において、ドライブＩＣ１の駆動パル
ス入力端子１７，１８を共に、共振用のコイル６とスイ
ッチ７を介して交流接地用のコンデンサ８に接続してい
る。また、スイッチ２，３により、駆動パルス入力端子
１７，１８の電圧は高圧電源２２の高電圧ＨＶとグラン
ド電圧に保持される。スイッチ２，３，７は、夫々概略
図示するタイミング２０，３０，３２のように制御され
ているが、その詳細を図中下部のタイミングチャートに
よって説明する。

【００１６】波形２３，３３，３４は、夫々スイッチ
２，３，７の制御タイミングシーケンスを示し、電圧波
形９０１は各出力端子９０，９１，……，９２に現れる
サステインパルスを表している。サステインパルスの出
力期間における出力端子９０，９１，……，９２の電圧
が、最初、グランドレベルにあった場合、まず、スイッ
チ７をオンして、コイル６と負荷容量（図示せず）との
共振により、出力電圧を高電圧ＨＶに立ち上げる。この
共振中には、負荷容量の蓄積エネルギーが、その放電に
より一度コイル６に移った後、異なった電圧レベルで負
荷容量に回収される。その際、コンデンサ８の電圧は、
出力電圧がＨＶからグランドレベルまで変化する間にエ
ネルギーの注入放出が終了するように、自動的にＨＶ／
２に収束していく。コンデンサ８では、交流接地用とし
て上記の充放電による電圧変化が無視できるように、負
荷容量に対して充分に大きな容量値を選ぶ。続いて、ス
イッチ２をオンして出力電圧を高電圧ＨＶに保持するこ
とにより、出力端子９０，９１，……，９２に発光放電
電流も供給可能となる。スイッチ７をオフした後、設定
された期間の電圧保持を終えると、スイッチ２もオフす
る。そして、再びスイッチ７をオンして、コイル６と負
荷容量の共振により、出力電圧をグランドレベルに引き
下げる。続いて、スイッチ３をオンして出力電圧をグラ
ンドレベルに保持することにより、出力端子９０，９
１，……，９２に発光放電電流も供給可能となる。スイ
ッチ７をオフすれば、設定した任意の電圧保持期間中、
発光放電電流を供給することができる。例えば、これを
ＤＣ型ＰＤＰ用カソード駆動回路に適用した場合、この
期間に発光放電電流を流し続けることができる。設定期
間の電圧保持を終えると、スイッチ３をオフして再び上
記のサステインサイクルを繰り返す。

【００１７】ドライブＩＣ１の各出力端子９０，９１，
……，９２に対応した内部スイッチは、例えば、駆動パ
ルス入力端子１７，１８間に直列に接続されているスイ
ッチ４，５の少なくとも一方をオンさせて、まず、出力
端子９０にサステインパルス９００を導く。その後、同
様のスイッチ４１，５１の少なくとも一方をオンさせ、
順番にスイッチ４２，５２の少なくとも一方までをオン
状態に制御することにより、出力端子９１〜９２順次に
サステインパルス９１０〜９２０を導くことができる。

【００１８】上記のスイッチには、電子制御可能なバイ
ポーラトランジスタやＩＧＢＴなどの半導体素子、低速
制御であれば、リレーなども使用できる。

【００１９】この第１の実施形態においては、スイッチ
７をコイル６を介さず交流接地用コンデンサ８に直接接
続しているので、スイッチ７の一端子を安定した電圧点
に固定することができる。そのため、スイッチ７を後述
の図８に示すような小規模回路を用いて安定に制御でき
る。

【００２０】また、この実施形態では、ドライブＩＣ１
の任意の出力端子９０〜９２の電圧を引き下げている上
記のカソード駆動波形に止まらず、任意の出力端子の電
圧を上げ下げするアノード（アドレス）駆動波形の出力
も可能である。パルス出力としては、上記の主発光用サ
ステインパルスに止まらず、発光セル選択用のスキャン
パルスやアドレスパルスなどにも対応でき、その波形の
電圧レベルは高低の関係のみ維持すれば、正負のいずれ
も取り得ることはいうまでもない。

【００２１】続いて、スイッチの制御タイミングの高速
化に適した本発明の第２の実施形態を図４により説明す
る。

【００２２】例えば、プラズマ表示器の高輝度化や高精
細化を図る一手法として、パルスレートの増加やサステ
イン期間の短縮を目的としたサステインパルス周期の削
減が考えられる。その場合、図４におけるスイッチ２，
３の高速開閉制御が必要となるが、制御遅延に伴い同時
オンする期間が増えることにより、これらスイッチ２，
３を介した電源・グランド間の貫通電流による影響が顕
著となり、消費電力とノイズの増大が懸念される。

【００２３】この第２の実施形態においては、ダイオー
ド６１，６２の少なくとも一方を図示するように挿入に
より貫通電流を抑えている。ダイオード６１，６２は共
に、コイル６と負荷容量の共振電流に対しては順方向で
あるが、貫通電流に対しては逆方向となっている。ま
た、コンデンサ８が上記の最適バイアス状態に達してい
ない回路起動時においても、制御タイミングの高速化に
伴うスイッチ２，３の電力消費の増大が懸念される。

【００２４】そこで、この第２の実施形態では、バイア
ス端子８０を設けて、起動直後にも共振中はコイル６の
一端を最適バイアスできるようにしている。例えば、バ
イアス端子８０には、電源端子２２とグランド間に設け
た抵抗同士かあるいはコンデンサ同士を直列接続した分
圧回路の出力を接続することが考えられる。あるいは、
２つの電源を同方向に電圧加算するように直列接続し
て、この直列電源の両端を電源端子２２とグランド間に
接続し、２電源の直列接続点をバイアス端子８０につな
ぐことも可能である。また、バイアス端子８０を設けた
際には、端子部のインピーダンスに応じて、コンデンサ
８は併用しても、削除してもよい。

【００２５】次に、ドライブＩＣ１内のスイッチをダイ
オードで代用して低コスト化を図った本発明の第３の実
施形態を図５に示す。

【００２６】この第３の実施形態においては、ダイオー
ド４７〜４８を電源端子２２側の駆動パルス入力端子１
７に接続しておくことにより、ドライブＩＣ１の任意の
出力端子９０〜９２の電圧を引き下げることができるた
め、ＤＣ型プラズマ表示パネル用のカソード駆動回路や
ＡＣ型プラズマ表示パネル用のＹ駆動回路への適用も可
能である。一般的に、ダイオードの方が半導体制御スイ
ッチに対して安価に高耐圧・低オン抵抗素子を実現でき
る。

【００２７】同様に、ドライブＩＣ１内のスイッチのダ
イオード置き換えにより、低コスト化を図ったＤＣ型プ
ラズマ表示パネル用のアノード駆動回路へも適用可能な
本発明の第４の実施形態を図６に示す。

【００２８】この第４の実施形態においては、ダイオー
ド５７〜５９をグランド側の駆動パルス入力端子１８に
接続することにより、任意の出力端子電圧の引き上げを
可能としている。

【００２９】上記のドライブＩＣ１内のスイッチとし
て、ＭＯＳＦＥＴのような開閉端子間に並列ダイオード
が寄生する素子を用いた場合や、印加電圧の方向によっ
て耐電圧が充分に確保できない素子を用いざるを得なか
った場合にも有効な本発明の第５の実施形態を図７に示
す。

【００３０】この第５の実施形態においては、各スイッ
チ素子４〜４２と駆動パルス入力端子１７のと間に夫々
直列ダイオード４００〜４０２を挿入することにより、
あるいは各スイッチ素子５〜５２と駆動パルス入力端子
１８との間に夫々直列ダイオード５００〜５０２を挿入
することにより、各スイッチ素子への制御不能方向電圧
の印加を防いでいる。ここで、ドライブＩＣ１内の各ス
イッチそのものが、図５と図６とに示した第３，第４の
実施形態と同様に、単一ダイオードに置き換え可能なこ
とはいうまでもない。

【００３１】同様に、上記のスイッチ７にもＭＯＳＦＥ
Ｔを用いた場合の本発明の第６の実施形態を図８に示
す。

【００３２】並列ダイオードの寄生により、ＭＯＳＦＥ
Ｔスイッチには、電流方向性が生じるため、スイッチ７
は、図８に示すように、直列ダイオード７７を伴うスイ
ッチ７１と直列ダイオード７８を伴うスイッチ７２との
並列回路に置き換える必要がある。直列ダイオード７
７，７８を用いることにより、並列寄生ダイオード７
５，７６の影響を排除することができる。その際、上述
のように、スイッチ７１，７２をコイル６を介さず交流
接地用コンデンサ８に直接接続することにより、これら
スイッチ７１，７２の一端子を安定電圧点に固定でき、
小規模回路を用いて夫々のスイッチ７１，７２を安定に
制御できる。

【００３３】ＭＯＳＦＥＴスイッチの具体例を図８中に
示す。スイッチ７１としてＭＯＳＦＥＴ７３を用いた場
合、結合コンデンサ７３２を介して制御信号源７３１に
より、制御入力用のゲート端子を駆動する。ゲート電圧
の立上がりでＭＯＳＦＥＴ７３はオンするが、ゲート電
圧のバイアスは、そのソース電圧がコンデンサ８により
安定化されていることを生かして、例えば、ツェナーダ
イオード７３３とコンデンサ７３２からなる簡単なクラ
ンプ回路により達成される。ツェナーダイオード７３３
が両方向の端子間電圧に対して非線形性を示すことか
ら、ＭＯＳＦＥＴ７３への過大ゲート電圧の印加を防ぐ
ことができる。同様にして、スイッチ７２は、制御信号
源７４１の立下がりパルスによってオンするＭＯＳＦＥ
Ｔ７４と結合コンデンサ７４２とツェナーダイオード７
４３とで構成することができる。

【００３４】また、共振用コイルを２素子用意して、各
電流方向毎に交互に導通分担させることにより、上記の
スイッチ極性対応用の直列ダイオードを上記の貫通電流
防止用のダイオードと兼用することができる。

【００３５】このようにした本発明の第７の実施形態を
図９に示すが、各共振用コイルのインダクタンス値の最
適化により、パルスの立上がり速度と立下がり速度とを
異ならせて、所望のパルス波形を得ることができる。例
えば、発光放電の制御に重要なパルスエッジは高速にし
ながら、もう一方のエッジはノイズ低減のため、緩やか
にすることが考えられる。上記で兼用したダイオード
は、いずれも高価な高速高耐圧大電流素子であるので、
回路コストの削減もこの第７の実施形態の特徴の１つで
ある。

【００３６】単一のコイル６を交流接地用コンデンサ８
に直接接続することによっても、上記と同様に、ダイオ
ードを兼用することができる。その場合には、共振制御
用のスイッチの各端子電圧が大きく動くため、スイッチ
をフローティング制御することになるが、このようにし
た本発明の第８の実施形態を図１０に示す。

【００３７】図１０において、スイッチ７１０，７２０
をフローティング制御することにより、上記の貫通電流
防止用ダイオードを省略することができる。また、スイ
ッチ７１０，７２０として、夫々にＭＯＳＦＥＴ７１
１，７２１を用いた場合には、直列ダイオード７７，７
８、及びフローティング制御用のレベルシフト回路（図
１０では、制御信号を入力したパルストランス７１２，
７２２を例示）が必要となる。

【００３８】最後に、ドライブＩＣ１は、上記のよう
に、複数の出力端子により各電極を駆動するようにして
いるので、各駆動パルスで時間的に負荷容量が変化する
駆動法も考えられる。例えば、プラズマ表示パネル上の
各電極でスキャン放電とサステイン放電とが同時進行す
る順次駆動方式においては、スキャン放電後にサステイ
ン放電に移る電極が増えることに伴って負荷容量が増加
し、各電極のサステイン放電が終了するにつれて負荷容
量も減少していく。その場合、例えば、図１でのスイッ
チ７の制御タイミング３４におけるオン期間を負荷容量
に応じた共振周期に対応させて順次あるいは大まかに変
化させるように、制御回路を構成する。この制御回路の
構成は当該技術者にとって容易なことはいうまでもな
い。

【００３９】上記の順次駆動方式の場合には、制御タイ
ミングのオン期間が負荷容量の増加に応じて駆動順次増
加した後、負荷容量の減少に応じてオン期間も減少させ
ることが考えられる。

【００４０】また、図４に示したような貫通防止用ダイ
オード６１，６２を、あるいは図８に示したようなスイ
ッチ極性に対応した直列ダイオード７７や７８を用いて
いる場合には、ダイオード動作により共振電流の流通終
了時に自動的に共振が停止するため、上記の制御タイミ
ングのオン期間を常に最大負荷容量に対応した一定の最
長期間に設定して、制御回路規模を削減することもでき
る。

【００４１】但し、上記のダイオードを用いた場合に
も、負荷容量の変化比率が大きい場合には、ダイオード
の寄生容量の影響による寄生共振などが現れて充分な電
力削減が阻まれることも起り得る。従って、上記のダイ
オードを用いた場合にも、上記のスイッチ７の制御タイ
ミングのオン期間制御は有効である。

【００４２】また、ＰＤＰの蛍光体の過渡応答特性と輝
度飽和特性などの影響により、連続サステインパルスに
よる発光輝度がパルス数に比例しないといった現象が問
題になっている。表示器への入力映像信号レベルとその
ディジタル変換値に対応する複数の連続サステインパル
ス列の選択関係を、プラズマ表示器の信号処理部におい
て補正する対策方法も考えられる。

【００４３】しかし、ＰＤＰの駆動回路部の各連続サス
テインパルス列毎の発光量がディジタル量に対応した２
の累乗関係になければ、発光階調刻みが不均等になって
ディジタル処理したビット数が充分に生かせなくなる。
そこで、上記の各連続パルス列中のパルス数に補正を施
して、上記の２の累乗関係の精度を向上することもでき
る。しかし、パルス数を補正して加減した場合には、補
正刻みを増やす関係上から、パルス数の増加とそれに伴
う消費電力の増加が起り得る。また、上記の補正刻みの
細かさが、１サイクルのパルス発光量で抑えられてしま
う。

【００４４】そこで、もう１つの補正方法としては、夫
々の連続サステインパルス列中の各パルスの高電圧レベ
ル期間と低電圧レベル期間の関係を、上記の映像信号の
伝送レート周期に合わせて適当に可変することが有効で
ある。その場合には、上述の順次駆動方式への対応方法
と同様に、図１でのスイッチ２，３のオン期間やオフ期
間をパルス毎に増減にすればよい。この制御方法は、Ｄ
Ｃ型ＰＤＰに対してはいうに及ばず、ＡＣ型ＰＤＰに対
しても有効である。

【００４５】以上、ＰＤＰを負荷として実施形態を詳述
したが、本発明は、負荷の容量性インピーダンスの影響
による消費電力の増大が顕著となる広範囲の一般的パル
ス出力回路に有効であることはいうまでもない。例え
ば、高電圧パルスを要するフィールドエミッション表示
器ＦＥＤの駆動回路やロジック回路に高速共通パルスを
供給するクロック発振回路などが考えられる。さらに
は、駆動エネルギーとしてパルスを必ずしも必要としな
い放電管などに対しては、上記の高電圧点あるいは低電
圧点に接続したスイッチのオン期間を短縮した正弦波的
な駆動波形を用いることも可能である。特に、駆動中の
不要輻射を問題とする場合には、ＰＤＰやロジック回路
に対しても、高調波成分を抑えた正弦波的波形の電圧あ
るいは電流の印加が考えられる。

【００４６】また、上記の各実施形態においては、いず
れもドライブＩＣを介して消費電力を低減していた。

【００４７】駆動端子数が多い場合や回路の小型化が必
要な際には、集積回路化が有利ではある。しかし、上記
のロジック回路のように駆動対象の数が少ない場合や高
耐圧あるいは大電流スイッチが必要な場合には、個別部
品によるスイッチ回路を介したり、駆動対象に直接接続
することができる。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
負荷の容量成分に起因する電力消費を抑えた容量性負荷
駆動回路、特に、プラズマ表示パネル駆動回路を提供す
ることができる。本発明の適用により、負荷容量の大き
い４０型クラス以上のプラズマ表示器や、駆動パルスレ
ートの高いＳＶＧＡ（８００×６００ドット）、ＸＧＡ
（１０２４×７６８ドット）、ＳＸＧＡ（１２８０×１
０２４）といった高解像度プラズマ表示器、ＴＶ・ＨＤ
ＴＶなどといった高輝度高階調プラズマ表示器の小型低
消費電力化を推進することができる。また、動画表示中
の偽輪郭対策に伴う駆動パルスレートの増加による消費
電力の増加も抑えることができる。

【図面の簡単な説明】

【図１】本発明による容量性負荷駆動回路及びこれを用
いたプラズマ表示器の第１の実施形態を示す回路図であ
る。

【図２】プラズマ表示パネル駆動回路の一般的な構成を
示すブロック図である。

【図３】従来の容量性負荷駆動回路及びこれを用いたプ
ラズマ表示器の一例を示す回路図である。

【図４】本発明による容量性負荷駆動回路及びこれを用
いたプラズマ表示器の第２の実施形態を示す回路図であ
る。

【図５】本発明による容量性負荷駆動回路及びこれを用
いたプラズマ表示器の第３の実施形態を示す回路図であ
る。

【図６】本発明による容量性負荷駆動回路及びこれを用
いたプラズマ表示器の第４の実施形態を示す回路図であ
る。

【図７】本発明による容量性負荷駆動回路及びこれを用
いたプラズマ表示器の第５の実施形態を示す回路図であ
る。

【図８】本発明による容量性負荷駆動回路及びこれを用
いたプラズマ表示器の第６の実施形態を示す回路図であ
る。

【図９】本発明による容量性負荷駆動回路及びこれを用
いたプラズマ表示器の第７の実施形態を示す回路図であ
る。

【図１０】本発明による容量性負荷駆動回路及びこれを
用いたプラズマ表示器の第８の実施形態を示す回路図で
ある。

【符号の説明】

１ プラズマ表示パネル駆動ＩＣ ２〜５ 電子制御スイッチ ６ 共振コイル ７ 電子制御スイッチ ８ 交流接地用コンデンサ １０ プラズマ表示パネル １１ 放電セル １２ アノード（アドレス）駆動回路 １３ カソード（Ｙ）駆動回路 １４ サブアノード駆動回路 １５ 制御回路 １７，１８ 駆動パルス入力端子 ２３ 高電圧側スイッチ制御シーケンス ３３ グランド側スイッチ制御シーケンス ３４ 共振スイッチ制御シーケンス ６１，６２ 貫通電流防止用ダイオード ７１，７２ 方向性電子制御スイッチ ９０〜９２ プラズマ表示パネル駆動ＩＣ出力端子 ９０１ プラズマ表示パネル駆動ＩＣ出力電圧波形

Claims (16)

【特許請求の範囲】
1. 【請求項１】 負荷に容量性リアクタンス成分を含む容
   量性負荷駆動回路において、 該負荷に接続された少なくとも１つの出力端子と、第
   １，第２の駆動電圧入力端子とを有する第１の駆動電圧
   出力手段を備え、 該第１の駆動電圧入力端子が第１のスイッチを介して第
   １の電圧点に接続されているとともに、該第２の駆動電
   圧入力端子が第２のスイッチを介して第２の電圧点に接
   続され、 第３のスイッチと第１のコイルとの直列回路の一方の端
   子が該第１，第２の駆動電圧入力端子に接続され、該直
   列回路の他方の端子が第１の交流接地点に接続されてい
   ることを特徴とする容量性負荷駆動回路。
2. 【請求項２】 請求項１に記載の容量性負荷駆動回路に
   おいて、 前記第１の駆動電圧出力手段を複数の出力端子を設けた
   集積回路により構成したことを特徴とする容量性負荷駆
   動回路。
3. 【請求項３】 請求項１に記載の容量性負荷駆動回路に
   おいて、 前記第１の駆動電圧出力手段が、前記第１の駆動電圧入
   力端子と前記出力端子との間に設けた第４のスイッチ
   と、前記第２の駆動電圧入力端子と前記出力端子との間
   に設けた第５のスイッチとを含むことを特徴とする容量
   性負荷駆動回路。
4. 【請求項４】 請求項３に記載の容量性負荷駆動回路に
   おいて、 前記第４，第５のスイッチの少なくとも一方にダイオー
   ドを用いたことを特徴とする容量性負荷駆動回路。
5. 【請求項５】 請求項３に記載の容量性負荷駆動回路に
   おいて、 前記第４，第５のスイッチの少なくとも一方に直列にダ
   イオードを接続したことを特徴とする容量性負荷駆動回
   路。
6. 【請求項６】 請求項１に記載の容量性負荷駆動回路に
   おいて、 前記直列回路の一方の端子を、第１のダイオードを介し
   ての前記第１の駆動電圧出力手段の第１の駆動電圧入力
   端子、あるいは第２のダイオードを介しての前記第２の
   駆動電圧入力端子の少なくとも一方に接続したことを特
   徴とする容量性負荷駆動回路。
7. 【請求項７】 請求項１に記載の容量性負荷駆動回路に
   おいて、 前記第１のコイルを、前記第３のスイッチを介して、前
   記第１の交流接地点に接続したことを特徴とする容量性
   負荷駆動回路。
8. 【請求項８】 請求項７に記載の容量性負荷駆動回路に
   おいて、 第３のスイッチを、前記第３のダイオードと第６のスイ
   ッチとの直列回路と、前記第４のダイオードと第７のス
   イッチとの直列回路とを並列接続した構成とすることを
   特徴とする容量性負荷駆動回路。
9. 【請求項９】 負荷に容量性リアクタンス成分を含む容
   量性負荷駆動回路において、 該負荷に接続される少なくとも１つの出力端子と第３，
   第４の駆動電圧入力端子とを有する第２の駆動電圧出力
   手段を備え、 該第３の駆動電圧入力端子が、第８のスイッチを介して
   第３の電圧点に接続されているとともに、第３のコイル
   と第１０のスイッチとの直列回路を介して第２の交流接
   地点に接続され、 該第４の駆動電圧入力端子が、第９のスイッチを介して
   第４の電圧点に接続されているとともに、第４のコイル
   と第１１のスイッチとの直列回路を介して該第２の交流
   接地点に接続されていることを特徴とする容量性負荷駆
   動回路。
10. 【請求項１０】 負荷に容量性リアクタンス成分を含む
    容量性負荷駆動回路において、 該負荷に接続された少なくとも１つの出力端子と、第
    ５，第６の駆動電圧入力端子とを有する第３の駆動電圧
    出力手段を備え、 該第５の駆動電圧入力端子が第１２のスイッチを介して
    第５の電圧点に接続されているとともに、第１４のスイ
    ッチを介して第５のコイルの第１の端子に接続され、 該第６の駆動電圧入力端子が第１３のスイッチを介して
    第６の電圧点に接続されているとともに、第１５のスイ
    ッチを介して該第５のコイルの該第１の端子に接続さ
    れ、 該第５のコイルの第２の端子が第３の交流接地点に接続
    されていることを特徴とする容量性負荷駆動回路。
11. 【請求項１１】 請求項１に記載の容量性負荷駆動回路
    を備えたプラズマ表示器。
12. 【請求項１２】 請求項１１に記載の容量性負荷駆動回
    路を備えたプラズマ表示器において、 前記第１，第２，第３のスイッチを制御する第１の制御
    手段を備え、 該第１の制御手段の制御出力により、前記第１，第２，
    第３のスイッチのうちの少なくともいずれか１つのオ
    ン，オフ期間の少なくとも一方が、一周期の制御シーケ
    ンスの中で少なくとも一度は増減するように制御するこ
    とを特徴とするプラズマ表示器。
13. 【請求項１３】 請求項９に記載の容量性負荷駆動回路
    を備えたプラズマ表示器。
14. 【請求項１４】 請求項１３に記載の容量性負荷駆動回
    路を備えたプラズマ表示器において、 前記第８，第９，第１０，第１１のスイッチを制御する
    第２の制御手段を備え、 該第２の制御手段の制御出力により、前記第８，第９，
    第１０，第１１のスイッチのうちの少なくともいずれか
    １つのオン，オフ期間の少なくとも一方が、一周期の制
    御シーケンスの中で少なくとも一度は増減するように制
    御することを特徴とするプラズマ表示器。
15. 【請求項１５】 請求項１０に記載の容量性負荷駆動回
    路を備えたプラズマ表示器。
16. 【請求項１６】 請求項１５に記載の容量性負荷駆動回
    路を備えたプラズマ表示器において、 前記第１２，第１３，第１４，第１５のスイッチを制御
    する第３の制御手段を備え、 該第３の制御手段の制御出力により、前記第１２，第１
    ３，第１４，第１５のスイッチのうちの少なくともいず
    れか１つのスイッチのオン，オフ期間の少なくとも一方
    が、一周期の制御シーケンスの中で少なくとも一度は増
    減するように制御することを特徴とするプラズマ表示
    器。