JP2002016253A - 半導体装置 - Google Patents
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- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 複数のトーテムポール接続構造を有する電力
スイッチング素子を一体型パッケージに安価に且つ信頼
性良く実装可能な半導体装置を提供する。 【解決手段】 素子周辺近傍に電極パッド部１５、１６
が形成された駆動電極１１を有する電力スイッチング素
子を備え、電極パッド部を介して外部との電気的接続を
行う。
スイッチング素子を一体型パッケージに安価に且つ信頼
性良く実装可能な半導体装置を提供する。 【解決手段】 素子周辺近傍に電極パッド部１５、１６
が形成された駆動電極１１を有する電力スイッチング素
子を備え、電極パッド部を介して外部との電気的接続を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、エアコン等の電力制御機器に適用され、電力
スイッチング素子を実装した半導体装置に関する。
し、特に、エアコン等の電力制御機器に適用され、電力
スイッチング素子を実装した半導体装置に関する。
【０００２】
【従来の技術】電力スイッチング素子として、電圧駆動
型半導体素子は、通常のバイポーラトランジスタのよう
な電流駆動型半導体素子に比べて、駆動時の電力損失が
極めて小さく、制御性も良いという利点を生かして多く
の分野で用いられている。特に、高電圧、大電力を扱う
分野では、これらの利点は重要なものとなる。かかる要
求に応える代表的な電圧駆動型半導体素子としては、パ
ワーＭＯＳＦＥＴ（金属酸化膜型電界効果トランジス
タ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）などがある。
型半導体素子は、通常のバイポーラトランジスタのよう
な電流駆動型半導体素子に比べて、駆動時の電力損失が
極めて小さく、制御性も良いという利点を生かして多く
の分野で用いられている。特に、高電圧、大電力を扱う
分野では、これらの利点は重要なものとなる。かかる要
求に応える代表的な電圧駆動型半導体素子としては、パ
ワーＭＯＳＦＥＴ（金属酸化膜型電界効果トランジス
タ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）などがある。
【０００３】パワーＭＯＳＦＥＴの場合、高電圧で利用
するためには、ドレイン領域を厚く、かつ不純物濃度を
低くする必要がある。このようなプロセス条件に設定す
ると、ドレイン領域の抵抗が高くなり、その結果オン抵
抗が高くなって、素子自体の電力損失が極めて大きくな
るという欠点がある。
するためには、ドレイン領域を厚く、かつ不純物濃度を
低くする必要がある。このようなプロセス条件に設定す
ると、ドレイン領域の抵抗が高くなり、その結果オン抵
抗が高くなって、素子自体の電力損失が極めて大きくな
るという欠点がある。
【０００４】一方、ＩＧＢＴは、パワーＭＯＳＦＥＴの
ドレインにキャリア注入層を接続した構造をとり、ＩＧ
ＢＴのオン時には、このキャリア注入層からキャリア
（例えば、正孔）が注入されて導電率変調が生じるた
め、オン抵抗をパワーＭＯＳＦＥＴの約１／４に低減で
きるという利点がある。しかし、ＩＧＢＴの場合、約
０．６Ｖ〜０．８Ｖ程度の接合による電圧降下が存在す
るため、この電圧降下分により低出力時の電力損失を低
減しようとしても困難であった。
ドレインにキャリア注入層を接続した構造をとり、ＩＧ
ＢＴのオン時には、このキャリア注入層からキャリア
（例えば、正孔）が注入されて導電率変調が生じるた
め、オン抵抗をパワーＭＯＳＦＥＴの約１／４に低減で
きるという利点がある。しかし、ＩＧＢＴの場合、約
０．６Ｖ〜０．８Ｖ程度の接合による電圧降下が存在す
るため、この電圧降下分により低出力時の電力損失を低
減しようとしても困難であった。
【０００５】そこで、パワーＭＯＳＦＥＴとＩＧＢＴを
負荷に対して並列に接続して、エアコン等の起動時等の
ような短期間で高出力が必要な場合には、オン抵抗の小
さなＩＧＢＴとオン抵抗の大きなパワーＭＯＳＦＥＴの
両方を動作させ、定常動作時のような長期間にわたって
低出力動作する場合には、接合による電圧降下が存在す
るＩＧＢＴをオフ状態にして、接合による電圧降下の無
いパワーＭＯＳＦＥＴのみの動作に切り換えることで、
低出力時にスイッチング素子自体による電力損失を低減
するとともに、高出力にも対応することが可能になる。
負荷に対して並列に接続して、エアコン等の起動時等の
ような短期間で高出力が必要な場合には、オン抵抗の小
さなＩＧＢＴとオン抵抗の大きなパワーＭＯＳＦＥＴの
両方を動作させ、定常動作時のような長期間にわたって
低出力動作する場合には、接合による電圧降下が存在す
るＩＧＢＴをオフ状態にして、接合による電圧降下の無
いパワーＭＯＳＦＥＴのみの動作に切り換えることで、
低出力時にスイッチング素子自体による電力損失を低減
するとともに、高出力にも対応することが可能になる。
【０００６】図３は、パワーＭＯＳＦＥＴとＩＧＢＴを
並列接続した従来の半導体装置３１の等価回路図であ
る。図３において、半導体装置３１は、パワーＭＯＳＦ
ＥＴ３２のゲートＧ、ソースＳ、ドレインＤと、ＩＧＢ
Ｔ３３のゲートＧ、エミッタＥ、コレクタＣとがそれぞ
れ接続されて構成される。
並列接続した従来の半導体装置３１の等価回路図であ
る。図３において、半導体装置３１は、パワーＭＯＳＦ
ＥＴ３２のゲートＧ、ソースＳ、ドレインＤと、ＩＧＢ
Ｔ３３のゲートＧ、エミッタＥ、コレクタＣとがそれぞ
れ接続されて構成される。
【０００７】図４は、図３に示す従来の半導体装置３１
の製造工程図である。図４において、銅厚み０．５ｍｍ
のリードフレーム４１上に溶融した半田（Ｐｂ：Ｓｎ＝
６５：３５）を滴下し、駆動電圧を８．０Ｖに設定した
ＩＧＢＴ３３をリードフレーム４１のダイパッド部に接
着し、ＩＧＢＴ３３のコレクタＣをリードフレーム４１
に電気的に接続した後、同一のリードフレーム４１上に
溶融した半田（Ｐｂ：Ｓｎ＝６５：３５）を滴下し、駆
動電圧を４．０Ｖに設定したパワーＭＯＳＦＥＴ３２を
ＩＧＢＴ３３に並べてリードフレーム４１のダイパッド
部に接着し、パワーＭＯＳＦＥＴ３２のドレインＤをリ
ードフレーム４１に電気的に接続する（図４（ａ））。
の製造工程図である。図４において、銅厚み０．５ｍｍ
のリードフレーム４１上に溶融した半田（Ｐｂ：Ｓｎ＝
６５：３５）を滴下し、駆動電圧を８．０Ｖに設定した
ＩＧＢＴ３３をリードフレーム４１のダイパッド部に接
着し、ＩＧＢＴ３３のコレクタＣをリードフレーム４１
に電気的に接続した後、同一のリードフレーム４１上に
溶融した半田（Ｐｂ：Ｓｎ＝６５：３５）を滴下し、駆
動電圧を４．０Ｖに設定したパワーＭＯＳＦＥＴ３２を
ＩＧＢＴ３３に並べてリードフレーム４１のダイパッド
部に接着し、パワーＭＯＳＦＥＴ３２のドレインＤをリ
ードフレーム４１に電気的に接続する（図４（ａ））。
【０００８】次に、線径２５０μｍのアルミ細線４８を
用いて、リード部４２（図３のソースＳ／エミッタＥ）
と、パワーＭＯＳＦＥＴ３２のソース電極部４３と、Ｉ
ＧＢＴ３３のエミッタ電極部４４とを接続し、リード部
４５（図３のゲートＧ）と、ＩＧＢＴ３２のゲート電極
部４７と、パワーＭＯＳＦＥＴ３２のゲート電極部４６
とを接続する（図４（ｂ））。
用いて、リード部４２（図３のソースＳ／エミッタＥ）
と、パワーＭＯＳＦＥＴ３２のソース電極部４３と、Ｉ
ＧＢＴ３３のエミッタ電極部４４とを接続し、リード部
４５（図３のゲートＧ）と、ＩＧＢＴ３２のゲート電極
部４７と、パワーＭＯＳＦＥＴ３２のゲート電極部４６
とを接続する（図４（ｂ））。
【０００９】次に、実装したパワーＭＯＳＦＥＴ３２と
ＩＧＢＴ３３、およびアルミ細線４８を外部環境から保
護するために、エポキシ系樹脂４９を用いて樹脂封止す
る（図４（ｃ））。
ＩＧＢＴ３３、およびアルミ細線４８を外部環境から保
護するために、エポキシ系樹脂４９を用いて樹脂封止す
る（図４（ｃ））。
【００１０】その後、リード部の切断と、プリント基板
等への接続を容易にするために、リード部に半田（Ｐ
ｂ：Ｓｎ＝６５：３５）を付着させる（図４（ｄ））。
等への接続を容易にするために、リード部に半田（Ｐ
ｂ：Ｓｎ＝６５：３５）を付着させる（図４（ｄ））。
【００１１】図５は、３相モータ負荷に適用されてイン
バータ回路を構成するために、パワーＭＯＳＦＥＴとＩ
ＧＢＴを並列接続した対を直列に接続したトーテムポー
ル構造を３個有する従来の半導体装置５１の等価回路図
である。図５において、半導体装置５１は、並列接続さ
れたパワーＭＯＳＦＥＴ５２−１およびＩＧＢＴ５３−
１の対と並列接続されたパワーＭＯＳＦＥＴ５２−２お
よびＩＧＢＴ５３−２の対とが直列接続されたトーテム
ポール接続構造５１ａと、並列接続されたパワーＭＯＳ
ＦＥＴ５２−３およびＩＧＢＴ５３−３の対と並列接続
されたパワーＭＯＳＦＥＴ５２−４およびＩＧＢＴ５３
−４の対とが直列接続されたトーテムポール接続構造５
１ｂと、並列接続されたパワーＭＯＳＦＥＴ５２−５お
よびＩＧＢＴ５３−５の対と並列接続されたパワーＭＯ
ＳＦＥＴ５２−６およびＩＧＢＴ５３−６の対とが直列
接続されたトーテムポール接続構造５１Ｃとから構成さ
れる。
バータ回路を構成するために、パワーＭＯＳＦＥＴとＩ
ＧＢＴを並列接続した対を直列に接続したトーテムポー
ル構造を３個有する従来の半導体装置５１の等価回路図
である。図５において、半導体装置５１は、並列接続さ
れたパワーＭＯＳＦＥＴ５２−１およびＩＧＢＴ５３−
１の対と並列接続されたパワーＭＯＳＦＥＴ５２−２お
よびＩＧＢＴ５３−２の対とが直列接続されたトーテム
ポール接続構造５１ａと、並列接続されたパワーＭＯＳ
ＦＥＴ５２−３およびＩＧＢＴ５３−３の対と並列接続
されたパワーＭＯＳＦＥＴ５２−４およびＩＧＢＴ５３
−４の対とが直列接続されたトーテムポール接続構造５
１ｂと、並列接続されたパワーＭＯＳＦＥＴ５２−５お
よびＩＧＢＴ５３−５の対と並列接続されたパワーＭＯ
ＳＦＥＴ５２−６およびＩＧＢＴ５３−６の対とが直列
接続されたトーテムポール接続構造５１Ｃとから構成さ
れる。
【００１２】図６は、図５に示す半導体装置５１を一体
型パッケージで構成した場合の構成図である。図６にお
いて、リードフレームには、同一素子のパワーＭＯＳＦ
ＥＴおよびＩＧＢＴが各々６個搭載され、リード部と対
応する電極パッド部がアルミ細線で接続され、エポキシ
系樹脂で封止され、１２ピンの半導体装置５１として製
造される。
型パッケージで構成した場合の構成図である。図６にお
いて、リードフレームには、同一素子のパワーＭＯＳＦ
ＥＴおよびＩＧＢＴが各々６個搭載され、リード部と対
応する電極パッド部がアルミ細線で接続され、エポキシ
系樹脂で封止され、１２ピンの半導体装置５１として製
造される。
【００１３】
【発明が解決しようとする課題】しかしながら、図６に
示すような１２ピンの半導体装置５１を構成すると、６
番ピン（ｐｉｎ６）に通じるダイパッド部に搭載される
パワーＭＯＳＦＥＴ５２−３およびＩＧＢＴ５３−３
は、他のパワーＭＯＳＦＥＴ５２−１、５２−２、５２
−４、５２−５、５２−６およびＩＧＢＴ５３−１、５
３−２、５３−４、５３−５、５３−６とは素子搭載方
向を１８０°異ならせる必要がある。
示すような１２ピンの半導体装置５１を構成すると、６
番ピン（ｐｉｎ６）に通じるダイパッド部に搭載される
パワーＭＯＳＦＥＴ５２−３およびＩＧＢＴ５３−３
は、他のパワーＭＯＳＦＥＴ５２−１、５２−２、５２
−４、５２−５、５２−６およびＩＧＢＴ５３−１、５
３−２、５３−４、５３−５、５３−６とは素子搭載方
向を１８０°異ならせる必要がある。
【００１４】このため、半導体装置５１を製造する際の
素子搭載工程において、各５個のパワーＭＯＳＦＥＴ５
２−１、５２−２、５２−４、５２−５、５２−６およ
びＩＧＢＴ５３−１、５３−２、５３−４、５３−５、
５３−６を搭載した後に、再度、各１個のパワーＭＯＳ
ＦＥＴ５２−３およびＩＧＢＴ５３−３を搭載する工程
を追加する必要があり、製造コストを増大させる要因に
なっていた。
素子搭載工程において、各５個のパワーＭＯＳＦＥＴ５
２−１、５２−２、５２−４、５２−５、５２−６およ
びＩＧＢＴ５３−１、５３−２、５３−４、５３−５、
５３−６を搭載した後に、再度、各１個のパワーＭＯＳ
ＦＥＴ５２−３およびＩＧＢＴ５３−３を搭載する工程
を追加する必要があり、製造コストを増大させる要因に
なっていた。
【００１５】また、半導体装置５１を製造する際の配線
工程において、リード部と素子間、または素子間同士を
配線する際に、配線間距離が長くなることで、配線短絡
や断線等の信頼性が劣化する要因になっていた。
工程において、リード部と素子間、または素子間同士を
配線する際に、配線間距離が長くなることで、配線短絡
や断線等の信頼性が劣化する要因になっていた。
【００１６】本発明は、上記の問題点に鑑みてなされた
ものであり、その目的は、複数のトーテムポール接続構
造を有する電力スイッチング素子を一体型パッケージに
安価に且つ信頼性良く実装可能な半導体装置を提供する
ことにある。
ものであり、その目的は、複数のトーテムポール接続構
造を有する電力スイッチング素子を一体型パッケージに
安価に且つ信頼性良く実装可能な半導体装置を提供する
ことにある。
【００１７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、素子周辺近傍に電極パ
ッド部が形成された駆動電極を有する電力スイッチング
素子を備え、前記電極パッド部を介して外部との電気的
接続を行うことを特徴とする。なお、前記電極パッド部
は少なくとも２つ設けることが好ましい。
め、本発明に係る半導体装置は、素子周辺近傍に電極パ
ッド部が形成された駆動電極を有する電力スイッチング
素子を備え、前記電極パッド部を介して外部との電気的
接続を行うことを特徴とする。なお、前記電極パッド部
は少なくとも２つ設けることが好ましい。
【００１８】前記半導体装置において、前記電力スイッ
チング素子は、それぞれの前記電極パッド部を介して負
荷に対して並列に接続された第１および第２電力スイッ
チング素子からなることが好ましい。
チング素子は、それぞれの前記電極パッド部を介して負
荷に対して並列に接続された第１および第２電力スイッ
チング素子からなることが好ましい。
【００１９】また、前記半導体装置は、並列接続された
前記第１および第２電力スイッチング素子の一方の対
と、並列接続された前記第１および第２電力スイッチン
グ素子の他方の対とを直列に接続したトーテムポール接
続構造を有することが好ましい。
前記第１および第２電力スイッチング素子の一方の対
と、並列接続された前記第１および第２電力スイッチン
グ素子の他方の対とを直列に接続したトーテムポール接
続構造を有することが好ましい。
【００２０】この場合、前記第１電力スイッチング素子
は、第１駆動電圧を駆動電極に印加することにより導通
状態となる第１電圧駆動型スイッチング素子であり、前
記第２電力スイッチング素子は、前記第１駆動電圧とは
異なるレベルの第２駆動電圧を駆動電極に印加すること
により導通状態となる第２電圧駆動型スイッチング素子
であることが好ましい。
は、第１駆動電圧を駆動電極に印加することにより導通
状態となる第１電圧駆動型スイッチング素子であり、前
記第２電力スイッチング素子は、前記第１駆動電圧とは
異なるレベルの第２駆動電圧を駆動電極に印加すること
により導通状態となる第２電圧駆動型スイッチング素子
であることが好ましい。
【００２１】この場合、前記第１電圧駆動型スイッチン
グ素子はパワーＭＯＳＦＥＴであり、前記第２電圧駆動
型スイッチング素子はＩＧＢＴであることが好ましい。
グ素子はパワーＭＯＳＦＥＴであり、前記第２電圧駆動
型スイッチング素子はＩＧＢＴであることが好ましい。
【００２２】上記の構成によれば、駆動電極（ゲート電
極）パッドとして素子周辺近傍に少なくとも２つの電極
パッド部を形成することで、複数のトーテムポール接続
構造を有するパワーＭＯＳＦＥＴおよびＩＧＢＴを最小
限のピン数で一体型パッケージに搭載する際に、素子搭
載方向を１８０°異ならせる工程を追加する必要がな
く、同一方向の素子搭載工程のみで済むため、製造コス
トが安価になるという利点がある。
極）パッドとして素子周辺近傍に少なくとも２つの電極
パッド部を形成することで、複数のトーテムポール接続
構造を有するパワーＭＯＳＦＥＴおよびＩＧＢＴを最小
限のピン数で一体型パッケージに搭載する際に、素子搭
載方向を１８０°異ならせる工程を追加する必要がな
く、同一方向の素子搭載工程のみで済むため、製造コス
トが安価になるという利点がある。
【００２３】また、リード部と素子間、または素子間同
士を配線する際に、配線間距離を短くすることができ、
配線短絡や断線等の問題を解消し、信頼性を向上させる
ことが可能になる。
士を配線する際に、配線間距離を短くすることができ、
配線短絡や断線等の問題を解消し、信頼性を向上させる
ことが可能になる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００２５】図１は、本発明の一実施形態による半導体
装置に実装される電力スイッチング素子としてのパワー
ＭＯＳＦＥＴの電極構造を示す平面図（ａ）、および素
子構造を示す断面図（ｂ）である。
装置に実装される電力スイッチング素子としてのパワー
ＭＯＳＦＥＴの電極構造を示す平面図（ａ）、および素
子構造を示す断面図（ｂ）である。
【００２６】図１（ａ）において、１１はゲート電極、
１２はソース電極、１３はドレイン電極である。また、
図１（ａ）に示すような断面構造を有するパワーＭＯＳ
ＦＥＴのチップ製造方法は一般的に知られているため詳
細には説明しないが、一導電型不純物である高抵抗層の
Ｎ型シリコン基板に対して、選択的にＰ型およびＮ型の
不純物を拡散させた後、図１（ｂ）の平面図で示すよう
に、大きな長方形（３００μｍ×２５００μｍ）のソー
ス電極パッド１４を１ヶ所に形成し、比較的小さな長方
形（１００μｍ×１００μｍ）の絶縁ゲート電極パッド
１５、１６を素子周辺近傍に２ヶ所形成する。
１２はソース電極、１３はドレイン電極である。また、
図１（ａ）に示すような断面構造を有するパワーＭＯＳ
ＦＥＴのチップ製造方法は一般的に知られているため詳
細には説明しないが、一導電型不純物である高抵抗層の
Ｎ型シリコン基板に対して、選択的にＰ型およびＮ型の
不純物を拡散させた後、図１（ｂ）の平面図で示すよう
に、大きな長方形（３００μｍ×２５００μｍ）のソー
ス電極パッド１４を１ヶ所に形成し、比較的小さな長方
形（１００μｍ×１００μｍ）の絶縁ゲート電極パッド
１５、１６を素子周辺近傍に２ヶ所形成する。
【００２７】なお、ＩＧＢＴの電極構造も、パワーＭＯ
ＳＦＥＴの電極構造と同様に形成される。
ＳＦＥＴの電極構造と同様に形成される。
【００２８】図２は、本発明の一実施形態によるパワー
ＭＯＳＦＥＴとＩＧＢＴを並列接続した対を直列に接続
したトーテムポール接続構造を３個有する半導体装置を
１２ピンの一体型パッケージで構成した場合の構成図で
ある。なお、図２に示す半導体装置の等価回路は、従来
例で説明した図５の等価回路と同じである。
ＭＯＳＦＥＴとＩＧＢＴを並列接続した対を直列に接続
したトーテムポール接続構造を３個有する半導体装置を
１２ピンの一体型パッケージで構成した場合の構成図で
ある。なお、図２に示す半導体装置の等価回路は、従来
例で説明した図５の等価回路と同じである。
【００２９】図２において、１２ピンの一体型パッケー
ジに各６個のパワーＭＯＳＦＥＴ２２−１〜２２−６と
ＩＧＢＴ２３−１〜２３−６をすべて同一方向に搭載し
ている。本実施形態によるパワーＭＯＳＦＥＴ２２−１
〜２２−６およびＩＧＢＴ２３−１〜２３−６は、図１
（ｂ）に示したように、ゲート電極パッドを各々２個素
子周辺近傍に有しているため、従来例とは異なり、６番
ピン（ｐｉｎ６）に通じるダイパッド部に搭載されて、
ｐｉｎ６にドレインおよびコレクタがそれぞれ電気的に
接続されるパワーＭＯＳＦＥＴ２２−３およびＩＧＢＴ
２３−３は、チップ搭載方向が１８０°変更されること
がない。
ジに各６個のパワーＭＯＳＦＥＴ２２−１〜２２−６と
ＩＧＢＴ２３−１〜２３−６をすべて同一方向に搭載し
ている。本実施形態によるパワーＭＯＳＦＥＴ２２−１
〜２２−６およびＩＧＢＴ２３−１〜２３−６は、図１
（ｂ）に示したように、ゲート電極パッドを各々２個素
子周辺近傍に有しているため、従来例とは異なり、６番
ピン（ｐｉｎ６）に通じるダイパッド部に搭載されて、
ｐｉｎ６にドレインおよびコレクタがそれぞれ電気的に
接続されるパワーＭＯＳＦＥＴ２２−３およびＩＧＢＴ
２３−３は、チップ搭載方向が１８０°変更されること
がない。
【００３０】また、リード部と素子間または素子間同士
を配線する際に、従来例に比べて、配線間距離を短くす
ることができ、配線のループ形状を安定化することがで
きるので、短絡不良や断線等を削減することができ、半
導体装置の信頼性レベルを向上させることが可能にな
る。
を配線する際に、従来例に比べて、配線間距離を短くす
ることができ、配線のループ形状を安定化することがで
きるので、短絡不良や断線等を削減することができ、半
導体装置の信頼性レベルを向上させることが可能にな
る。
【００３１】また、電力スイッチング素子の駆動電極と
して、電圧駆動型スイッチング素子（ＩＧＢＴ、パワー
ＭＯＳＦＥＴ）の場合はゲート電極について、電流駆動
型スイッチング素子（通常のバイポーラトランジスタ）
の場合はベース電極について、電極パッド部を素子周辺
近傍に設けることの他の利点としては、ゲート電極また
はベース電極は、そこに流れる電流が非常に少なく、使
用する金属細線は加工可能な限り細い線径にすることが
できる点にある。これによって、配線パッドとして製造
加工に必要な電極パッド部をゲート電極またはベース電
極に形成することで、配線に必要な電極パッドの面積を
最小限に抑えることが可能になる。
して、電圧駆動型スイッチング素子（ＩＧＢＴ、パワー
ＭＯＳＦＥＴ）の場合はゲート電極について、電流駆動
型スイッチング素子（通常のバイポーラトランジスタ）
の場合はベース電極について、電極パッド部を素子周辺
近傍に設けることの他の利点としては、ゲート電極また
はベース電極は、そこに流れる電流が非常に少なく、使
用する金属細線は加工可能な限り細い線径にすることが
できる点にある。これによって、配線パッドとして製造
加工に必要な電極パッド部をゲート電極またはベース電
極に形成することで、配線に必要な電極パッドの面積を
最小限に抑えることが可能になる。
【００３２】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、パワーＭＯＳＦＥＴおよびＩＧＢＴのゲー
ト電極パッドとして素子周辺近傍に少なくとも２つの電
極パッド部を形成することで、複数のトーテムポール接
続構造を有するパワーＭＯＳＦＥＴおよびＩＧＢＴを最
小限のピン数で一体型パッケージに搭載する際に、素子
搭載方向を１８０°異ならせる工程を追加する必要がな
く、同一方向の素子搭載工程のみで済むため、製造コス
トが安価になる。
置によれば、パワーＭＯＳＦＥＴおよびＩＧＢＴのゲー
ト電極パッドとして素子周辺近傍に少なくとも２つの電
極パッド部を形成することで、複数のトーテムポール接
続構造を有するパワーＭＯＳＦＥＴおよびＩＧＢＴを最
小限のピン数で一体型パッケージに搭載する際に、素子
搭載方向を１８０°異ならせる工程を追加する必要がな
く、同一方向の素子搭載工程のみで済むため、製造コス
トが安価になる。
【００３３】また、リード部と素子間、または素子間同
士を配線する際に、配線間距離を短くすることができ、
配線短絡や断線等の問題を解消し、信頼性を向上させる
ことが可能になる。
士を配線する際に、配線間距離を短くすることができ、
配線短絡や断線等の問題を解消し、信頼性を向上させる
ことが可能になる。
【図１】 本発明の一実施形態による半導体装置に実装
される電力スイッチング素子としてのパワーＭＯＳＦＥ
Ｔの電極構造を示す平面図（ａ）および素子構造を示す
断面図（ｂ）
される電力スイッチング素子としてのパワーＭＯＳＦＥ
Ｔの電極構造を示す平面図（ａ）および素子構造を示す
断面図（ｂ）
【図２】 本発明の一実施形態によるパワーＭＯＳＦＥ
ＴとＩＧＢＴを並列接続した対を直列に接続したトーテ
ムポール接続構造を３個有する半導体装置を一体型パッ
ケージで構成した場合の構成図
ＴとＩＧＢＴを並列接続した対を直列に接続したトーテ
ムポール接続構造を３個有する半導体装置を一体型パッ
ケージで構成した場合の構成図
【図３】 パワーＭＯＳＦＥＴとＩＧＢＴを並列接続し
た従来の半導体装置３１の等価回路図
た従来の半導体装置３１の等価回路図
【図４】 図３に示す従来の半導体装置３１の製造工程
図
図
【図５】 パワーＭＯＳＦＥＴとＩＧＢＴを並列接続し
た対を直列に接続したトーテムポール接続構造を３個有
する従来の半導体装置５１の等価回路図
た対を直列に接続したトーテムポール接続構造を３個有
する従来の半導体装置５１の等価回路図
【図６】 図５に示す半導体装置５１を一体型パッケー
ジで構成した場合の構成図
ジで構成した場合の構成図
１、３１、５１ 半導体装置 １１ ゲート電極 １２ ソース電極 １３ ドレイン電極 １４ ソース電極パッド １５、１６ ゲート電極パッド ２２−１〜２２−６ 本発明に係るパワーＭＯＳＦＥＴ
（電力スイッチング素子） ２３−１〜２３−６ 本発明に係るＩＧＢＴ（電力スイ
ッチング素子） ３２、５２−１〜５２−６ 従来のパワーＭＯＳＦＥＴ ３３、５３−１〜５３−６ 従来のＩＧＢＴ ５１ａ、５１ｂ、５１ｃ トーテムポール接続構造
（電力スイッチング素子） ２３−１〜２３−６ 本発明に係るＩＧＢＴ（電力スイ
ッチング素子） ３２、５２−１〜５２−６ 従来のパワーＭＯＳＦＥＴ ３３、５３−１〜５３−６ 従来のＩＧＢＴ ５１ａ、５１ｂ、５１ｃ トーテムポール接続構造
Claims (5)
- 【請求項１】 素子周辺近傍に電極パッド部が形成され
た駆動電極を有する電力スイッチング素子を備え、前記
電極パッド部を介して外部との電気的接続を行うことを
特徴とする半導体装置。 - 【請求項２】 前記電力スイッチング素子は、それぞれ
の前記電極パッド部を介して負荷に対して並列に接続さ
れた第１および第２電力スイッチング素子からなること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体装置は、並列接続された前記
第１および第２電力スイッチング素子の一方の対と、並
列接続された前記第１および第２電力スイッチング素子
の他方の対とを直列に接続したトーテムポール接続構造
を有することを特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記第１電力スイッチング素子は、第１
駆動電圧を駆動電極に印加することにより導通状態とな
る第１電圧駆動型スイッチング素子であり、前記第２電
力スイッチング素子は、前記第１駆動電圧とは異なるレ
ベルの第２駆動電圧を駆動電極に印加することにより導
通状態となる第２電圧駆動型スイッチング素子であるこ
とを特徴とする請求項２または３記載の半導体装置。 - 【請求項５】 前記第１電圧駆動型スイッチング素子は
金属酸化膜型電界効果トランジスタであり、前記第２電
圧駆動型スイッチング素子は絶縁ゲート型バイポーラト
ランジスタである請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198663A JP2002016253A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000198663A JP2002016253A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002016253A true JP2002016253A (ja) | 2002-01-18 |
Family
ID=18696797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000198663A Withdrawn JP2002016253A (ja) | 2000-06-30 | 2000-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002016253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005122176A (ja) * | 2003-10-16 | 2005-05-12 | Samsung Sdi Co Ltd | プラズマディスプレイパネルのスイッチング回路、及びプラズマディスプレイパネルの駆動装置 |
| JPWO2016063681A1 (ja) * | 2014-10-24 | 2017-04-27 | 富士電機株式会社 | 半導体装置 |
-
2000
- 2000-06-30 JP JP2000198663A patent/JP2002016253A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005122176A (ja) * | 2003-10-16 | 2005-05-12 | Samsung Sdi Co Ltd | プラズマディスプレイパネルのスイッチング回路、及びプラズマディスプレイパネルの駆動装置 |
| US7372432B2 (en) | 2003-10-16 | 2008-05-13 | Samsung Sdi Co., Ltd. | Switching device and driving apparatus for plasma display panel |
| JPWO2016063681A1 (ja) * | 2014-10-24 | 2017-04-27 | 富士電機株式会社 | 半導体装置 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051206 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090123 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090908 |