JP2002009222A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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Abstract
(57)【要約】
【課題】 さらに高性能な半導体ＬＳＩを使用しても同
時スイッチングノイズの発生を低減可能な樹脂封止型半
導体装置を提供する。 【解決手段】 層間に電気的絶縁層を介して信号リード
フレーム１０５，電源リードフレーム１０４及びグラン
ドリードフレーム１０３が積層される樹脂型半導体装置
であって，前記電源リードフレーム１０４及び前記グラ
ンドリードフレーム１０３は，平面導体に複数の開口部
を有する略メッシュ形状である。
時スイッチングノイズの発生を低減可能な樹脂封止型半
導体装置を提供する。 【解決手段】 層間に電気的絶縁層を介して信号リード
フレーム１０５，電源リードフレーム１０４及びグラン
ドリードフレーム１０３が積層される樹脂型半導体装置
であって，前記電源リードフレーム１０４及び前記グラ
ンドリードフレーム１０３は，平面導体に複数の開口部
を有する略メッシュ形状である。
Description
【０００１】
【発明の属する技術分野】本発明は，樹脂封止型半導体
装置に関し，さらに詳細には，リードフレームのインダ
クタンスを低減するための樹脂封止型半導体装置に関す
る。
装置に関し，さらに詳細には，リードフレームのインダ
クタンスを低減するための樹脂封止型半導体装置に関す
る。
【０００２】
【従来の技術】従来における半導体装置では，半導体素
子（ＬＳＩチップ）の高性能化の要求に伴ってゲート数
が増大すると共に，使用する動作周波数が高くなること
から，高インダクタンスに起因する同時スイッチングノ
イズが無視できないほど大きくなり，要求される動作を
必ずしも満足できるものではなかった。かかるノイズを
減少させるために，信号リードフレーム，電源リードフ
レーム，グラウンドリードフレームを絶縁層を介して積
層し，リードフレームを多層化した構造の樹脂封止型半
導体装置が開発されている。
子（ＬＳＩチップ）の高性能化の要求に伴ってゲート数
が増大すると共に，使用する動作周波数が高くなること
から，高インダクタンスに起因する同時スイッチングノ
イズが無視できないほど大きくなり，要求される動作を
必ずしも満足できるものではなかった。かかるノイズを
減少させるために，信号リードフレーム，電源リードフ
レーム，グラウンドリードフレームを絶縁層を介して積
層し，リードフレームを多層化した構造の樹脂封止型半
導体装置が開発されている。
【０００３】かかる多層リードフレーム構造を有する樹
脂封止型半導体装置の構造を，図１０に基づいて説明す
る。図１０は，従来の樹脂封止型半導体装置の構造を示
す断面図である。
脂封止型半導体装置の構造を，図１０に基づいて説明す
る。図１０は，従来の樹脂封止型半導体装置の構造を示
す断面図である。
【０００４】図１０において，符号４０１は，所定の回
路構造を有する半導体素子である。符号４０２は，半導
体装置を封止するモールド樹脂である。符号４０３は，
平面導体からなるグランドリードフレームである。符号
４０４は，平面導体からなる電源リードフレームであ
る。符号４０５は，平面導体からなる信号リードフレー
ムである。符号４０６は，各リードフレーム間を電気的
に絶縁するための絶縁テープである。符号４０７は，半
導体素子４０１を固定するための接着剤である。符号４
０８は，半導体素子４０１と各リードフレーム４０３，
４０４，４０５とを電気的に接続するための，例えば金
線から構成されるボンディングワイヤである。
路構造を有する半導体素子である。符号４０２は，半導
体装置を封止するモールド樹脂である。符号４０３は，
平面導体からなるグランドリードフレームである。符号
４０４は，平面導体からなる電源リードフレームであ
る。符号４０５は，平面導体からなる信号リードフレー
ムである。符号４０６は，各リードフレーム間を電気的
に絶縁するための絶縁テープである。符号４０７は，半
導体素子４０１を固定するための接着剤である。符号４
０８は，半導体素子４０１と各リードフレーム４０３，
４０４，４０５とを電気的に接続するための，例えば金
線から構成されるボンディングワイヤである。
【０００５】図１０に示すように，従来の樹脂封止型半
導体装置は，平面導体のリードフレーム４０３，４０
４，４０５を使用し，最下層にグランドリードフレーム
４０３，中間層に電源リードフレーム４０４，最上層に
信号リードフレーム４０５が形成される。このとき，ポ
リイミド層などの電気絶縁層である絶縁テープ４０６を
層間に介在させて各リードフレーム４０３，４０４，４
０５間を絶縁している。
導体装置は，平面導体のリードフレーム４０３，４０
４，４０５を使用し，最下層にグランドリードフレーム
４０３，中間層に電源リードフレーム４０４，最上層に
信号リードフレーム４０５が形成される。このとき，ポ
リイミド層などの電気絶縁層である絶縁テープ４０６を
層間に介在させて各リードフレーム４０３，４０４，４
０５間を絶縁している。
【０００６】また，最下層のグランドリードフレーム４
０３の中央部には，接着剤４０７により所定回路が形成
された半導体素子４０１が搭載される。この半導体素子
４０１と，グランドリードフレーム４０３，電源リード
フレーム４０４及び信号リードフレーム４０５とは，ボ
ンディングワイヤ４０８により電気的に接続される。か
かる構成において，半導体素子４０１，ボンディングワ
イヤ４０８，各リードフレームの一部が例えば結晶性シ
リカやアルミナのフィラーなどのモールド樹脂４０２に
より封止される。
０３の中央部には，接着剤４０７により所定回路が形成
された半導体素子４０１が搭載される。この半導体素子
４０１と，グランドリードフレーム４０３，電源リード
フレーム４０４及び信号リードフレーム４０５とは，ボ
ンディングワイヤ４０８により電気的に接続される。か
かる構成において，半導体素子４０１，ボンディングワ
イヤ４０８，各リードフレームの一部が例えば結晶性シ
リカやアルミナのフィラーなどのモールド樹脂４０２に
より封止される。
【０００７】このように，従来においては，信号リード
フレーム，電源リードフレーム及びグランドリードフレ
ームとしてインダクタンスの小さい平面導体を使用し，
多層リードフレームの配線構造とすることにより，同時
スイッチングノイズの低減を図っている。
フレーム，電源リードフレーム及びグランドリードフレ
ームとしてインダクタンスの小さい平面導体を使用し，
多層リードフレームの配線構造とすることにより，同時
スイッチングノイズの低減を図っている。
【０００８】
【発明が解決しようとする課題】しかしながら，近年に
おいては，従来以上に半導体素子（ＬＳＩチップ）の高
性能化が要求されるため，従来の樹脂封止型半導体装置
のようにリードフレームに平面導体を使用するだけで
は，インダクタンスを所望に低減することができない。
このため，半導体素子のノイズ限界以上の同時スイッチ
ングノイズが発生し，要求される動作を必ずしも満足で
きるものではなかった。
おいては，従来以上に半導体素子（ＬＳＩチップ）の高
性能化が要求されるため，従来の樹脂封止型半導体装置
のようにリードフレームに平面導体を使用するだけで
は，インダクタンスを所望に低減することができない。
このため，半導体素子のノイズ限界以上の同時スイッチ
ングノイズが発生し，要求される動作を必ずしも満足で
きるものではなかった。
【０００９】したがって，本発明の目的は，さらに高性
能な半導体素子を使用しても同時スイッチングノイズの
発生を低減することが可能な新規かつ改良された樹脂封
止型半導体装置を提供することにある。
能な半導体素子を使用しても同時スイッチングノイズの
発生を低減することが可能な新規かつ改良された樹脂封
止型半導体装置を提供することにある。
【００１０】
【発明が解決しようとする課題】上記課題を解決するた
めに，請求項１に記載の発明では，絶縁層を介して積層
された信号リードフレーム，電源リードフレーム及びグ
ランドリードフレームを有する樹脂封止型半導体装置で
あって，前記電源リードフレーム及び前記グランドリー
ドフレームは，複数の開口部を有する略メッシュ形状の
平面導体で構成されていることを特徴とする樹脂封止型
半導体装置が提供される。
めに，請求項１に記載の発明では，絶縁層を介して積層
された信号リードフレーム，電源リードフレーム及びグ
ランドリードフレームを有する樹脂封止型半導体装置で
あって，前記電源リードフレーム及び前記グランドリー
ドフレームは，複数の開口部を有する略メッシュ形状の
平面導体で構成されていることを特徴とする樹脂封止型
半導体装置が提供される。
【００１１】本項記載の発明では，電源リードフレーム
及びグランドリードフレームを複数の開口部を有する略
メッシュ形状に構成されているので，複数の電流経路を
有し，導体が並列接続されているとみなせるので，電源
リードフレーム及びグランドリードフレームのインダク
タンスを低減し，同時スイッチングノイズを減少するこ
とができる。
及びグランドリードフレームを複数の開口部を有する略
メッシュ形状に構成されているので，複数の電流経路を
有し，導体が並列接続されているとみなせるので，電源
リードフレーム及びグランドリードフレームのインダク
タンスを低減し，同時スイッチングノイズを減少するこ
とができる。
【００１２】また，請求項２に記載の発明のように，前
記電源リードフレームと前記グランドリードフレームは
前記絶縁層を介して対向するように配置され，前記電源
リードフレームと前記グランドリードフレームのうち一
方のリードフレームには所定深さの略凹部が設けられ，
他方のリードフレームは，前記一方のリードフレームの
略凹部内に配置されている如く構成すれば，インダクタ
ンスを低減して同時スイッチングノイズを減少すること
ができるばかりでなく，半導体装置の薄型化を実現する
ことができる。
記電源リードフレームと前記グランドリードフレームは
前記絶縁層を介して対向するように配置され，前記電源
リードフレームと前記グランドリードフレームのうち一
方のリードフレームには所定深さの略凹部が設けられ，
他方のリードフレームは，前記一方のリードフレームの
略凹部内に配置されている如く構成すれば，インダクタ
ンスを低減して同時スイッチングノイズを減少すること
ができるばかりでなく，半導体装置の薄型化を実現する
ことができる。
【００１３】また，上記課題を解決するために，請求項
３に記載の発明のように，第１の半導体素子と，絶縁層
を介して積層された電源層及びグランド層で構成された
多層テープと，前記多層テープを介して前記第１の半導
体素子上に搭載された第２の半導体素子を有する樹脂封
止型半導体装置であって，前記電源層及び前記グランド
層は，複数の開口部を有する略メッシュ形状であること
を特徴とする樹脂封止型半導体装置が提供される。
３に記載の発明のように，第１の半導体素子と，絶縁層
を介して積層された電源層及びグランド層で構成された
多層テープと，前記多層テープを介して前記第１の半導
体素子上に搭載された第２の半導体素子を有する樹脂封
止型半導体装置であって，前記電源層及び前記グランド
層は，複数の開口部を有する略メッシュ形状であること
を特徴とする樹脂封止型半導体装置が提供される。
【００１４】本項記載の発明では，第２の半導体素子
は，メッシュ形状の電源層とグランド層とで構成される
多層テープを介して半導体素子上に搭載されるので，マ
ルチチップパッケージ構造の樹脂封止型半導体装置にお
いても，第２の半導体素子と接続する電源層及びグラン
ド層のインダクタンスを低減し，同時スイッチングノイ
ズを減少することができる。
は，メッシュ形状の電源層とグランド層とで構成される
多層テープを介して半導体素子上に搭載されるので，マ
ルチチップパッケージ構造の樹脂封止型半導体装置にお
いても，第２の半導体素子と接続する電源層及びグラン
ド層のインダクタンスを低減し，同時スイッチングノイ
ズを減少することができる。
【００１５】
【発明の実施の形態】以下，本発明の好適な実施の形態
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
について，添付図面を参照しながら詳細に説明する。
尚，以下の説明および添付図面において，同一の機能及
び構成を有する構成要素については，同一符号を付する
ことにより，重複説明を省略する。
【００１６】（第１の実施の形態）本実施形態において
は，各リードフレーム内の電流分布を考慮して，平面導
体に複数の開口部を設けた略メッシュ形状のリードフレ
ームを使用することにより，インダクタンスの低減を図
っている。
は，各リードフレーム内の電流分布を考慮して，平面導
体に複数の開口部を設けた略メッシュ形状のリードフレ
ームを使用することにより，インダクタンスの低減を図
っている。
【００１７】以下，図１から図４を参照しながら，第１
の実施の形態について説明する。図１は，本実施形態に
かかる樹脂封止型半導体装置の構造を示す断面図であ
る。図２は，本実施形態にかかるグランドリードフレー
ムの上面図である。図３は，本実施形態にかかる電源リ
ードフレームの上面図である。また，図４は，本実施形
態にかかる樹脂封止型半導体装置の構造を示す上面図で
ある。
の実施の形態について説明する。図１は，本実施形態に
かかる樹脂封止型半導体装置の構造を示す断面図であ
る。図２は，本実施形態にかかるグランドリードフレー
ムの上面図である。図３は，本実施形態にかかる電源リ
ードフレームの上面図である。また，図４は，本実施形
態にかかる樹脂封止型半導体装置の構造を示す上面図で
ある。
【００１８】まず，図１に基づいて，本実施形態にかか
る樹脂封止型半導体装置の構造を説明する。なお，符号
１０１は，所定の回路構造を有する半導体素子である。
符号１０２は，半導体装置を封止するモールド樹脂であ
る。符号１０３は，複数の開口部を有する略メッシュ形
状の平面導体からなるグランドリードフレームである。
符号１０４は，複数の開口部を有する略メッシュ形状の
平面導体からなる電源リードフレームである。符号１０
５は，平面導体からなる信号リードフレームである。符
号１０６は，各リードフレーム間を電気的に絶縁するた
めの絶縁テープである。符号１０７は，半導体素子１０
１を固定するための接着剤である。符号１０８は，半導
体素子１０１と各リードフレーム１０３，１０４，１０
５とを接続するための，例えば金線から構成されるボン
ディングワイヤである。
る樹脂封止型半導体装置の構造を説明する。なお，符号
１０１は，所定の回路構造を有する半導体素子である。
符号１０２は，半導体装置を封止するモールド樹脂であ
る。符号１０３は，複数の開口部を有する略メッシュ形
状の平面導体からなるグランドリードフレームである。
符号１０４は，複数の開口部を有する略メッシュ形状の
平面導体からなる電源リードフレームである。符号１０
５は，平面導体からなる信号リードフレームである。符
号１０６は，各リードフレーム間を電気的に絶縁するた
めの絶縁テープである。符号１０７は，半導体素子１０
１を固定するための接着剤である。符号１０８は，半導
体素子１０１と各リードフレーム１０３，１０４，１０
５とを接続するための，例えば金線から構成されるボン
ディングワイヤである。
【００１９】図１に示すように，本実施形態にかかる樹
脂封止型半導体装置は，複数の開口部を有する略メッシ
ュ形状の平面導体のグランドリードフレーム１０３及び
電源リードフレーム１０４を使用し，最下層に電源リー
ドフレーム１０４，中間層にグランドリードフレーム１
０３，最上層に信号リードフレーム１０５が形成され
る。このとき，例えばポリイミド層などの電気絶縁層で
ある絶縁テープ１０６をリードフレーム間に介在させ
て，グランドリードフレーム１０３と電源リードフレー
ム１０４との間を絶縁している。
脂封止型半導体装置は，複数の開口部を有する略メッシ
ュ形状の平面導体のグランドリードフレーム１０３及び
電源リードフレーム１０４を使用し，最下層に電源リー
ドフレーム１０４，中間層にグランドリードフレーム１
０３，最上層に信号リードフレーム１０５が形成され
る。このとき，例えばポリイミド層などの電気絶縁層で
ある絶縁テープ１０６をリードフレーム間に介在させ
て，グランドリードフレーム１０３と電源リードフレー
ム１０４との間を絶縁している。
【００２０】また，中間層のグランドリードフレーム１
０３の中央部には，接着剤１０７により所定回路を形成
する半導体素子１０１が搭載される。この半導体素子１
０１と，グランドリードフレーム１０３，電源リードフ
レーム１０４及び信号リードフレーム１０５とは，ボン
ディングワイヤ１０８により電気的に接続される。かか
る構成において，例えば結晶性シリカやアルミナのフィ
ラーなどのモールド樹脂１０２により封止される。
０３の中央部には，接着剤１０７により所定回路を形成
する半導体素子１０１が搭載される。この半導体素子１
０１と，グランドリードフレーム１０３，電源リードフ
レーム１０４及び信号リードフレーム１０５とは，ボン
ディングワイヤ１０８により電気的に接続される。かか
る構成において，例えば結晶性シリカやアルミナのフィ
ラーなどのモールド樹脂１０２により封止される。
【００２１】本実施形態においては，図２及び図３に示
すように，グランドリードフレーム及び電源リードフレ
ームとして，平面導体に複数の開口部を設けた略メッシ
ュ形状のリードフレームが使用される。このように，グ
ランドリードフレーム１０３及び電源リードフレーム１
０４を略メッシュ形状とすることにより，各リードフレ
ームのインダクタンスの低減を図ることができること
を，以下説明する。なお，信号リードフレーム１０５
は，従来のものと同様の形状のリードフレームが使用さ
れる。
すように，グランドリードフレーム及び電源リードフレ
ームとして，平面導体に複数の開口部を設けた略メッシ
ュ形状のリードフレームが使用される。このように，グ
ランドリードフレーム１０３及び電源リードフレーム１
０４を略メッシュ形状とすることにより，各リードフレ
ームのインダクタンスの低減を図ることができること
を，以下説明する。なお，信号リードフレーム１０５
は，従来のものと同様の形状のリードフレームが使用さ
れる。
【００２２】かかるメッシュ形状のリードフレームは，
複数の電流経路を有する平面導体のリードフレームであ
るので，複数の電流経路である導体同士が互いに並列に
接続されていると見なすことができる。このとき，メッ
シュ形状のリードフレーム全体の自己インダクタンス
（Ｌ）は，下式に基づいて計算される。 １／Ｌ＝１／Ｌ１＋１／Ｌ２＋・・・＋１／Ｌｎ， （Ｌ：リードフレーム全体のインダクタンス，Ｌ１，Ｌ
２・・・Ｌｎ：各経路のインダクタンス）
複数の電流経路を有する平面導体のリードフレームであ
るので，複数の電流経路である導体同士が互いに並列に
接続されていると見なすことができる。このとき，メッ
シュ形状のリードフレーム全体の自己インダクタンス
（Ｌ）は，下式に基づいて計算される。 １／Ｌ＝１／Ｌ１＋１／Ｌ２＋・・・＋１／Ｌｎ， （Ｌ：リードフレーム全体のインダクタンス，Ｌ１，Ｌ
２・・・Ｌｎ：各経路のインダクタンス）
【００２３】上式により，各経路のインダクタンスの逆
数の総和がリードフレーム全体のインダクタンスの逆数
となるので，従来よりもインダクタンスが低減されるこ
とがわかる。
数の総和がリードフレーム全体のインダクタンスの逆数
となるので，従来よりもインダクタンスが低減されるこ
とがわかる。
【００２４】また，図２及び図３に示すように，本実施
形態にかかるグランドリードフレーム１０３及び電源リ
ードフレーム１０４は，積層したときにグランドリード
フレーム１０３の開口部下方に，電源リードフレーム１
０４が配置されるような形状であるのが好ましい。ま
た，グランドリードフレーム１０３及び電源リードフレ
ーム１０４の端部は曲げ加工が施され，外部リードと接
続するための接続部１０９，１１０が形成される。
形態にかかるグランドリードフレーム１０３及び電源リ
ードフレーム１０４は，積層したときにグランドリード
フレーム１０３の開口部下方に，電源リードフレーム１
０４が配置されるような形状であるのが好ましい。ま
た，グランドリードフレーム１０３及び電源リードフレ
ーム１０４の端部は曲げ加工が施され，外部リードと接
続するための接続部１０９，１１０が形成される。
【００２５】次いで，図４に基づいて，本実施形態にか
かるグランドリードフレーム及び信号リードフレームと
半導体素子とのボンディング方法を説明する。図４は，
本実施形態にかかる樹脂封止型半導体装置の構成を示す
上面図である。
かるグランドリードフレーム及び信号リードフレームと
半導体素子とのボンディング方法を説明する。図４は，
本実施形態にかかる樹脂封止型半導体装置の構成を示す
上面図である。
【００２６】図４に示すように，電源リードフレーム１
０４は，グランドリードフレーム１０３の開口部の下方
を通るように配置され，電源リードフレーム１０４はグ
ランドリードフレーム１０３の開口部を介して露出して
いる。このことにより，最下層に配置される電源リード
フレーム１０４は，グランドリードフレーム１０３の開
口部を介してボンディングワイヤ１０８により半導体素
子１０１とワイヤ接続することができる。
０４は，グランドリードフレーム１０３の開口部の下方
を通るように配置され，電源リードフレーム１０４はグ
ランドリードフレーム１０３の開口部を介して露出して
いる。このことにより，最下層に配置される電源リード
フレーム１０４は，グランドリードフレーム１０３の開
口部を介してボンディングワイヤ１０８により半導体素
子１０１とワイヤ接続することができる。
【００２７】本実施形態においては，電源リードフレー
ム及びグランドリードフレームを複数の開口部を有する
略メッシュ形状に構成されているので，複数の電流経路
を有し，導体が並列接続されているとみなせるので，電
源リードフレーム及びグランドリードフレームのインダ
クタンスを低減し，同時スイッチングノイズを減少する
ことができる。
ム及びグランドリードフレームを複数の開口部を有する
略メッシュ形状に構成されているので，複数の電流経路
を有し，導体が並列接続されているとみなせるので，電
源リードフレーム及びグランドリードフレームのインダ
クタンスを低減し，同時スイッチングノイズを減少する
ことができる。
【００２８】本実施形態にかかる樹脂封止型半導体装置
の製造方法は，従来の樹脂封止型半導体装置の製造方法
と異ならないのでその説明は省略する
の製造方法は，従来の樹脂封止型半導体装置の製造方法
と異ならないのでその説明は省略する
【００２９】（第２の実施の形態）本実施形態において
は，第１の実施の形態に加えて，グランドリードフレー
ムの下面に凹部溝を設け，この凹部溝に電源リードフレ
ームを配置することにより両リードフレームを所定厚さ
分だけ重ね合わせられるので半導体装置の薄型化を図る
ことができる。なお，一方のリードフレームに凹部溝を
設けている点以外は，第１の実施の形態と異なるところ
はないのでその説明は省略する。
は，第１の実施の形態に加えて，グランドリードフレー
ムの下面に凹部溝を設け，この凹部溝に電源リードフレ
ームを配置することにより両リードフレームを所定厚さ
分だけ重ね合わせられるので半導体装置の薄型化を図る
ことができる。なお，一方のリードフレームに凹部溝を
設けている点以外は，第１の実施の形態と異なるところ
はないのでその説明は省略する。
【００３０】以下，図５を参照しながら，第２の実施の
形態について説明する。図５は，本実施形態にかかる樹
脂封止型半導体装置の構造を示す断面図である。
形態について説明する。図５は，本実施形態にかかる樹
脂封止型半導体装置の構造を示す断面図である。
【００３１】図５に示すように，本実施形態にかかる樹
脂封止型半導体装置は，第１の実施の形態と同様に，複
数の開口部を有する略メッシュ形状の平面導体のグラン
ドリードフレーム２０３及び電源リードフレーム２０４
を使用し，最下層に電源リードフレーム２０４，中間層
にグランドリードフレーム２０３，最上層に信号リード
フレーム２０５が形成される。このとき，例えばポリイ
ミド層などの電気絶縁層である絶縁テープ２０６をリー
ドフレーム間に介在させて，グランドリードフレーム２
０３と電源リードフレーム２０４との間を絶縁してい
る。
脂封止型半導体装置は，第１の実施の形態と同様に，複
数の開口部を有する略メッシュ形状の平面導体のグラン
ドリードフレーム２０３及び電源リードフレーム２０４
を使用し，最下層に電源リードフレーム２０４，中間層
にグランドリードフレーム２０３，最上層に信号リード
フレーム２０５が形成される。このとき，例えばポリイ
ミド層などの電気絶縁層である絶縁テープ２０６をリー
ドフレーム間に介在させて，グランドリードフレーム２
０３と電源リードフレーム２０４との間を絶縁してい
る。
【００３２】また，中間層のグランドリードフレーム２
０３の中央部には，接着剤２０７により所定回路を形成
する半導体素子２０１が搭載される。この半導体素子２
０１と，グランドリードフレーム２０３，電源リードフ
レーム２０４及び信号リードフレーム２０５とは，ボン
ディングワイヤ２０８により電気的に接続される。
０３の中央部には，接着剤２０７により所定回路を形成
する半導体素子２０１が搭載される。この半導体素子２
０１と，グランドリードフレーム２０３，電源リードフ
レーム２０４及び信号リードフレーム２０５とは，ボン
ディングワイヤ２０８により電気的に接続される。
【００３３】本実施形態においては，第１の実施形態と
異なり，グランドリードフレーム２０４の下面（即ち，
電源リードフレーム２０３との対向面）の所定位置に
は，ハーフエッチングにより所定深さの凹部溝２０９が
形成されている。この凹部溝２０９内に絶縁テープ２０
６を介してグランドリードフレーム２０３を配置するこ
とにより，グランドリードフレーム２０３と電源リード
フレーム２０４とが重ね合わされる。この結果，半導体
装置を薄型化することができる。
異なり，グランドリードフレーム２０４の下面（即ち，
電源リードフレーム２０３との対向面）の所定位置に
は，ハーフエッチングにより所定深さの凹部溝２０９が
形成されている。この凹部溝２０９内に絶縁テープ２０
６を介してグランドリードフレーム２０３を配置するこ
とにより，グランドリードフレーム２０３と電源リード
フレーム２０４とが重ね合わされる。この結果，半導体
装置を薄型化することができる。
【００３４】また，本実施形態にかかる電源リードフレ
ーム２０４及びグランドリードフレーム２０３は，第１
の実施の形態と同様に，積層したときに上下のリード位
置が重ならないように，グランドリードフレーム２０３
の開口部下方に，電源リードフレーム２０４が配置され
るように構成されるのが好ましい。また，グランドリー
ドフレーム２０３及び電源リードフレーム２０４の端部
は曲げ加工が施され，外部リードと接続するための接続
部が形成される。
ーム２０４及びグランドリードフレーム２０３は，第１
の実施の形態と同様に，積層したときに上下のリード位
置が重ならないように，グランドリードフレーム２０３
の開口部下方に，電源リードフレーム２０４が配置され
るように構成されるのが好ましい。また，グランドリー
ドフレーム２０３及び電源リードフレーム２０４の端部
は曲げ加工が施され，外部リードと接続するための接続
部が形成される。
【００３５】また，本実施形態にかかる電源リードフレ
ーム２０４は，第１の実施の形態と同様に，グランドリ
ードフレーム２０３の開口部の下方を通るように配置さ
れ，電源リードフレーム２０４は，グランドリードフレ
ーム２０３の開口部から上方に露出される。このことに
より，最下層に配置される電源リードフレーム２０４
は，グランドリードフレーム２０３の開口部を介してボ
ンディングワイヤ２０８により半導体素子２０１とワイ
ヤ接続することができる。
ーム２０４は，第１の実施の形態と同様に，グランドリ
ードフレーム２０３の開口部の下方を通るように配置さ
れ，電源リードフレーム２０４は，グランドリードフレ
ーム２０３の開口部から上方に露出される。このことに
より，最下層に配置される電源リードフレーム２０４
は，グランドリードフレーム２０３の開口部を介してボ
ンディングワイヤ２０８により半導体素子２０１とワイ
ヤ接続することができる。
【００３６】かかる構成において，例えば結晶性シリカ
やアルミナのフィラーなどのモールド樹脂２０２により
封止される。
やアルミナのフィラーなどのモールド樹脂２０２により
封止される。
【００３７】本実施形態においては，第１の実施形態と
同様に，インダクタンスを低減して同時スイッチングノ
イズを減少することができるばかりでなく，半導体装置
の薄型化を実現することができる。
同様に，インダクタンスを低減して同時スイッチングノ
イズを減少することができるばかりでなく，半導体装置
の薄型化を実現することができる。
【００３８】（第３の実施の形態）上記実施形態におい
ては，１つの半導体素子を搭載した樹脂封止型半導体装
置について説明したが，２以上の半導体素子を搭載する
マルチチップモジュールの半導体装置の上層の半導体素
子に接続されるリードフレームのインダクタンスを低減
する。
ては，１つの半導体素子を搭載した樹脂封止型半導体装
置について説明したが，２以上の半導体素子を搭載する
マルチチップモジュールの半導体装置の上層の半導体素
子に接続されるリードフレームのインダクタンスを低減
する。
【００３９】以下，図６〜図９を参照しながら，第３の
実施の形態について説明する。図６は，本実施形態にか
かる樹脂封止型半導体装置の構造を示す断面図である。
図７は，本実施形態にかかる多層テープの構造を示す断
面図である。図８は，本実施形態にかかる多層テープを
構成するグランド層の上面図である。図９は，本実施形
態にかかる多層テープを構成する電源層の上面図であ
る。
実施の形態について説明する。図６は，本実施形態にか
かる樹脂封止型半導体装置の構造を示す断面図である。
図７は，本実施形態にかかる多層テープの構造を示す断
面図である。図８は，本実施形態にかかる多層テープを
構成するグランド層の上面図である。図９は，本実施形
態にかかる多層テープを構成する電源層の上面図であ
る。
【００４０】本実施形態にかかる樹脂封止型半導体装置
は，第１の実施の形態と同様に，複数の開口部を有する
略メッシュ形状の平面導体のグランドリードフレーム３
０３，電源リードフレーム３０４を使用し，最下層に電
源リードフレーム３０４，中間層にグランドリードフレ
ーム３０３，最上層に信号リードフレーム３０５が形成
される。このとき，ポリイミド層などの電気絶縁層であ
る絶縁テープ３０６をリードフレーム間に介在させて，
グランドリードフレーム３０３と電源リードフレーム３
０４との間を絶縁している。
は，第１の実施の形態と同様に，複数の開口部を有する
略メッシュ形状の平面導体のグランドリードフレーム３
０３，電源リードフレーム３０４を使用し，最下層に電
源リードフレーム３０４，中間層にグランドリードフレ
ーム３０３，最上層に信号リードフレーム３０５が形成
される。このとき，ポリイミド層などの電気絶縁層であ
る絶縁テープ３０６をリードフレーム間に介在させて，
グランドリードフレーム３０３と電源リードフレーム３
０４との間を絶縁している。
【００４１】また，中間層のグランドリードフレーム３
０３の中央部には，接着剤３０７により所定回路を形成
する半導体素子３０１が搭載される。この半導体素子３
０１と，グランドリードフレーム３０３，電源リードフ
レーム３０４及び信号リードフレーム３０５とは，ボン
ディングワイヤ３０８により電気的に接続される。
０３の中央部には，接着剤３０７により所定回路を形成
する半導体素子３０１が搭載される。この半導体素子３
０１と，グランドリードフレーム３０３，電源リードフ
レーム３０４及び信号リードフレーム３０５とは，ボン
ディングワイヤ３０８により電気的に接続される。
【００４２】また，本実施形態にかかる電源リードフレ
ーム３０４及びグランドリードフレーム３０３は，第１
の実施の形態と同様に，積層したときに上下のリード位
置が重ならないように，グランドリードフレーム３０３
の開口部下方に，電源リードフレーム３０４が配置され
るように構成されるのが好ましい。また，グランドリー
ドフレーム３０３及び電源リードフレーム３０４の端部
は曲げ加工が施され，外部リードと接続するための接続
部が形成される。
ーム３０４及びグランドリードフレーム３０３は，第１
の実施の形態と同様に，積層したときに上下のリード位
置が重ならないように，グランドリードフレーム３０３
の開口部下方に，電源リードフレーム３０４が配置され
るように構成されるのが好ましい。また，グランドリー
ドフレーム３０３及び電源リードフレーム３０４の端部
は曲げ加工が施され，外部リードと接続するための接続
部が形成される。
【００４３】また，本実施形態にかかる電源リードフレ
ーム３０４は，第１の実施の形態と同様に，グランドリ
ードフレーム３０３の開口部の下方を通るように配置さ
れ，電源リードフレーム３０４は，グランドリードフレ
ーム３０３の開口部から上方に露出している。このこと
により，最下層に配置される電源リードフレーム３０４
は，グランドリードフレーム３０３の開口部を介してボ
ンディングワイヤ３０８により半導体素子３０１とワイ
ヤ接続することができる。
ーム３０４は，第１の実施の形態と同様に，グランドリ
ードフレーム３０３の開口部の下方を通るように配置さ
れ，電源リードフレーム３０４は，グランドリードフレ
ーム３０３の開口部から上方に露出している。このこと
により，最下層に配置される電源リードフレーム３０４
は，グランドリードフレーム３０３の開口部を介してボ
ンディングワイヤ３０８により半導体素子３０１とワイ
ヤ接続することができる。
【００４４】本実施形態においては，第１の実施の形態
と異なり，半導体素子３０１上には，多層テープ３０９
を介して第２の半導体素子３１３が搭載される。この第
２の半導体素子３１３と電源層３１０，グランド層３１
１及び信号リードフレーム３０５とは，ボンディングワ
イヤ（金線）３０８により電気的に接続される。
と異なり，半導体素子３０１上には，多層テープ３０９
を介して第２の半導体素子３１３が搭載される。この第
２の半導体素子３１３と電源層３１０，グランド層３１
１及び信号リードフレーム３０５とは，ボンディングワ
イヤ（金線）３０８により電気的に接続される。
【００４５】以下，図７〜図９に基づいて，本実施形態
にかかる多層テープについて説明する。図７に示すよう
に，本実施形態にかかる多層テープは，絶縁層を介し
て，グランド層が下層に，電源層が上層に積層されてい
る。
にかかる多層テープについて説明する。図７に示すよう
に，本実施形態にかかる多層テープは，絶縁層を介し
て，グランド層が下層に，電源層が上層に積層されてい
る。
【００４６】本実施形態においては，図８及び図９に示
すように，電源層及びグランド層として，平面導体に複
数の開口部を設けた略メッシュ形状の電源層３１０及び
グランド層３１１が使用される。このように，信号層３
１０及びグランド層３１１を略メッシュ形状とすること
により，第２の半導体素子と接続されるリードフレーム
のインダクタンスを低減することができる。
すように，電源層及びグランド層として，平面導体に複
数の開口部を設けた略メッシュ形状の電源層３１０及び
グランド層３１１が使用される。このように，信号層３
１０及びグランド層３１１を略メッシュ形状とすること
により，第２の半導体素子と接続されるリードフレーム
のインダクタンスを低減することができる。
【００４７】かかるメッシュ形状の電源層３１０及びグ
ランド層３１１は，複数の電流経路を有する平面層なの
で，複数の電流経路である導体同士が互いに並列に接続
されていると見なすことができる。したがって，第１の
実施の形態で説明したように，第２の半導体素子３１３
に接続される電源層３１０及びグランド層３１１のイン
ダクタンスを低減することができる。
ランド層３１１は，複数の電流経路を有する平面層なの
で，複数の電流経路である導体同士が互いに並列に接続
されていると見なすことができる。したがって，第１の
実施の形態で説明したように，第２の半導体素子３１３
に接続される電源層３１０及びグランド層３１１のイン
ダクタンスを低減することができる。
【００４８】また，図８及び図９に示すように，本実施
形態にかかる電源層３１０及びグランド層３１１は，積
層したときに上下の配線位置が重ならないように，電源
層３１０の開口部下方に，グランド層の配線が配置され
るような形状に構成されるのが好ましい
形態にかかる電源層３１０及びグランド層３１１は，積
層したときに上下の配線位置が重ならないように，電源
層３１０の開口部下方に，グランド層の配線が配置され
るような形状に構成されるのが好ましい
【００４９】グランド層３１１の配線は電源層３１０の
開口部の下方を通るように配置され，グランド層の３１
１の配線は電源層３１０の開口部から上方に露出してい
る。このことにより，最下層に配置されるグランド層３
１１の配線は，電源層３１０の開口部を介してボンディ
ングワイヤ３０８により第２の半導体素子３１３とワイ
ヤ接続することができる。
開口部の下方を通るように配置され，グランド層の３１
１の配線は電源層３１０の開口部から上方に露出してい
る。このことにより，最下層に配置されるグランド層３
１１の配線は，電源層３１０の開口部を介してボンディ
ングワイヤ３０８により第２の半導体素子３１３とワイ
ヤ接続することができる。
【００５０】本実施形態においては，複数の開口部を有
する略メッシュ形状からなる平面導体の電源層及びグラ
ンド層を積層する多層テープを介して第２の半導体素子
を，半導体素子上に搭載しているので，マルチチップパ
ッケージ構造の樹脂封止型半導体装置においても第２の
半導体素子に接続される電源層及びグランド層のインダ
クタンスを低減し，同時スイッチングノイズを減少する
ことができる。
する略メッシュ形状からなる平面導体の電源層及びグラ
ンド層を積層する多層テープを介して第２の半導体素子
を，半導体素子上に搭載しているので，マルチチップパ
ッケージ構造の樹脂封止型半導体装置においても第２の
半導体素子に接続される電源層及びグランド層のインダ
クタンスを低減し，同時スイッチングノイズを減少する
ことができる。
【００５１】以上，本発明に係る好適な実施の形態につ
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
いて説明したが，本発明はかかる構成に限定されない。
当業者であれば，特許請求の範囲に記載された技術思想
の範囲内において，各種の修正例および変更例を想定し
得るものであり，それらの修正例および変更例について
も本発明の技術範囲に包含されるものと了解される。
【００５２】例えば，上記実施形態においては，最下層
に電源リードフレームを配置し中間層にグランドリード
フレームを配置した構成を例に挙げて説明したが，最下
層にグランドリードフレームを配置し中間層に電源リー
ドフレームを配置する構成であっても実施することがで
きる。また，第３の実施の形態において，上層に電源層
を配置し下層にグランド層を配置した構成の多層テープ
を例に挙げて説明したが，上層にグランド層を配置し下
層に電源層を配置した多層テープを使用することができ
る。
に電源リードフレームを配置し中間層にグランドリード
フレームを配置した構成を例に挙げて説明したが，最下
層にグランドリードフレームを配置し中間層に電源リー
ドフレームを配置する構成であっても実施することがで
きる。また，第３の実施の形態において，上層に電源層
を配置し下層にグランド層を配置した構成の多層テープ
を例に挙げて説明したが，上層にグランド層を配置し下
層に電源層を配置した多層テープを使用することができ
る。
【００５３】また，例えば，第２の実施形態において
は，中間層のグランドリードフレームに凹部溝を設け
て，最下層の電源リードフレームを配置する構成を例に
説明したが，最下層の電源リードフレームに凹部溝を設
けて中間層の電源リードフレームを配置する構成にする
こともできる。
は，中間層のグランドリードフレームに凹部溝を設け
て，最下層の電源リードフレームを配置する構成を例に
説明したが，最下層の電源リードフレームに凹部溝を設
けて中間層の電源リードフレームを配置する構成にする
こともできる。
【００５４】また，上記実施形態においては，複数の開
口部を有する略メッシュ形状の平面導体のリードフレー
ムあるいは多層テープを例としてに挙げて説明したが，
各経路の太さや本数は，半導体装置の特性，各リードフ
レームの電流量，電流密度，あるいは動作周波数などに
応じて各種設計により変更することができる。
口部を有する略メッシュ形状の平面導体のリードフレー
ムあるいは多層テープを例としてに挙げて説明したが，
各経路の太さや本数は，半導体装置の特性，各リードフ
レームの電流量，電流密度，あるいは動作周波数などに
応じて各種設計により変更することができる。
【００５５】また，第３の実施形態においては，メッシ
ュ形状のリードフレームを使用した多層構造の半導体素
子上に，第２の半導体素子を搭載する例を挙げて説明し
たが，通常の平面導体のリードフレーム上に搭載しても
よい。また，多層リ−ドフレーム構造を有しない半導体
素子上に搭載することもできる。なお，この場合には，
第２の半導体素子にかかる配線のみのインダクタンスが
低減され，同時インダクタンスノイズが減少する。
ュ形状のリードフレームを使用した多層構造の半導体素
子上に，第２の半導体素子を搭載する例を挙げて説明し
たが，通常の平面導体のリードフレーム上に搭載しても
よい。また，多層リ−ドフレーム構造を有しない半導体
素子上に搭載することもできる。なお，この場合には，
第２の半導体素子にかかる配線のみのインダクタンスが
低減され，同時インダクタンスノイズが減少する。
【００５６】
【発明の効果】電源リードフレーム及びグランドリード
フレームを複数の開口部を有する略メッシュ形状とした
ので，複数の電流経路を有し，導体が並列接続されてい
るとみなせるので，電源リードフレーム及びグランドリ
ードフレームのインダクタンスを低減し，同時スイッチ
ングノイズを減少することができる。
フレームを複数の開口部を有する略メッシュ形状とした
ので，複数の電流経路を有し，導体が並列接続されてい
るとみなせるので，電源リードフレーム及びグランドリ
ードフレームのインダクタンスを低減し，同時スイッチ
ングノイズを減少することができる。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる樹脂封止型半導体装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図２】第１の実施の形態にかかるグランド用リードフ
レームの構成を示す上面図である。
レームの構成を示す上面図である。
【図３】第１の実施の形態にかかる電源用リードフレー
ムの構成を示す上面図である。
ムの構成を示す上面図である。
【図４】第１の実施の形態にかかる樹脂封止型半導体装
置の構成を示す上面図である。
置の構成を示す上面図である。
【図５】第２の実施の形態にかかる樹脂封止型半導体装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図６】第３の実施の形態にかかる樹脂封止型半導体装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図７】第３の実施の形態にかかる多層テープの構成を
示す断面図である。
示す断面図である。
【図８】第３の実施の形態にかかる多層テープを構成す
るグランド層を示す上面図である。
るグランド層を示す上面図である。
【図９】第３の実施の形態にかかる多層テープを構成す
る電源層を示す上面図である。
る電源層を示す上面図である。
【図１０】従来における多層リードフレーム構造を有す
る樹脂封止型半導体装置の構成を示す断面図である。
る樹脂封止型半導体装置の構成を示す断面図である。
１０１，３１３ 半導体素子 １０２ モールド樹脂 １０３ グランドリードフレーム １０４ 電源リードフレーム １０５ 信号リードフレーム １０６ 絶縁テープ １０７ 接着剤 １０８ ボンディングワイヤ（金線） １０９，１１０ 接続部 ２０９ 凹部溝 ３０９ 多層テープ ３１０ 電源層 ３１１ グランド層 ３１２ 絶縁層
Claims (3)
- 【請求項１】 絶縁層を介して積層された信号リードフ
レーム，電源リードフレーム及びグランドリードフレー
ムを有する樹脂封止型半導体装置であって，前記電源リ
ードフレーム及び前記グランドリードフレームは，複数
の開口部を有する略メッシュ形状の平面導体で構成され
ていることを特徴とする樹脂封止型半導体装置。 - 【請求項２】 前記電源リードフレームと前記グランド
リードフレームは前記絶縁層を介して対向するように配
置され，前記電源リードフレームと前記グランドリード
フレームのうち一方のリードフレームには所定深さの略
凹部が設けられ，他方のリードフレームは，前記一方の
リードフレームの略凹部内に配置されていることを特徴
とする請求項１に記載の樹脂封止型半導体装置。 - 【請求項３】 第１の半導体素子と，絶縁層を介して積
層された電源層及びグランド層で構成された多層テープ
と，前記多層テープを介して前記第１の半導体素子上に
搭載された第２の半導体素子を有する樹脂封止型半導体
装置であって，前記電源層及び前記グランド層は，複数
の開口部を有する略メッシュ形状であることを特徴とす
る樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182879A JP4412817B2 (ja) | 2000-06-19 | 2000-06-19 | 樹脂封止型半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000182879A JP4412817B2 (ja) | 2000-06-19 | 2000-06-19 | 樹脂封止型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002009222A true JP2002009222A (ja) | 2002-01-11 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000182879A Expired - Fee Related JP4412817B2 (ja) | 2000-06-19 | 2000-06-19 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4412817B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032906A (ja) * | 2007-07-27 | 2009-02-12 | Seiko Instruments Inc | 半導体装置パッケージ |
| WO2023157604A1 (ja) * | 2022-02-15 | 2023-08-24 | ローム株式会社 | 半導体装置および半導体装置の実装構造体 |
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2000
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032906A (ja) * | 2007-07-27 | 2009-02-12 | Seiko Instruments Inc | 半導体装置パッケージ |
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| Publication number | Publication date |
|---|---|
| JP4412817B2 (ja) | 2010-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060822 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061127 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090203 |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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|
| S533 | Written request for registration of change of name |
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|
| R350 | Written notification of registration of transfer |
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