JP2002007311A

JP2002007311A - データ処理装置及びデータ処理方法

Info

Publication number: JP2002007311A
Application number: JP2000182269A
Authority: JP
Inventors: Masami Suzuki; 昌巳鈴木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-06-16
Filing date: 2000-06-16
Publication date: 2002-01-11

Abstract

(57)【要約】【課題】バスの配線を必要最小限に抑えて各モジュー
ル間での通信を可能としながら、省電力で動作可能にす
る。【解決手段】マスター６は、第１及び第２の外部バス
２，３上のモジュール４ ₁，４₂，５₁，５₂と自己の間で
のデータの送受信を実行し、また、第１及び第２の外部
バス２，３上の各モジュール４₁，４₂，５₁，５₂同士の
データの送受信を実行させる。マスター６は、送信側及
び受信側のアドレス情報を外部バス２，３上に送出し
て、同一或いは異なる外部バス２，３上にあるモジュー
ル間での直接的なデータの送受信を可能としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データを処理する
データ処理装置及びデータ処理方法に関し、詳しくは、
複数の処理手段の間でデータの転送を行うデータ処理装
置及びデータ処理方法に関する。

【０００２】

【従来の技術】コンピュータシステム（或いはデータ処
理システム）は、例えば、複数のモジュール（例えば、
ＣＰＵ、ペリフェラルチップ或いはプロセッサ等）を備
え、各種の処理を実現している。このようなコンピュー
タシステムでは、通常、各モジュールはバスによりデー
タの送受信等を行っている。例えば、マルチプロセッサ
・コンピュータ・システムは、複数のモジュールを統合
して、単一モジュールがもたらす能力を上回る処理能力
を増強している。

【０００３】例えば、このようなシステムにおいて、モ
ジュール間でデータを転送する際には、調停を行う必要
があった。例えば、調停により、モジュールの反応速度
やデータ幅が決定される。

【０００４】また、調停の手法としては、ハンドシェイ
クによるものが挙げられる。ハンドシェイクでは、例え
ば、ＣＰＵ（マスター）が、バス（ハンドシェイク用の
制御信号線）を介してアドレスを送信するといったよう
にアドレスを指定する処理をした後に、ターゲット（Ta
rget）アドレスを持つ対話相手となるペリフェラルチッ
プ（スレーブ）が、アクセス準備完了の信号をＣＰＵに
返すといったような処理がなされる。このようなハンド
シェイクにより、ＣＰＵの方が処理速度が速いような場
合にスレーブチップが処理開始可能となるまで、待つこ
とが可能とされ、また、ＣＰＵとペリフェラルチップと
の扱うデータ幅が異なるような場合に、両者に共通する
ようなデータ幅に調整するような処理がなされていた。
例えば、ＡＲＭ社のAMBA BUSやＭＩＰＳ社のBUS、PCI B
US等は、スレーブの反応速度やデータ幅をハンドシェイ
ク信号により決定している。

【０００５】

【発明が解決しようとする課題】ところで、上述したよ
うに、調停は、ハンドシェイク制御信号用の専用の信号
線を用意して行われていた。しかし、基板上或いはウェ
ハ上に信号線を設けることは、その面積の増大につなが
る。また、ハンドシェイク制御信号を送るといったよう
に予め制御信号を送って調停をすると、実際のアクセス
（処理開始）までに遅延（Latency）が生じてしまう。

【０００６】そこで、本発明は、上述の実情に鑑みてな
されたものであり、ハンドシェイク制御信号等の調停の
ための制御信号を送ることなく、各モジュール間でデー
タの転送を行うことができるデータ処理装置及びデータ
処理方法を提供することを目的としている。

【０００７】

【課題を解決するための手段】本発明に係るデータ処理
装置は、上述の課題を解決するために、アドレス空間に
割り付けられたアクセス領域と、アクセス領域へのアク
セス条件とが対応付けされたアクセス条件テーブルが記
憶される記憶手段と、アクセス条件テーブルに基づい
て、アクセス領域に、対応付けされたアクセス条件に基
づいてアクセスするアクセス制御手段とを備える。この
ような構成を備えたデータ処理装置は、アドレス空間に
割り付けられたアクセス領域と、アクセス領域へのアク
セス条件とが対応付けされたアクセス条件テーブルに基
づいて、アクセス制御手段により、アクセス領域に、対
応付けされたアクセス条件に基づいてアクセスする。

【０００８】このデータ処理装置は、アクセス条件の異
なるアクセス領域に対して、アクセス条件テーブルにあ
る条件に応じてアクセスする。

【０００９】また、本発明に係るデータ処理方法は、上
述の課題を解決するために、アドレス空間に割り付けら
れたアクセス領域と、アクセス領域へのアクセス条件と
が対応付けされたアクセス条件テーブルに基づいて、ア
クセス領域に、対応付けされたアクセス条件に基づいて
アクセスする。

【００１０】このデータ処理方法は、アクセス条件の異
なるアクセス領域に対して、アクセス条件テーブルにあ
る条件に応じてアクセスする。

【００１１】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳しく説明する。この実施の形態は、本
発明を、データ処理システムに適用したものである。例
えば、このようなデータ処理システムは、いわゆるカム
コーダに適用することができる。

【００１２】図１に示すように、データ処理システム
は、主処理手段であるＣＰＵ部（ＣＰＵチップ）１と、
従属処理手段である複数のペリフェラルチップ２₁，
２₂，２₃，２₄と、ＣＰＵ部１とペリフェラルチップ
２₁，２₂，２₃，２₄との間でデータ転送を行うための外
部バス３とを備えている。

【００１３】ＣＰＵ部１は、データ処理システム全体を
制御する部分である。例えば、ＣＰＵ部１として、ＲＩ
ＳＣ（Reduced Instruction Set Computer）が挙げられ
る。そして、ＣＰＵ部１は、各ペリフェラルチップ
２₁，２₂，２₃，２₄を制御することができ、例えば、各
ペリフェラルチップ２₁，２₂，２₃，２₄との間でデータ
転送処理を行うことができる。例えば、ＣＰＵ部１とペ
リフェラルチップ２₁，２₂，２₃，２₄の関係について
は、マスターとスレーブといった関係にある。

【００１４】また、後で詳述するが、ＣＰＵ部１は、ア
ドレス空間に割り付けられたアクセス領域とアクセス領
域へのアクセス条件とが対応付けされたアクセス条件テ
ーブルに基づいて、アクセス領域に、対応付けされたア
クセス条件に基づいてアクセスするアクセス制御手段と
しての機能を有している。ここで、アクセス領域とは、
例えば、ペリフェラルチップのメモリー領域等である。

【００１５】具体的には、ＣＰＵ部１は、図１に示すよ
うに、ＣＰＵ１１、バスインタープリタ１２及び外部バ
スインターフェース１３を備えており、ＣＰＵ１１によ
り内部バス１４を介してバスインタープリタ１２及びバ
スインターフェース１３を制御している。ここで、バス
インタープリタ１２は、外部バス（External BUS）３全
体を制御する部分であり、また、外部バスインターフェ
ース１３は、外部バス３のプロトコルを実現する部分で
ある。

【００１６】また、ＣＰＵ部１の内部には、周辺回路部
としてのペリフェラル１５があり、これもＣＰＵ１１に
より内部バス１４を介して制御されている。さらに、Ｃ
ＰＵ部１には外部ＲＡＭ４が接続されており、ＣＰＵ部
１は、バス１６を介して外部ＲＡＭ４に対するデータの
書き込みや読み出しを行っている。

【００１７】外部バス３は、例えば、制御信号用の送信
がなされる制御バス（制御線、コントロールライン）、
キュー信号の送信がなされるキューバス、実際のデータ
の送信がなされるＭＵＸアドレス及びデータバス（Ext
MUX Address-Data BUS,Ext MUX A-D BUS）といった三系
統のバスによって構成されている。

【００１８】ペリフェラルチップ２₁，２₂，２₃，２
₄は、各種処理を行う部分であり、例えばいわゆる周辺
処理チップである。例えば、データ処理システムがいわ
ゆるカムコーダに適用して構成された場合には、ペリフ
ェラルチップは、ＣＣＤ（ChargeCoupled Device）から
の信号処理をするＡ／Ｄコンバータやフィルター等の信
号処理部となる。

【００１９】ＣＰＵ部１は、外部バス３を介して接続さ
れたこのようなペリフェラルチップ２₁，２₂，２₃，２₄
に所定のドレス空間を割り当てている。例えば、ＣＰＵ
部１は、各ペリフェラルチップ２₁，２₂，２₃，２₄に４
ＭＢずつアドレス空間を割り当てている。これにより、
メモリーを備えたペリフェラルチップ２₁，２₂，２₃，
２₄については、ＣＰＵ部１による当該メモリーへのア
ドレス空間の割り当てがなされていることになる。すな
わち、ＣＰＵ部１は、メモリー空間にアドレス空間を割
り当てて管理している。そして、ＣＰＵ部１は、各ペリ
フェラルチップのメモリーにアドレス空間に対応付けさ
せて、メモリーの扱うデータサイズ（ビット幅或いはデ
ータ幅）やレスポンスディレイ（例えば、反応遅延時
間）等のメモリーのアクセス条件（アクセス特性或いは
メモり特性）を規定している。すなわち、ＣＰＵ部１が
管理しているアクセス領域はアクセス条件（アクセス特
性）によりパラメータ化（Parameterize）されている。

【００２０】さらに、ペリフェラルチップ２₁，２₂，２
₃，２₄はレジスターを備えており、ＣＰＵ部１は、この
レジスターについてもアドレス空間を割り当てており、
さらに、それぞれについてアクセス条件（アクセス特性
或いはレジスター特性）を規定している。例えば、ＣＰ
Ｕ部１は、レジスターのアドレス空間に対応付けさせ
て、レジスターの扱うデータサイズやレスポンスディレ
イ等のアクセス条件を規定している。

【００２１】そして、ＣＰＵ部１は、上述したようなメ
モリーやレジスターのデータサイズやレスポンスディレ
イ等のアクセス条件の情報を、テーブルとして、外部バ
ス３全体をコントロールするバスインタープリタ１２内
に持っている。さらに、ＣＰＵ部１は、このようなテー
ブルを設計時に定義可能なプログラムとして持ってい
る。具体的には、以下のように、メモリーやレジスター
のアクセス条件等がアドレス空間に対応付けされて定義
されている。

【００２２】先ずユーザ（セット設計者）は、システム
全体のメモリーマップを定義する。続いて、ユーザは、
そのメモリーマップの中で、それぞれのペリフェラルチ
ップの特性等により、データサイズやレスポンスディレ
イ等のメモリーやレジスターのアクセス条件を定義す
る。すなわち、メモリーやレジスターのアドレス空間
に、アクセス条件を対応付けする。

【００２３】例えば、図１中に示すように、ユーザは、
第１のペリフェラルチップ２₁のメモリーの領域Ａに対
応付けされたアドレス空間にデータサイズが３２bitsで
あることを定義づけし、レスポンスディレイが０サイク
ルであることを定義づけする。ここで、サイクルとは、
処理タイミングの単位であり、データ処理システムは、
このサイクルを単位として処理を進めていくようになっ
ている。よって、０サイクルのレスポンスディレイと
は、遅延時間が必要とならないことを意味する。

【００２４】同様にして、ユーザは、第２のペリフェラ
ルチップ２₂のメモリーの領域Ｂに対応付けされたアド
レス空間にデータサイズが１６bitsであることを定義づ
けし、レスポンスディレイが２サイクルであることを定
義づけする。また、ユーザは、第３のペリフェラルチッ
プ２₃のメモリーの領域Ｃに対応付けされたアドレス空
間にデータサイズが８bitsであることを定義づけし、レ
スポンスディレイが０サイクルであることを定義づけす
る。また、ユーザは、第４のペリフェラルチップ２₄の
メモリーの領域Ｄに対応付けされたアドレス空間にデー
タサイズが１６bitsであることを定義づけし、レスポン
スディレイが２サイクルであることを定義づけする。各
メモリー及びレジスターのデータサイズやレスポンスデ
ィレイのこのような情報は、バスインタープリタ１２に
テーブルとしてプログラムされる。

【００２５】また、ＣＰＵ部１は、各ペリフェラルチッ
プにアドレス空間を割り当てて処理するための十分な容
量をもって構成されており、例えば、４ＧＢのアドレス
空間を管理できるように構成されている。

【００２６】以上のようにデータ処理システムは構成さ
れている。そして、このデータ処理システムは、ＣＰＵ
部１がペリフェラルチップ２₁，２₂，２₃，２₄のメモリ
ーやレジスターへアクセスする際に、アドレス（Target
アドレス）に定義されているアクセス条件を参照して
ターゲット（所望のメモリーやレジスター）にアクセス
する。すなわち、マスターであるＣＰＵ部１は、ターゲ
ットアドレスのメモリー（メモリー空間）或いはレジス
ター（レジスター空間）の特性を予め把握しており、こ
れに基づいてターゲットにアクセスする。

【００２７】これにより、データ処理システムは、ハン
ドシェイクことなく、アクセス条件に基づくことによ
り、ペリフェラルチップのメモリー空間やレジスター空
間へ最適な条件でアクセスができるようになる。

【００２８】例えば、アクセス条件をメモリー毎に定義
づけるということは、各ペリフェラルチップ毎に、メモ
リーへの最適なアクセス特性が異なっていることが前提
とされている。このような場合において、各ペリフェラ
ルチップのメモリーに共通するアクセス条件（一律のア
クセス条件）でアクセスすることも可能であるが、最適
なアクセス条件が異なるメモリーに一律な条件でアクセ
スしてしまうと無駄が多くなる。このようなことから、
各ペリフェラルチップのメモリー毎にアクセス条件をそ
れぞれ設定して、このアクセス条件に基づくことによ
り、最適に、且つ駆動電力等の無駄をなくしてアクセス
することができるようになる。

【００２９】例えば、各ペリフェラルチップに対して最
大の能力を求める必要がなく、各ペリフェラルチップに
応じて必要最小限の特性のメモリーやレジスターを備え
る場合において、上述したように、メモリー或いはレジ
スター毎にアクセス条件を異ならせることは、無駄な消
費電力をなくす等の意味において意義があることであ
る。

【００３０】また、アクセス条件にレスポンスディレイ
を含んでいるが、例えば、通常、ＣＰＵ部１の所望の処
理への立ち上がりは、ペリフェラルチップ２₁，２₂，２
₃，２₄の立ち上がりよりも早いので、このような理由か
ら、アクセス条件としてレスポンスディレイの定義を含
むことが必要になっている。

【００３１】また、データ処理システムは、ハンドシェ
イク用の専用線をなくすことで基板上或いはウェハ上の
配線のスペースを節約することができ、これによる消費
電力の軽減を図ることもできる。

【００３２】また、データ処理システムは、ハンドシェ
イクといった処理を予め行うことなくアクセスを可能に
しているので、アクセスを高速で行うことができる。す
なわち例えば、ＣＰＵ部１は、外部バス３を介してアク
セスする時のレスポンスディレイをハンドシェイクしな
い分だけそのアクセス時間を短くすることができる。

【００３３】ここで、ＣＰＵ部１が第２のペリフェラル
チップ２₂のメモリー領域Ａにアクセスする場合を挙げ
て具体的に説明する。

【００３４】先ず、バスインタープリタ１２がＣＰＵ１
１が内部バス１４に出したターゲットアドレスに自動的
に必要なアクセス条件をテーブルから割り出して、外部
バスインターフェース１３を駆動する。例えば、外部バ
スインターフェース１３に伝えられるアクセス情報は、
ターゲットアドレスの第２のペリフェラルチップ２₂の
メモリー空間のデータ幅が１６bitsであり、レスポンス
ディレイが２サイクルであるといった情報である。

【００３５】これにより、外部バスインターフェース１
３と第２のペリフェラルチップ２₂との間で、バス幅に
関わらず１６bitsで外部バス３がドライブされる。ま
た、外部バスインターフェース１２は、２サイクルのレ
スポンスディレイに従ってアクセスを開始する。例え
ば、レスポンスディレイが２サイクルとなっていること
で、通常システムが期待するレスポンスが１サイクルで
あれば、ＣＰＵ部１には第２のペリフェラルチップ２₂
に対する待機状態が存在することを意味している。

【００３６】また、例えば、バス幅に関係なく１６bits
として定義されているデータ幅で第２のペリフェラルチ
ップ２₂が外部バス３をドライブするので、バス幅が余
るようであれば、ＣＰＵ部１は、ドライブされていない
バスライン（いわゆるFloating Line）を存在させない
ように対処することもできる。すなわち、バス幅が余る
ようであれば、ＣＰＵ部１は、外部バス３のバスライン
を有効に活用するような制御を行う。

【００３７】このように、ＣＰＵ部１は、第２のペリフ
ェラルチップ２₂のメモリー領域Ａにアクセスすること
ができる。そして、上述したように、ターゲットアドレ
ス（メモリー領域Ａ）をアクセスするときのアクセス条
件を予めＣＰＵ部１がわかっていることから、データ処
理システムは、例えば、ハンドシェイク用の信号線をシ
ステムから省き、消費電力の基板上或いはウェハ上のス
ペースを節約しながらも、ターゲットアドレス（メモリ
ー領域Ａ）へアクセスすることができる。

【００３８】なお、上述の実施の形態では、アクセス条
件として、レスポンスディレイやデータ幅等を採用した
例を挙げて説明した。しかし、これに限定されるもので
はなく、アクセス条件は、要は、メモリー或いはレジス
ターのアクセスの条件或いは制限となるような情報であ
ればよい。例えば、アドレス条件は、アクセス制限（Ac
cess Limitation）やエンディアン（Endian）等であっ
てもよい。アクセス制限としは、例えば、リセット直後
の１２８サイクルにしか書き込めないことや、次のリセ
ットまで１回しか書き込めないこと等が挙げられる。ま
た、エンディアンは、データの読み込み順序を示す情報
である。この情報により、データの前半（例えば、上位
８bits）を読み込み、その後、後半（例えば、下位８bi
ts）を読み込むようにするようなことができる。例え
ば、このような読み込み形態をリトル（Little）エンデ
ィアンという。また、先ず、データの後半（例えば、下
位８bits）を読み込み、その後、前半（例えば、上位８
bits）を読み込むようにすることができる。例えば、こ
のような読み込み形態をビッグ（Big）エンディアンと
いう。例えば、システム全体において一部のデータの読
み込みをリトルエンディアンで行う必要がある場合に、
このようなエンディアンの情報をアクセス情報としてお
くと効果的である。

【００３９】次に、ＣＰＵ部１におけるアクセス条件等
が記憶される構成部分の具体例について説明する。

【００４０】図２に示すように、ＣＰＵ部（ＣＰＵチッ
プ）１は、ＲＡＭテーブル用が記憶されたメモリー（RA
M Table for Parameterized Memory）２１、インストラ
クションラッチ（Instruction Latch）２２及び外部ア
クセス用のインストラクションデコーダ（Instruction
Decoder for External Access）２３を備えている。例
えば、このような構成は、上述したバスインタープリタ
１２における構成となる。また、ＣＰＵ部１は、内部ア
ドレスバス（Internal Address Bus）２４及び内部デー
タバス（Internal Data Bus）２５を備えている。この
内部アドレスバス２４及び内部データバス２５は、図１
に示したＣＰＵ部１内の内部バス１４に対応される。

【００４１】このような構成において、ＣＰＵ部１は、
様々な信号を内部アドレスバス２４や内部データバス２
５に載せて各構成部に情報を送出している。

【００４２】また、インストラクションラッチ２２及び
インストラクションデコーダ２３は、常に、内部データ
バス２５をインストラクションフェッチサイクルにモニ
ターしている。ＣＰＵ部１内にないアドレス空間をアク
セスするインストラクションが実行された場合にのみイ
ンストラクションラッチ２２及びインストラクションデ
コーダ２３は作動する。例えば、インストラクションと
しては、ＬＤＡ，ＳＴＡ，ＭＯＶ等のコマンドが挙げら
れる。

【００４３】メモリー２１は、ＲＡＭテーブル用にパラ
メータ化可能なメモリーであって、例えば、ＲＡＭ（Ra
ndom Access Memory）である。具体的には、メモリー２
１は、２ビットＲＡＭとして構成されている。ここで、
ＲＡＭテーブルは、外部アクセスするサイクルのアドレ
スとプログラムされた内容とが対応付けされて構成され
ている。プログラムされた内容とは、レスポンスディレ
イやデータ幅等のアクセス条件に関する情報である。こ
のようなメモリー２１は、外部アクセスするサイクルの
アドレスが入力されると、ＲＡＭテーブルを参照してこ
の入力のアドレスに対応付けされたパラメータを、当該
アドレスと共に出力する。例えば、メモリー２１は、ア
クセス条件として、レスポンスディレイ及びデータ幅の
２つのパラメータを出力する。

【００４４】ＣＰＵ部１は、この２つのパラメータが入
力される図示しない外部バスインターフェースを備えて
おり、外部バスインターフェースは、メモリー２１から
出力された２つのパラメータに合わせた形態でターゲッ
トとされる外部メモリーをアクセスする。

【００４５】また、インストラクションデコーダ２３か
らは、図１に示すＣＰＵ１１に対してCPU Halt信号を出
力している。ＣＰＵ１１は、このCPU Halt信号により、
通常のＣＰＵアクセスサイクルよりも長いアクセス時間
（データ準備時間）を必要とする外部メモリーのために
当該ＣＰＵ１１を一時的にそのインストラクションを止
めるようにする。

【００４６】また、外部リードの場合については、外部
メモリーから外部バスインターフェースを通して内部デ
ータバスに情報が載り、ＣＰＵ１１に送られる。これに
より、ＣＰＵ１１は、自動的に再起動して、次のインス
トラクションをフェッチ（Fetch）する。このとき、イ
ンストラクションデコーダ２３が動き、CPU Halt信号が
リセットされる。

【００４７】以上、アクセス条件等が記憶される構成部
分の具体例である。また、上述のＣＰＵ部１及びペリフ
ェラルチップ２₁，２₂，２₃，２₄の具体的な構成例を図
３に示す。

【００４８】図３に示すように、データ処理システム
は、ＣＰＵ部１及びペリフェラルチップ２₁，２₂を備え
ている。このデータ処理システムでは、各ペリフェラル
チップ２₁，２₂は、ＣＰＵ部１に接続されている２本の
各外部バス３₁，３₂上に配置されており、この各外部バ
ス３₁，３₂を介してＣＰＵ部１に接続されている。な
お、この図３では、データ処理システムが２個のペリフ
ェラルチップ２₁，２₂を備えている例を示しているが、
これは便宜的なものであり、データ処理システムをより
多くのペリフェラルチップを備えて構成できることはい
うまでもない。なお、図において、ペリフェラルチップ
に２₁，２₂の番号を付しているが、以下の説明におい
て、特定しない一のペリフェラルチップを指す場合に
は、ペリフェラルチップ２０として説明する。また、外
部バスについても３₁，３₂の番号を付しているが、以下
の説明において特定しない一の外部バスを指す場合に
は、外部バス３として説明する。

【００４９】このデータ処理システムは次のように処理
を行う。ＣＰＵ部１内のキューマネージャ４１は、ペリ
フェラルチップ２₁，２₂から外部バス３₁，３₂のキュー
バス３２を介して送られてくるキューを検出する。キュ
ーは、データ転送処理の開始を要求する情報を示す。

【００５０】キューマネージャ４１は、種類別に検出し
たキューをバッファにため込む一方、例えば４ビットの
キューＩＤ（Queue ＩＤ）として各種類を一つずつ優先
チャンネルセレクター４２へ出力する。キューマネージ
ャ４１は、キューの処理が完了した場合、キューを送っ
てきた要求源に対してキューが完了したことを知らせ
て、処理されたキューをリセットさせる。

【００５１】優先チャンネルセレクター４２には複数の
キューが送られてきており、優先チャンネルセレクター
４２は、そのように送られてくる複数のキューの中から
優先順位を参照して一つのキューを選び出し、その選択
したキューをＤＭＡ４３に送る。また、優先チャンネル
セレクター４２は、データの転送が終了して転送終了
（End Of Transfer）信号を受けた場合やキューの内容
が変化した場合に、その都度、次に実行されるべき転送
のキューを計算する（ＤＭＡ４３に送るキューＩＤを選
択する）。ここで、転送終了信号は、後述するシーケン
サー及びステートマシン（Sequencer＆State Machine）
から送られてくる信号である。

【００５２】ＤＭＡ４３は、システム内のデータの転送
処理を開始させる部分である。このＤＭＡ４３は、図示
しないシーケンサー、レジスター（Register）４４、ス
テートマシン（State Machine）４５等を備えている。
ここで、ステートマシン４５は、システムに応じてその
設定が決定されており、例えば、外部バス３のバス幅や
パススルー（Pass thru）モード、バースト（Burst）モ
ードといった２つのデータ転送モードの何れか一のデー
タ転送モード用に決定されている。パススルーモードと
は、ペリフェラルチップ２₁，２₂とＣＰＵ部１との間で
データ転送を行うモードであり、また、バーストモード
とは、ペリフェラルチップ２₁，２₂間でデータ転送を行
うモードである。

【００５３】具体的には、ＤＭＡ４３は、優先チャンネ
ルセレクター４２からのキューＩＤを受けて、中央集中
調停等といったデータの転送のためのセットアップ或い
は初期化（Initialization）をしてからデータ転送処理
を開始する。例えば、中央集中調停とは、データ処理シ
ステムの各部が同期して処理開始できるようにするため
の処理である。この中央集中調停により、ペリフェラル
チップ２₁，２₂の相互間でデータの送受信が可能とされ
る場合（バーストモードの場合）、及びＣＰＵ部１と各
ペリフェラルチップ２₁，２₂とがデータの送受信が可能
とされる場合（パススルーモードの場合）をそれぞれ例
に挙げて説明する。各ペリフェラルチップ２₁，２₂の相
互間のデータ送受信であるバーストモードの場合は以下
のようになる。

【００５４】ＣＰＵ部１は、先ず、アドレス情報を各外
部バス３₁，３₂上に送出する。ここで、アドレス情報
は、外部バス３上においてデータの送信側とされるペリ
フェラルチップ２を示す情報（ソースアドレス、source
address）、或いはデータの受信側とされるペリフェラ
ルチップ２を示す情報（デスティネーションアドレス、
destination address）である。このようなアドレス情
報をＣＰＵ部１は各外部バス３₁，３₂に送出し、各ペリ
フェラルチップ２₁，２₂は、外部バス３₁，３₂それぞれ
からアドレス情報を受信する。また、ＣＰＵ部１は、ア
ドレス情報と共に、そのようなデータ送受信において転
送されるデータの大きさ等の情報を送る。例えば、デー
タの転送は、「サイクル」といった複数の転送タイミン
グにより実現されるが、データの大きさとして例えばそ
のサイクル数を送る。これにより、送信側及び受信側で
は、何サイクル分のデータの転送が転送されるかが判断
できるようになる。そして、ＣＰＵ部１は、それら情報
とともに、上述したようなデータ幅やレスポンスディレ
イ等といったアクセス条件の情報を送る。

【００５５】各ペリフェラルチップ２₁，２₂は、アドレ
ス情報に基づいて自己がデータの送信側になっているこ
と、或いはデータの受信側になっていることを知る。具
体的には、ペリフェラルチップは、ＣＰＵ部１がこのよ
うにアドレス情報等を外部バス３₁，３₂により放送して
いる間（中央集中調停している間）、外部バス３₁，３₂
をモニタして、必要な情報として、このような自己が送
信側或いは受信側とされた情報をアドレス情報から得
る。

【００５６】そして、送信側のアドレス情報を受けた一
の該当する送信側のペリフェラルチップ２は、データを
外部バス３上に送出して、受信側のアドレス情報を受け
た一の該当する受信側の他のペリフェラルチップ２は、
送信側のペリフェラルチップ２が外部バス３上に送出し
たデータを受信する。すなわち、ＣＰＵ部１からアドレ
ス情報が外部バス３上に送出された以後、すなわち、Ｃ
ＰＵ部１の中央集中調停以後、該当する各ペリフェラル
チップ２₁，２₂は、ＣＰＵ部１から独立してデータの送
受信を行う。

【００５７】データの送受信については、具体的には、
各ペリフェラルチップ２₁，２₂は、バスインターフェー
ス６１を介して外部バス３₁，３₂のＭＵＸアドレス及び
データバス３３によって行う。通常、ＣＰＵ部１がＭＵ
Ｘアドレス及びデータバス３３をドライブしているが、
ペリフェラルチップ２₁，２₂間で、データの転送がなさ
れる際には、ＣＰＵ部１は、ＭＵＸアドレス及びデータ
バス３３をペリフェラルチップ用２₁，２₂に開放して、
送信側のペリフェラルチップ２がＭＵＸアドレス及びデ
ータバス３３をドライブするようにする。そして、受信
側のペリフェラルチップ２は、送信側のペリフェラルチ
ップ２によってドライブされているＭＵＸアドレス及び
データバス３３によりデータを順番に受信する。

【００５８】そして、ペリフェラルチップ２は、アドレ
ス情報とともに受け取ったデータの大きさを示す上述の
サイクル数に応じてデータの転送を行う。これにより、
ペリフェラルチップ２は、サイクル数の情報から転送終
了のサイクルを判断（検出）することにより、データ転
送を適切に終了させることができる。

【００５９】以上のように、各ペリフェラルチップ
２₁，２₂の相互間のデータ送受信であるバーストモード
が実行されている。次に、ペリフェラルチップ２₁，２₂
とＣＰＵ部１との間のデータ送受信であるパススルーモ
ードの場合を説明する。

【００６０】ＣＰＵ部１は、先ず、アドレス情報を外部
バス３₁，３₂上に送出する。ここで、アドレス情報は、
ＣＰＵ部１とデータの送受信の相手となる一のペリフェ
ラルチップ２を示す情報である。このようなアドレス情
報をＣＰＵ部１は外部バス３ ₁，３₂に送出し、各ペリフ
ェラルチップ２₁，２₂は、外部バス３₁，３₂からアドレ
ス情報を受信する。そして、送信側のアドレス情報を受
けた一の該当するペリフェラルチップ２は、ＣＰＵ部１
との間でＭＵＸアドレス及びデータバス３３を介してデ
ータの送受信を開始する。ここで、ＣＰＵ部１は、バス
インターフェース４６，４７を介してＭＵＸアドレス及
びデータバス３３に対するデータの送受信を行ってい
る。

【００６１】このように、ＣＰＵ部１からアドレス情報
が外部バス３₁，３₂上に送出されて行われた中央集中調
停以後、該当するペリフェラルチップ２は、ＣＰＵ部１
との間でデータの送受信を行う。

【００６２】ＤＭＡ４３は、以上のように、優先チャン
ネルセレクター４２からのキューＩＤを受けて、中央集
中調停等といったデータの転送のセットアップ或いは初
期化（Initialization）を実行してから実際のデータの
転送処理を行っている。

【００６３】なお、ＣＰＵ部１において、上述したキュ
ーマネージャ４１、優先チャンネルセレクター４２、Ｄ
ＭＡ４３及び２つのバスインターフェース４６，４７
は、バスマスターと称する部分を構成している。

【００６４】ここで、ＣＰＵ部１のＤＭＡ４３の詳細な
構成例を図４に示す。このように構成されたＤＭＡ４３
の処理は次のようになる。

【００６５】ＤＭＡ４３は、キュー変換テーブル（Queu
e Translation Table）５１により、上述の優先チャン
ネルセレクター４２により選択されたキューＩＤをアド
レスに変換する。具体的には、キュー変換テーブル５１
は、９ビット幅のＲＡＭ（Random Access Memory）とし
て構成されており、４ビットのキューコード（キューＩ
Ｄ）を９ビットのアドレスとして出力する。ここでいう
アドレスは、後述するＲＡＭレジスター５２において所
望のデータを選択するための情報となる。キュー変換テ
ーブル５１から出力された９ビットのアドレスは、ＲＡ
Ｍレジスター（ＲＡＭ Registers）５２に入力される。

【００６６】ＲＡＭレジスター５２は、アドレスに基づ
いて、キュー（要求）された転送に必要なパラメータを
実行レジスター５３に移動させる。例えば、ＲＡＭレジ
スター５２は、必要なパラメータとして、データ送信側
のモジュールのアドレス情報を示すソースアドレス（So
urce Address）、データ受信側のモジュールのアドレス
情報を示すデスティネーションアドレス（Destination
Address）、データの転送量（例えば、転送バイト数
（図中の「＃ of Byte」））、及びそのほかの制御情報
（制御ビット）等を移動させる。例えば、制御情報に
は、上述したレスポンスディレイやデータ幅等のアクセ
ス条件の情報が含まれている。

【００６７】実行レジスター５３は、初めに、初期化シ
ーケンス（Initialization Sequence）を実行してＲＡ
Ｍレジスター５２により得たアドレス情報等を外部バス
３₁，３₂上に送出して、例えば、それからＳＤＲＡＭの
ようなバーストデータ（BURSTData）転送を行う。な
お、初期化シーケンスの説明は省略する。

【００６８】また、実行レジスター５３には、テンプレ
ジスター（Temp Register）５４が接続されている。実
行レジスター５３は、転送最中であっても、割り込み処
理により優先順位の高いキューの内容を最優先に実行し
て転送処理を行ようになされており、テンプレジスター
５４は、高い優先順位の転送処理が実行されている間、
低い優先順位で実行途中のデータ転送の途中パラメータ
を待ち状態或いは待避状態（Suspend）として保持す
る。そして、テンプレジスター５４は、高い優先順位の
転送が終了してから、待ち状態にした途中パラメータを
実行レジスター５３の戻して、これにより実行レジスタ
ー５３は、転送途中の処理を再開する。

【００６９】また、データ転送の実行中には、シーケン
サー及びステートマシン（Sequencer＆State Machine）
５５は、現在実行されているキューの４ビットのＩＤを
優先チャンネルセレクター４２にフィードバックさせ
る。

【００７０】ここで、シーケンサー及びステートマシン
５５は、外部バス３₁，３₂を介して、データ処理システ
ム全体の同期をとったり、各種制御信号をペリフェラル
チップ２₁，２₂に送ったりする。また、シーケンサー及
びステートマシン５５は、データの転送終了後、転送終
了（End Of Transfer）信号を優先チャンネルセレクタ
ー４２へ送る。これにより優先チャンネルセレクター４
２では次のキューを選択する作業が開始される。

【００７１】以上のようにＤＭＡ４３が構成されてお
り、ＣＰＵ部１は、このＤＭＡ４３により、中央集中調
停等といったデータの転送のセットアップ或いは初期化
（Initialization）を行ってから実際にデータを送信す
る処理を開始することができる。

【００７２】一方、ペリフェラルチップ２₁，２₂は、図
３に示すように、内蔵のＤＭＡ６２によってデータの転
送処理を行う。ここで、図３には、一方のペリフェラル
チップ２₁の具体的な構成を示しているが、他方のペリ
フェラルチップ２₂も同様な構成をなしている。

【００７３】ペリフェラルチップ２₁，２₂のＤＭＡ６２
は、例えば、転送プロトコルの受け側となるバージョン
のＤＭＡである。具体的には、送信側であれば、ペリフ
ェラルチップ２は、このＤＭＡ６２により、制御線（コ
ントロールライン）３１を介してＣＰＵ部１から送られ
てくる送信側のアドレス情報に基づいて、データを送信
する処理を行い、受信側であれば、ペリフェラルチップ
２は、このＤＭＡ６２により、制御線３１を介してＣＰ
Ｕ部１から送られてくる受信側のアドレス情報に基づい
て、データを受信する処理を行う。

【００７４】ここで、ペリフェラルチップ２₁，２₂のＤ
ＭＡ６２の具体的な構成例を図５に示す。図４に示した
ＣＰＵ部１側のＤＭＡ４３と比べると構造の複雑さがな
くなっており、これは、例えば、中央集中調停等といっ
たデータの転送の際の初期化のためのアドレス情報等を
外部バス３にドライブする必要がなくなるからである。
一方で、ペリフェラルチップ２₁，２₂側のＤＭＡ６２
は、アドレス情報等の初期化データを受けるためのコマ
ンドインプットレジスター（Command Input Register）
７１を備えている。

【００７５】そして、ペリフェラルチップ２₁，２₂は、
図３に示すように、キュー・ラウンド−ロビン・スレー
ブ（Queue Round-Robin Slave）６３が、ＣＰＵ部１側
のキューマネージャ４１内のキュー・ラウンド−ロビン
・マスター（Queue Round-Robin Master）４８と対にな
って、キューバス３２を制御しながらデータをやりとり
する。

【００７６】図６には、ＣＰＵ部１及びペリフェラルチ
ップ２₁，２₂がＭＵＸアドレス及びデータバス３３を介
してデータを送受信するためのバスインターフェースの
具体的構成を示している。バスインターフェースは、図
３に示すように、ＣＰＵ部１が第１及び第２の外部バス
３₁，３₂に対応して備える２つのバスインターフェース
４６，４７や、ペリフェラルチップ２₁，２₂が備えるバ
スインターフェース６１である。

【００７７】バスインターフェースは、２つの内部アウ
トプットドライバ（Internal Output Driver 64b）８
１，８２、外部アウトプットドライバ（External Outpu
t Driver）８３、アウトプットレジスター（Output Reg
ister For Initialization）８４、インプットデータバ
ッファ（Input Data Buffer 32b）８５及びアウトプッ
トデータバッファ（Output Data Buffer 32b）８６を備
えている。

【００７８】２つの内部アウトプットドライバ８１，８
２は、内部バス用のバスドライバであり、内部アドレス
（Internal Address）用のバス８７と内部データ（Inte
rnalData）用のバス８８に対応して用意されている。例
えば、内部データ用のバス８８をドライブする内部アウ
トプットドライバ８１は、インプットデータバッファ８
５に記憶されているＭＵＸアドレス及びデータバス３３
からの外部データを、内部データ用のバス８８に送出す
る。この内部アウトプットドライバ８１，８２は、両方
とも、バスインターフェースが搭載されているチップが
転送のソース（Source）、すなわちデータ送信側になっ
たとき、又はデスティネーション（Destination）、す
なわちデータ受信側になったときに使用される。

【００７９】アウトプットレジスター８４は、ＣＰＵ部
１側のデータ転送のセットアップ（初期化）のためのも
のである。すなわち、このアウトプットレジスター８４
は、ＣＰＵ部１側のバスインターフェースでのみ実際に
機能する。具体的には、アウトプットレジスター８４
は、ＣＰＵ部１側において、ソースアドレス（Source A
ddress）、デスティネーション（Destination Addres
s）、及び転送バイト数（転送サイクル数）等を、外部
バス３₁，３₂上に送出する。また、外部アウトプットド
ライバ８３は、ＭＵＸアドレス及びデータバス３３を制
御するバスドライバである。例えば、外部アウトプット
ドライバ８３は、アウトプットデータバッファ８６に記
憶されている内部データ用のバス８８からの内部データ
を、ＭＵＸアドレス及びデータバス３３に送出する。

【００８０】また、ペリフェラルチップ２₁，２₂側のバ
スインターフェースの場合、バスインターフェースは、
ＭＵＸアドレス及びデータバス３３を介してＣＰＵ部１
から送られてくるコマンドインプット（Command Inpu
t）信号を、ペリフェラルチップ２₁，２₂のＤＭＡ６２
に送る。コマンドインプット信号は、セットアップの時
にＣＰＵ部１側から送られてくるもので、この信号に基
づいてＤＭＡ６２は、セットアップ動作として、ＣＰＵ
部１のＤＭＡ４３と同期をとる。これにより、上述した
ようにデータ転送のためのタイミングとされるサイクル
を同期して、ＣＰＵ部１とペリフェラルチップ２₁，２₂
との間で同期して発生させることができるようになる。

【００８１】以上、図３乃至図６にデータ処理システム
の具体的な構成を示した。しかし、これに限定されるこ
とはなく、本発明は、可能な限りにおいて他のシステム
に適用することができることは言うまでもない。

【００８２】

【発明の効果】本発明に係るデータ処理装置は、アドレ
ス空間に割り付けられたアクセス領域と、アクセス領域
へのアクセス条件とが対応付けされたアクセス条件テー
ブルが記憶される記憶手段と、アクセス条件テーブルに
基づいて、アクセス領域に、対応付けされたアクセス条
件に基づいてアクセスするアクセス制御手段とを備える
ことにより、アドレス空間に割り付けられたアクセス領
域と、アクセス領域へのアクセス条件とが対応付けされ
たアクセス条件テーブルに基づいて、アクセス制御手段
により、アクセス領域に、対応付けされたアクセス条件
に基づいてアクセスすることができる。これにより、デ
ータ処理装置は、アクセス条件の異なるアクセス領域に
対して、その条件に応じてアクセスすることができるよ
うになる。

【００８３】また、本発明に係るデータ処理方法は、ア
ドレス空間に割り付けられたアクセス領域と、アクセス
領域へのアクセス条件とが対応付けされたアクセス条件
テーブルに基づいて、アクセス領域に、対応付けされた
アクセス条件に基づいてアクセスすることにより、アク
セス条件の異なるアクセス領域に対して、その条件に応
じてアクセスすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のデータ処理システムの構
成を示すブロック図である。

【図２】上述のデータ処理システムのＣＰＵ部のアドレ
ス空間を管理する部分を示すブロック図である。

【図３】上述のデータ処理システムのより具体的な構成
を示すブロック図である。

【図４】上述のデータ処理システムのＣＰＵ部のＤＭＡ
の構成を示すブロック図である。

【図５】上述のデータ処理システムのペリフェラルチッ
プのＤＭＡの構成を示すブロック図である。

【図６】上述のデータ処理システム及びペリフェラルチ
ップのインターフェースの構成を示すブロック図であ
る。

【符号の説明】

１ＣＰＵ部、２₁，２₂，２₃，２₄ ペリフェラルチッ
プ、３外部バス、１２バスインタープリタ

Claims

【特許請求の範囲】

【請求項１】アドレス空間に割り付けられたアクセス
領域と、上記アクセス領域へのアクセス条件とが対応付
けされたアクセス条件テーブルが記憶される記憶手段
と、上記アクセス条件テーブルに基づいて、上記アクセス領
域に、対応付けされたアクセス条件に基づいてアクセス
するアクセス制御手段とを備えたことを特徴とするデー
タ処理装置。
【請求項２】上記アクセス領域がメモリー領域であっ
て、上記アクセス条件テーブルには、アクセス条件として、
上記メモリー領域のデータ幅の情報又は当該メモリー領
域へのアクセスの遅延量の情報のうちの少なくとも一の
情報が書かれていることを特徴とする請求項１記載のデ
ータ処理装置。
【請求項３】上記アクセス条件テーブルは、書換え可
能とされており、上記アクセス条件テーブルには、セット設計時において
決定されたアクセス条件が書かれていることを特徴とす
る請求項１記載のデータ処理装置。
【請求項４】上記記憶手段及び上記アクセス制御手段
を有する主処理手段と、制御バスと、制御バスを介して
上記主制御手段により制御される従属処理手段とを備え
ており、上記主処理手段は、上記従属処理手段のアクセス領域を
アクセスする際に、上記アクセス制御手段により、上記
アクセス条件テーブルに基づいて、上記アクセス領域
に、対応付けされたアクセス条件に基づいてアクセスす
ることを特徴とする請求項１記載のデータ処理装置。
【請求項５】アドレス空間に割り付けられたアクセス
領域と、上記アクセス領域へのアクセス条件とが対応付
けされたアクセス条件テーブルに基づいて、上記アクセ
ス領域に、対応付けされたアクセス条件に基づいてアク
セスすることを特徴とするデータ処理方法。