JP2001514824A - 電気通信接続の確立 - Google Patents

Abstract

(57)【要約】 本発明は、シーケンス及びフレームの完全さが保持されるように、スイッチ又はスイッチ段において異なるタイム・スロット間で接続に関係するユーザ・データをスイッチングする方法及び装置に関する。本発明によれば、スイッチにおける１以上の制御メモリの記憶位置形式による分配情報を決定するために効果的なアルゴリズムが利用される。これらのユーザ・データが前記スイッチ又はスイッチ段を通じて同一の相互的な時間順序を保持するように、前記アルゴリズムからの前記分配情報に従って、ユーザ・データがスイッチングされることになる。前記アルゴリズムにより決定された分配情報は、シーケンスの完全さを保証すると同時に、前記スイッチ及び／又はスイッチ段を通るユーザ・データの遅延を最小化する。前記アルゴリズムは、更に、一つのフレーム内の入タイム・スロットに関係するデータが同一フレーム内の出タイム・スロットに割り当てられるように、いくつかのデータを遅延させる制御情報を遅延値形式により発生する。

Description

【発明の詳細な説明】 電気通信接続の確立 発明の技術分野 本発明は、スイッチ又はスイッチ段を通るユーザ・データのスイッチングに関 する。特に、本発明は、スイッチ又はスイッチ段における異なるタイム・スロッ ト間の接続に関係するユーザ・データをスイッチングする方法及び装置に関する 。 発明の背景 ディジタル・スイッチを通ってスイッチングされるユーザ・データは、チャネ ル、いわゆる接続に属する。スイッチでは、スイッチにおけるそれぞれの入力に よる各接続から発生するユーザ・データは、スイッチにおけるそれぞれの選択可 能出力へスイッチングされる。これに対する接続で使用される技術は回路スイッ チングである。回路スイッチングにおいて共通のスイッチ構造は、「時空間時間 “Ｔｉｍｅ Ｓｐａｃｅ Ｔｉｍｅ” （ＴＳＴ）」と呼ばれている。この構造 を有するスイッチでは、複数の時間スイッチ段が空間スイッチ段に接続される。 ユーザ・データは、まず入時間スイッチ段、次に空間スイッチ段、最後に出時間 スイッチ段を通ってスイッチングされる。 ＴＳＴ構造のスイッチを通ってスイッチングされるいくつかの接続からのユー ザ・データは、時多重化により多重化される。時多重化では、ユーザ・データが 複数のタイム・スロットに配置され、これらは複数のフレームに配列される。ユ ーザ・データをスイッチによりスイッチングする際は、ユーザ・データが異なる 複数のタイム・スロット及び複数のフレーム間で移動される。これは、スイッチ の時間スイッチ段において、メモリ、いわゆる通話メモリによりユーザ・データ を遅延することにより達成される。通話メモリは、ユーザ・データを記憶するた めの記憶位置を備えている。各記憶位置は、１タイム・スロットに対応し、ある 時間中に、ユーザ・データの１データ・ワード、例えば１バイトを記憶する。通 話メモリに加えて、時間スイッチ段は、制御メモリ及びタイム・スロット・カウ ンタも備えており、これらによって、通話メモリへのユーザ・データの書き込み 、 及び通話メモリからユーザ・データの読み出しが異なる複数のタイム・スロット において実行される。更に、制御メモリもそれぞれ１タイム・スロットに対応さ せた複数の記憶位置を備えている。通話メモリと同様に、タイム・スロット・カ ウンタが制御メモリ内の記憶位置を周期的にアドレス指定する。各タイム・スロ ット用に、制御メモリ内の１記憶位置がアドレス指定されて制御メモリに記憶さ れた制御情報を読み出す。続いて、制御メモリ内の制御情報が通話メモリをアド レス指定して、一方において、入時間スイッチ段からユーザ・データを読み出し 、他方において、ユーザ・データを出時間スイッチ段に書き込む。 入時間スイッチ段に到着するユーザ・データは、入タイム・スロットにより提 供される。空間スイッチ段では、入時間スイッチ段により、ユーザ・データがい わゆる内部タイム・スロットに配置される。出時間スイッチ段から出て行くユー ザ・データは、出時間スイッチ段により出タイム・スロットに配置される。空間 スイッチ段におけるコンフリクトは、内部タイム・スロットにより防止される。 制御情報は、制御システム、例えば電気通信システムの一部であるコンピュー タ・プログラム制御された制御システムにより生成される。この制御システムは スイッチに接続されている。制御メモリへの制御情報の書き込みは、制御システ ムから指令されてスイッチによりユーザ・データのスイッチングに使用されたタ イム・スロットに割り当てる。 第１の接続形式、いわゆる狭帯域接続では、各フレームの単一入タイム・スロ ットによりユーザ・データが到着する。ユーザ・データは、異なる狭帯域接続に 対して異なった遅延となる。各狭帯域接続のときは、遅延は、そのユーザ・デー タがどの入タイム・スロットによりスイッチに到着するかにより、またどの内部 タイム・スロット及び出タイム・スロットによりその狭帯域接続用ユーザ・デー タがスイッチによりスイッチングされるかによる。狭帯域接続用の入タイム・ス ロット、内部タイム・スロット及び出タイム・スロット間の相互的なタイミング 関係は、この狭帯域接続に関係するユーザ・データの遅延を決定する。 他の接続形式、いわゆる広帯域接続は、各フレームにおいていくつかのタイム ・スロットを占有する。広帯域接続に関係するユーザ・データは、個別的ないく つかの狭帯域接続としての意味では、各フレーム内のいくつかの入タイム・スロ ットにより到着し、かつスイッチによりいくつかの内部タイム・スロット、及び いくつかの出タイム・スロットにスイッチングされる。従って、広帯域接続は、 いくつかの狭帯域接続の結合として考えることができる。広帯域接続に関係する ユーザ・データは、スイッチのより異なる遅延をもって連続的にいくつかの狭帯 域接続にスイッチングされる。 この接続での問題は、広帯域接続のためにシーケンスの完全さ、いわゆるタイ ム・スロット・シーケンスの完全さ（Ｔｉｍｅ Ｓｌｏｔ Ｓｅｑｕｅｃｅ Ｉ ｎｔｅｇｒｉｔｙ：ＴＳＳＩ）、及びフレームの完全さ いわゆるタイム・スロ ット・フレームの完全さ（Ｔｉｍｅ Ｓｌｏｔ Ｆｒａｍｅ Ｉｎｔｅｇｒｉｔ ｙ：ＴＳＦＩ）を得ることにある、即ち一方において、広帯域接続用のユーザ・ データを構成しているデータ・ワードがスイッチを通って同一の時間順序を維持 していること、また他方において、同一フレーム内の入タイム・スロットにより 到着するこれらのデータ・ワードが出タイム・スロットにおいて同一のフレーム に配置されることを保証することである。 例えばスイッチによりフレームの完全さ（ＴＳＦＩ）が確保されないのであれ ば、いくつかの電気通信応用におけるユーザ端末は、フレーム解析及びフレーム 再生装置を備える必要がある。これはユーザにとって好ましくないコストの増加 を意味する。 発明の概要 本発明の目的は、スイッチ又はスイッチ段を通すスイッチング接続におけるシ ーケンスの完全さ（ＴＳＳＩ：Ｔｉｍｅ Ｓｌｏｔ Ｓｅｑｕｅｎｃｅ Ｉｎｔ ｅｇｒｉｔｙ）及びフレームの完全さ（ＴＳＦＩ：Ｔｉｍｅ Ｓｌｏｔ Ｆｒａ ｍｅ Ｉｎｔｅｇｒｉｔｙ）を得る簡単な方法を見出すことにある。 特に、本発明の主な目的は、シーケンス及びフレームの完全さを保持するよう に、スイッチ及びスイッチ段において異なるタイム・スロット間の接続に関係す るユーザ・データをスイッチングする方法及び装置を提供することにある。 本発明の更なる目的は、ユーザ・データに関する相互的な時間順序（シーケン スの完全さ）がスイッチ又はスイッチ段を通して保持されるように、異なるタイ ム・スロット間でユーザ・データの分配を制御する情報について決定する簡単か つ効果的なアルゴリズムを提供することにある。更に、スイッチ段又は複数のス イッチ段による時間遅延は、可能な限り小さくなることが望ましい。 本発明の更なる他の目的は、フレームの完全さが保持されるように、スイッチ 又はスイッチ段を通るユーザ・データの遅延を制御し、遅延値形式により制御情 報を決定するアルゴリズムを拡張することにある。 これらの目的は、添付する請求の範囲により定義される本発明よって達成され る。 好ましくは、広帯域形式の接続に関係するユーザ・データは、一方において、 広帯域接続に割り当てられた各フレーム内の複数の内部タイム・スロットに分配 されてスイッチによりユーザ・データをスイッチングし、また他方において、前 記広帯域接続に割り当てられた各フレーム内の複数の出タイム・スロット・スイ ッチに分配されて前記スイッチにより前記ユーザ・データをスイッチングする。 本発明によれば、シーケンス及びフレームの完全さを保持することに関連して 利用された情報を判断するアルゴリズムが使用される。このアルゴリズムは、２ つの部分を含む。このアルゴリズムの第１の部分は、時間スイッチ段を通るシー ケンスの完全さを保持することに関連づけられる。前記第１の部分は、このアル ゴリズムの第２の部分との組み合わせにより、このスイッチを通るシーケンス及 びフレームの完全さを共に保持することに関連づけられる。 特に、前記アルゴリズムの第１の部分は、前記スイッチ内の制御メモリにおけ る記憶位置の形式により、分配情報を決定するために使用される。ユーザ・デー タを構成するデータ・ワードは、前記スイッチ段を通して同一の相互的な時間順 序を保持するように、前記アルゴリズムの第１の部分からの前記分配情報に従っ て、時間スイッチ段によりスイッチングされることになる。前記アルゴリズムの 第１の部分により決定された分配情報は、シーケンスの完全さを保証すると同時 に、スイッチ段によるユーザ・データの遅延を最小化する。 例としてＴＳＴスイッチでは、シーケンスの完全さを保持するために前記アル ゴリズムの第１の部分が入時間段に適用されてもよい。次に、出時間段によるシ ーケンスの完全さを保持するために、対応するアルゴリズム部分がこの出時間段 に使用されてもよい。従って、前記アルゴリズムの第１の部分は、スイッチ段を 通して又は完全なスイッチを通してのシーケンスの完全さを保持するために、前 記アルゴリズムの第２の部分から独立して使用されてもよい。 しかしながら、好ましい実施例は、スイッチによるシーケンス及びフレームの 完全さを共に保持するために、前記アルゴリズムの第１及び第２の部分が共に適 用されることを意味する。 特に、前記アルゴリズムの第２の部分は、一つのフレーム内の入タイム・スロ ットに関連づけられたデータ・ワードが同一フレーム内の出タイム・スロットに 割り当てられるように、ユーザ・データを遅延させるために、遅延値形式による 制御情報を発生する。問題の前記スイッチ段内の制御メモリは、好ましくは、拡 張されて、この制御メモリの拡張部分に発生した遅延値が記憶される。本発明の 最良の実施例において、遅延値は１ビット／タイム・スロットからなる。 本発明の実施例によれば、スイッチのスイッチ段における通話メモリは、全部 で２フレーム内のタイム・スロット数に対応する記憶位置を含むように、拡張さ れる。これらの記憶位置は、通話メモリ内に同一サイズの２メモリ部分に配列さ れる。更に、前記時間スイッチ段には、制御情報、なかでもスイッチ段の制御メ モリにおいて発生した遅延値、及びタイム・スロット・カウンタ回路からのカウ ンタ情報の決定した部分に基づいた遅延情報を発生するために遅延制御ユニット が設けられる。この遅延情報は、各タイム・スロットについて、（通話メモリが 設けられるのは出側段か入側段かに従って）前記通話メモリの第１及び第２の部 分のうちのいずれへ／から、そのユーザ・データがスイッチングされるべきかを 制御する。ここで、前記通話メモリの第１の部分は、第１のフレームの複数のタ イム・スロットに対応し、また前記制御メモリの第２の部分は後続する第２のフ レームの複数のタイム・スロットに対応している。 従って、ユーザ・データは、フレームの完全さ（ＴＳＦ１）を獲得するために 入又は出タイム・スイッチ段内で２フレームに対応する時間まで遅延され、これ によってデータ・ワードは、遅延値に従って、又は最終的に遅延制御ユニットに より発生した遅延情報に従って、最早可能（ｅａｒｌｉｅｓｔ ｐｏｓｓｉｂｌ ｅ）フレーム又は後続のフレームに出現するようにされる。 本発明は下記の利点を有する。 -シーケンスの完全さがスイッチ段により又はスイッチにより容易に保持され る。 -スイッチによりシーケンス及びフレームの完全さが共に保持可能とされる。 -シーケンス及びフレームの完全さを得るための遅延機構がスイッチの片側で 単に実施されるだけでよく、これによって遅延が最小化される。 -アルゴリズムにより決定される遅延情報がスイッチ段及び／又はスイッチに よるユーザ・データの遅延を最小化させる。 -遅延値形式による付加的な制御情報が１ビット／タイム・スロットにより実 現可能とされるので、ロジック実施を容易にし、かつ制御メモリに必要とされる 余分なメモリ空間を最小化する。 -メモリ・アクセ数が増加しない。 -解決方法がスイッチ構造自体に統合される。 図面の簡単な説明 ここで、図面を参照して更に本発明を詳細に説明する。 図１はＴＳＴ構造及び制御システムを有する回路-スイッチング・スイッチを 概要的に示す。 図２ａは本発明による制御システム及び出時間スイッチ段を有する時間スイッ チ・モジュールを示す。 図２ｂは本発明による制御システム及び入時間スイッチ段を有する時間スイッ チ・モジュールを示す。 図３は本発明によるタイム・スロット・カウンタ回路を示す。 図４は本発明による遅延制御ユニットを示す。 図５はどのように入タイム・スロット・ナンバーが内部タイム・スロット用の フレームの時間位相に対して正規化されるのかを説明する本発明による流れ図を 示す。 図６はどのように本発明によりオフセット変数が決定されるのかを示す。 図７ａはどのように制御メモリ内の記憶位置形式による分配情報がオフセット 変数を使用することにより判断されるのかを説明する本発明による流れ図を示す 。 図７ｂはどのように判断されたオフセット変数がそれぞれの制御メモリ内のメ モリ位置に対する入タイム・スロット及び出タイム・スロットの分配に影響する のかを示す。 図８はどのように内部タイム・スロットが出タイム・スロット用フレームの時 間位相に対して正規化されるのかについて説明する、本発明による流れ図を示す 。 図９はどのように基準値が決定されるのかについて説明する、本発明による流 れ図を示す。 図１０は基準値により表されたフレームに対して後続のフレームに関連づけら れるタイム・スロットがあるかについての判断を説明する、本発明による流れ図 を示す。 図１１は出タイム・スロット用のフレーム内のそれぞれのタイム・スロット番 号に対して遅延値形式により制御情報の判断を説明する、本発明による流れ図を 示す。 図１２はどのように入タイム・スロット内のユーザ・データが広帯域接続設定 の説明例による入タイム・スロット及び出タイム・スロットに分配されるのを概 要的に示す、入タイム・スロット、内部タイム・スロットのフレーム及び出タイ ム・スロットのフレームの図を示す。 実施例の説明 電話及びコンピュータのようなユーザ端末（図示なし）は、ユーザ・データを 発生し、また受信する。この「ユーザ端末」は、更にデータを発生し、また受信 する電気通信システムの内部装置、例えばトランク、トーン送信機、トーン受信 機及び会議ユニットを意味すると理解されるべきである。ユーザ・データは、例 えば８ビットのデータ・ワードからなる。１グループのユーザ端末へ又はからの ユーザ・データは、同一のいわゆるマルチプレクスによる多重化によりタイム・ スロットと呼ばれるタイム・インターバルで現れ、続いてこれらのタイム・スロ ットは、ＰＣＭフレーム又は単にフレームと呼ばれる１２５ｍｓのより大きなタ イム・インターバルの一部となる。ユーザ端末により発生され、また（通常は他 の）ユーザ端末により受信されるユーザ・データは、そのユーザ・データにとっ て固有な、いわゆる接続と関連づけられる。従って、マルチプレクスは、複数の 接続からのユーザ・データを含む。ある接続に関係するユーザ・データは、各フ レーム内の１以上のタイム・スロットに配列され、それぞれのフレームに対する これらタイム・スロットのタイミング関係は、連続するフレーム間で変化するこ とはない。これらのフレームは時間基準をなし、これによって、ユーザ・データ が接続に関連づけられる。 図１には、「時間-空間-時間」（Ｔｉｍｅ-Ｓｐａｃｅ-Ｔｉｍｅ）形式のいわ ゆるＴＳＴスイッチの回路-スイッチング・スイッチ１と、このスイッチに接続 された制御システム２とを有する電話通信システムが示されている。スイッチ１ は多数の入力３．ｎ及び多数の出力４．ｎを有する。簡単にするために、２つの 入力３．１、３．２及び２つの出力４．１、４．２のみが示されている。更に、 スイッチ１は、入時間スイッチ段５．ｎ及び出時間スイッチ段６．ｎを含み、こ れらは、対により、時間スイッチ・モジュール７．ｎの一部、及び空間スイッチ 段８を形成する。簡単にするために、２つの入時間スイッチ段５．１、５．２、 及び２つの出時間スイッチ段６．１、６．２のみが示されている。 各入力３．ｎはそれぞれの入時間スイッチ段５．ｎに接続されている。各出時 間スイッチ段６．ｎに対しては、それぞれの出力４．ｎが接続されている。同じ 時間スイッチ・モジュール７．ｎ内の入時間スイッチ段５．ｎ及び出時間スイッ チ段６．ｎにそれぞれ接続されている入力３．ｎ及び出力４．ｎは、通常同一グ ループのユーザ端末に関係するマルチプレクスに関連づけられる。入時間スイッ チ段からの出力９．ｎは空間スイッチ段８．ｎの入力１０．ｎに接続される。空 間スイッチ段の出力１１．ｎは、出時間スイッチ段６．ｎの入力１２．ｎに接続 される。出力９．１、９．２、１１．１、１１．２及び入力１０．１、１０．２ 、１２．１、１２．２に対する接続は、図によって更に明確に示されている。 図２ａでは、時間スイッチ・モジュール７．ｎ及び接続システム２が示されて いる。制御システム２は概要的に示されており、これに対して時間スイッチ・モ ジュール７．ｎはより詳細に示されている。時間スイッチ・モジュール７．ｎは 入時間スイッチ段５．ｎ及び出時間スイッチ段６．ｎを備えている。マルチプレ クスが１グループのユーザ端末から到着する入力３．ｎは、アドレス指定ユニッ ト１３に接続され、これは更に通話メモリ１４に接続されている。通話メモリ１ ４はアドレス指定ユニット１５に接続され、これは出力９．ｎに接続されている 。 入力１２．ｎはアドレス指定ユニット１６に接続され、これは更に通話メモリ１ ７に接続されている。通話メモリ１７はアドレス指定ユニット１８に接続され、 これは更に出力４．ｎに接続されている。制御システム２はアドレス指定ユニッ ト１９及び２０に接続されている。アドレス指定ユニット１９は制御メモリ２１ に接続されている。制御メモリ２１はアドレス指定ユニット２２に接続されてい る。アドレス指定ユニット２２はアドレス指定ユニット１５に接続されている。 アドレス指定ユニット２０は制御メモリ２３に接続されている。続いて、制御メ モリ２３はアドレス指定ユニット２４に接続されている。アドレス指定ユニット ２４の出力２５は、遅延制御ユニット２６に接続され、これは更にアドレス指定 ユニット１６に接続されている。入力２７には、それ自体知られており、従って 示されていない、クロック・パルスを発生するクロックからクロック信号が来て おり、各クロック・パルスは１タイム・スロットに対応している。入力２７はタ イム・スロット・カウンタ（ＴＳＣ）２８に接続されている。タイム・スロット ・カウンタ２８は、一方において、異なる出力２９，３０及び３１を通ってアド レス指定ユニット１３、１８、２２、２４に接続され、他方において、遅延制御 ユニット２６に接続されている。 タイム・スロット・カウンタ２８は、図３に更に詳細に示されている。それ自 体知られているカウンタ３２を除き、タイム・スロット・カウンタ２８は、更に 手段３３、手段３４及び手段３５を含み、これらに対してカウンタ３２が接続さ れている。出力２９は、手段３３に関連づけられ、かつアドレス指定ユニット１ ３に接続されている。出力３０は、一方において、手段３４に関連づけられ、か つアドレス指定ユニット手段２２に接続され、また他方において、アドレス指定 ユニット手段２４に接続されている。出力３１は、一方において、手段３５に関 連づけられ、かつアドレス指定ユニット手段１８に関連づけられ、また他方にお いて、遅延制御ユニット２６に接続されている。手段３３、３４及び３５の機能 は、以下で説明する。 遅延制御ユニット２６は図４に更に詳細に示されている。アドレス指定ユニッ ト機能２４の出力２５から遅延制御ユニット２６への入力３６は、一方において 、第１の比較器３７の第１の入力に部分的に接続され、他方において、第１の排 他 的論理和ゲート３８の第１の入力に部分的に接続されている。タイム・スロット ・カウンタ２８内の手段３５の出力３１から遅延制御ユニット２６への入力３９ は、一方において、手段４０に接続され、他方において、第２の比較器４１に接 続されている。手段４０は第１の比較器３７の第２の入力に接続されている。第 １の比較器３７及び第２の比較器４１は、第２の排他的論理和ゲート４２のそれ ぞれの入力に接続されている。排他的論理和ゲート４２からの出力は、第１の排 他的論理和ゲート３８の第２の入力に接続されている。第１の排他的論理和ゲー ト３８は更にアドレス指定ユニット遅延制御ユニット１６に接続されている。更 に、アドレス指定ユニット２４からの出力２５は、部分的に遅延制御ユニット２ ６を通ってアドレス指定ユニット１６に接続されている。 再び図１及び図２ａを参照すると、それぞれの接続でのユーザ・データは、入 力３．ｎから選択可能な出力４．ｎにスイッチ１によりスイッチングされる。こ の点に関して、時間スイッチ段５．ｎ、６．ｎにおける時間スイッチング、及び 空間スイッチ段８における空間スイッチングが実行される。時間スイッチングは 、そのフレームに対して与えられたタイム・スロットにより時間スイッチ段５． ｎ、６．ｎに到着したユーザ・データが遅延されて、時間スイッチ段５．ｎ、６ ．ｎからそのフレームに相対する他のタイム・スロットで出て行くことを意味す る。空間スイッチングでは、空間スイッチ段の入力１０．ｎからその出力１１． ｎへ直流接続のような物理的な接続が確立される。空間スイッチングは、入力１ ０．ｎ、例えば１０．７（図示なし）上の空間スイッチ段８に到着したユーザ・ データが選択可能な出力１１．ｎ、例えば１１．３（図示なし）から空間スイッ チ段８を出て行くことを意味する。 スイッチ１により接続に関係するユーザ・データをスイッチングする際に、ユ ーザ・データは、各フレーム内の与えられた１以上のタイム・スロット、いわゆ る入タイム・スロットにより入時間スイッチ段５．ｎに到着する。入タイム・ス ロットでは、ユーザ・データは通話メモリ１４（図２ａ）に書き込まれる。この ユーザ・データは、通話メモリ１４から他のタイム・スロット、いわゆる内部タ イム・スロットに読み出される。従って、内部タイム・スロットに存在するユー ザ・データは、中間空間スイッチ段８（図１）により物理的にスイッチングされ て、内部タイム・スロットにより出タイム・スイッチ段６．ｎの通話メモリ１７ （図２ａ）に書き込まれる。更に他のタイム・スロット、いわゆる出タイム・ス ロットでは、ユーザ・データが通話メモリ１７から読み出される。 通話メモリ１４及び１７へ及びこれらからユーザ・データの書き込み及び読み 出しは、アドレス指定ユニット１３、１５、１６、１８により制御され、これら は、更に、アドレス指定ユニット１９、２０、２２、２４、制御メモリ２１、２ ３、及び遅延制御ユニット２６を通ってタイム・スロット・カウンタ２８及び制 御システム２により制御される。 アドレス指定ユニット１３を通ってタイム・スロット・カウンタ回路２８によ り、ユーザ・データは、固定シーケンスにより、通話メモリ１４内の記憶位置４ ３．ｎに周期的に書き込まれる。通話メモリ１４内の記憶位置４３．ｎの数は、 １フレーム内のタイム・スロット数に等しい。簡単にするために、５記憶位置４ ３．１〜４３．５が示され（ただし、図２ａでは参照番号４３．１のみが示され ている）、これらは１フレーム内の５タイム・スロットに対応している。しかし ながら、実際において、各フレーム内のタイム・スロット数は、例えば、一般的 にほぼ５１２より大である。 各記憶位置４３．ｎは、各フレーム内の固有の１タイム・スロットのみを表し ている。従って、１フレーム内のある入タイム・スロットより到着するユーザ・ データは、入タイム・スロットに対応する与えられた記憶位置４３．ｎに記憶さ れる。通話メモリ１７から出タイム・スロットへのユーザ・データの読み出しは 、同様にして実行される。しかしながら、通話メモリ１７には、通話メモリ１４ の２倍の記憶位置４４．ｎ、即ち２フレーム内のタイム・スロットと同数の記憶 位置４４．ｎがある。通話メモリ１７、１０には、記憶位置４４．１〜４４．１ ０（ただし、図２ａには参照番号４４．１のみが示されている）が示されている 。ユーザ・データの読み出しは、各タイム・スロットが２つ置きのフレームによ り与えられた出タイム・スロットを表すように、固定シーケンスにより周期的に 、各出タイム・スロットに１記憶位置４４．ｎで、実行される。従って、ユーザ ・データは、最早可能出フレーム（ｅａｒｌｉｅｓｔ ｐｏｓｓｉｂｌｅ ｏｕ ｔｇｏｉｎｇ ｆｒａｍｅ）内、又は後続の出フレーム内のタイム・スロッ トにスイッチ可能にされる。 記憶位置４４．ｎが割り当てられたユーザ・データは、ユーザ・データを書き 込む時点でタイム・スロット・カウンタ２８の値に従って、２フレームに対応す る時間まで選択的に遅延可能にされると共に、この記憶位置４４．ｎ（アドレス 指定ユニット１６に対するアドレス指定情報）にユーザ・データの書き込みが実 行される。 ここで、図３を参照する。タイム・スロット・カウンタ２８の一部分を形成す るカウンタ３２は、異なるカウンタ値を採用するように、カウンタ・シーケンス の中で異なる状態を周期的に取る。カウンタ３２により取られる異なるカウンタ 値の数は、２フレーム内のタイム・スロット・ナンバーに等しい。２フレーム内 の各タイム・スロットのために、固有のカウンタ値が採用される。 手段３３及び３５では、カウンタ値からのいわゆるオフセットを有する値が発 生される。それぞれの手段３３及び３５では、位相値と呼ばれる値が各カウンタ 値に対して発生される。手段３３により得られた位相値は、カウンタ値と比較し た差を有し、内部タイム・スロット用のフレームと入タイム・スロット用のフレ ームとの間の位相差を表している。手段３５により得られた出力３１における位 相値は、カウンタ値と比較した差を有し、出タイム・スロット用のフレームと内 部タイム・スロット用のフレームとの間の位相差を表している。以下では、出力 ３１での位相値は、更に出位相値とも呼ばれる。スイッチは、これらの位相値に より、入タイム・スロット用のフレーム、内部タイム・スロット用のフレーム及 び出タイム・スロット用のフレーム間の相互的な位相差を処理する。 手段３３及び３４では、カウンタ値とフレーム内のタイム・スロット・ナンバ ーを表す値との間でモジュロ演算が実行される。モジュロ演算により、数が１フ レーム内のタイム・スロット・ナンバーに等しいが、しかしカウンタ３２から各 カウンタ・シーケンスに対して２回繰り返されるカウンタ値読み出しの１シーケ ンスは、手段３４の出力３０に周期的に発生される。手段３３では、位相値と１ フレーム内のタイム・スロット・ナンバーを表す値との間のモジュロ演算が実行 される。このようにして、オフセットを除き、手段３４からのカウンタ値と同一 のカウンタ値が手段３３の出力２９に発生される。実際において、モジュロ演算 は、カウンタ値及び位相値の最上位ビットが除去されることを意味する。 制御システム２（図１及び２ａ）により、スイッチ１を制御する制御情報が発 生される。この制御情報は、一方において、例えば１２ビットのデータ・ワード 、また他方において単一ビットのデータ・ワードを備えている。これらのデータ ・ワードは、制御メモリ２１及び２３内の記憶位置４５．ｎ及び４６．ｎにそれ ぞれ書き込まれ、かつ複数の単一ビットが制御メモリ２３内の記憶位置４７．ｎ （１ビット／記憶位置４７．ｎ）に書き込まれてスイッチ１を制御する。記憶位 置４７．ｎ内のビットは、以下，遅延値又は遅延ビットと呼ばれる。従って、そ れぞれの形式の記憶位置４５．ｎ、４６．ｎ）４７．ｎの数は、フレーム内のタ イム・スロット・ナンバーに等しい。従って、各形式の記憶位置４５．ｎ、４６ ．ｎ、４７．ｎの数は、５に等しい。制御情報は、アドレス指定ユニット２２、 ２４を通してタイム・スロット・カウンタ２８により、それぞれの制御メモリ２ １、２３における記憶位置４５．ｎ、４６．ｎ、４７．ｎから各タイム・スロッ トに読み出される。読み出しは、１フレーム内のそれぞれのタイム・スロットに 対して固有の１記憶位置４５．ｎ、４６．ｎ、４７．ｎが固定シーケンスにより 周期的に実行される。従って、各記憶位置４５．ｎ、４６．ｎ、４７．ｎは暗黙 のうちに各フレーム内の１タイム・スロットのみに対応する。 通話メモリ内のいずれの記憶位置からユーザ・データが読み出されるべきかを 表し、かつこのようにして内部タイム・スロット内に存在する制御情報は、各タ イム・スロト内の制御メモリ２１から読み出される。一方において、フレーム内 のいずれの出タイム・スロットにユーザ・データの読み出しが実行されるべきか 、また他方において、ユーザ・データが第１の可能フレームから読み出されるべ きか、又は１付加フレーム遅延されるべきかを表す制御情報は、各内部タイム・ スロット内の制御メモリ２３から読み出される。 遅延制御ユニット２６（図４）は、通話メモリ１７にユーザ・データを書き込 むために、アドレス指定ユニット２４を介して制御メモリ２３からの制御情報か ら、及びタイム・スロット・カウンタ２８からの制御情報から、アドレス指定ユ ニット１６へアドレス指定情報を発生する。ユニット２６において、制御メモリ ２３からの制御情報は、タイム・スロット・カウンタ２８からの情報と比較され る。比較結果は、アドレス指定ユニット１６を介して、通話メモリ１７の第１の 部分４８又は通話メモリ１７の第２の部分４９内の記憶位置４４．ｎに書き込ま れているユーザ・データとなる。 遅延制御ユニット２６は、入力３６において制御メモリ２３内の記憶位置４６ ．ｎ、４７．ｎから制御情報を受け取る。記憶位置４６．ｎ内の制御情報は、ア ドレス指定ユニット１６に直接印加され、かつアドレス指定情報の第１の部分５ ０を形成する。記憶位置４６．ｎ内の制御情報は、第１の比較器３７の第１の入 力にも印加される。入力３９はユニット３５から位相値が供給され、更にこれが アドレス指定ユニット１８を制御してユーザ・データを出タイム・スロットに読 み出す。第１の比較器３７の第２の入力は、ユニット３５からの位相値と、１フ レーム内のタイム・スロットの数を表す値との間でモジュロ演算を実行するユニ ット４０を介して、各フレーム内の出タイム・スロットを表す比較値Ａが供給さ れている。 あるタイム・スロットにおいて、比較値Ａが制御情報、即ち制御メモリ２３内 の記憶位置４６．ｎからの値Ｂより大きいときは、第１の比較器３７の出力の出 力データを構成するビットが「１」にセットされる。 他方において、もし比較値Ａが制御情報Ｂより小さい、又は等しいときは、こ のビットが「０」にセットされる。このビットが「１」にセットされると、この ビットは、以下を表す。即ち、 ｉ．もし、ユーザ・データの書き込みが通話メモリ１７の第１の部分４８に発 生し、更にユーザ・データの読み出しが通話メモリ１７の第１の部分４８に発生 すると、又は ｉｉ．もし、ユーザ・データの書き込みが通話メモリ１７の第２の部分４９に 発生し、更にユーザ・データの読み出しが通話メモリ１７の第２の部分４９に発 生すると、 ユーザ・データは、１フレーム以上遅延され、それ以外は遅延されない。 第２の比較器４１では、出位相値が１フレーム内のタイム・スロット・ナンバ ーを表す値と比較される。もし、出位相値が１フレーム内のタイム・スロット・ ナンバーより大きいときは、第２の比較器４１からの出力の出力データを構成す るビットが「１」にセットされる。他方において、出位相値が１フレーム内のタ イム・スロット・ナンバーより小さいか又は等しいときは、このビットが「０」 にセットされる。このビットが「１」にセットされれば、現在のタイム・スロッ ト内のユーザ・データの読み出しは、第２のメモリ１７の第２の部分４９から実 行される。そうではなく、このビットが「０」にセットされれば、これは、ユー ザ・データの読み出しが通話メモリ１７の第１の部分４８から実行されることを 示す。 第１の排他的論理和処理は、第２の排他的論理和ゲート４２により第１の比較 器３７からのビットと第２の比較器４１からのビットとの間で実行される。第１ の排他的論理和ゲートの結果は、第２の排他的論理和ゲート４２の出力における １ビットであり、これが「１」にセットされているときは、現在のタイム・スロ ットにおいて通話メモリ１７の第１の部分４８へのユーザ・データの書き込みは 、ユーザ・データが１フレーム以上遅延される結果となることを表している。そ うではなく、これが「０」にセットされているときは、現在のタイム・スロット において通話メモリ１７の第２の部分４９への書き込みは、ユーザ・データが１ フレーム以上遅延される結果となることを表している。 第２の排他的論理和処理は、第２の排他的論理和ゲート４２の出力からのビッ トと、記憶位置４７．ｎからの遅延ビットとの間の第１の排他的論理和ゲート３ ８により実行される。記憶位置４７．ｎからの遅延ビットは、アドレス指定情報 の第２の部分５１を構成する。この遅延ビットは、もしこれが「０」にセットさ れていれば、そのユーザ・データが通話メモリ１７の部分に、即ち第１の部分４ ８又は第２の部分４９に配置されることを表しており、このことは、ユーザ・デ ータが出タイム・スロット用に第１の可能フレーム内のタイム・スロットに読み 出されることを意味する。他方において、遅延ビットが「１」にセットされてい れば、ユーザ・データが通話メモリ１７のその部分に配置されることを表してお り、これは、後続のフレーム内のタイム・スロットに読み出されることを意味す る。 排他的論理和ゲート３８の出力における１ビット、いわゆる遅延情報は、もし これが「０」にセットされていれば、ユーザ・データが通話メモリ１７の第１の 部分４８に書き込まれることを表し、これに対して「１」にセットされていれば 、ユーザ・データが通話メモリ１７の第２の部分４９に書き込まれることを表し ている。第１の排他的論理和ゲート３８の出力からの１ビット形式での遅延情報 は、制御メモリ２３内の記憶位置４６．ｎ、４７．ｎにおける制御情報に基づき 、及びタイム・スロット・カウンタ２８からの出位相値に基づいて、通話メモリ １７の第１の部分４８か、又は通話メモリ１７の第２の部分４９にユーザ・デー タの書き込みが発生するように、アドレス指定ユニット１６を制御する。 いわゆる狭帯域接続において、接続用のユーザ・データは、各フレームの単一 の入タイム・スロット、各フレームの内部タイム・スロット、及び各フレームの 出タイム・スロットに出現する。狭帯域接続用の制御情報は、記憶位置４５．ｎ 及び記憶位置４６．ｎ、４７．ｎに書き込まれる。記憶位置４５．ｎ、４６．ｎ 、４７．ｎは内部タイム・スロットに対応する。記憶位置４５．ｎ内の制御情報 は、ユーザ・データがどの入タイム・スロットから内部タイム・スロットにスイ ッチされるべきか、即ちユーザ・データがどの記憶位置４３．ｎで通話メモリ１ ４から読み出されるかを示している。記憶位置４６．ｎ、４７．ｎ内の制御情報 は、内部タイム・スロットから、ユーザ・データがどの内部タイム・スロットへ スイッチされるべきか、即ちユーザ・データの読み出しが接続用の出タイム・ス ロットで発生するように、どの記憶位置４４．ｎで通話メモリ１７にそのユーザ ・データが書き込まれるべきかを示している。従って、狭帯域接続に関連づけら れた制御情報は、どの入タイム・スロットよりそのユーザ・データがスイッチに 到着するのかを表す値、そのユーザ・データが空間スイッチ段を通してどの入タ イム・スロットにスイッチされるべきかを表す値、及びそのユーザ・データがス イッチからどの出タイム・スロットに出て行くにのかを示す値を含む。以下、判 断されたフレームに対するタイミング関係を表す値は、入タイム・スロット・ナ ンバー、内部タイム・スロット・ナンバー及び出タイム・スロット・ナンバーと それぞれ呼ばれる。タイム・スロット・ナンバーに加えて、狭帯域接続に関する 制御情報は、記憶位置４７．ｎ．に書き込まれる各タイム・スロット用の一定遅 延値を含む。この値は、ユーザ・データがスイッチから最早可能フレームで出て 行くことを示す。 いわゆる広帯域接続では、接続用のユーザ・データが、いくつかの狭帯域接続 として原則的に、各フレームのいくつかの入タイム・スロット、各フレームのい くつかの内部タイム・スロット、及び各フレームのいくつかの出タイム・スロッ トにスイッチされる。従って、広帯域接続用のスイッチを制御する制御情報は、 いくつかの入タイム・スロット・ナンバー、いくつかの内部タイム・スロット・ ナンバー、及びいくつかの出タイム・スロット・ナンバーを含む。これに加えて 、制御情報は、広帯域接続用に１フレーム内の各タイム・スロットについて一つ の複数の遅延値を含み、ユーザ・データが最早可能フレームに現れるべきか、又 は出時間スイッチ段において１付加フレーム遅延されるべきかを表している。こ れらの値は記憶位置４７．ｎに書き込まれる。 更にこのような本発明の構成は、入時間スイッチ段に適用可能であることを理 解すべきである。図２ｂを参照すると、制御システム２が接続されている時間ス イッチ・モジュール７．ｎ形式によるスイッチ構造が示されている。図２ａと同 一の参照番号は、同一又は対応する要素を表すために使用されている。図２ａと 比較したときの差は、本発明が入時間スイッチ段５．ｎに適用されていることで ある。通話メモリ１４は２つの部分４８及び４９を含むように拡張され（簡単に するために、図２ａと同一の参照番号が使用される）、それぞれは番号がフレー ム内のタイム・スロットの番号に対応する記憶位置を含む。更に、制御メモリ２ １は、記憶位置４５．ｎに制御情報、また位置４７．ｎに遅延値４７．ｎ形式に よる制御情報を含むように、拡張されている。入時間スイッチ段５．ｎ内の制御 メモリ２１からの制御情報は、アドレス指定ユニット２２を通って遅延制御ユニ ット２６に供給され、この実施例において、遅延制御ユニット２６は、アドレス 指定ユニット１５に接続されて拡張通話メモリ１４からのユーザ・データの読み 出しを制御する。遅延制御ユニット２６は、図２ａのものにほぼ対応して機能し 、ここでは、出力２９におけるタイム・スロットのカウンタ情報が図２ａにおけ る手段３５からの情報に対応している。特に、遅延制御ユニットは、各内部タイ ム・スロットについて、通話メモリ１４の第１の部分４８及び第２の部分４９の うちのいずれのユーザ・データが内部タイム・スロットへスイッチされるべきか を制御する遅延情報を発生する。図２ａにより、遅延制御ユニット２６は拡張通 話 メモリ１７にユーザ・データを記憶するのを制御し、これに対して、図２ｂによ り、遅延制御ユニット２６は拡張通話メモリ１４からユーザ・データを読み出す のを制御することに注意すべきである。図２ｂにおいて、入時間スイッチ段６． ｎは、記憶位置４６．ｎに制御情報を有する制御メモリ２３と、１フレーム内の タイム・スロット・ナンバーに等しい数による記憶位置４４．ｎを有する通話メ モリ１７とを含む。制御メモリ２３内の制御情報は、通話メモリ１７内のユーザ ・データの記憶を直接制御し、また図２ａの手段３３により発生したタイム・ス ロット制御情報に対応するものは、制御メモリ１７からのユーザ・データの周期 的な読み出しを制御する。 実際において、このような本発明の構成は、ユーザ・データのいくつかを時間 スイッチ段を通して遅延させる任意の時間スイッチ段に適用可能であることを理 解すべきである。第１形式のタイム・スロットと第２形式のタイム・スロットと の間でユーザ・データをスイッチするために使用される任意の時間スイッチ段を 考える。例えば、第１のタイム・スロットは入タイム・スロットであってもよく 、また第２のタイム・スロットは内部タイム・スロットであってもよい。全く同 じように、第１のタイム・スロットは内部タイム・スロットであってもよく、ま た第２のタイム・スロットは出タイム・スロットであってもよい。間題の時間ス イッチ段内の通話メモリは、それぞれが１フレームに対応する複数の記憶位置を 有する２つの部分に拡張され、同様に、この段の制御メモリは遅延値の形式によ る制御情報を含むように拡張される。更に、各タイム・スロットについて、通話 メモリが設けられるのは出側段か、又は入側段かに従って）通話メモリのいずれ の部分へ／からのユーザ・データがスイッチされるべきかを制御する遅延情報を 発生する遅延制御ユニットが設けられている。 しかしながら、例えば放送の応用において、本発明は全ての加入者においてシ ーケンス及びフレームの完全さが得られるように、出側段に適用されることに注 意すべきである。このようにして、遅延制御は各出側広帯域接続に対して実行さ れる。 以下の説明において、広帯域接続に関する入タイム・スロット・ナンバーは、 ベクトルｔ_in[０，１，２．．．Ｗ−１]により表される。Ｗは各フレーム内の広 帯域接続用のタイム・スロット数を表す。対応して、内部タイム・スロット・ナ ンバーはベクトルｔ_int[０，１，２．．．Ｗ−１]により表され、また出タイム ・スロット・ナンバーはベクトルｔ_out[０，１，２．．．Ｗ−１]により表され る。簡単のために、入タイム・スロット・ナンバーはベクトルｔ_in[０，１，２ ．．．Ｗ−１]による連続的な順序で出現する。この順序は、ユーザ・データが 内部タイム・スロットに配列される順序と同一であると仮定される。 タイム・スロット・シーケンスの完全さ（ＴＳＳＩ）及びタイム・スロット・ フレームの完全さ（ＴＳＦＩ）が確保されるように、即ちユーザ・データを構成 しているデータ・ワード間の相互的な時間順序がスイッチによるスイッチングの 際に確保されるように、かつ同一のフレーム内の内部タイム・スロットに出現す るデータ・ワードが同一フレームの出タイム・スロットに出現するように、広帯 域接続に関係するユーザ・データを内部タイム・スロット及び出タイム・スロッ トに分配する方法によると、ベクトルｔ_in[０，１，２．．．Ｗ−１]、ｔ_int[０ ，１，２．．．Ｗ−１]、及びｔ_out[０，１，２．．．Ｗ−１]が入力データを構 成するアルゴリズムが使用される。これに加えて、このアルゴリズムは、入タイ ム・スロット用のフレームと内部タイム・スロット用のフレームとの間の位相差 を表す定数Δin、内部タイム・スロット用のフレームと出タイム・スロット用の フレームとの間の位相差を表す定数Δut、及び1フレーム内のタイム・スロット ・ナンバーを表す定数Ｃ_frame形式による入力データから開始する。広帯域接続 に関係するフレーム内のタイム・スロット・ナンバーＷは、１フレーム内のタイ ム・スロットの総数Ｃ_frameより小さいか、又は等しい。このアルゴリズムは、 入力データに基づいて、それぞれ制御メモリ２１、２３内の記憶位置４５．ｎ、 ４６．ｎ形式により分配情報を判断して入及び出タイム・スロット・ナンバーを 記憶し、かつ制御メモリ２１及び２３内の入及び出タイム・スロット・ナンバー のメモリは、この分配情報に従ってそれぞれ処理される。更に、このアルゴリズ ムは、記憶位置４７．ｎ形式により分配情報、及びこの分配情報に従って制御メ モリ２３に書き込む遅延値を決定する。更に、遅延値は、この分配情 報に従って記憶位置４７．ｎ内の制御メモリ２３に書き込まれる。 要するに、本発明により使用される異なる形式の情報は、以下簡単化された形 式により要約され得る。 -制御情報は、一方においてタイム・スロット・ナンバー、他方において遅延 値を含む。 -分配情報は、前記制御情報を記憶するためにそれぞれの制御メモリ内の記憶 位置を含む（内部タイム・スロット・ナンバーは４５．ｎに記憶され、出タイム ・スロット・ナンバーは４６．ｎに記憶され、かつ遅延値は４７．ｎに記憶され る）。 遅延情報は、遅延制御により発生され、かつそのユーザ・データが通話メモリ の第１及び第２の部分のうちのいずれへ／からスイッチされるべきかを制御する 情報からなる。 ベクトルｔ_in[０，１，２．．．Ｗ−１]、ｔ_int[０，１，２．．．Ｗ−１]及 びｔ_out[０，１，２．．．Ｗ−１]によるタイム・スロット・ナンバーは、いく つかの狭帯域接続用のタイム・スロット・ナンバーと同様にして発生される。入 タイム・スロット・ナンバー及び出タイム・スロット・ナンバーは、１つの接続 に対して複数のユーザ端末によって与えられ、これらのユーザ端末間でユーザ・ データがその接続の中でスイッチされる。ベクトルｔ_int[０，１，２．．．Ｗ− １]に対するタイム・スロット・ナンバーは、空間スイッチ段８においてコンフ リクトが発生しないように、決定される。異なる入時間スイッチ段５．ｎに到着 し、かつ同一の入時間スイッチ段６を通ってスイッチングされるべきユーザ・デ ータは、空間スイッチ段８においてコンフリクトが発生しないように、時間的に 離される。ユーザ・データは入時間スイッチ段５．ｎにより空間スイッチ段８内 の内部タイム・スロットへ配置される。例えば、同一の入時間スイッチ段６．ｎ を通ってスイッチされるべきいくつかの接続用のユーザ・データが空間スイッチ 段８において同一のタイム・スロットに出現すれば、コンフリクトが発生する。 ベクトルｔ_in[０，１，２．．．Ｗ−１]、ｔ_int[０，１，２．．．Ｗ−１]及び ｔ_out[０，１，２．．．Ｗ−１]によるタイム・スロット・ナンバーは、公知の 方法により発生され、従って更に詳細には説明しない。 ここで、タイム・スロット・ナンバーを分配すると共に、遅延値を決定して分 配する方法が図５〜１１を参照して説明される。 １．入タイム・スロット・ナンバーを内部タイム・スロット用のフレームの時 間位相に対して正規化し、ベクトルｔ_in0[０，１，２．．．Ｗ−１]を発生する 。正規化は、入タイム・スロット・ナンバーが内部タイム・スロット数用のフレ ームに相対して与えられるように、タイム・スロットナンバーが再生されること を意味する。 図５を参照して、ベクトルｔ_in0[０，１，２．．．Ｗ−１]の値を決定する。 まず、ヘルプ変数ｉをＯに初期化する、即ちｉ＝Ｏにセットする（ブロック６０ を参照）。次に、次のステップを含むシーケンスを反復する。即ち、 ｉ．ヘプ変数ｉをＷと比較する。ｉがＷり小さくないときは、反復を中断する （オプション・ブロック６１を参照）。 ｉｉ．（ｔ_in［ｉ］＋△_in）モジュロＣ_frameをｔ_in0［ｉ］に記憶する（ブロ ック６２を参照）。 ｉｉｉ．ｔ_in0［ｉ］をｔ_in0［Ｏ］と比較する（ブロック６３を参照）。もし ｔ_ino［ｉ］がｔ_in0[O]より小さいときは、Ｃ_frameをｔ_in0［ｉ］に加算する（ ブロック６４を参照）。 ｉｖ．１をヘルプ変数ｉに加算する（ブロック６５を参照）。 Ｃ_frameの値を超えるベクトルｔ_in0[０，１，２．．．Ｗ−１]は、その値に関 係するユーザ・データが、ベクトルｔ_in0[０，１，２．．．Ｗ−１]の値として Ｃ_frameの値より小さいユーザ・データより、後のフレームに関連づけられるこ とを示している。内部タイム・スロット・ナンバーはｔ_in0［ｎ］モジュロＣ_{fra me} により与えられる。 ２．変数δの値を決定する。変数δはオフセット変数であり、ユーザ・データ を内部タイム・スロットに分配するのを制御する値を表す。このようないわゆる オフセット値は、どのように広帯域接続に関係する内部タイム・スロット内のユ ーザ・データが内部タイム・スロットに分配されるべきかを決定する。オフセッ ト値がユーザ・データの分配に反映させる方法は、図７ｂに関連して更に詳細に 説明される。まず、ｔ_int[０，１，２．．．Ｗ−１]の値が変更されないように 、 ヘルプ・ベクトルｔ_int0[０，１，２．．．Ｗ−１]を生成する。ヘルプ・ベクト ルの値は、 により与えられる。 従って、ベクトルｔ_int[０，１，２．．．Ｗ−１]の値は、ベクトルｔ_int0[０ ，１，２．．．Ｗ−１]にコピーされる。以下、この方法はベクトルｔ_int0[０， １，２．．．Ｗ−１]の値を操作し、これに対してベクトルｔ_int[０，１，２． ．．Ｗ−１]は変更されることなく確保される。図６を参照して、まず、オフセ ット変数δを０に初期化して、オフセット変数δを決定する、即ちδ＝０にセッ トする（ブロック７０を参照）。更に、ヘルプ変数ｉを０に初期化する、即ちｉ ＝０にセットする（ブロック７１を参照）。次のステップが含まれるシーケンス を反復する。 ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断 する（ブロック７２を参照）。 iｉ．次のステップが含まれているシーケンスを反復する。 ｉｉ．ｉ ｔ_in0［ｉ］をｔ_int0［（ｉ＋δ）ｍｏｄｕｌｏ Ｗ］と比較する 。ｔ_in0［ｉ］がｔ_int0［（ｉ＋δ）ｍｏｄｕｌｏ Ｗ］より大きくないときは 、反復を中断する（ブロック７３を参照）。 ｉｉ．ｉｉ．Ｃ_frameをｔ_int0［δ］に加算する（ブロック７４を参照）。 ｉｉ．ｉｉｉ．変数δに１を加算する（ブロック７５を参照）。 ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック７６を参照）。 ３．オフセット変数δを使用して、制御メモリ２１及び２３内の記憶位置４５ ．ｎ、４６．ｎを形成している分配情報をそれぞれ決定し、かつ制御情報を分配 情報に従って制御メモリ２１、２３内の記憶位置４５．ｎ、４６．ｎに記憶する 。図７ａを参照して、ヘルプ変数を０に初期化する、即ちｉ＝０をセットする（ ブロック８０を参照）。下記のステップが含まれているシーケンスを反復する。 ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断 する（ブロック８１を参照）。 ｉｉ．ｔ_in［ｉ］を制御メモリ２１内の記憶位置４５．ｎに記憶する。ただし 、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏ Ｗ］（ブロック８２を参照）。 ｉｉｉ．記憶位置４６．ｎ内の制御メモリ２３にｔ_out［ｉ］を記憶する。た だし、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏ Ｗ］（ブロック８３を参照）。 ｉｖ．変数ｉに１を加算する（ブロック８４を参照）。 図７ｂは、各入タイム・スロット・ナンバーｔ_in［ｉ］及び各出タイム・スロ ット・ナンバーｔ_out［ｉ］に関して、入タイム・スロット・ナンバーｔ_in［ｉ ］、及び各出タイム・スロット・ナンバーｔ_out［ｉ］が内部タイム・スロット ・ナンバーｔ_int[０，１，２．．．Ｗ−１]により与えられる記憶位置４５．ｎ 、４６．ｎのうちのいずれにそれぞれが記憶されるかを、どのようにオフセット 変数δの異なる値（０、１及び２）が制御するのかを示す概要図である。簡単に するために、広帯域接続用の４タイム・スロット・ナンバー、即ちＷ＝４につい て考察する。 δ＝０のとき、入タイム・スロット・ナンバーｔ_in［０］、ｔ_in［１］、ｔ_in ［２］、ｔ_in［３］は、位置４５．ｔ_int［０］、４５．ｔ_int［１］、４５．ｔ_int ［２］及び４５．ｔ_int［３］にそれぞれ記憶される。記憶位置４５．ｎは、 接続に割り当てられている内部タイム・スロット・ナンバーにより決定され、か つそこでのインデックス値は、直接、入タイム・スロット・ナンバーに関連づけ られたインデックス値に対応している。同じことが出タイム・スロット・ナンバ ー及びそれらの記憶位置４６．ｎにも適用される。 δ＝１のとき、記憶位置４５．ｎ、４６．ｎは、接続に割り当てられている内 部タイム・スロット・ナンバーにより決定され、かつそこでのインデックス値は 入タイム・スロット・ナンバーに関連づけられたインデックス値に相対する１位 置だけ変移される。 δ＝２のとき、インデックス変移は２位置である。 ステップ１及び２と、記憶位置４５．ｎにおいて広帯域接続のために入タイム ・スロット・ナンバーを引き続き記憶することでステップ３による記憶位置４５ ． ｎの決定とは、入タイム・スロットと内部タイム・スロットとの間のシーケンス の完全さが確保されることを保証する。加えて、ステップ２により決定されたオ フセットにより、入タイム・スロットと内部タイム・スロットとの間の時間スイ ッチにおける遅延が最小化可能にされる。対応する手順は、シーケンスの完全さ 、及び最小化された時間スイッチング遅延が得られるように、内タイム・スロッ トと出タイム・スロットとの間の時間スイッチングに適用可能である。 完全なＴＳＴスイッチによるユーザ・データのスイッチングにおいて、シーケ ンスの完全さ及びフレームの完全さの両方を保存したいときは、ステップ１〜７ が実行され、そのうちのステップ４〜７が次のように説明される。 ４．内部タイム・スロット・ナンバーを正規化し、オフセット変数δによる分 配情報に従って、これ内部タイム・スロットが出タイム・スロット用フレームの 時間位相に対してどのように分配されるのかを考慮し、ベクトルｔ_int1[０，１ ，２．．．Ｗ−１]を発生する。正規化は、内部タイム・スロットが出タイム・ スロット用のフレームに相対して示されるように、再生されることを意味する。 図８を参照して、ベクトルｔint1[０，１，２．．．Ｗ−１]の値を決定する。ま ず、ヘルプ変数ｉを０に初期化する、即ちｉ＝０をセットする（ブロック９０を 参照）。次に、次のステップを含むシーケンスを反復する。 ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断 する（ブロック９１を参照）。 ｉｉ．ｔ_int1［ｉ］に（ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏ Ｗ］＋Δｕｔ）を 記憶する（ブロック９２を参照）。 ｉｉｉ． ｔ_int1［ｉ］をｔ_int1［０］と比較する（ブロック９３を参照）。 もし、ｔ_int1［ｉ］がｔ_int1［０］より小さいときは、Ｃ_frameをｔ_int1［ｉ］ に加算する（ブロック９４を参照）。 ｉｖ．ヘルプ変数ｉに１を加算する（ブロック９５を参照）。 ５．変数ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔの値を決定する。この値は、基 準値又はフレーム値と呼ばれ、ＴＳＦ１が考慮されないときは、出タイム・スロ ットへのユーザ・データの読み出しが実行される最早可能フレームを示す。変数 fiｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔの値が０か又はＣ_frameである。図９を 参照して、ヘルプ変数ｉを０にセットする（ブロック１００を参照）。次に、下 記のステップを含むシーケンスを反復する。 ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断 し（オプション・ブロック１０１を参照）、かつ変数ｆｉｒｓｔ＿ｆｒａｍｅ ｓｔａｒｔをＣ_frameにセットする（ブロック１０２を参照）。 ｉｉ．ｔ_int1［ｉ］をｔ_out［ｉ］と比較する（ブロック１０３を参照）。も し、ｔ_int1［ｉ］がｔ_out［ｉ］より大きいときは、変数ｆｉｒｓｔ＿ｆｒａｍ ｅ＿ｓｔａｒｔの値を０にセットする（ブロック１０４を参照）。 ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック１０５を参照）。 ６．タイム・スロットは決定基準値（フレーム値）により表されたフレームに 相対する後続のフレームに関連づけられているか否かを判断する。このようにし て、一定の出タイム・スロット・ナンバーに関係するユーザ・データが付加フレ ームにより遅延されるべきか否かが判断される。図１０を参照して、ヘルプ変数 ｉを０にセットし（ブロック１１０を参照）、かつ変数B_{_none_in_second_frame} を値ＴＲＵＥにセットする（ブロック１１１を参照）。以下、下記のステップを 含むシーケンスを反復する。 ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断 する（ブロック１１２を参照）。 ｉｉ．ｔ_int1［ｉ］を（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ ）と比較する（ブロック１１３を参照）。もし、ｔ_int1［ｉ］が（ｔ_out［ｉ］ ＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）より大きいときは、変数Ｂ_{_none_in_s econd_frame} を値ＦＡＬＳＥにセットし、次いで反復を中断する（ブロック１１ ４を参照）。 ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック１１５を参照）。 ７．遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹ形式により制御情報を決定し、これ らの遅延値を制御メモリ２３内の記憶位置４７．ｎに書き込む。図１１を参照し て、ヘルプ変数ｉを０にセットする（ブロック１２０を参照）。以下、下記のス テップを含むシーケンスを反復する。 ｉ．ヘルプ変数ｉをＷと比較する。ｉがＷより小さくないときは、反復を中断 する（判断ブロック１２１を参照）。 ｉｉ．ｔ_int1［ｉ］を（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ ）と比較する（ブロック１２２を参照）。もし、ｔ_int1［ｉ］が（ｔ_out［ｉ］ ＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）より大きくなく、かつ変数Ｂ_{_none_in _second_frame} が値ＦＡＬＳＥであるときは、値ＤＥＬＡＹを記憶位置４７．ｎ に記憶する。ただし、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏ Ｗ］（ブロック１ ２３を参照）。ＤＥＬＡＹは、ユーザ・データが出時間スイッチ段６．ｎにおい て１付加フレーム遅延されることを示す、即ちＤＥＬＡＹ＝１。もし、ｔ_int1［ ｉ］が（ｔ_out［ｉ］＋ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔ）より大きい、又 は変数Ｂ_{_none_in_second_frame}が値ＴＲＵＥであるときは、値ＮＯ＿ＤＥＬＡ Ｙを記憶位置４７．ｎに記憶する。ただし、ｎ＝ｔ_int［（ｉ＋δ）ｍｏｄｕｌ ｏ Ｗ］（ブロック１２４を参照）。ＮＯ＿ＤＥＬＡＹは、ユーザ・データが出 時間スイッチ段６．ｎにおいて付加フレームにより遅延されないことを示す、即 ちＮＯ＿ＤＥＬＡＹ＝０。 ｉｉｉ．１をヘルプ変数ｉに加算する（ブロック１２５を参照）。 好ましくは、アルゴリズムは、プロセッサ、例えばマイクロプロセッサにより 実行されるソフトウェアによって実現される。このマイクロプロセッサ（図示な し）は、１例として制御システムに配置される。以上のアルゴリズム説明は、プ ログラミング言語、例えばＣ＋＋において対応するプログラミング・コードが容 易に実施されるように作成されている。 以下、本発明により、広帯域接続用のＴＳＴスイッチをどのように構成すれば 、シーケンス及びフレームの完全さがスイッチにより確保されるのかが示されて いる。３チャネルの広帯域接続について考察する。従って、Ｗ＝３。１フレーム Ｃ_frame内の総タイム・スロット・ナンバーは５１２である。制御システム２は 、入タイム・スロットｔ_in＝｛１５、２４３、３７２｝から出タイム・スロット ｔ_out｛３６、１６７、２２１｝への３チャネル広帯域接続を確立する要求を受 け取る。データをスイッチングするためのアイドル内部タイム・スロットは、 ｔ_int＝｛１８３、３２７、３７８｝である。入タイム・スロット用のフレーム と内部タイム・スロット用のフレームとの間の位相差は、Δ_in＝１３である。入 タイム・スロット用のフレームと出タイム・スロット用のフレームとの間の位相 差は、Δ_ut＝２７６である。 図１２は、この例により、どのように入タイム・スロット内のユーザ・データ が内部タイム・スロット及び出タイム・スロットへ分配されるのかを概要的に示 す、入タイム・スロットのフレーム、内部タイム・スロット及び出タイム・スロ ットのフレームの図である。位相差Δ_in＝１３及びΔ_out＝２７６は点線により 示されている。タイム・スロット・ナンバー１５、２４３、３７２は入フレーム 内の位置を示し、これに対してＸの位置は、タイム・スロットが到着する時間軸 ｔ_intに対する時点を示す。タイム・スロット・ナンバー３６、１６７、２２１ は出タイム・スロットの位置を示し、これに対してＸの位置は、出フレームに読 み出される時間軸ｔ_intに対する時点を示す。 制御システム２内のプロセッサは、以上で与えた入力パラメータの値から開始 する本発明のよるアルゴリズムを実行する。 １．入タイム・スロット・ナンバーは、図５の流れ図により内部フレームに対 して正規化される。従って、正規化された入タイム・スロット・ナンバーｔ_in0 のヘルプ・ベクトルは、｛２８、２５６、３８５｝となる。 ２．オフセット変数δの値は、図６の流れ図に従って決定される。従って、オ フセット値はδ＝１となる。 ３．制御メモリ２１及び２３内の記憶位置４５．ｎ、４６．ｎの形式による分 配情報は、それぞれ図７ａの流れ図に従って決定される。その結果、制御情報｛ ３７２、１５、２４３｝は制御メモリ２１内の位置４５．｛１８３、３２７、３ ７８｝に配置され、また制御情報｛２２１、３６、１６７｝は制御メモリ２３内 の位置４６．｛１８３、３２７、３７８｝に配置される。δ＝１なので、入タイ ム・スロット・ナンバー及び出タイム・スロット・ナンバーはそれぞれの制御メ モリにおいて１位置だけ遷移される。例えば、入タイム・スロット・ナンバー１ ５は４５．１８３の代わりに位置４５．３２７、入タイム・スロット・ナンバー ２４３は４５．３２７の代わりに位置４５．３７８、及び入タイム・スロット ・ナンバー３７２は４５．３７８の代わりに位置４５．１８３（＋５１２）に帰 結する。 ４．入タイム・スロット・ナンバーは、図８の流れ図に従ってオフセット変数 を考慮して、出フレームに対して正規化される。従って、正規化された入タイム ・スロット・ナンバーｔ_int1のヘルプ・ベクトルは、｛５１、１０２、４１９｝ となる。 ５．基準値変数ｆｉｒｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔは、図９の流れ図に従っ て決定される。基準値変数の値は、最速入タイム・スロット（ｆａｓｔｅｓｔ ｉｎｃｏｍｉｎｇ ｔｉｍｅ ｓｌｏｔ）がフレーム完全さ補正機構を考慮する ことなく、スイッチされ得る出フレームを表す。オフセット値１を考慮して、ス テップ３により決定された分配情報により、入タイム・スロット１５内のデータ は、内部タイム・スロット３２７にスイッチされ、それから最も早く出フレーム Ｂ内のタイム・スロット３６に読み出すようにスイッチされる。時間に関して、 出フレームＡ内のタイム・スロット３６に読み出すためにこのデータをスイッチ させることは不可能である。しかしながら、ユーザ・データを入タイム・スロッ ト２４３から内部タイム・スロット３７８へ、次いで出フレームＡ内の出タイム ・スロット１６７へスイッチさせることは可能である。このようにして、ｆｉｒ ｓｔ＿ｆｒａｍｅ＿ｓｔａｒｔは、出フレームＡを表す値０を獲得する。 ６．図１０の流れ図により、タイム・スロットが基本値０により表されたフレ ームに相対する後続のフレームに関連づけられているか否か、換言すれば、その データが出フレームＢにスイッチされる入タイム・スロットがあるか否かが判断 される。図１２により、時間に関して、入タイム・スロット１５及び３７２内の データは出フレームＢにスイッチされるべきことが分る。従って、変数Ｂ_{_none_ in_second_frame} は値ＦＡＬＳＥとなる。 ７．遅延値形式により制御情報は、図１１の流れ図に従って判断され、かつ制 御メモリ２３内の位置４７．ｎに記憶される。ＮＯ＿ＤＥＬＡＹは記憶位置４７ ．１８３、４７．３２７に記憶され、またＤＥＬＡＹは記憶位置４７．３７８に 記憶される。実際において、内部タイム・スロット３７８にスイッチされる入タ イム・スロット２４３からのデータは、このデータが出フレームＡ内のタイム・ ス ロット１６７に読み出されず、代わって出フレームＢ内のタイム・スロット１６ ７に読み出されるように、１フレームだけ遅延されることを意味する。 このようにして、スイッチは、所望の広帯域接続用のスイッチを通して共にシ ーケンス及びフレームの完全さが確保されるように、設定される。入タイム・ス ロットＢ内の入タイム・スロット１５、２４３、３７２内のデータは、出フレー ムＢ内のタイム・スロット３６、１６７、２２１に同一の正逆順序により読み出 される。 位置４５．ｎ、４６．ｎ内の制御情報は、シーケンスの完全さが確保されるよ うに、ユーザ・データがスイッチされるのを確実にする。位置４５．ｎ、４６． ｎ内の制御情報は、遅延情報を読み出す遅延制御ユニット２６に読み出される。 この遅延情報は、各内部タイム・スロットについて、内部タイム・スロット内の ユーザ・データが発信タイム・スイッチ段６．ｎ内のスピーチ・メモリ１７の第 １の部分４８及び第２の部分４９のうちのいずれにスイッチされるべきかを制御 する。このようにして、遅延情報は、ユーザ・データが出タイム・スロットの第 １の可能フレームに出現すべきか、又は１付加フレームにより遅延されるべきか を制御する。 本発明の以上の実施例は、どのように発明の概念が実現され得るかの単なる例 であって、本発明がこれに限定されない。本発明の精神及び基本原理から逸脱す ることなく、説明したもの以外に本発明を特定形式に包含することは可能である 。 例えば、タイム・スロット・カウンタ回路２８は、図３の出力２９、３０及び ３１に出力されるカウンタ値及び位相値を多かれ少なかれ直接発生する個別的な ３個のカウンタにより実現され得る。 このアルゴリズムは、例え拡張した通話メモリが入タイム・スイッチ段に設け られても機能するように、容易に変更可能である。 更に、与えられたアルゴリズムは、説明したものと異なるハードウェア構成に 使用できるように、変更されてもよい。 本発明は、添付する請求の範囲により定義され、かつここで説明し、かつ請求 した基本原理を保持する更なる変更及び改良は本発明の範囲内にある。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ (72)発明者 ハンソン，ウルフ スウェーデン国 フディンゲ，ノラングス ベーゲン 74エイ

Claims (1)

1. 【特許請求の範囲】 1.広帯域接続に関係し、かつ第１のタイム・スロットのフレーム内にある第１ のタイム・スロットのサブセットＷに出現するユーザ・データを、通話メモリに 記憶し、かつ読み出すことにより、これらのユーザ・データを第２のタイム・ス ロットのフレーム内にある対応する第２のタイム・スロットのサブセットＷへス イッチングする方法であって、前記記憶位置から読み出すための位置が制御メモ リ内のタイム・スロット・ナンバーにより決定され、前記第１のタイム・スロッ トのサブセットが第１のタイム・スロット・ナンバーｔ_in[０，１，．．．Ｗ− １]に関連づけられ、かつ前記第２のタイム・スロットのサブセットが第２のタ イム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]に関連づけられている 方法において、 更に、前記第２のタイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１] により与えられる前記制御メモリ内の位置のうちのいずれに、前記第１のタイム ・スロット・ナンバーｔ_in［ｉ］が記憶されるべきかを、各第１のタイム・スロ ット・ナンバーｔ_in［ｉ］について、制御しているオフセットδを決定すること により、第１のタイム・スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]を記憶 するための分配情報を前記制御メモリ内の記憶位置形式により決定し、かつ前記 決定した位置に前記第１のタイム・スロット・ナンバーｔ_in［ｉ］を記憶するス テップを備えていることを特徴とする方法。 ２．前記分配情報の決定は、 -前記第１のタイム・スロットが前記第２のタイム・スロット用のフレームに 相対して示されるように、前記第２のタイム・スロット用のフレームの時間位相 に対して前記第１のタイム・スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]を 正規化するステップと、 -前記正規化された第１のタイム・スロット・ナンバーｔ，no[０，１，．．． Ｗ−１]及び前記第２のタイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ− １]から、前記第１のタイム・スロットのサブセット内にあるユーザ・データを 前記第２のタイム・スロットのサブセットへ分配することを制御する前記オフセ ットδを決定するステップと を備え、 各第１のタイム・スロット・ナンバーｔ_in［ｉ］に対して、前記位置の制御は 、前記第２のタイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]、前記 決定されたオフセットδ、及び１フレームにおける前記広帯域接続用のタイム・ スロット数Ｗのうちの少なくとも１つに基づいていることを特徴とする請求項１ 記載の方法。 3. 前記第１のタイム・スロットはスイッチ段に到着するタイム・スロットに 対応し、かつ前記第２のタイム・スロットは前記スイッチ段から出て行くタイム ・スロットに対応することを特徴とする請求項１記載の方法。 4.各第１のタイム・スロット・ナンバーｔ_in［ｉ］に対して、前記第１のタイ ム・スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]の前記正規化は、 -前記第１のタイム・スロット・ナンバーｔ_in［ｉ］、及び前記第１のタイム ・スロット用のフレームと前記第２のタイム・スロット用のフレームとの間の位 相差Δ_inの和を決定するステップと、 -前記決定した和と１フレームにおけるタイム・スロットの総数Ｃ_frameとの間 でモジュロ演算を実行することにより、正規化された第１のタイム・スロット・ ナンバーｔ_in0［ｉ］の初期値を決定するステップと、 -前記初期値のうちの第１のものを現在の決定初期値と比較するステップと、 -前記比較の結果に従って、１フレーム内のタイム・スロットの総数Ｃ_frameに 対応する値を前記正規化した第１のタイム・スロット・ナンバーｔ_in0［ｉ］の 初期値に選択的に加算して前記第１のタイム・スロット・ナンバーｔ_in［ｉ］に 関連づけられた第２の正規化した第１のタイム・スロット・ナンバーｔ_in0［ｉ ］を発生するステップと を含むことを特徴とする請求項２記載の方法。 5. 前記オフセットδの前記決定は、前記正規化した第１のタイム・スロット ・ナンバーｔ_in0[０，１，．．．Ｗ−１]、及び前記第２のタイム・スロット・ ナンバーｔ_int0［０，１，．．．Ｗ−１]に基づく比較と、前記比較の結果に従 って前記オフセットδを選択的に増加させることを含む反復処理を備えているこ とを特徴とする請求項２記載の方法。 6. 前記反復処理における各反復は、 -正規化した第１のタイム・スロット・ナンバーｔ_in0［ｉ］と、前記オフセッ トδの現在値及び１フレーム内の前記広帯域接続用のタイム・スロット数Ｗに従 って、前記第２のタイム・スロット・ナンバーｔ_int0［０，１，．．．Ｗ−１] のうちの１つとの比較、及び -１フレーム内のタイム・スロットの総数Ｃ_frameを、前記比較の結果に従−っ たインデックスとして前記オフセットδの現在値により示される第２のタイム・ スロット・ナンバーｔ_int0［０，１，．．．Ｗ−１]のものに選択的に加算する こと を含むことを特徴とする請求項５記載の方法。 7. 前記制御メモリの位置は、各第１のタイム・スロット・ナンバーｔ_in ［ｉ］について、下記の式： ｔ_int［（ｉ＋δ）ｍｏｄｕｌｏ Ｗ］ により与えられることを特徴とする請求項２記載の方法。 8.広帯域接続に関係し、かつ第１のタイム・スロットのフレームの内にある第 １のタイム・スロットのサブセットに出現するユーザ・データを第２のタイム・ スロットのフレーム内で対応する第２のタイム・スロットのサブセットへスイッ チングする装置であって、 -これらのユーザ・データを記憶し、かつ読み出す通話メモリと、 -タイム・スロット・ナンバーを記憶する制御メモリとを有し、前記通話メモ リ内の位置が前記制御メモリ内の前記タイム・スロット・ナンバーにより決定さ れ、前記第１のタイム・スロットのサブセットが第１のタイム・スロット・ナン バーｔ_in[０，１，．．．Ｗ−１]に関連づけられ、かつ前記第２のタイム・スロ ットのサブセットが第２のタイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ −１]に関連づけられている装置において、更に、 各第１のタイム・スロット・ナンバーｔ_in［ｉ］に対して、前記第２のタイム ・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]により与えられる前記制御 メモリ内の位置のうちのいずれに、前記第１のタイム・スロット・ナンバー ｔ_in［ｉ］が記憶されるべきかを制御するオフセットを決定することにより、各 第１のタイム・スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]を記憶する分配 情報を前記制御メモリ内の記憶位置形式により決定し、かつ前記決定した位置に 前記第１のタイム・スロット・ナンバーｔ_in［ｉ］を記憶させる手段を備えてい ることを特徴とする装置。 9. 広帯域接続に関係し、かつ入タイム・スロットのフレーム内にある入タイ ム・スロットに出現するユーザ・データを通話メモリに記憶し、かつ読み出すこ とにより、これらのユーザ・データを内部タイム・スロットのフレーム内で対応 する内部タイム・スロットのサブセットＷ、及び出タイム・スロットのフレーム 内で対応する出タイム・スロットのサブセットＷへスイッチングする方法であっ て、前記通話メモリ内の位置がそれぞれの制御メモリ内のタイム・スロット・ナ ンバーにより決定され、前記入タイム・スロットのサブセット、前記内部タイム ・スロットのサブセット及び前記出タイム・スロットのサブセットが入タイム・ スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]、内部タイム・スロット・ナン バーｔ_int[０，１，．．．Ｗ−１]及び出タイム・スロット・ナンバーｔ_out［０ ，１，．．．Ｗ−１]に関連づけられている方法において、更に、 -前記入タイム・スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]及び前記出 タイム・スロット・ナンバーｔ_out[０，１，．．．Ｗ−１]を記憶する分配情報 を、それぞれの制御メモリ内の記憶位置形式により、それぞれ決定するステップ と、 -前記内部タイム・スロットが前記出タイム・スロット用のフレームに相対して 示されるように、前記出タイム・スロット用のフレームの時間位相に対して前記 内部タイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]を正規化するス テップと、 -ユーザ・データの読み出しが最も早く実行され得る出フレームを表すフレー ム値を決定するステップと、 -前記接続のいずれかの出タイム・スロットは前記決定したフレーム値により 表されたフレームに相対して後続のフレームに関連づけられているか否かについ て決定するステップと、 -ユーザ・データは、前記正規化された内部タイム・スロット・ナンバーｔ_int [０，１，．．．Ｗ−１]、前記出タイム・スロット・ナンバーｔ_out[０，１，． ．．Ｗ−１]、前記決定されフレーム値、及び後続のフレームとの関連の決定に 基づいて、第１の可能出フレームに出現すべきか、又は１付加フレーム遅延され るべきかについて、制御する制御情報ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹを決定する ステップと を備えていることを特徴とする方法。 10．前記分配情報の決定は、 -前記入タイム・スロットが前記内部タイム・スロット用のフレームに相対し て示されるように、前記内部タイム・スロット用のフレームの時間位相に対して 前記入タイム・スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]を正規化するス テップと、 -前記正規化された入タイム・スロット・ナンバーｔ_in0[０，１，．．．Ｗ− １]及び前記内部タイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]によ り、前記入タイム・スロットのサブセット内にあるユーザ・データを前記内部タ イム・スロットのサブセットと前記出タイム・スロットのサブセットとに分配す ることを定めるオフセットδについて決定するステップと、 -各入タイム・スロット・ナンバーｔ_in［ｉ］及び各出タイム・スロット・ナ ンバーｔ_out［ｉ］に対して、前記入タイム・スロット・ナンバーｔ_in［ｉ］及 び出タイム・スロット・ナンバーｔ_out［ｉ］は、前記内部タイム・スロット・ ナンバーｔ_int[０，１，．．．Ｗ−１]、前記オフセットδ、及び１フレーム内 の広帯域接続用タイム・スロット・ナンバーＷに基づき、前記内部タイム・スロ ット・ナンバーｔ_int[０，１，．．．Ｗ−１]により示されるそれぞれの制御メ モリ内のいずれの記憶位置に、それぞれ記憶されるべきかについて、決定し、か つそれぞれの制御メモリ内の前記決定した位置に前記入タイム・スロット・ナン バーｔ_in［ｉ］及び前記出タイム・スロット・ナンバーｔ_out［ｉ］を記憶する ステップと を備えていることを特徴とする請求項９記載の方法。 11．各入タイム・スロット・ナンバーｔ_in［ｉ］に対して、前記入タイム・ スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]の正規化は、 -前記入タイム・スロット・ナンバーｔ_in［ｉ］、及び前記入タイム・スロッ ト・ナンバー用のフレームと前記内部タイム・スロット用のフレームとの間の位 相差Δ_inの和を決定するステップと、 -前記決定した和と１フレーム内のタイム・スロットの総数Ｃ_frameとの間のモ ジュロ演算を実行することにより、正規化した入タイム・スロット・ナンバ-ｔ_{i n0} ［ｉ］の初期値を決定するステップと、 -前記初期値のうちの最初のものを前記決定した現在初期値と比較するステップ と、 -前記初期値の比較の結果に従って、１フレーム内のタイム・スロットの総数Ｃ_{f rame} に対応する値を、前記正規化した入タイム・スロット・ナンバーｔ_in0［ｉ ］の初期値に選択的に加算して、更新され、正規化され、前記入タイム・スロッ ト・ナンバーｔ_in0［ｉ］に関連づけられた入タイム・スロット・ナンバーｔ_in0 ［ｉ］を発生するステップとを備えていることを特徴とする請求項１０記載の方 法。 12．前記オフセットδの決定は、前記正規化した入タイム・スロット・ナンバ ーｔ_in0[０，１，．．．Ｗ−１]及び前記内部タイム・スロット・ナンバーｔ_{int 0} [０，１，．．．Ｗ−１]に基づく比較と、前記比較の結果に従った前記オフセ ットδの選択的な増加とを含む反復処理を備えていることを特徴とする請求項１ ０記載の方法。 13．前記反復処理における各反復は、 -正規化した入タイム・スロット・ナンバーｔ_in0［ｉ］と、前記オフセットδ の現在値及び１フレームの前記広帯域接続用のタイム・スロット数Ｗに従った前 記内部タイム・スロット・ナンバーｔ_int0[０，１，．．．Ｗ−１]のうちの１つ との比較と、 -１フレーム内のタイム・スロットの総数Ｃ_frameと、前記比較の結果に従って インデックスとして前記オフセットδの前記現在値により示される内部タイム・ スロット・ナンバーｔ_int0[０，１，．．．Ｗ−１]のものとの選択的な加算と を備えていることを特徴とする請求項１２記載の方法。 14．それぞれの制御メモリ内の各入タイム・スロット・ナンバーｔ_in［ｉ］及 び各出タイム・スロット・ナンバーｔ_out［ｉ］に対して、前記制御メモリの位 置は、下記の式： ｔ_int［（ｉ＋δ）modulo Ｗ］ により与えられることを特徴とする請求項１０記載の方法。 15．各内部タイム・スロット・ナンバーｔ_int［ｉ］に対して、前記内部タイ ム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]の正規化は、 -Δ_utが前記内部タイム・スロット用のフレームと前記出タイム・スロット用 のフレームとの間の位相差を表すときに、下記の式： （ｔ_int［（ｉ＋δ）modulo Ｗ］＋Δ_ut）modulo Ｃ_frame により、正規化した内部タイム・スロット・ナンバーｔ_int1［ｉ］の初期値を決 定するステップと、 -前記最初の正規化した内部タイム・スロット・ナンバーｔ_int1［Ｏ］に関連 づけられる初期値を前記現在の決定初期値と比較するステップと、 -前記初期値の比較の結果に従い、１フレーム内のタイム・スロットの総数Ｃ_{f rame} に対応する値を正規化した内部タイム・スロット・ナンバーｔ_int1［ｉ］の 初期値に選択的に加算して、更新され、正規化され、前記内部タイム・スロット ・ナンバーｔ_int［ｉ］に関連づけられた内部タイム・スロット・ナンバーｔ_{int 1} ［ｉ］を発生するステップと 備えていることを特徴とする請求項９記載の方法。 16．前記フレーム値の決定は、前記正規化した内部タイム・スロット・ナンバ ーｔ_int1[０，１，．．．Ｗ−１]と前記出タイム・スロット・ナンバーｔ_out[０ ，１，．．．Ｗ−１]とを比較することを含むことを特徴とする請求項９記載の 方法。 17．各正規化された内部タイム・スロット・ナンバーに対して、いずれかの出 タイム・スロットが前記決定したフレーム値により表されたフレームに相対する 後続のフレームに関連づけられているか否かについての判断は、前記正規化した 内部タイム・スロット数と、前記対応する出タイム・スロット・ナンバー及び前 記決定したフレーム値決定したフレーム値の和との間の比較に基づくことを特徴 とする請求項９記載の方法。 18．更に、シーケンスの完全さが異なるタイム・スロット間で保持されるよう に、異なるタイム・スロット間でユーザ・データの分配を制御するオフセットδ を決定するステップを備え、 出タイム・スロット・ナンバーｔ_out[０，１，．．．Ｗ−１]を記憶する前記 制御メモリは、遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹ形式により制御情報を記憶 する更なる部分を含み、 前記方法は、更に、各遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹに対して、前記内 部タイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]、前記オフセット δ、及び１フレーム内の広帯域接続用のタイム・スロット・ナンバーＷに基づき 、前記内部タイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]に対応す る前記制御メモリの前記更なる部分内の記憶位置のうちのいずれに、遅延値が記 憶されるべきかを決定するステップと、前記決定した位置に前記遅延値を記憶す るステップとを備えていることを特徴とする請求項９記載の方法。 19．前記制御情報は、遅延値形式により与えられ、かっ遅延値は、前記正規化 した対応する内部タイム・スロット・ナンバーｔ_int1［ｉ］が前記対応する出タ イム・スロット・ナンバーｔ_out［ｉ］と前記決定したフレーム値の和より大き いとき、又は前記決定されたフレーム値により表されたフレームに相対する後続 のフレームに関連づけられた出タイム・スロットがないときは、遅延が実行され ないことを表す値ＮＯ＿ＤＥＬＡＹを取り、そうでなければ、遅延値は、遅延が 実行されることを表す値ＤＥＬＡＹを取ることを特徴とする請求項９記載の方法 。 20．出タイム・スロットを記憶する前記通話メモリは、第１の部分（４８）及 び第２の部分（４９）を備え、それぞれが数において１フレーム内のタイム・ス ロット数に対応する記憶位置を有し、前記第１の部分（４８）が出タイム・スロ ットの第１のフレームに対応し、かつ前記第２の部分（４９）が後続する出タイ ム・スロットの第２のフレームに対応する方法であって、 更に、少なくとも前記出タイム・スロット・ナンバーｔ_out[０，１，．．． Ｗ−１]及び遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹ形式による、前記決定した制 御情報に基づき、遅延情報を決定するステップを備え、前記サブセットＷの内部 タイム・スロットの各タイム・スロットに対して、前記遅延情報は、前記通話メ モリの前記第１の部分（４８）及び第２の部分（４９）のうちのいずれへ、前記 内部タイム・スロット内にあるユーザ・データがスイッチングされるべきかを制 御することを特徴とする請求項９記載の方法。 21．広帯域接続に関係し、かつ入タイム・スロットのフレーム内にある入タイ ム・スロットのサブセットに出現するユーザ・データを内部タイム・スロットの フレーム内で対応する内部タイム・スロットのサブセットと、出タイム・スロッ トのフレーム内で対応する出タイム・スロットのサブセットとへスイッチングす る装置であって、これらのユーザ・データを記憶し、かつ読み出す通話メモリと 、タイム・スロット・ナンバーを記憶する制御メモリとを有し、前記通話メモリ 内の位置がそれぞれの制御メモリ内のタイム・スロット・ナンバーにより決定さ れ、前記入タイム・スロットのサブセット、前記内部タイム・スロットのサブセ ット及び前記出タイム・スロットのサブセットが入タイム・スロット・ナンバー ｔ_in[０，１，．．．Ｗ−１]、内部タイム・スロットｔ_int[０，１，．．．Ｗ− １]、及び出タイム・スロット・ナンバーｔ_out[０，１，．．．Ｗ−１]にそれぞ れ関連づけられている装置において、更に、 -前記それぞれの制御メモリ内の記憶位置形式による分配情報を判断して前記 入タイム・スロット・ナンバーｔ_in[０，１，．．．Ｗ−１]及び前記出タイム・ スロット・ナンバーｔ_out[０，１，．．．Ｗ−１]をそれぞれ記憶する手段と、 -前記内部タイム・スロットが前記出タイム・スロット用のフレームに相対し て示されるように、前記出タイム・スロット用のフレームの時間位相に対して前 記内部タイム・スロット・ナンバーｔ_int[０，１，．．．Ｗ−１]を正規化する 手段と、 -ユーザ・データの読み出しが最も早く実行され得る出フレームを表したフレ ーム値を決定する手段と、 -前記接続のいずれかの出タイム・スロットが前記決定されたフレーム値によ り表されたフレームに相対する後続のフレームに関連づけられているか否かを判 断する手段と、 -前記正規化された内部タイム・スロット・ナンバーｔ_int1[０，１，．．．Ｗ −１]、前記出タイム・スロット・ナンバーｔ_out[０，１，．．．Ｗ−１]、前記 決定されフレーム値及び後続のフレームに関連づけられた決定に基づいて、ユー ザ・データが第１の可能出フレームに出現すべきか、又は１付加フレーム遅延さ れるべきかについて制御する遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹの形式による 制御情報を決定する手段と を備えていることを特徴とする装置。 22．出タイム・スロット数を記憶する前記制御メモリが前記制御情報を遅延値 形式により記憶する更なる部分を含み、前記装置が、更に、 -シーケンスの完全さが異なるタイム・スロット間で保持されるように、異な るタイム・スロット間におけるユーザ・データの分配を制御するオフセットδを 決定する手段と、 -各遅延値に対して、前記内部タイム・スロット・ナンバーｔ_int[０，１，． ．．Ｗ−１]、前記オフセットδ、及び１フレーム内の前記広帯域接続用のタイ ム・スロット数Ｗに基づいて、前記内部タイム・スロット・ナンバーｔ_int[０， １，．．．Ｗ−１]に対応する前記制御メモリの更なる部分における記憶位置の うちのいずれに、前記遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹが記憶されるべきか について決定して、前記決定した位置に前記遅延値を記憶する手段と を備えていることを特徴とする請求項２１記載の装置。 23．出タイム・スロットを記憶する前記通話メモリが第１の部分（４８）及び 第２の部分（４９）を備え、それぞれが数において１フレーム内のタイム・スロ ット数に対応する記憶位置を有し、前記第１の部分（４８）が出タイム・スロッ トの第１のフレームに対応し、かつ前記第２の部分（４９）が後続する出タイム ・スロットの第２のフレームに対応する装置であって、 前記装置は、更に、少なくとも前記出タイム・スロット・ナンバーｔ_out[０， １，．．．Ｗ−１]及び前記決定した遅延値ＤＥＬＡＹ／ＮＯ＿ＤＥＬＡＹに基 づいて、遅延情報を発生する遅延制御ユニットを備え、前記内部タイム・スロッ トのサブセットＷのうちの各タイム・スロットに対して、前記遅延情報は、前記 通話メモリの前記第１の部分（４８）及び第２の部分（４９）のうちのいずれへ 、前記内部タイム・スロット内にあるユーザ・データがスイッチングされるべき かについて制御することを特徴とする請求項２１記載の装置。 24．前記分配情報を決定する前記手段は、 -前記入タイム・スロットが前記内部タイム・スロット用のフレームに相対し て示されるように、前記内部タイム・スロット用のフレームの時間位相に対して 前記入タイム・スロット数を正規化する手段と、 -前記正規化された入タイム・スロット数、及び前記内部タイム・スロット数 から、前記内部タイム・スロットのサブセット、及び前記出タイム・スロットの サブセットに、前記入タイム・スロットのサブセット内にあるユーザ・データの 分配を定めるオフセットδについて決定する手段と、 -各入タイム・スロット数及び各出タイム・スロット数に対して、前記内部タ イム・スロット・ナンバー、前記オフセット、及び１フレーム内の前記広帯域接 続用のタイム・スロット数に基づき、前記内部タイム・スロット・ナンバーによ り与えられるそれぞれの制御メモリ内のいずれの記憶位置に、前記入タイム・ス ロット・ナンバー及び出タイム・スロット・ナンバーがそれぞれ記憶されるべき かを決定し、かつそれぞれの制御メモリ内の前記決定した位置に前記入タイム・ スロット・ナンバーｔ_in［ｉ］及び前記出タイム・スロット・ナンバーｔ_out［ ｉ］を記憶する手段と を備えていることを特徴とする請求項２１記載の装置。