KR20000076108A - 전기통신 접속 방법 및 장치 - Google Patents

전기통신 접속 방법 및 장치 Download PDF

Info

Publication number
KR20000076108A
KR20000076108A KR1019997008196A KR19997008196A KR20000076108A KR 20000076108 A KR20000076108 A KR 20000076108A KR 1019997008196 A KR1019997008196 A KR 1019997008196A KR 19997008196 A KR19997008196 A KR 19997008196A KR 20000076108 A KR20000076108 A KR 20000076108A
Authority
KR
South Korea
Prior art keywords
time slot
frame
time slots
user data
delay
Prior art date
Application number
KR1019997008196A
Other languages
English (en)
Other versions
KR100413054B1 (ko
Inventor
올슨프레드릭
린드버그미카엘
한슨울프
Original Assignee
클라스 노린, 쿨트 헬스트룀
텔레폰악티에볼라겟엘엠에릭슨(펍)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 클라스 노린, 쿨트 헬스트룀, 텔레폰악티에볼라겟엘엠에릭슨(펍) filed Critical 클라스 노린, 쿨트 헬스트룀
Publication of KR20000076108A publication Critical patent/KR20000076108A/ko
Application granted granted Critical
Publication of KR100413054B1 publication Critical patent/KR100413054B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/06—Time-space-time switching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13208—Inverse multiplexing, channel bonding, e.g. TSSI aspects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13392—Channels assigned according to rules

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Coupling Device And Connection With Printed Circuit (AREA)
  • Burglar Alarm Systems (AREA)
  • Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)

Abstract

본 발명은 시퀀스 및 프레임 완전성이 보존되도록, 스위치 또는 스위치단에서 서로 다른 시간 슬롯 사이에서, 접속에 속하는, 사용자 데이터의 스위칭 방법 및 장치에 관한 것이다. 본 발명에서는, 스위치에서 하나 이상의 제어 메모리에서의 저장 장소의 형태로, 분배 정보를 결정하는 효율적인 알고리즘이 이용된다. 상기 알고리즘으로부터의 이러한 분배 정보에 따라, 사용자 데이터가 스위치 또는 스위치단을 통한 동일한 가역적인 시간 순서를 유지할 수 있도록, 사용자 데이터가 스위칭된다. 상기한 알고리즘에 의해 결정된 이러한 분배 정보는 시퀀스 완전성을 보증하고 동시에 스위치 및/또는 스위치단을 통한 사용자 데이터의 지연을 최소화 한다. 상기 알고리즘은 또한 하나의 동일한 프레임에서의 시간 슬롯에 속하는 데이터가 동일한 프레임에서의 출력 시간 슬롯에 할당되도록, 사용자 데이터를 지연하기 위한 지연값의 형태로 된 제어 정보를 발생한다.

Description

전기통신 접속 방법 및 장치{ESTABLISHING TELECOMMUNICATION CONNECTIONS}
디지털 스위치를 통해 스위치된 사용자 데이터는 채널, 이른바 접속에 속한다. 상기 스위치에서, 각각의 접속에서의 사용자 데이터는 스위치에서의 각 입력으로부터 스위치에서의 선택 가능한 각 출력으로 스위칭된다. 이러한 접속에 사용된 기술이 회로 스위칭(circuit switching)이다. 회로 스위칭에서 공통 스위치 구조는 이른바 "TST(Time Space Time)"라고 한다. 이러한 구조를 가지는 스위치에서, 다수의 시간 스위치단은 공간 스위치단에 연결되어 있다. 사용자 데이터는 먼저 입력 시간 스위치단(incoming time switch stage)을 통해, 다음으로 공간 스위치단(space switch stage)을 통해, 최종적으로는 출력시간 스위치단(outgoing time switch stage)을 통해 스위칭된다.
TST-구조의 스위치를 통해 스위칭되는 여러 접속으로부터의 사용자 데이터는 시간 멀티플렉싱(time multiplexing)에 의해 멀티플렉싱된다. 시간 멀티플렉싱에서, 사용자 데이터는 프레임(frame)에 설치되어 있는 시간 슬롯에 위치한다. 상기 스위치를 통한 사용자 데이터의 스위칭에 있어서, 다른 시간 슬롯과 프레임 사이에서 이동된다. 이것은 상기 스위치의 시간 스위치단에서 메모리, 이른바 음성 메모리(speech memory)에서 사용자 데이터를 지연시킴으로서 실현할 수 있다. 음성 메모리는 사용자 데이터를 저장하는 저장 장소(storage position)를 포함한다. 각 저장 장소는 시간 슬롯에 대응되며, 특정 시간 동안에, 바이트(byte)와 같은 사용자 데이터의 데이터 워드(data word)를 저장한다. 음성 메모리에 추가로, 시간 스위치단은 제어 메모리와 시간 슬롯 카운터(time slot counter)를 포함하고, 이것으로서 다른 시간 슬롯에서 음성 메모리에 대한 사용자 데이터의 쓰기(writing)와 읽기(reading)가 수행된다. 제어 메모리는 또한 시간 슬롯에 각각 대응되는 저장 장소를 포함한다. 시간 슬롯 카운터는 음성 메모리에서 뿐만 아니라 제어 메모리에서도 저장 장소를 주기적으로 어드레싱(addressing)한다. 각 시간 슬롯에 대하여, 제어 메모리에서의 저장 장소는 제어 메모리에서 저장된 제어 정보를 읽기 위해 어드레싱 된다. 제어 메모리에서의 제어 정보는 한편으로는 입력 시간 스위치단으로부터의 사용자 데이터를 읽기 위하여, 다른 한편으로는 출력시간 스위치단으로 사용자 데이터를 쓰기 위하여 음성 메모리를 차례로 어드레싱한다.
입력 시간 스위치단에 도착한 사용자 데이터는 입력 시간 슬롯에 나타난다. 공간 스위치단에서, 사용자 데이터는 입력 시간 스위치단에 의해 이른바 내부 시간 슬롯에 위치한다. 출력시간 스위치단에서 나오는 사용자 데이터는 출력시간 스위치단에 의해 출력시간 슬롯에 위치한다. 공간 스위치단에서의 충돌은 내부 시간 슬롯에 의해 회피된다.
전기 통신 시스템의 일부인, 컴퓨터 프로그램에 의해 제어되는 제어 시스템과 같은 제어 시스템에서 제어 정보는 발생된다. 제어 시스템은 스위치에 연결되어 있다. 제어 메모리로의 제어 정보 쓰기는 스위치를 통한 사용자 데이터를 스위칭에 사용되는 시간 슬롯을 할당하는 제어 시스템으로부터 지시 받는다.
한 가지 접속 형태로, 이른바 협대역 접속(narrowband connection)에서, 사용자 데이터는 각 프레임에서 단일 입력 시간 슬롯에 도착한다. 사용자 데이터는 서로 다른 협대역 접속에 대해 다르게 지연된다. 각 협대역 접속에 대해, 상기 지연은 어느 입력 시간 슬롯에서 사용자 데이터가 스위치에 도착하는지와, 어느 내부 시간 슬롯과 출력시간 슬롯에서 협대역 접속에 대한 사용자 데이터가 스위치에 의해 스위칭되는지에 따른다. 협대역 접속에 대한 입력 시간 슬롯, 내부 시간 슬롯 및 출력시간 슬롯 사이에서의 가역 타이밍(reciprocal) 관계는 협대역 접속이 속하는 사용자 데이터의 지연을 결정한다.
또 다른 접속 형태로, 이른바 광대역 접속(wideband connection)에서는, 각 프레임에 여러 시간 슬롯이 차지한다. 광대역 접속에 속하는 사용자 데이터는 각 프레임에서 다수의 입력 시간 슬롯에 도착하고, 다수의 내부 시간 슬롯과 다수의 출력시간 슬롯에서 스위치를 통해 스위칭되어, 어떤 의미에서는 다수의 분리된 협대역 접속과 같다. 따라서, 광대역 접속은 다수의 협대역 접속의 조합으로 생각할 수 있다. 광대역 접속에 속하는 사용자 데이터는 결과적으로 다른 지연을 가지는 다수의 협대역 접속에서의 스위치를 통해 스위칭되는 것이다.
이와 관련한 문제점은 광대역 접속에 대한 시퀀스 완전성(sequence integrity), 이른바 시간 슬롯 시퀀스 완전성(Time Slot Sequence Integrity: TSSI)과 프레임 완전성, 이른바 시간 슬롯 프레임 완전성(Time Slot Frame Integrity: TSFI)을 얻는 것으로, 즉, 한편으로 광대역 접속에 대한 사용자 데이터를 구성하는 데이터 워드를 스위치를 통해 하나의 동일한 가역 시간 순서로 유지하고, 다른 한편으로 하나의 동일한 프레임에서 입력 시간 슬롯에 도착한 상기 데이터 워드가 출력시간 슬롯에서의 동일한 프레임에 위치하는 것을 보증한다.
만일, 프레임 완전성(TSFI)이 스위치를 통해 보존되지 않는다면, 전기통신에 이용되는 사용자 단말기는 프레임 분석(frame analysis)과 프레임 재발생 장치(frame regeneration equipment)를 갖추어야 한다. 이것은 사용자에게 많은 비용을 부담시키는 것을 의미한다.
본 발명은 스위치 또는 스위치단(switch stage)을 통해 사용자 데이터(user data)를 스위칭하는 것이다. 특히, 스위치 또는 스위치단에서의 시간 슬롯(time slot) 사이에서, 접속(connection)에 포함되는 사용자 데이터를 스위칭(switching)하는 방법 및 장치에 관한 것이다.
도 1은 TST-구조와 제어 시스템을 가지는 회로-스위칭 스위치의 구성도,
도 2a는 본 발명에 따른 제어 시스템과 출력시간 스위치단을 가지는 시간 스위치 모듈(module)의 구성도,
도 2b는 본 발명에 따른 제어 시스템과 입력 시간 스위치단을 가지는 시간 스위치 모듈의 구성도,
도 3은 본 발명에 따른 시간 슬롯 카운터 회로의 구성도,
도 4는 본 발명에 따른 지연 제어부의 구성도,
도 5는 입력 시간 슬롯 수가 내부 시간 슬롯에 대한 프레임의 시간 위상에 대하여 정규화 되는 방법을 나타내는 본 발명에 따른 흐름도,
도 6은 본 발명에 따른 옵셋-변수가 결정되는 방법을 나타내는 흐름도,
도 7a는 제어 메모리에서 저장 장소의 형태로 된 분배 정보가 옵셋-변수의 사용에 의해 어떻게 결정되는가를 나타내는 본 발명에 따른 흐름도,
도 7b는 결정된 옵셋-변수가 각 제어 메모리에서 입력 시간 슬롯 수와 출력 시간 슬롯 수의 분배에 어떻게 영향을 주는가를 나타내는 도면,
도 8은 입력 시간 슬롯이 출력 시간 슬롯에 대한 프레임의 시간 위상에 대하여 정규화되는 방법을 나타내는 본 발명에 따른 흐름도,
도 9는 기본값이 결정되는 방법을 나타내는 본 발명에 따른 흐름도,
도 10은 기본값에 의해 표현되는 프레임에 대해 연속되는 다음 프레임과 결합하는 시간 슬롯이 어느 것인가를 결정하는 것을 나타내는 본 발명에 따른 흐름도,
도 11은 출력 시간 슬롯에 대한 프레임에서 각 시간 슬롯 수에 대한 지연값의 형태로 된 제어 정보를 결정하는 방법을 나타내는 본 발명에 따른 흐름도,
도 12는 광대역 접속의 설정 예에 따라 입력 시간 슬롯에서의 사용자 데이터가 내부 시간 슬롯과 출력 시간 슬롯에 어떻게 분배되는가를 나타내는, 입력 시간 슬롯의 프레임, 내부 시간 슬롯 및 출력 시간 슬롯의 프레임의 구성도,
본 발명의 목적은 스위치 또는 스위치단을 통한 스위칭 접속에서 시퀀스 완전성(TSSI)과 프레임 완전성(TSTI)을 실현하는 간단한 방법을 찾는 것이다.
특히, 본 발명의 주된 목적은 시퀀스 완전성 및 프레임 완전성이 보존되도록, 스위치 또는 스위치단에서 다른 시간 슬롯 사이에서, 접속에 속하는 사용자 데이터를 스위칭하는 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 사용자 데이터에 대한 가역 시간 순서(시퀀스 완전성)가 스위치 또는 스위치단을 통해 보존되도록, 서로 다른 시간 슬롯 사이의 사용자 데이터의 분배(distribution)를 제어하는 정보를 결정하기 위한 단순하고 효과적인 알고리즘을 제공하는 것이다. 또한 스위치 또는 스위치단을 통한 시간 지연이 가능한 작게 되는 것이 바람직하다.
본 발명의 또 다른 목적은 스위치 또는 스위치단을 통해 사용자 데이터의 지연을 제어하는 지연값 형태의 제어 정보를 결정하여 프레임 완전성을 보존하도록 상기 알고리즘을 확장하는 것이다.
이러한 목적들은 첨부한 특허 청구 범위에 의해 정해지는 본 발명에 의해 이루어질 것이다.
광대역 형태가 바람직한, 접속에 속하는 사용자 데이터는 한편으로는 스위치를 통해 사용자 데이터를 스위칭하는 광대역 접속에 할당된 각 프레임에서의 내부 시간 슬롯 사이에 분배되고, 다른 한편으로는 스위치를 통해 사용자 데이터를 스위칭하는 광대역 접속에 할당된 각 프레임에서 출력시간 슬롯 사이에 분배된다.
본 발명에 따라서, 시퀀스 및 프레임 완전성의 보존과 관련하여 이용되는 정보를 결정하기 위해 하나의 알고리즘이 사용된다. 상기 알고리즘은 두 부분으로 이루어진다. 알고리즘의 제1 부분은 시간 스위치단을 통한 시퀀스 완전성의 보존과 결합된다. 알고리즘의 제2 부분과 결합된 제1 부분은 스위치를 통한 시퀀스 및 프레임 완전성 모두의 보존과 결합된다.
특히, 알고리즘의 제1 부분은 스위치에서 제어 메모리의 저장 장소의 형태로 된, 분배 정보를 결정하는데 사용된다. 사용자 데이터를 구성하는 데이터 워드는 스위치단을 통해 하나의 동일한 가역 시간 순서를 유지하도록, 시간 스위치단을 통해 알고리즘의 제1 부분으로부터의 분배 정보에 따라 스위칭되도록 한다. 알고리즘의 제1 부분에 의해 결정되는 분배 정보는 시퀀스 완전성을 보증하고 동시에 스위치단을 통해 사용자 데이터의 지연을 최소화한다.
일례로서 TST-스위치에서, 알고리즘의 제1 부분은 시퀀스 완전성을 보존하기 위하여 입력 시간단에 인가될 수 있다. 다음으로, 해당 알고리즘 부분은 또한 출력 시간단을 통한 시퀀스 완전성을 보존하기 위해 출력 시간단에 사용될 수 있다. 결과적으로, 알고리즘의 제1 부분은 알고리즘의 제2 부분과 독립적으로 이용할 수 있어서 스위치단 또는 완비된 스위치를 통해 시퀀스 완전성을 보존한다.
그러나, 바람직한 실시예는 알고리즘의 제1 및 제2 부분 모두가 스위치를 통해 시퀀스 및 프레임 완전성 모두를 보존하도록 적용되는 것이다.
특히, 하나의 동일한 프레임에서 입력 시간 슬롯과 결합하는 데이터 워드가 동일한 프레임에서 출력시간 슬롯에 할당되도록 사용자 데이터의 지연을 위한 지연값의 형태로 된 제어 정보가 알고리즘의 제2 부분에서 발생된다. 바람직하게는, 문제의 스위치단에서 제어 메모리가 확장되고 발생된 지연값이 이 제어 메모리의 확장된 부분에 저장되는 것이다. 본 발명의 가장 바람직한 실시예에서, 지연값은 시간 슬롯당 단일 비트(single bit)로 만들어진다.
본 발명의 실시예에 따라서, 스위치의 스위치단에서 음성 메모리는 또한 두 프레임에서의 시간 슬롯의 수에 해당하는 수의 저장 장소를 포함하도록 확장된다. 이러한 저장 장소는 음성 메모리에서 동일한 크기의 두 메모리 부분에 할당된다. 또한 스위치단의 제어 메모리와 시간 슬롯 카운터 회로로부터의 카운터 정보의 결정된 일부분에서의 제어 정보를 기초로 한, 그 중에서도 특히 발생된 지연값을 기초로 한, 지연 정보를 발생하기 위해 시간 스위치단에 지연 제어부(delay control unit)가 제공된다. 이 지연 정보는, 각 시간 슬롯에 대해, 음성 메모리의 제1 및 제2 부분 중 어느 하나로/로부터(음성 메모리가 출력단과 입력단 중 어느 곳에 제공될 것인가에 따라서) 사용자 데이터가 스위칭될 것인가를 제어한다. 여기서, 음성 메모리의 제1 부분은 시간 슬롯의 제1 프레임에 해당하고, 음성 메모리의 제2 부분은 다음의 시간 슬롯의 제2 프레임에 해당한다.
결국, 사용자 데이터는 프레임 완전성을 얻기 위해 입력 또는 출력시간 스위치단에서 두 프레임에 해당하는 시간까지 지연됨으로서, 데이터 워드는 가능한 가장 앞선 프레임 또는 지연값과 일치하는 연속되는 다음 프레임 또는 지연 제어부에서 발생된 지연 정보와 일치하는 마지막 프레임 중 하나에 나타나도록 한다.
본 발명은 다음과 같은 장점이 있다.
- 스위치단 또는 스위치를 통해 시퀀스 완전성이 쉽게 보존된다.
- 스위치를 통해 시퀀스 및 프레임 완전성이 모두 보존될 수 있다.
- 시퀀스 및 프레임 완전성을 얻기 위한 지연 구조는 스위치의 한 편에서만 수행되면 되기 때문에, 지연은 최소화된다.
- 알고리즘에 의해 결정되는 지연 정보는 스위치단 및/또는 스위치를 통해 사용자 데이터의 지연을 최소화한다.
- 지연값의 형태로 된 여분 제어 정보(extra control information)는 시간 슬롯당 싱글 비트로 실현될 수 있으며, 논리 실현(logic implementation)을 용이하게 하고 제어 메모리에서 요구되는 여분 메모리(extra memory) 공간을 최소화한다.
- 메모리 액세스(access) 수는 증가되지 않는다.
- 해결 방법은 스위치 구조 그 자체에서 완전성이 있다.
전화나 컴퓨터와 같은 사용자 단말기(도시하지 않음)는 사용자 데이터를 발생하거나 수신한다. "사용자 단말기"는 전기통신 시스템의 내부 장치를 의미하고 트렁크(trunk), 톤 송신기(tone sender), 톤 수신기(tone receiver) 및 회의단(conference unit)과 같이 데이터의 발생 및/또는 수신을 하는 것으로 이해될 수 있다. 사용자 데이터는 8-비트의 데이터 워드로 만들어진다. 사용자 단말기 그룹으로부터 또는 그룹으로의 사용자 데이터는, 시간 슬롯이라고 하고 차례로 더 큰 시간 간격 즉 125 ms의 일부이며 PCM-프레임 또는 단순히 프레임이라고 하는 시간 간격에서, 이른바 하나의 동일한 멀티플렉스에서 시간 멀티플렉싱으로 나타난다. 사용자 단말기에 의해 발생되고 사용자 단말기(대개 다른 것임)에 의해 수신된 사용자 데이터는 이 사용자 데이터에 대해 유일한 이른바 접속과 결합한다. 따라서, 멀티플렉스는 다수의 접속으로부터의 사용자 데이터를 포함한다. 접속에 속하는 사용자 데이터는 각 프레임에서 하나 이상의 시간 슬롯에 할당되고, 여기서 각 프레임에 대한 시간 슬롯의 타이밍 관계는 연속적인 프레임 사이에서 변화하지 않는다. 이 프레임은 사용자 데이터가 상기 접속과 결합함으로서 시간 기준(time reference)을 구성한다.
도 1에 TST(Time-Space-Time) 형태의 회로-스위칭 스위치(1), 이른바 TST-스위치를 가지는 전기통신 시스템과 스위치에 연결된 제어 시스템(2)을 나타내었다. 스위치(1)는 다수의 입력(3.n)과 다수의 출력(4.n)을 가진다. 단순하게 하기 위해, 단지 2개의 입력(3.1, 3.2)과 2개의 출력(4.1, 4.2)만 도시하였다. 스위치는 시간 스위치 모듈(module)(7.n)과 공간 스위치 모듈(8)의 짝의 형태로 입력 시간 스위치단(5.n)과 출력 시간 스위치단(6.n)을 더 포함한다. 단순하게 하기 위하여 단지 2개의 입력 시간 스위치단(5.1, 5.2)과 2개의 출력 시간 스위치단(6.1, 6.2)만 도시하였다.
각 입력(3.n)은 각 입력 시간 스위치단(5.n)에 연결되어 있다. 각각의 출력 시간 스위치단(6.n)에 각 출력(4.n)이 연결되어 있다. 입력(3.n)과 출력(4.n)은 입력 시간 스위치단(5.n)과 출력 시간 스위치단(6.n)에 각각 연결되어 있고, 동시에 스위치 모듈(7.n)은 보통 사용자 단말과 같은 그룹에 속하는 멀티플렉스에 결합된다. 입력 시간 스위치로부터의 출력(9.n)은 공간 스위치단(8.n)의 입력(10.n)에 연결되어 있다. 공간 스위치단의 출력(11.n)은 출력 시간 스위치단(6.n)의 입력(12.n)에 연결되어 있다. 이러한 연결은 출력(9.1, 9.2, 11.1, 11.2)과 입력(10.1, 10.2, 12.1, 12.2)에 대한 도면으로부터 더욱 상세히 나타난다.
도 2a에, 시간 스위치 모듈(7.n)과 제어 시스템(2)이 나타나 있다. 제어 시스템은 대강 도시하였으나, 시간 스위치 모듈(7.n)은 상세하게 도시하였다. 시간 스위치 모듈(7.n)은 입력 시간 스위치단(5.n)과 출력 시간 스위치단(6.n)을 포함한다. 하나의 멀티플렉스가 사용자 단말기 그룹으로부터 도착하는 입력(3.n)은 어드레싱부(addressing unit)(13)에 연결되고, 이어서 음성 메모리(14)에 연결된다. 음성 메모리(14)는 출력(9.n)에 연결된 어드레싱부(15)에 연결되어 있다. 입력(12.n)은 어드레싱부(16)에 연결되어 있고, 이어서 음성 메모리(17)에 연결되어 있다. 음성 메모리(17)는 어드레싱부(18)에 연결되어 있고, 이어서 출력(4.n)에 연결되어 있다. 제어 시스템(2)은 어드레싱부(19, 20)에 연결되어 있다. 어드레싱부(19)는 제어 메모리(21)에 연결되어 있다. 제어 메모리(21)는 어드레싱부(22)에 연결되어 있다. 어드레싱부(22)는 어드레싱부(15)에 연결되어 있다. 어드레싱부(20)는 제어 메모리(23)에 연결되어 있다. 제어 메모리(23)는 어드레싱부(24)에 차례로 연결되어 있다. 어드레싱부(24)의 출력(25)은 지연 제어부(26)에 연결되고, 이것은 어드레싱부(16)에 차례로 연결되어 있다. 잘 알려져 있어 도시하지 않은, 클럭 펄스를 발생하는 클럭으로부터 시간 슬롯에 각각 대응되는 클럭 신호가 입력(27)에 입력된다. 입력(27)은 시간 슬롯 카운터(TSC)(28)에 연결되어 있다. 시간 슬롯 카운터(28)는 다른 출력(29, 30, 31)을 통해 한편으로는 어드레싱부(13, 18, 22, 24)에 연결되고, 다른 한편으로는 지연 제어부(26)에 연결된다.
시간 슬롯 카운터(28)는 도 3에 상세히 나타나 있다. 카운터(32)를 제외하고는 알려져 있는 것으로서, 시간 슬롯 카운터(28)는 또한 카운터(32)가 연결된 수단(33), 수단(34) 및 수단(35)을 포함한다. 출력(29)은 수단(33)과 결합하고 어드레싱부(13)와 연결된다. 출력(30)은 수단(34)과 결합하고 한편으로는 어드레싱부(13)와 연결되며, 다른 한편으로는 어드레싱부(24)에 연결된다. 출력(31)은 수단(35)과 결합하고 한편으로는 어드레싱부(18)와 연결되고 다른 한편으로는 지연 제어부(26)에 연결된다. 수단(33, 34, 35)의 기능은 다음에 설명한다.
지연 제어부(26)는 도 4에 상세히 나타나 있다. 어드레싱부(24)의 출력(25)로부터 지연 제어부(26)로의 입력(36)은 한편으로는 제1 비교기(37)의 제1 입력에 일부가 연결되고, 다른 한편으로는 제1 XOR-게이트(38)의 제1 입력에 일부가 연결되어 있다. 시간 슬롯 카운터(28)에서 수단(35)의 출력(31)으로부터 지연 제어부(26)로의 입력(39)은 한편으로는 수단(40)에 연결되고 다른 한편으로는 제2 비교기(41)에 연결되어 있다. 수단(40)은 제1 비교기(37)의 제2 입력에 연결되어 있다. 제1 비교기(37)와 제2 비교기(41)는 각각 제2 XOR-게이트(42)의 입력에 연결되어 있다. 제2 XOR-게이트(42)로부터의 출력은 제1 XOR-게이트(38)의 제2 입력에 연결되어 있다. 이어서 제1 XOR-게이트(38)는 어드레싱부(16)에 연결되어 있다. 또한, 어드레싱부(24)로부터의 출력(25)은 지연 제어부(26)를 통해 어드레싱부(16)에 일부 연결되어 있다.
다시 도 1과 2a를 참조한다. 각 연결에서 사용자 데이터는 스위치(1)를 통해 입력(3.n)에서 선택 가능한 출력(4.n)으로 스위칭된다. 이점에 있어서, 공간 스위치단(8)에서의 공간 스위칭뿐만 아니라 시간 스위치단(5.n, 6.n)에서의 시간 스위칭도 수행된다. 시간 스위칭은 시간 스위치단(5.n, 6.n)에 도착하는 사용자 데이터가 프레임에 대해 주어진 시간 슬롯에서 지연되고 프레임에 대한 다른 시간 슬롯에서 시간 스위치단(5.n, 6.n)에서 나오는 것을 의미한다. 공간 스위칭에서, 갈바니 연결(galvanic connection)과 같은 물리적 연결은 공간 스위치단의 입력(10.n)에서 그 출력(11.n)으로 성립된다. 공간 스위칭은 입력(10.n)으로, 예를 들어 10.7로(도시하지 않음), 공간 스위치(8)에 도착하는 사용자 데이터가 선택 가능한 출력(11.n), 예를 들어 11.3(도시하지 않음)으로 공간 스위치단(8)에서 나오는 것을 의미한다.
스위치(1)를 통한 접속에 속하는 사용자 데이터의 스위칭에서, 사용자 데이터는 각 프레임에서 하나 또는 그 이상의 주어진 시간 슬롯, 이른바 입력 시간 슬롯에서, 입력 시간 스위치단(5.n)에 도착한다. 입력 시간 슬롯에서, 사용자 데이터는 음성 메모리(14)(도 2a)에 쓰여진다. 사용자 데이터는 다른 시간 슬롯, 이른바 내부 시간 슬롯에서 음성 메모리(14)로부터 읽혀진다. 따라서 내부 시간 슬롯에 나타나는 사용자 데이터는 공간 스위치단(8)(도 1)을 통해 물리적으로 스위치되고, 내부 시간 슬롯에서 출력 시간 스위치단(6.n)의 음성 메모리(17)(도 2a)에 쓰여진다. 나머지 다른 시간 슬롯, 이른바 출력 시간 슬롯에서, 사용자 데이터는 음성 메모리(17)로부터 읽혀진다.
음성 메모리(14, 17)로의 사용자 데이터의 쓰기와 읽기는 어드레싱부(13, 14, 16, 18)에 의해 제어되는데, 이들 어드레싱부(13, 14, 16, 18)는 어드레싱부(19, 20, 22, 24), 제어 메모리(21, 23) 및 지연 제어부(26)를 통해 차례로 시간 슬롯 카운터(28)와 제어 시스템(2)에 의해 제어된다.
어드레싱부(13)를 통한 시간 슬롯 카운터(28)로서, 사용자 데이터는 고정된 순서로 음성 메모리(14)에서 저장 장소(43.n)에 쓰여진다. 음성 메모리(14)에서의 저장 장소(43.n) 수는 프레임에서 시간 슬롯의 수와 동일하다. 단순하게 하기 위해, 5 저장 장소(43.1-43.5)를 나타내었고(그러나, 도 2a에서는 43.1만 참고 번호로 나타냄), 이것은 프레임에서 5 시간 슬롯에 해당한다. 그러나 실제에 있어서는, 각 프레임에서 시간 슬롯의 수는 대체적으로 커서, 예를 들면 512인 경우도 있다. 각 저장 장소(43.n)는 각 프레임에서 하나 뿐인 유일한 시간 슬롯을 나타낸다. 한 프레임에서 어떤 입력 시간 슬롯에서 도착하는 사용자 데이터는 입력 시간 슬롯에 대응하는 주어진 저장 장소(43.n)에 결과적으로 저장된다. 출력 시간 슬롯에서 음성 메모리(17)로부터의 사용자 데이터의 읽기도 마찬가지의 방법으로 수행된다. 그러나, 음성 메모리(17)에는 음성 메모리(14) 보다 2배로 많은 저장 장소(44.n), 즉 2 프레임에서의 시간 슬롯만큼의 저장 장소(44.n)가 있다. 음성 메모리(17)에, 10 저장 장소(44.1-44.10)가 나타나 있다(그러나, 도 2a에서는 44.1만 참고 번호로 나타냄). 각 시간 슬롯이 매 제2 프레임에서 주어진 출력 시간 슬롯으로 나타나도록 사용자 데이터의 읽기는 각 출력 시간 슬롯에 하나의 저장 장소(44n)에서 고정된 순서로 주기적으로 수행된다. 결과적으로, 사용자 데이터는 가능한 가장 앞선 출력 프레임에서 또는 연속되는 다음의 출력 프레임에서의 시간 슬롯으로 스위칭될 수 있다.
사용자 데이터를 쓰는 시간에서의 시간 슬롯 카운터(28)의 값과 어느 저장 장소(44.n)(어드레싱부(16)에 대한 어드레싱 정보)에서 사용자 데이터의 쓰기가 수행되는가에 따라서, 저장 장소(44.n)에 할당된 사용자 데이터는 2 프레임에 해당하는 시간까지 선택적으로 지연될 수 있다.
이제부터는 도 3을 참조한다. 시간 슬롯 카운터(28)의 일부를 형성하는 카운터(32)는 다른 카운터 값을 가지도록 카운터 시퀀스(counter sequence)에서 다른 상태를 차지한다. 카운터(32)에 의해 얻어지는 다른 카운터 값의 수는 2 프레임에서 시간 슬롯의 수와 동일하다. 2 프레임에서의 각 시간 슬롯에 대하여, 유일한 카운터 값이 구해진다.
수단(33, 35)에서 카운터 값에서 이른바 옵셋(offset)을 가지는 값이 발생된다. 각 수단(33, 35)에서 위상값(phase value)이라 불리는 값이 각 카운터 값에 대해 발생한다. 수단(33)에 의해 얻어진 위상값은 카운터 값에 비해 차이를 가지는데, 내부 시간 슬롯에 대한 프레임과 입력 시간 슬롯에 대한 프레임 사이에서의 위상 차이를 나타낸다. 출력(31)에서, 수단(35)에 의해 얻어진 위상값은 카운터 값에 비해 차이를 가지는데, 출력 시간 슬롯에 대한 프레임과 내부 시간 슬롯에 대한 프레임 사이에서의 위상 차이를 나타낸다. 다음으로, 출력(31)에서의 위상값은 출력 위상값이라고 한다. 상기 위상값에 의해, 스위치는 입력 시간 슬롯에 대한 프레임, 내부 시간 슬롯에 대한 프레임 및 출력 시간 슬롯에 대한 프레임 사이에서 가역적인 위상의 차이를 처리할 수 있다.
수단(33, 34)에서 모듈로 연산(modulo operation)이 수행된다. 수단(34)에서 카운터 값과 프레임에서 시간 슬롯의 수를 나타내는 값 사이에 모듈로 연산이 수행된다. 모듈로 연산에 의해, 읽기 카운터 값의 시퀀스는, 단일 프레임에서의 시간 슬롯의 수와 같은 수를 가지나 카운터(32)로부터 각 카운터 시퀀스에 대해 두 번 반복되며, 수단(34)의 출력(30)에서 주기적으로 발생한다. 수단(33)에서 위상값과 프레임에서 시간 슬롯의 수를 나타내는 값 사이에 모듈로 연산이 수행된다. 여기서는, 카운터 값은 수단(34)로부터의 값과 유사하나, 옵셋을 가지며, 수단(33)의 출력(29)에서 발생된다. 실제로, 모듈로 연산은 카운터 값과 위상값의 최상위 비트(most significant bit)를 제거하는 것을 의미한다.
제어 시스템(2)(도 1 및 도 2a)에서는, 스위치(1)를 제어하는 제어 정보가 발생된다. 제어 정보는 한편으로는 12 비트(일례)의 데이터 워드로 이루어지고, 다른 한편으로는 단일 비트로 이루어진다. 데이터 워드는 제어 메모리(21, 23)에서의 저장 장소(45.n, 46.n)에 각각 쓰여지고, 스위치(1)를 제어하기 위하여 단일 비트는 제어 메모리(23)에서의 저장 장소(47.n)에 저장 장소(47.n)당 1 비트로 쓰여진다. 저장 장소(47.n)에서의 비트는 이제부터 지연값 또는 지연 비트라 한다. 각 형태의 저장 장소(45.n, 46.n, 47.n)의 수는 프레임에서 시간 슬롯의 수와 동일하다. 그러므로, 각 형태의 저장 장소(45.n, 46.n, 47.n)의 수는 5가 된다. 어드레싱부(22, 24)를 통해 시간 슬롯 카운터(28)에 의해서, 각 시간 슬롯에서 각 제어 메모리(21, 23)에서의 저장 장소(45.n, 46.n, 47.n)으로부터 제어 정보를 읽어낸다. 읽기는 고정된 시퀀스로 프레임에서 각 시간 슬롯에 대해 유일한 저장 장소(45.n, 46.n, 47.n)에서 주기적으로 수행된다. 따라서, 각 저장 장소(45.n, 46.n, 47.n)는 각 프레임에서 단지 하나의 시간 슬롯에 대응됨을 의미한다.
음성 메모리에서 어느 저장 장소로부터의 사용자 데이터가 읽혀지는가를 나타내는 제어 정보는, 내부 시간 슬롯에서 나타나고, 각 시간 슬롯에서 제어 메모리(21)로부터 읽혀진다. 한편으로는 한 프레임에서의 어느 출력 시간 슬롯에서 사용자 데이터의 읽기가 수행되는가를 나타내고, 다른 한편으로는 만일 사용자 데이터가 가능한 제1 프레임(a first possible frame)에서 읽혀질 것인지 여분 프레임(extra frame) 지연될 것인지를 나타내는 제어 정보는, 각 내부 시간 슬롯에서 제어 메모리(23)으로부터 읽혀진다.
지연 제어부(26)(도 4)는 음성 메모리(17)에 사용자 데이터의 쓰기를 하기 위하여, 어드레싱부(24)를 통한 제어 메모리(23)에서의 제어 정보와 시간 슬롯 카운터(28)에서의 정보로부터, 어드레싱부(16)에 대한 어드레싱 정보를 발생한다. 어드레싱부(26)에서, 제어 메모리(23)로부터의 제어 정보는 시간 슬롯 카운터(28)로부터의 정보와 비교된다. 이 비교 결과로 인해 어드레싱부(16)를 통해, 음성 메모리(17)의 제1 부분(48)이나 제2 부분(49) 중의 하나에 있는 저장 장소(44.n)에 사용자 데이터의 쓰기를 하게 된다.
지연 제어부(26)는 입력(36)에서 제어 메모리(23)에서의 저장 장소(46.n, 47.n)로부터 제어 정보를 받는다. 저장 장소(46.n)에서 제어 정보는 직접 어드레싱부(16)에 인가되고, 어드레싱 정보의 제1 부분(50)을 형성한다. 저장 장소(46.n)에서의 제어 정보는 또한 제1 비교기(37)의 제1 입력에 인가된다. 출력 시간 슬롯 내에 사용자 데이터를 읽어 내기 위해 어드레싱부(18)를 제어하는 구성부(unit)(35)로부터의 위상값이 입력(39)에 제공된다. 구성부(35)로부터의 위상값과 프레임에서 시간 슬롯의 수를 나타내는 값 사이에서 모듈로 연산을 수행하는 구성부(40)를 통해, 비교기(37)의 제2 입력에 각 프레임에서 출력 시간 슬롯을 나타내는 비교값 A가 제공된다.
시간 슬롯에서, 만일 비교값 A가 제어 정보, 즉 제어 메모리(23)에서 저장 장소(46.n)로부터의 값 B보다 크면, 제1 비교기(37) 출력의 출력 데이터를 구성하는 비트는 "1"로 설정된다.
한편, 만일 비교값 A가 제어 정보 B보다 작거나 같으면, 상기 비트는 "0"으로 설정된다. 상기 비트가 "1"로 설정되고,
i. 만일 사용자 데이터의 쓰기가 음성 메모리(17)의 제1 부분(48)에서 발생되고, 사용자 데이터의 읽기도 음성 메모리(17)의 제1 부분(48)에서 발생되면, 또는
ii. 사용자 데이터의 쓰기가 음성 메모리(17)의 제2 부분(49)에서 발생되고, 사용자 데이터의 읽기도 음성 메모리(17)의 제2 부분(49)에서 발생되면,
사용자 데이터는 한 프레임 이상 지연되고, 그렇지 않은 경우에는 지연되지 않음을 나타낸다.
제2 비교기(41)에서, 출력 위상값은 프레임에서 시간 슬롯의 수를 나타내는 값과 비교된다. 만일 출력 위상값이 프레임에서의 시간 슬롯의 수보다 크면, 제2 비교기(41) 출력에서의 출력 데이터를 구성하는 비트는 "1"로 설정된다. 한편, 만일 출력 위상값이 프레임에서 시간 슬롯의 수보다 작거나 같으면, 상기 비트는 "0"으로 설정된다. 만일 비트가 "1"로 설정되면, 이것은 현재 시간 슬롯에서 사용자 데이터의 읽기를 음성 메모리(17)의 제2 부분(49)에서부터 수행함을 나타낸다. 만일 비트가 "0"으로 설정되면, 이것은 사용자 데이터의 읽기가 음성 메모리(17)의 제1 부분(48)에서부터 수행됨을 나타낸다.
제1 비교기(37)로부터의 비트와 제2 비교기(41)로부터의 비트 사이에 제1 XOR-연산이 제2 XOR-게이트(42)에서 수행된다. 제1 XOR-연산의 결과는 제2 XOR-게이트(42)의 출력에서의 비트인데, 만일 상기 비트가 "1"로 설정되면, 이것은 현재 시간 슬롯에서 음성 메모리(17)의 제1 부분(48)에 대한 사용자 데이터의 쓰기는 사용자 데이터를 한 프레임 이상 지연되도록 한다는 것을 나타낸다. 만일 상기 비트가 "0"으로 설정되면, 이것은 현재 시간 슬롯에서 음성 메모리(17)의 제2 부분(49)에 대한 쓰기가 사용자 데이터를 한 프레임 이상 지연되도록 한다는 것을 나타낸다.
제2 XOR-게이트(42)의 출력으로부터의 비트와 저장 장소(45.n)로부터의 지연 비트 사이에서 제2 XOR-연산이 제1 XOR-게이트(38)에서 수행된다. 저장 장소(47.n)로부터의 지연 비트는 어드레싱 정보의 제2 부분(51)을 구성한다. 지연 비트는, 만일 "0"으로 설정되면, 사용자 데이터가 음성 메모리(17)의 그 부분, 즉 제1 부분(48) 또는 제2 부분(49)에 위치하도록 하는데, 이것은 출력 시간 슬롯에 대한 가능한 제1 프레임에서의 시간 슬롯에서 사용자 데이터가 읽히는 것을 의미한다. 한편, 만일 지연 비트가 "1"로 설정되면, 이것은 사용자 데이터가 음성 메모리(17)의 상기 부분에 위치되도록 하며, 이것은 사용자 데이터가 연속되는 다음 프레임에서의 시간 슬롯에서 읽히는 것을 의미한다.
제1 XOR-게이트(38)의 출력에서 이른바 지연 정보라고 하는 비트가 만일 "0"으로 설정되면, 이것은 사용자 데이터가 음성 메모리(17)의 제1 부분(48)에 쓰여지는 것을 나타내고, 반면, "1"로 설정되면, 이것은 사용자 데이터가 음성 메모리의 제2 부분(49)에 쓰여지는 것을 나타낸다. 제1 XOR-게이트(38)의 출력으로부터의 비트 형태인 지연 정보는, 제어 메모리(23)의 저장 장소(45.n, 47.n)에서의 제어 정보와 시간 슬롯 카운터(28)로부터의 출력 위상값을 근거로, 사용자 데이터의 쓰기가 음성 메모리(17)의 제1 부분(48) 또는 제2 부분(49) 중 하나에서 발생되도록 어드레싱부(16)을 제어한다.
이른바 협대역 접속에서, 접속을 위한 사용자 데이터는 각 프레임에서의 단일 입력 시간 슬롯, 각 프레임에서의 내부 시간 슬롯 및 각 프레임에서의 출력 시간 슬롯에 나타난다. 협대역 접속에 대한 제어 정보는 저장 장소(45.n)와 저장 장소(46.n, 47.n)에 쓰여진다. 저장 장소(45.n, 46.n, 47.n)는 내부 시간 슬롯에 대응한다. 저장 장소(45.n)에서의 제어 정보는 어느 입력 시간 슬롯에서 사용자 데이터가 내부 시간 슬롯으로 스위칭될 것인가, 즉 음성 메모리(14)의 어느 저장 장소(43.n)로부터 사용자 데이터가 읽혀질 것인가를 나타낸다. 저장 장소(46.n, 47.n)에서의 제어 정보는 사용자 데이터가 내부 시간 슬롯으로부터 어느 출력 시간 슬롯으로 스위칭될 것인가, 즉 사용자 데이터의 읽기가 접속을 위한 출력 시간 슬롯에서 발생되도록 사용자 데이터가 음성 메모리(17)의 어느 저장 장소(43.n)에 쓰여질 것인가를 나타낸다. 결과적으로, 협대역 접속과 결합된 제어 정보는 어느 입력 시간 슬롯에서 사용자 데이터가 스위치에 도달하는지를 나타내는 값, 공간 스위치단을 통해 어느 내부 시간 슬롯에서 사용자 데이터가 스위치되는지를 나타내는 값, 및 어느 출력 시간 슬롯에서 사용자 데이터가 스위치 밖으로 나가는지를 나타내는 값을 포함한다. 다음으로, 프레임에 관련하여 결정된 타이밍을 나타내는 이러한 값들은 각각 입력 시간 슬롯 수, 내부 시간 슬롯 수 및 출력 시간 슬롯 수라고 한다. 시간 슬롯 수에 추가로, 저장 장소(47.n)에 쓰여진 각 시간 슬롯에 대해 일정한 지연값이 협대역 접속에 대한 제어 정보에 포함된다. 이 값은 가능한 가장 앞선 프레임에서 스위치에서 나간다.
이른바 광대역 접속에서는, 원칙적으로는 다수의 협대역 접속과 같이, 접속을 위한 사용자 데이터는 각 프레임에서의 다수의 입력 시간 슬롯, 각 프레임에서의 다수의 내부 시간 슬롯 및 각 프레임에서의 다수의 출력 시간 슬롯에서 스위칭된다. 따라서 광대역 접속에 대한 스위치를 제어하는 제어 정보는 다수의 입력 시간 슬롯 수, 다수의 내부 시간 슬롯 수 및 다수의 출력 시간 슬롯 수를 포함한다. 여기에 덧붙여서 제어 정보는, 광대역 접속에 대한 프레임에서 각 시간 슬롯에 대해 하나인, 지연값을 포함하며, 이것은 사용자 데이터가 가능한 가장 앞선 프레임에 나타날 것인지 출력 시간 스위치단에서 여분 프레임 지연될 것인지를 나타낸다. 이러한 값은 저장 장소(47.n)에 쓰여진다.
실제로, 이러한 발명의 양태는 입력 시간 스위치단에도 적용이 가능한 것으로 이해된다. 도 2b에, 제어 시스템(2)이 연결된 시간 스위치 모듈(7.n)의 형태로 스위치 구조가 나타나 있다. 도 2a와 마찬가지의 참조 번호가 해당 구성 요소를 지시하는데 사용되었다. 도 2a와 비교했을 경우 차이는 발명이 입력 시간 스위치단(5.n)에 적용되었다는 것이다. 음성 메모리는 2 부분(48, 49)(단순하도록, 도 2a와 같은 참조 번호를 사용함)를 포함하도록 확장되고, 이들 각각은 프레임에서의 시간 슬롯의 수에 해당하는 수의 저장 장소를 포함한다. 제어 메모리(21)는 저장 장소(45.n)에서의 제어 정보와 저장 장소(47.n)에서의 지연값 형태의 제어 정보를 포함하도록 확장된다. 입력 시간 스위치단(5.n)에서 제어 메모리(21)로부터의 제어 정보가, 어드레싱부(22)를 통해, 지연 제어부(26)으로 들어가는데, 이 지연 제어부(26)는 본 실시예에서 확장된 음성 메모리(14)로부터 사용자 데이터의 읽기를 제어하기 위하여 어드레싱부(15)에 연결되어 있다. 지연 제어부(26)은 도 2a의 것에 대응하는 방법으로 작동하는데, 여기서 출력(29)에서의 시간 슬롯 카운터 정보는 도 2a에서 수단(35)로부터의 정보에 해당한다. 특히, 각 내부 시간 슬롯에 대해 사용자 데이터가 음성 메모리(14)의 제1 부분(48)과 제2 부분(49) 중 어디로부터 내부 시간 슬롯으로 스위치되는지를 제어하는 지연 정보가 지연 제어부에서 발생된다. 도 2a에 따라서, 지연 제어부(26)는 확장된 음성 메모리(17)에서 사용자 데이터의 저장을 제어하고, 반면 도 2b에 따라서, 지연 제어부(26)은 확장된 음성 메모리(14)에서 사용자 데이터의 읽기를 제어한다는 점이 중요하다. 도 2b에서, 출력 시간 스위치단(6.n)은 저장 장소(46.n)에서의 제어 정보를 가지는 제어 메모리(23)와 프레임에서 시간 슬롯의 수와 동일한 수의 저장 장소(44.n)를 가지는 음성 메모리(17)를 포함한다. 제어 메모리(23)에서의 제어 정보는 음성 메모리(17)로의 사용자 데이터 저장을 직접 제어하고, 도 2a에서의 수단(33)에 의해 발생되는 것에 대응하는 시간 슬롯 카운터 정보는 음성 메모리(17)로부터의 사용자 데이터의 주기적인 읽기를 제어한다.
실제로, 본 발명의 양태는 시간 스위치단을 통해 사용자 데이터의 일부를 지연하는 임의의 시간 스위치단에 적용이 가능할 것이다. 제1 형태의 시간 슬롯과 제2 형태의 시간 슬롯 사이에서 사용자 데이터를 스위칭하는데 이용되는 임의의 시간 스위치단을 고려하자. 예를 들어, 제1 시간 슬롯이 입력 시간 슬롯이고, 제2 시간 슬롯이 내부 시간 슬롯이라고 할 수 있다. 마찬가지로, 제1 시간 슬롯이 내부 시간 슬롯이고 제2 시간 슬롯이 출력 시간 슬롯이라고 할 수 있다. 문제의 시간 스위치단에서의 음성 메모리는 각각 프레임에 대응하는 저장 장소를 가지는 2 부분을 포함하도록 확장되고, 이 단의 제어 메모리는 지연값의 형태로 제어 정보를 포함하도록 마찬가지로 확장된다. 또한, 각 시간 슬롯에 대해, 음성 메모리의 어느 부분으로/으로부터(출력단과 입력단 중 어디에 음성 메모리가 제공되는지에 따라) 사용자 데이터가 스위치되는지를 제어하는 지연 정보를 발생하기 위해 지연 제어부가 제공된다.
그러나, 예를 들어 방송에 응용할 경우에, 모든 가입자에 대한 시퀀스 및 프레임 완전성을 얻기 위해 본 발명은 출력단에 적용되어야 함에 주의해야 한다. 이 경우에, 지연 제어는 각각의 출력 광대역 접속에 대해 수행될 수 있다.
다음의 설명에서, 광대역 접속에 대한 입력 시간 슬롯 수는 벡터 tin[0, 1, 2, ... W-1]로 표시된다. W는 각 프레임에서 광대역 접속에 대한 시간 슬롯의 수를 표시한다. 마찬가지로, 내부 시간 슬롯 수는 벡터 tint[0, 1, 2, ... W-1]로 표시되고, 출력 시간 슬롯 수는 벡터 tout[0, 1, 2, ... W-1]로 표시된다. 단순하게 하기 위하여, 입력 시간 슬롯 수는 벡터 tin[0, 1, 2, ... W-1]에서 연속적인 순서로 나타난다. 이 순서는 사용자 데이터가 입력 시간 슬롯에 할당된 순서와 동일하게 가정되었다.
시간 슬롯 시퀀스 완전성(Time Slot Sequence Integrity: TSSI)과 시간 슬롯 프레임 완전성(Time Slot Frame Integrity: TSFI)이 보존되고, 즉 사용자 데이터를 구성하는 데이터 워드 사이의 가역적인 시간 순서가 스위치를 통한 스위칭에서 유지되고, 하나의 동일한 프레임에서 입력 시간 슬롯에 나타나는 데이터 워드가 동일 프레임에서의 출력 시간 슬롯에서도 나타나도록, 광대역 접속에 속하는 사용자 데이터를 내부 시간 슬롯 및 출력 시간 슬롯에 분배시키는 방법에 따라서, 벡터 tin[0, 1, 2, ... W-1], 벡터 tint[0, 1, 2, ... W-1] 및 벡터 tout[0, 1, 2, ... W-1]로 입력 데이터를 구성되는 하나의 알고리즘이 사용된다. 여기에 덧붙여서, 상기 알고리즘은 입력 시간 슬롯에 대한 프레임과 내부 시간 슬롯에 대한 프레임 사이의 위상에서의 차이를 나타내는 상수 Δin, 내부 시간 슬롯에 대한 프레임과 출력 시간 슬롯에 대한 프레임 사이의 위상에서의 차이를 나타내는 상수 Δut, 및 한 프레임에서의 시간 슬롯 수를 나타내는 상수 Cframe의 형태로 된 입력 데이터로부터 시작된다. 광대역에 속하는 프레임에서 시간 슬롯의 수 W는 한 프레임에서 시간 슬롯의 전체 수 Cframe보다 작거나 같다. 입력 데이터를 근거로, 상기 알고리즘은 입력 및 출력 시간 슬롯 수를 각각 저장하기 위하여 제어 메모리(21, 23)에 저장 장소(45.n, 46.n)의 형태로 된 분배 정보를 결정하며, 제어 메모리(21, 23)에 입력 및 출력 시간 슬롯의 수를 각각 저장하는 것은 상기 분배 정보와 일치하도록 해야 한다. 또한, 상기 알고리즘은 저장 장소(47.n)의 형태로 된 분배 정보를 결정하고, 이러한 분배 정보에 따라 제어 메모리(23)에 쓰기 위한 지연값을 결정한다. 또한, 상기 지연값은 상기 분배 정보에 따라 저장 장소(47.n)에서 제어 메모리(23)에 쓰여진다.
본 발명에 따라 사용되는 다른 형태의 정보를 간략하게 설명하면 다음과 같다.
- 한편으로는 시간 슬롯 수를 포함하고 다른 한편으로는 지연값을 포함하는 제어 정보,
- 상기 제어 정보를 저장하기 위하여 각 제어 메모리에 저장 장소를 포함하는 분배 정보,
- 지연 제어부에 의해 발생되는 정보로 만들어지고, 음성 메모리의 제1 및 제2 부분 중 어느 하나에서/로부터 사용자 데이터가 스위치되는지를 제어하는 지연 정보.
벡터 tin[0, 1, 2, ... W-1], 벡터 tint[0, 1, 2, ... W-1] 및 벡터 tout[0, 1, 2, ... W-1] 에서 시간 슬롯 수는 다수의 협대역 접속에 대한 시간 슬롯 수와 동일한 방법으로 발생된다. 입력 시간 슬롯 수 및 출력 시간 슬롯 수는 상기 접속에서 스위치된 어느 사용자 데이터 사이에서든 사용자 단말기에 의한 접속에 대해 기본적으로 주어진다. 벡터 tint[0, 1, 2, ... W-1]에 대한 시간 슬롯 수는 공간 스위치단(8)에서 충돌 영역이 없도록 결정된다. 사용자 데이터는 다른 입력 시간 스위치단(5.n)에 도착하고, 공간 스위치단(8)에서 충돌이 발생하지 않는 시간에 분리되는 하나의 동일한 출력 시간 스위치단(6.n)을 통해 스위치된다. 사용자 데이터는 입력 시간 스위치단(5.n)에 의해 공간 스위치단(8)에서의 내부 시간 슬롯에 위치한다. 예를 들어 만일 하나의 동일한 출력 스위치단(6.n)을 통해 스위치되는 다수의 접속에 대한 사용자 데이터가 공간 스위치단(8)에서 동일한 시간 슬롯에 나타나면 충돌이 발생한다. 벡터 tin[0, 1, 2, ... W-1], 벡터 tint[0, 1, 2, ... W-1] 및 벡터 tout[0, 1, 2, ... W-1]에서의 시간 슬롯 수의 발생에 대해서는 이미 잘 알려져 있으므로, 여기서는 상세히 설명하지 않는다.
시간 슬롯 수를 분배시키고 지연값을 결정하고 분배시키는 방법을 도 5-11을 참조하여 다음에 설명한다.
1. 내부 시간 슬롯에 대한 프레임의 시간 위상에 대하여 입력 시간 슬롯 수를 정규화(normalization)하고, 벡터 tin0[0, 1, 2, ... W-1]를 발생시킨다. 상기 정규화는 입력 시간 슬롯 수가 내부 시간 슬롯에 대한 프레임에 대해 상대적으로 주어지도록 시간 슬롯 수가 재발생되는 것을 의미한다. 도 5를 참고하여, 벡터 tin0[0, 1, 2, ... W-1]의 값을 결정한다. 먼저 박스(box)(60)에서, 보조 변수(help variable) i를 0으로 초기화(i=0)한다. 다음으로, 아래의 단계를 포함하는 시퀀스를 반복한다.
i. 보조 변수 i와 W를 비교한다. i가 W보다 작지 않으면 반복을 중단한다(선택 박스 61 참조).
ii. (tin[i] + Δin) MODULO Cframe을 tin0[i]에 저장한다(박스 62 참조).
iii. tin0[i]와 tin0[0]를 비교한다(박스 63 참조). 만일 tin0[i]가 tin0[0]보다 작으면 Cframe에 tin0[i]를 더한다(박스(64) 참조).
iv. 보조 변수 i에 1을 더한다(박스 65 참조).
Cframe값을 넘는 벡터 tin0[0, 1, 2, ... W-1]의 값은 이 값에 속하는 사용자 데이터가 Cframe값보다 작은 벡터 tin0[0, 1, 2, ... W-1]의 값에 대한 사용자 데이터보다 더 뒤의 프레임과 결합한다는 것을 나타낸다. 내부 시간 슬롯 수는 tin0[n] MODULO Cframe에 의해 주어진다.
2. 변수 δ의 값을 결정한다. 변수 δ는 내부 시간 슬롯 상에서 사용자 데이터의 분배를 제어하는 값을 표시하는 옵셋-변수(offset-variable)이다. 이 옵셋-변수는 광대역 접속에 속하는 입력 시간 슬롯에서의 사용자 데이터가 어떻게 내부 시간 슬롯 상에 분배되는가를 결정한다. 옵셋 변수가 사용자 데이터의 분배에 영향을 주는 방법은 도 7b를 참조하여 다음에 상세히 설명된다. 먼저, 벡터 tint[0, 1, 2, ... W-1]에서의 값이 손상되지 않도록 보조 벡터 tin0[0, 1, 2, ... W-1]를 만든다. 보조 벡터의 값은 다음과 같이 주어진다.
따라서 벡터 tint[0, 1, 2, ... W-1]의 값은 벡터 tin0[0, 1, 2, ... W-1]로 복사된다. 다음에서 상기 방법은 벡터 tint0[0, 1, 2, ... W-1]에서의 값을 조작하는 반면, 벡터 tint[0, 1, 2, ... W-1]에서의 값은 원래대로 유지한다. 도 6을 참조로 하여, 먼저 δ를 0으로 초기화(δ=0)함으로서 옵셋-변수 δ를 결정한다(박스 70 참조). 또한, 보조 변수 i를 0으로 초기화(i=0) 한다(박스 71 참조). 다음의 단계를 포함하는 시퀀스를 반복한다.
i. 보조 변수 i와 W를 비교한다. i가 W보다 작지 않으면 반복을 중단한다(박스 72 참조).
ii. 다음의 단계를 포함하는 시퀀스를 반복한다.
ii.i tin0[i]와 tin0[i+δ]를 비교한다. 만일 tin0[i]가 [tint0(1+δ)MODULO W]보다 크지 않으면 반복을 중단한다(박스 73 참조).
ii.ii tin0[δ]에 Cframe을 더한다(박스 74 참조).
ii.iii 변수 δ에 1을 더한다(박스 75 참조).
iii. 보조 변수 i에 1을 더한다(박스 76 참조).
3. 상기 옵셋-변수 δ를 사용하여 제어 메모리(21, 23)에서의 저장 장소(45.n, 46.n)로 각각 만들어지는 분배 정보를 결정하고, 상기 분배 정보에 따라 제어 메모리(21, 23)에서의 저장 장소(45.n, 46.n)에 제어 정보를 저장한다. 도 7a를 참조하여, 보조 변수를 0으로 초기화(i=0)한다(박스 80 참조). 다음의 단계를 포함하는 시퀀스를 반복한다.
i. 보조 변수 i와 W를 비교한다. i가 W보다 작지 않으면 반복을 중단한다(선택 박스 81 참조).
ii. 제어 메모리(21)의 저장 장소(45.n)에 tin[i]를 저장한다. 여기서 n = tint[(i+δ) MODULO W]이다(박스 82 참조).
iii. 제어 메모리(23)의 저장 장소(46.n)에 tout[i]를 저장한다. 여기서 [n = tint[(i+δ) MODULO W]이다(박스 83 참조).
iv. 보조 변수 i에 1을 더한다(박스 84 참조)
도 7b는, 각 입력 시간 슬롯 수 tin[i]와 각 출력 시간 슬롯 수 tout[i]에 대해, 내부 시간 슬롯 수 tint[0, 1, 2, ... W-1]에 의해 정해지는 저장 장소(45.n, 46.n)의 어느 곳에 입력 시간 슬롯 수 tin[i] 및 출력 시간 슬롯 수 tout[i]가 각각 저장되는지에 대하여, 서로 다른 값(0, 1, 2)의 옵셋-변수 δ가 어떻게 제어하는가를 나타내고 있다. 간단하게 하기 위해, 광대역 접속에 대한 4 시간 슬롯 수, 즉 (W=4)에 대해서만 나타내었다.
δ=0에 대해, 입력 시간 슬롯 tin[0], tin[1], tin[2], tin[3]은 저장 장소 45.tint[0], 45.tint[1], 45.tint[2], 45.tint[3]에 각각 저장된다. 저장 장소(45.n)는 접속에 할당되어 있는 내부 시간 슬롯 수에 의해 결정되고 색인값(index value)은 입력 시간 슬롯 수와 결합하는 색인값에 직접 대응한다. 이것은 출력 시간 슬롯 수와 그 저장 장소(46.n)에 대해서도 마찬가지로 적용된다.
δ=1에 대해, 저장 장소(45.n, 46.n)는 접속에 할당되어 있는 내부 시간 슬롯 수에 의해 결정되고 여기서 색인값은 입력 시간 슬롯 수와 결합하는 색인값에 대해 한 자리가 이동된 위치로 대치된다.
δ=2에 대해, 색인값은 두 자리 이동한다.
1 단계와 2 단계, 그리고 저장 장소(45.n)에서 광대역 접속에 대한 입력 시간 슬롯 수를 저장하는 3 단계는, 입력과 내부 시간 슬롯 사이의 시퀀스 완전성이 보존되도록 한다. 또한, 2 단계에서 결정된 옵셋-값은 입력과 내부 시간 슬롯 사이의 시간 스위칭에서의 지연을 최소화되도록 한다. 시퀀스 완전성과 최소 시간 스위칭 지연이 이루어지도록 내부 및 출력 시간 슬롯 사이에서의 시간 스위칭에 대해 적절한 절차가 적용될 수 있다.
완전한 TST-스위치를 통한 사용자 데이터의 스위칭에 있어서, 만일 시퀀스 완전성과 프레임 완전성을 모두 보존하기를 원한다면, 1-7 단계가 수행되어야 할 것이고, 이 중 4-7 단계를 다음에 설명한다.
4. 옵셋 변수 δ에 의한 분배 정보와 일치되도록 내부 시간 슬롯이 분배된 방법을 참작하여, 출력 시간 슬롯에 대한 프레임의 시간 위상에 대하여 내부 시간 슬롯을 정규화 하여, 벡터 tint1[0, 1, 2, ... W-1]를 발생한다. 상기 정규화는 내부 시간 슬롯 수가 출력 시간 슬롯에 대한 프레임에 대해 상대적으로 나타나도록 시간 슬롯 수가 재발생되는 것을 의미한다. 도 8을 참고하여, 벡터 tint1[0, 1, 2, ... W-1]의 값을 결정한다. 먼저, 보조 변수 i를 0으로 초기화(i=0)한다(박스 90 참조). 다음으로, 아래의 단계를 포함하는 시퀀스를 반복한다.
i. 보조 변수 i와 W를 비교한다. i가 W보다 작지 않으면 반복을 중단한다(선택 박스 91 참조).
ii. (tint[(i + δ) MODULO W] + Δut) MODULO Cframe을 tint1[i]에 저장한다(박스 92 참조).
iii. tint1[i]와 tint1[0]를 비교한다(박스 93 참조). 만일 tint1[i]가 tint1[0]보다 작으면 Cframe을 tint1[i]에 더한다(박스 94 참조).
iv. 보조 변수 i에 1을 더한다(박스 95 참조).
5. 변수 first_frame_start의 값을 결정한다. 이 값은 기본값 또는 프레임 값이라 하며, TSFI를 고려하지 않을 경우에 출력 시간 슬롯으로부터 사용자 데이터의 읽기가 발생되는 가능한 가장 이른 프레임을 나타낸다. 변수 first_frame_start의 값은 0 또는 Cframe이다. 도 9를 참고하여, 보조 변수 i를 0으로 설정한다(박스 100 참조). 다음으로, 아래의 단계를 포함하는 시퀀스를 반복한다.
i. 보조 변수 i와 W를 비교한다. i가 W보다 작지 않으면 반복을 중단하고(선택 박스 101 참조), 변수 first_frame_start를 Cframe로 설정한다(박스 102 참조).
ii. tint1[i]와 tout[i]를 비교한다(선택 박스 103 참조). 만일 tint1[i]가 tout[i]보다 크지 않으면 변수 first_frame_start를 영으로 설정한다(박스 104 참조).
iii. 보조 변수 i에 1을 더한다(박스 105 참조).
6. 결정된 기본값(프레임 값)으로 표현되는 프레임에 대해 연속되는 다음 프레임과 결합하는 시간 슬롯이 어느 것인지를 결정한다. 이 경우에서는, 특정 출력 시간 슬롯 수에 속하는 사용자 데이터가 여분 프레임 지연되어야 할 것인지를 결정한다. 도 10을 참고하여, 보조 변수 i를 0으로 설정하고(박스 110 참조), 변수 B_none_in_second_frame을 "참"(TRUE)으로 설정한다(박스 111 참조). 다음으로, 아래의 단계를 포함하는 시퀀스를 반복한다.
i. 보조 변수 i와 W를 비교한다. i가 W보다 작지 않으면 반복을 중단한다(선택 박스 112 참조).
ii. tint1[i]와 (tout[i] + first_frame_start)를 비교한다(선택 박스 113 참조). 만일 tint1[i]가 (tout[i] + first_frame_start)보다 크면, 변수 B_none_in_second_frame을 "거짓"(FALSE)으로 설정하고, 상기 반복을 중단한다(박스 114 참조).
iii. 보조 변수 i에 1을 더한다(박스 115 참조).
7. 지연값 DELAY/NO_DELAY의 형태로 제어 정보를 결정하고 이 값을 제어 메모리(23)의 저장 장소(47.n)에 쓴다. 도 11을 참고하여, 보조 변수 i를 0으로 설정한다(박스 120 참조). 다음으로, 아래의 단계를 포함하는 시퀀스를 반복한다.
i. 보조 변수 i와 W를 비교한다. i가 W보다 작지 않으면 반복을 중단한다(선택 박스 121 참조).
ii. tint1[i]와 (tout[i] + first_frame_start)를 비교한다(박스 122 참조). 만일 tint1[i]가 (tout[i] + first_frame_start)보다 크지 않고, 변수 B_none_in_second_frame이 "거짓"이면, 저장 장소(47.n)에 DELAY 값을 저장한다. 여기서 n = tint[(i + δ) MODULO W]이다(박스 123 참조). DELAY 값은 사용자 데이터가 출력 시간 스위치단(6.n)에서 여분 프레임 지연된 것을 나타내는데, 즉, DELAY = 1이다. 만일 tint1[i]가 (tout[i] + first_frame_start)보다 크거나, 변수 B_none_in_second_frame이 "참"이면, 저장 장소(47.n)에 NO_DELAY 값을 저장한다. 여기서 n = tint[(i + δ) MODULO W] 이다(박스 124 참조). NO_DELAY 값은 사용자 데이터가 출력 시간 스위치단(6.n)에서 여분 프레임 지연되지 않은 것을 나타내는데, 즉, NO_DELAY = 0 이다.
iii. 보조 변수 i에 1을 더한다(박스 125 참조).
상기 알고리즘은 마이크로 프로세서와 같은 프로세서에서 실행되는 소프트웨어로 구현하는 것이 바람직하다. 이러한 마이크로 프로세서(도시하지 않음)는 일례로서 제어 시스템에 설치된다. 상기한 알고리즘에 대한 프로그래밍 코드는 C++과 같은 프로그래밍 언어로 쉽게 작성할 수 있다.
본 발명에 따라서, 시퀀스 및 프레임 완전성이 모두 스위치를 통해 보존되도록 광대역 접속에 대한 TST-스위치를 구성하는 방법을 일례를 통해 다음에 나타내었다. 3 채널 광대역 접속에 대해서 고려한다. 따라서, W = 3이다. Cframe에서 전체 시간 슬롯 수는 512이다. 제어 시스템(2)은 입력 시간 슬롯 tin={15, 243, 372}에서 출력 시간 슬롯 tout={36, 167, 221}로의 3 채널 광대역 접속을 성립시키기 위한 요구를 받는다. 스위칭 데이터에 대한 유휴 내부 시간 슬롯(idle internal time slot)은 tint={183, 327, 378}이다. 입력 시간 슬롯에 대한 프레임과 내부 시간 슬롯에 대한 프레임 사이의 위상에 있어서의 차이는 Δin=13이다. 내부 시간 슬롯에 대한 프레임과 출력 시간 슬롯에 대한 프레임 사이의 위상에 있어서의 차이는 Δut=276이다.
도 12는 상기 예에 따른 입력 시간 슬롯에서의 사용자 데이터가 어떻게 내부 시간 슬롯과 출력 시간 슬롯에 분배되는지를 나타내는, 입력 시간 슬롯, 내부 시간 슬롯 및 출력 시간 슬롯에 대한 프레임에 대한 구성도이다. 위상차 Δin=13과 Δin=256은 점선에 의해 표시된다. 시간 슬롯 수 15, 243, 372는 입력 프레임에서의 위치를 나타내는 반면, X:s의 위치는 시간 슬롯이 시간 축 tin에 대해 도착했을 때 시간 예(time instances)을 나타낸다. 시간 슬롯 수 36, 167, 221은 출력 프레임에서의 위치를 나타내는 반면, X:s의 위치는 시간 축 tint에 대한 출력 프레임에서의 읽기를 위한 시간 예를 나타낸다.
제어 시스템에서 프로세서는 상기와 같이 주어진 각 입력값으로부터 시작하는 본 발명에 따른 알고리즘을 실행한다.
1. 입력 시간 슬롯 수는 도 5의 흐름도에 따라 내부 프레임에 대해 정규화 된다. 정규화된 입력 시간 슬롯 수 tin0의 보조 벡터는 이 때 {28, 256, 358}이 된다.
2. 옵셋 변수 δ는 도 6의 흐름도에 따라 결정된다. 옵셋값은 δ= 1이 된다.
3. 제어 메모리(21, 23)에서의 저장 장소(45.n, 46.n)의 형태로 된 분배 정보가 도 7a의 흐름도에 따라 각각 결정된다. 그 결과 제어 정보{372, 15, 243}가 제어 메모리(21) 에서의 장소(45.{183, 327, 378})에 들어가게 되고, 제어 정보{221, 36, 167}는 제어 메모리(23)의 장소(46.{183, 327, 378}에 들어가게 된다. δ=1이므로, 입력 시간 슬롯과 출력 시간 슬롯은 각 제어 메모리에서의 하나의 장소에 대치된다. 예를 들어, 입력 시간 슬롯 수(15)는 장소(45.183) 대신에 장소(45.327)에, 입력 시간 슬롯 수(243)은 장소(45.327) 대신에 장소(45.378)에, 입력 시간 슬롯 수(372)는 장소(45.378) 대신에 장소(45.183(+512))에서 끝난다.
4. 입력 시간 슬롯 수는 도 8의 흐름도에 따른 옵셋-변수를 고려하여 출력 프레임에 대해 정규화된다. 정규화된 내부 시간 슬롯 수 tint1의 보조 벡터는 {51, 102, 419}가 된다.
5. 기본값 변수 first_frame_start는 도 9의 흐름도에 따라 결정된다. 기본값 변수의 값은 프레임 완전성의 정정 구조(correcting mechanism)가 없이 가장 빠른 입력 시간 슬롯이 스위칭되는 출력 프레임을 나타낸다. 옵셋 변수(1)를 고려한 3 단계에서 결정된 분배 정보에 따라, 입력 시간 슬롯(15)에서의 데이터는 내부 시간 슬롯(36)으로 스위칭될 수 있고 가장 이른 때에 출력 프레임 B에서 시간 슬롯(36)에 대한 읽기를 위해 스위칭될 수 있다. 시간과 관련하여, 출력 프레임 A에서 시간 슬롯(36)에 대한 읽기를 위해 상기 데이터를 스위치하는 것은 불가능하다. 그러나, 입력 시간 슬롯(243)으로부터 내부 시간 슬롯(378)으로 그리고 출력 프레임 A에서의 출력 시간 슬롯(167)으로 사용자 데이터를 스위치하는 것은 가능하다. 이러한 경우에, first_frame_start는 출력 프레임 A를 나타내는 영의 값이 된다.
6. 도 10의 흐름도에 따라, 어느 시간 슬롯이 기본값 영에 의해 표현되는 프레임에 대해 연속되는 다음 프레임과 결합하는지를 결정한다. 다시 말해, 데이터가 출력 프레임 B로 스위치되는 어떤 입력 시간 슬롯이 있는지를 결정한다. 도 12로부터, 입력 시간 슬롯(15, 372)으로부터의 시간 슬롯이 시간과 관련하여 출력 프레임 B로 스위치되어야 함을 알 수 있다. 결과적으로, 변수_B_none_in_second_frame은 "거짓"의 값을 가지게 된다.
7. 지연값의 형태로 된 제어 정보는 도 11의 흐름도에 따라 결정되고 제어 메모리(23)의 장소(47.n)에 저장된다. NO_DELAY는 저장 장소(47.183, 47.327)에 저장되고 DELAY는 저장 장소(47.378)에 저장된다. 실제로, 이것은 상기 데이터가 출력 프레임 A에서의 시간 슬롯(167)에서 읽혀지지 않고 대신에 출력 프레임 A에서의 시간 슬롯(167)에서 읽혀지도록, 내부 시간 슬롯(378)에서 스위치되는 입력 시간 슬롯(243)으로부터의 사용자 데이터가 한 프레임 지연된다는 것을 의미한다.
이러한 경우에, 요구되는 광대역 접속에 대한 스위치를 통해 시퀀스 및 프레임 완전성 모두가 보존되도록 스위치는 설정된다. 입력 프레임 B에서 입력 시간 슬롯(15, 243, 372)에서의 데이터는 출력 시간 프레임 B에서의 시간 슬롯(36, 167, 221)과 동일한 가역적 순서로 읽혀진다.
장소(45.n, 46.n)에서의 제어 정보는 시퀀스 완전성이 보존되도록 사용자 데이터가 스위치되도록 한다. 장소(46.n, 47.n)에서의 제어 정보는 지연 정보를 발생하는 지연 제어부(26)에 읽혀진다. 이러한 각 내부 시간 슬롯에 대한 지연 정보는 출력 시간 스위치단(6.n)에서 음성 메모리(17)의 제1 부분(48) 및 제2 부분(49) 중 어느 하나로 내부 시간 슬롯에서의 사용자 데이터가 스위치되는 것을 제어한다. 이 경우에, 지연 정보는 사용자 데이터가 출력 프레임의 가능한 제1 프레임에서 나타날 것인지 여분 프레임 지연될 것인지를 제어한다.
본 발명의 상기한 실시예는 실현될 수 있는 발명의 개념에 대한 단순한 일례로서 본 발명이 여기에 한정되지는 않는다. 본 발명의 기본적 원리와 범위 내에서 상기한 것과 다른 특별한 형태의 발명을 실시할 수 있다.
일례로서, 시간 슬롯 카운터(28)은 각각의 카운터 값과 위상값을 거의 직접 발생하는 3개의 분리된 카운터에 의해 실현될 수도 있고, 도 3에서 출력(29, 30, 31)으로 출력시킬 수도 있다.
상기 알고리즘은 입력 시간 스위치단에 확장된 음성 메모리에서도 동작할 수 있도록 쉽게 수정될 수 있다.
더군다나, 주어진 알고리즘은 상기한 것과 다른 하드웨어 구성을 이용할 수 있도록 수정될 수도 있다.
본 발명은 첨부된 청구 범위에 의해 정해지며, 본 발명의 범위 내에서 앞에서 서술되고 다음에 청구되는 기본 원리를 가진 수정된 것과 개선된 것도 본 발명에 포함된다.

Claims (24)

  1. 광대역 접속에 속하고 제2 시간 슬롯의 프레임에서의 제2 시간 슬롯의 부분 집합 W에 대응하는 제1 시간 슬롯의 프레임에서의 제1 시간 슬롯의 부분 집합 W에 나타나는 사용자 데이터를, 음성 메모리에 대해 저장하고 읽어냄으로서 스위칭하고, 상기 음성 메모리로부터 읽기를 위한 장소는 제어 메모리에서의 시간 슬롯 수에 의해 결정되며, 상기 제1 시간 슬롯의 부분 집합은 제1 시간 슬롯 수 tin[0, 1, 2,... W-1]와 결합하고 상기 제2 시간 슬롯의 부분 집합은 제2 시간 슬롯 수 tint[0, 1, 2, ... W-1]와 결합하는, 사용자 데이터의 스위칭 방법에 있어서,
    각각의 제1 시간 슬롯 수 tin[i]에 대해, 상기 제2 시간 슬롯 수 tint[0, 1, 2, ... W-1]에 의해 주어지는 상기 제어 메모리에서의 장소 중 어느 하나에 상기 제1 시간 슬롯 수 tin[i]가 저장될 것인가를 제어하는 옵셋 δ를 결정함으로서, 상기 제1 시간 슬롯 수 tin[0, 1, 2, ... W-1]를 저장하기 위한 상기 제어 메모리에서의 저장 장소의 형태로 된 분배 정보를 결정하고, 상기 결정된 장소에 제1 시간 슬롯 수 tin[i]를 저장하는, 분배 정보 결정 단계를 더 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  2. 제1항에 있어서, 상기 분배 정보 결정 단계는
    - 상기 제1 시간 슬롯이 상기 제2 시간 슬롯에 대한 프레임에 대해 상대적으로 나타나도록 상기 제2 시간 슬롯에 대한 프레임의 시간 위상에 대하여 상기 제1 시간 슬롯 수 tin[0, 1, 2,... W-1]를 정규화하는 단계와,
    - 정규화된 상기 제1 시간 슬롯 수 tin0[0, 1, 2,... W-1]와 제2 시간 슬롯 수 tint[0, 1, 2, ... W-1]로부터, 상기 제2 시간 슬롯의 부분 집합 상에 상기 제1 시간 슬롯의 부분 집합에서의 사용자 데이터를 분배시키는 것을 제어하는 옵셋 δ를 결정하는 단계를 더 포함하고,
    상기 장소의 제어는, 각각의 제1 시간 슬롯 수 tin[i]에 대해, 상기 제2 시간 슬롯 수 tint[0, 1, 2, ... W-1], 결정된 옵셋 δ및 한 프레임에서 상기 광대역 접속에 대한 시간 슬롯 수 W 중 적어도 하나를 근거로 하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  3. 제1항에 있어서, 상기 제1 시간 슬롯은 스위치단에 도착하는 시간 슬롯에 대응하고, 상기 제2 시간 슬롯은 상기 스위치단으로부터 떠나는 시간 슬롯에 대응하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  4. 제2항에 있어서, 각각의 제1 시간 슬롯 tin[i]에 대해, 상기 제1 시간 슬롯 수 tin[0, 1, 2,... W-1]를 정규화하는 단계는
    - 제1 시간 슬롯 수 tin[i]의 합과, 상기 제1 시간 슬롯에 대한 프레임과 상기 제2 시간 슬롯에 대한 프레임 사이의 위상차 Δin을 결정하는 단계와,
    - 상기 결정된 합과 한 프레임에서 시간 슬롯의 전체 수 Cframe사이에 모듈로 연산을 수행함으로서 정규화된 시간 슬롯 수 tin0[i]의 초기값을 결정하는 단계와,
    - 상기 초기값 중의 제1 값과 현재의 결정된 초기값을 비교하는 단계와,
    - 한 프레임에서 시간 슬롯의 전체 수 Cframe에 해당하는 값을, 상기 제1 시간 슬롯 수 tin[i]와 결합하는 제2 정규화된 제1 시간 슬롯 수 tin0[i]를 발생하는 상기 비교 결과에 따라서 상기 정규화된 제1 시간 슬롯 수 tin0[i]의 초기값에 선택적으로 더하는 단계를 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  5. 제2항에 있어서, 상기 옵셋 δ를 결정하는 단계는
    상기 정규화된 제1 시간 슬롯 수 tin0[0, 1, 2, ... W-1] 및 상기 제2 시간 슬롯 수 tint0[0, 1, 2, ... W-1]를 근거로 한 비교와 상기 비교 결과에 따른 상기 옵셋 δ의 선택적인 증가를 포함하는 반복 처리 과정을 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  6. 제5항에 있어서, 상기 반복 처리 과정에서의 각 반복은
    - 정규화된 제1 시간 슬롯 수 tin0[i]와, 상기 옵셋 δ의 현재 값과 한 프레임에서 상기 광대역 접속에 대한 시간 슬롯의 수 W에 따르는 상기 제2 시간 슬롯 수 tint0[0, 1, 2, ... W-1] 중의 하나를 비교하는 단계와,
    한 프레임에서 시간 슬롯의 전체 수 Cframe을, 상기 비교 결과에 따른 색인값으로서 상기 옵셋 δ의 현재값에 의해 나타나는 제2 시간 슬롯 수 tin0[0, 1, 2, ... W-1]의 것에 선택적으로 더 하는 단계를 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  7. 제2항에 있어서, 각각의 제1 시간 슬롯 수 tin[i]에 대하여, 상기 제어 메모리는 다음의 식
    tint[(i+δ) modulo W]
    로 주어지는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  8. 광대역 접속에 속하고 제2 시간 슬롯의 프레임에서의 제2 시간 슬롯의 부분 집합에 대응하는 제1 시간 슬롯의 프레임에서의 제1 시간 슬롯의 부분 집합에 나타나는 사용자 데이터를 스위칭하고,
    - 상기 사용자 데이터를 저장하고 읽어내는 음성 메모리와
    - 시간 슬롯 수를 저장하는 제어 메모리를 가지며, 상기 음성 메모리에서의 장소가 상기 제어 메모리에서의 상기 시간 슬롯 수에 의해 결정되고, 상기 제1 시간 슬롯의 부분 집합은 제1 시간 슬롯 수 tin[0, 1, 2, ... W-1]와 결합하고, 상기 제2 시간 슬롯의 부분 집합은 제2 시간 슬롯 수 tint[0, 1, 2, ... W-1]와 결합하는, 사용자 데이터 스위칭 장치에 있어서,
    - 각각의 제1 시간 슬롯 수 tin[i]에 대해, 상기 제2 시간 슬롯 수 tint[0, 1, 2, ... W-1]에 의해 주어지는 상기 제어 메모리에서의 장소 중 어느 하나에 상기 제1 시간 슬롯 수 tin[i]가 저장될 것인가를 제어하는 옵셋 δ를 결정함으로서, 상기 제1 시간 슬롯 수 tin[0, 1, 2, ... W-1]를 저장하기 위한 상기 제어 메모리에서의 저장 장소의 형태로 된 분배 정보를 결정하고, 상기 결정된 장소에 제1 시간 슬롯 수 tin[i]를 저장하는, 분배 정보 결정 수단을 더 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 장치.
  9. 광대역 접속에 속하고 내부 시간 슬롯의 프레임에서 내부 시간 슬롯의 부분 집합 W에 대응하고 출력 시간 슬롯의 프레임에서의 출력 시간 슬롯의 부분 집합 W에 대응하는 입력 시간 슬롯의 프레임에서의 입력 시간 슬롯의 부분 집합 W에 나타나는 사용자 데이터를 음성 메모리에 저장하고 메모리로부터 읽어냄으로서 스위칭하며, 상기 음성 메모리에서의 장소는 각 제어 메모리에서의 시간 슬롯 수에 의해 결정되고, 상기 입력 시간 슬롯의 부분 집합, 상기 내부 시간 슬롯의 부분 집합 및 상기 출력 시간 슬롯의 부분 집합은 각각 입력 시간 슬롯 수 tin[0, 1, ... W-1], 내부 시간 슬롯 수 tint[0, 1, ... W-1] 및 출력 시간 슬롯 수 tout[0, 1, ... W-1]와 결합하는, 사용자 데이터의 스위칭 방법에 있어서,
    - 상기 입력 시간 슬롯 수 tin[0, 1, ... W-1] 및 상기 출력 시간 슬롯 수 tout[0, 1, ... W-1]를 각각 저장하기 위해 각각의 제어 메모리에서의 저장 장소의 형태로 된 분배 정보를 결정하는 단계와,
    - 상기 내부 시간 슬롯이 상기 출력 시간 슬롯에 대한 프레임에 대해 상대적으로 나타나도록 상기 출력 시간 슬롯에 대한 프레임의 시간 위상에 대하여 상기 내부 시간 슬롯 수 tint[0, 1, ... W-1]를 정규화하는 단계와,
    - 사용자 데이터의 읽기가 가장 먼저 행해지는 출력 프레임을 나타내는 프레임 값을 결정하는 단계와,
    - 상기 접속의 어느 출력 시간 슬롯이, 상기 결정된 프레임 값에 의해 나타나는 프레임에 대해 연속되는 다음 프레임과 결합하는지를 결정하는 단계와,
    - 상기 정규화된 내부 시간 슬롯 수 tin1[0, 1, ... W-1], 상기 출력 시간 슬롯 수 tout[0, 1, ... W-1], 상기 결정된 프레임 값 및 연속되는 다음 프레임과 결합에 대한 결정을 근거로 하여, 상기 사용자 데이터가 가능한 제1 출력 프레임에 나타날 것인지 또는 여분 프레임 지연될 것인지를 제어하는 제어 정보 DELAY/NO_DELAY를 결정하는 단계를 더 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  10. 제9항에 있어서, 상기 분배 정보를 결정하는 단계에 있어서,
    - 상기 입력 시간 슬롯이 상기 내부 시간 슬롯에 대한 프레임에 대해 상대적으로 나타나도록 상기 내부 시간 슬롯에 대한 프레임의 시간 위상에 대하여 상기 입력 시간 슬롯 수 tin[0, 1, 2,... W-1]를 정규화하는 단계와,
    - 정규화된 상기 입력 시간 슬롯 수 tin0[0, 1, 2,... W-1]와 내부 시간 슬롯 수 tint[0, 1, 2, ... W-1]로부터, 상기 내부 시간 슬롯의 부분 집합과 상기 출력 시간 슬롯의 부분 집합 상에 상기 입력 시간 슬롯의 부분 집합에서의 사용자 데이터를 분배시키는 것을 판단하는 옵셋 δ를 결정하는 단계와,
    - 상기 내부 시간 슬롯 수 tint[0, 1, ... W-1], 상기 옵셋 δ 및 한 프레임에서의 상기 광대역 접속에 대한 시간 슬롯의 수를 근거로 하여, 각각의 입력 시간 슬롯 수 tin[i]와 각각의 출력 시간 슬롯 수 tout[i]에 대해, 내부 시간 슬롯 수 tint[0, 1, ... W-1]에 의해 나타나는 각 제어 메모리에서의 저장 장소 중 어디에서, 입력 시간 슬롯 수 tin[i] 및 출력 시간 슬롯 수 tout[i] 각각이 저장될 것인지를 결정하고, 상기 각 제어 메모리에서의 결정된 장소에 입력 시간 슬롯 수 tin[i]와 출력 시간 슬롯 수 tout[i]를 저장하는 단계를 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  11. 제10항에 있어서, 각각의 입력 시간 슬롯 tin[i]에 대해, 상기 입력 시간 슬롯 수 tin[0, 1, 2,... W-1]의 상기 정규화하는 단계는
    - 입력 시간 슬롯 수 tin[i]의 합과, 상기 입력 시간 슬롯에 대한 프레임과 상기 내부 시간 슬롯에 대한 프레임 사이의 위상차 Δin을 결정하는 단계와,
    - 상기 결정된 합과 한 프레임에서 시간 슬롯의 전체 수 Cframe사이에 모듈로-연산을 수행함으로서 정규화된 입력 시간 슬롯 수 tin0[i]의 초기값을 결정하는 단계와,
    - 상기 초기값 중의 제1 값과 현재의 결정된 초기값을 비교하는 단계와,
    - 한 프레임에서 시간 슬롯의 전체 수 Cframe에 해당하는 값을, 상기 입력 시간 슬롯 수 tin[i]와 결합하는 갱신된 정규화된 입력 시간 슬롯 수 tin0[i]를 발생하는 상기 초기값의 비교 결과에 따라서 상기 정규화된 입력 시간 슬롯 수 tin0[i]의 초기값에 선택적으로 더하는 단계를 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  12. 제10항에 있어서,
    상기 옵셋 δ를 결정하는 단계는 상기 정규화된 입력 시간 슬롯 수 tin0[0, 1, 2, ... W-1] 및 상기 내부 시간 슬롯 수 tint0[0, 1, 2, ... W-1]를 근거로 한 비교와 상기 비교 결과에 따른 상기 옵셋 δ의 선택적인 증가를 포함하는 반복 처리 과정을 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  13. 제12항에 있어서,
    상기 반복 처리 과정에서의 각 반복은
    - 정규화된 입력 시간 슬롯 수 tin0[i]와, 상기 옵셋 δ의 현재 값과 한 프레임에서 상기 광대역 접속에 대한 시간 슬롯의 수 W에 따르는 상기 내부 시간 슬롯 수 tint0[0, 1, 2, ... W-1] 중의 하나를 비교하는 단계와,
    한 프레임에서 시간 슬롯의 전체 수 Cframe을, 상기 비교 결과에 따른 색인값으로서 상기 옵셋 δ의 현재값에 의해 나타나는 내부 시간 슬롯 수 tin0[0, 1, 2, ... W-1]의 것에 선택적으로 더 하는 단계를 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  14. 제10항에 있어서, 각각의 입력 시간 슬롯 수 tin[i] 및 출력 시간 슬롯 수 tout[i]에 대하여, 상기 제어 메모리는 다음의 식
    tint[(i+δ) modulo W]
    로 주어지는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  15. 제9항에 있어서, 각 내부 시간 슬롯 수 tint[i]에 대해, 상기 내부 시간 슬롯 수 tint[0, 1, 2, ... W-1]를 정규화하는 단계는
    - 정규화된 내부 시간 슬롯 수 tint1[i]의 초기값을 다음 식에 따라 결정하는 단계와
    (tint[(i+δ) modulo W] + Δut) modulo Cframe,
    여기서, Δut는 상기 내부 시간 슬롯에 대한 프레임과 상기 출력 시간 슬롯에 대한 프레임 사이의 위상차,
    - 제1 정규화된 내부 시간 슬롯 수 tint1[0]와 결합하는 초기값을 현재 결정된 초기값과 비교하는 단계와,
    - 한 프레임에서 시간 슬롯의 전체 수 Cframe에 해당하는 값을, 내부 시간 슬롯 수 tint[i]와 결합하는 갱신된 정규화된 내부 시간 슬롯 수 tint1[i]를 발생하기 위해 초기값의 비교 결과에 따라서 정규화된 내부 시간 슬롯 수 tint1[i]의 초기값에 선택적으로 더하는 단계를 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  16. 제9항에 있어서, 상기 프레임 값을 결정하는 단계는 상기 정규화된 내부 시간 슬롯 수 tint1[0, 1, 2, ... W-1]와 상기 출력 시간 슬롯 수 tout[0, 1, 2, ... W-1]를 비교하는 단계를 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  17. 제9항에 있어서, 각 정규화된 내부 시간 슬롯 수에 대해, 해당 출력 시간 슬롯 수와 결정된 프레임 값의 합과 내부 시간 슬롯 수 사이에서, 비교를 근거로 하는 상기 결정된 프레임 값에 의해 표시되는 프레임에 대해 연속되는 다음 프레임과 결합하는 출력 시간 슬롯이 어느 것인지를 결정하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  18. 제9항에 있어서, 다른 시간 슬롯 사이에서 시퀀스 완전성이 보존되도록, 다른 시간 슬롯 사이에서 사용자 데이터의 분배를 제어하는 옵셋 δ를 결정하는 단계를 더 포함하고,
    출력 시간 슬롯 수 tout[0, 1, 2, ... W-1]를 저장하기 위한 제어 메모리는 지연값 DELAY/NO_DELAY의 형태로 된 제어 정보를 저장하기 위한 추가 부분을 더 포함하고,
    각각의 지연값 DELAY/NO_DELAY에 대해, 상기 내부 시간 슬롯 수 tint[0, 1, 2, ... W-1], 상기 옵셋 δ 및 한 프레임에서 광대역 접속에 대한 시간 슬롯 수 W를 근거로 하여, 상기 내부 시간 슬롯 수 tint[0, 1, 2, ... W-1]에 대응하는 상기 제어 메모리의 추가 부분에서의 저장 장소 중 어느 하나에 지연값이 저장될 것인가를 결정하는 단계와 상기 결정된 장소에 지연값을 저장하는 단계를 더 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  19. 제9항에 있어서, 제어 정보는 지연값의 형태로 주어지고, 만일 해당 정규화된 내부 시간 슬롯 수 tint1[i]가 해당 출력 시간 슬롯 수 tout[i]와 상기 결정된 프레임 값의 합보다 크거나 또는 만일 상기 결정된 프레임 값에 의해 표시되는 프레임에 대해 연속되는 다음의 프레임과 결합하는 출력 시간 슬롯이 없으면 지연값은 지연이 실행되지 않는 것을 나타내는 NO_DELAY 값을 취하고, 그렇지 않은 경우에는 상기 지연값은 지연이 실행되는 것을 나타내는 DELAY 값을 취하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  20. 제9항에 있어서, 출력 시간 슬롯을 저장하는 음성 메모리는 제1 부분(48)과 제2 부분(49)을 포함하고, 이들 각각은 한 프레임에서의 시간 슬롯 수에 해당하는 수로 나타낸 저장 장소를 가지며, 상기 제1 부분(48)은 출력 시간 슬롯의 제1 프레임에 대응하고 상기 제2 부분(49)은 다음의 출력 시간 슬롯의 제2 부분에 대응하고,
    적어도 상기 출력 시간 슬롯 수 tout[0, 1, 2, ... W-1]와 지연값 DELAY/NO_DELAY의 형태로 된 결정된 제어 정보를 근거로 지연 정보를 결정하고, 상기 지연 정보는, 내부 시간 슬롯의 상기 부분 집합 W의 각각의 내부 시간 슬롯에 대해, 음성 메모리의 상기 제1 부분(48)과 상기 제2 부분(49) 중 어느 하나에 내부 시간 슬롯의 사용자 데이터가 스위치될 것인가를 제어하는 단계를 더 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 방법.
  21. 광대역 접속에 속하고, 내부 시간 슬롯의 프레임에서 내부 시간 슬롯의 부분 집합에 대응하고 출력 시간 슬롯의 프레임에서 출력 시간 슬롯의 부분 집합에 대응하는 입력 시간 슬롯의 프레임에서의 입력 시간 슬롯의 부분 집합에 나타나는 사용자 데이터를 스위칭하고, 상기 사용자 데이터를 저장하고 읽어내는 음성 메모리와 시간 슬롯 수를 저장하는 제어 메모리를 가지며, 상기 음성 메모리에서의 장소는 각 제어 메모리에서의 시간 슬롯 수에 의해 결정되고, 상기 입력 시간 슬롯의 부분 집합, 상기 내부 시간 슬롯의 부분 집합 및 상기 출력 시간 슬롯의 부분 집합은 각각 입력 시간 슬롯 수 tin[0, 1, ... W-1], 내부 시간 슬롯 수 tint[0, 1, ... W-1] 및 출력 시간 슬롯 수 tout[0, 1, ... W-1]와 결합하는, 사용자 데이터의 스위칭 방법에 있어서,
    - 상기 입력 시간 슬롯 수 tin[0, 1, ... W-1] 및 상기 출력 시간 슬롯 수 tout[0, 1, ... W-1]를 각각 저장하기 위해 각각의 제어 메모리에서의 저장 장소의 형태로 된 분배 정보를 결정하는 수단과,
    - 상기 내부 시간 슬롯이 상기 출력 시간 슬롯에 대한 프레임에 대해 상대적으로 나타나도록 상기 출력 시간 슬롯에 대한 프레임의 시간 위상에 대하여 상기 내부 시간 슬롯 수 tint[0, 1, ... W-1]를 정규화하는 수단과,
    - 사용자 데이터의 읽기가 가장 먼저 행해지는 출력 프레임을 나타내는 프레임 값을 결정하는 수단과,
    - 상기 접속의 어느 출력 시간 슬롯이 상기 결정된 프레임 값에 의해 나타나는 프레임에 대해 연속되는 다음 프레임과 결합하는지를 결정하는 수단과,
    - 상기 정규화된 내부 시간 슬롯 수 tin1[0, 1, ... W-1], 상기 출력 시간 슬롯 수 tout[0, 1, ... W-1], 상기 결정된 프레임 값 및 연속되는 다음 프레임과 결합에 대한 결정을 근거로 하여, 상기 사용자 데이터가 가능한 제1 프레임에 나타날 것인지 또는 여분 프레임 지연될 것인지를 제어하는, 지연값 DELAY/NO_DELAY의 형태로 된 제어 정보를 결정하는 수단을 더 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 장치.
  22. 제21항에 있어서, 출력 시간 슬롯 수를 저장하는 상기 제어 메모리는 지연값의 형태로 된 상기 제어 정보를 저장하는 추가 부분을 더 포함하고, 상기 장치는
    - 다른 시간 슬롯 사이에서 시퀀스 완전성이 보존되도록, 다른 시간 슬롯 사이에서의 사용자 데이터의 분배를 제어하는 옵셋 δ를 결정하는 수단과,
    - 각각의 지연값에 대해, 상기 내부 시간 슬롯 수 tint[0, 1, 2, ... W-1], 상기 옵셋 δ 및 한 프레임에서 광대역 접속에 대한 시간 슬롯 수 W를 근거로 하여, 상기 내부 시간 슬롯 수 tint[0, 1, 2, ... W-1]에 대응하는 상기 제어 메모리의 추가 부분에서의 저장 장소 중 어느 하나에 지연값 DELAY/NO_DELAY가 저장될 것인가를 결정하고, 상기 결정된 장소에 지연값을 저장하는 수단을 더 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 장치.
  23. 제21항에 있어서, 출력 시간 슬롯을 저장하는 음성 메모리는 제1 부분(48)과 제2 부분(49)을 포함하고, 이들 각각은 한 프레임에서의 시간 슬롯 수에 해당하는 수로 나타낸 저장 장소를 가지며, 상기 제1 부분(48)은 출력 시간 슬롯의 제1 프레임에 대응하고 상기 제2 부분(49)은 다음의 출력 시간 슬롯의 제2 부분에 대응하며,
    적어도 상기 출력 시간 슬롯 수 tout[0, 1, 2, ... W-1]와 지연값 DELAY/NO_DELAY을 근거로 하는 지연 정보를 발생하기 위한 지연 제어부를 포함하고, 상기 지연 정보는, 상기 내부 시간 슬롯 부분 집합 W의 각각의 내부 시간 슬롯에 대해, 음성 메모리의 상기 제1 부분(48)과 상기 제2 부분(49) 중 어느 하나에 내부 시간 슬롯의 사용자 데이터가 스위치될 것인가를 제어하는 것을 특징으로 하는 사용자 데이터의 스위칭 장치.
  24. 제21항에 있어서, 상기 분배 정보를 결정하는 수단은,
    - 상기 입력 시간 슬롯이 상기 내부 시간 슬롯에 대한 프레임에 대해 상대적으로 나타나도록 상기 내부 시간 슬롯에 대한 프레임의 시간 위상에 대하여 상기 입력 시간 슬롯 수를 정규화하는 수단과,
    - 정규화된 상기 입력 시간 슬롯 수와 내부 시간 슬롯 수로부터, 상기 내부 시간 슬롯의 부분 집합과 상기 출력 시간 슬롯의 부분 집합 상에 상기 입력 시간 슬롯의 부분 집합에서의 사용자 데이터를 분배시키는 것을 결정하는 옵셋 δ를 결정하는 수단과,
    - 상기 내부 시간 슬롯 수, 상기 옵셋 및 한 프레임에서의 상기 광대역 접속에 대한 시간 슬롯의 수를 근거로, 각각의 입력 시간 슬롯 수와 각각의 출력 시간 슬롯 수에 대해, 내부 시간 슬롯 수에 의해 주어지는 각 제어 메모리에서의 저장 장소 중 어디에서 입력 시간 슬롯 수 및 출력 시간 슬롯 수가 각각 저장될 것인지를 결정하고, 상기 각 제어 메모리에서의 결정된 장소에 입력 시간 슬롯 수 tin[i]와 출력 시간 슬롯 수 tout[i]를 저장하는 수단을 포함하는 것을 특징으로 하는 사용자 데이터의 스위칭 장치.
KR10-1999-7008196A 1997-03-10 1998-03-02 사용자 데이터 스위칭 방법 및 장치 KR100413054B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SE9700850A SE508851C2 (sv) 1997-03-10 1997-03-10 Förfarande och anordning vid uppkoppling av telekommunikationsförbindelse med upprätthållen sekvens- och ramintegritet
SE9700850-2 1997-03-10
PCT/SE1998/000372 WO1998041053A1 (en) 1997-03-10 1998-03-02 Establishing telecommunication connections

Publications (2)

Publication Number Publication Date
KR20000076108A true KR20000076108A (ko) 2000-12-26
KR100413054B1 KR100413054B1 (ko) 2003-12-31

Family

ID=20406087

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1999-7008196A KR100413054B1 (ko) 1997-03-10 1998-03-02 사용자 데이터 스위칭 방법 및 장치

Country Status (12)

Country Link
US (1) US6169737B1 (ko)
EP (1) EP0966860B1 (ko)
JP (1) JP4210335B2 (ko)
KR (1) KR100413054B1 (ko)
CN (1) CN1124068C (ko)
AT (1) ATE328454T1 (ko)
AU (1) AU6426998A (ko)
BR (1) BR9808225A (ko)
CA (1) CA2283269A1 (ko)
DE (1) DE69834713T2 (ko)
SE (1) SE508851C2 (ko)
WO (1) WO1998041053A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6876650B2 (en) * 2000-05-04 2005-04-05 Pmc-Sierra, Inc. Bipartite graphical connecting scheduling in time and space switch fabrics
US7154887B2 (en) * 2001-07-12 2006-12-26 Lsi Logic Corporation Non-blocking grooming switch
US7349387B2 (en) * 2002-09-27 2008-03-25 Wu Ephrem C Digital cross-connect

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2224961B1 (ko) * 1973-04-06 1977-04-29 Voyer Paul
US4543652A (en) * 1982-10-04 1985-09-24 Hitachi, Ltd. Time-division switching unit
US4704716A (en) * 1985-12-31 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories Method and apparatus for establishing a wideband communication facility through a communication network having narrow bandwidth channels
US4858227A (en) * 1987-08-25 1989-08-15 Solid State Systems, Inc. Space and time having multiplexed memories

Also Published As

Publication number Publication date
AU6426998A (en) 1998-09-29
SE9700850L (sv) 1998-09-11
JP4210335B2 (ja) 2009-01-14
EP0966860B1 (en) 2006-05-31
EP0966860A1 (en) 1999-12-29
JP2001514824A (ja) 2001-09-11
SE9700850D0 (sv) 1997-03-10
DE69834713T2 (de) 2007-04-26
CN1250585A (zh) 2000-04-12
DE69834713D1 (de) 2006-07-06
US6169737B1 (en) 2001-01-02
ATE328454T1 (de) 2006-06-15
BR9808225A (pt) 2000-05-16
SE508851C2 (sv) 1998-11-09
WO1998041053A1 (en) 1998-09-17
KR100413054B1 (ko) 2003-12-31
CN1124068C (zh) 2003-10-08
CA2283269A1 (en) 1998-09-17

Similar Documents

Publication Publication Date Title
EP0323248B1 (en) Time division switching for multi-channel calls using two time switch memories acting as a frame aligner
US4470139A (en) Switching network for use in a time division multiplex system
HU180797B (en) Switching system for controlling the switching of an terminal group and distrubited control system
HU180481B (en) Digital switching network of distributed control
GB2200816A (en) Digital signal processing system
US6977948B1 (en) Jitter buffer state management system for data transmitted between synchronous and asynchronous data networks
US4962499A (en) Switching system for switching packet oriented data as well as circuit oriented data
US6289014B1 (en) Multiline-correspondent cell header conversion apparatus and method
KR20000076108A (ko) 전기통신 접속 방법 및 장치
KR100413055B1 (ko) 타임 스위치 스테이지 및 스위치
US4152548A (en) Immediate ring-back control system for time-division telephone exchange
US5617453A (en) Desynchronizer and use of same
US4101737A (en) Control arrangement in a time-space-time (t-s-t) time division multiple (t.d.m.) telecommunication switching system
US4347601A (en) Method and system for processing coded information transmitted during cyclically successive time frames
EP0085226A2 (en) Switching network for use in a time division multiplex system
US6515986B1 (en) Method and apparatus for switching frame-oriented serial data
JP2723506B2 (ja) 中継回線選択方式
JP2928321B2 (ja) メモリスイッチ制御方式
GB1560409A (en) Telephone switching circuit
EP0635782A1 (en) Method and system for address access
JPS6035856A (ja) 情報量計数用メモリスイツチ方式
KR970078312A (ko) 전전자 교환기의 64 서브 하이웨이 다중화 방법
JPH0652959B2 (ja) 時分割多重交換システム
JPH0662479A (ja) 時分割多重音声送出装置
JPS59211398A (ja) ネツトワ−ク間交換方式

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071207

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee