JP2001510600A - 回路内プログラミング構造を埋め込んだプロセッサ - Google Patents

Abstract

(57)【要約】 回路内プログラミングを有する集積回路（１０）のための構造が、チップ上に記憶された他のソフトウェアと同様に、前記回路内プログラミングの命令セット自体を動的に変更させる。前記構造は集積回路上のマイクロコントローラ（１１）に基づいており、前記集積回路は命令を記憶する埋め込まれた不揮発性メモリアレイの２以上のバンクを有し、回路内プログラミング命令セット（４０）を含んでいる。デバイスに記憶された制御プログラムを使用して、前記デバイスは遠方の相手との回路内プログラミング交換局を対話式に確立し、必要な時に、前記回路内プログラミング命令セットを含むデータ及びソフトウェアを更新する。プロセッサとＩＣＰコードは回路内プログラミングの更新指令に応答し、第１メモリアレイ（１７）からの前記回路内プログラミングセットのコピーを第２メモリアレイ（１６）に書き込み、前記回路内プログラミングに前記第２メモリアレイからの前記回路内プログラミングセットを実行させ、前記外部ポートからのデータで前記第１メモリアレイの不揮発性メモリセルをプログラムする。

Description

【発明の詳細な説明】 回路内プログラミング構造を埋め込んだプロセッサ 本発明の背景 発明の分野 本発明は集積回路上のプロセッサによる実行のための命令シーケンスを記憶す る不揮発性メモリを有する集積回路に関し、より詳細には命令の記憶されたシー ケンスを更新及び修正する回路内プログラミングを成し遂げる技術に関する。 関連技術の説明 集積回路のマイクロコントローラは該マイクロコントローラにより実行される 命令シーケンスを記憶するためチップ上に不揮発性メモリのアレイを含むものを 開発した。命令シーケンスは読み出し専用メモリ（ＲＯＭ）に記憶されることが でき、該ＲＯＭはデバイスの製作中にプログラムされなければならず、又更新す ることはできない。別のアプローチでは、命令はＥＰＲＯＭアレイに記憶される ことができる。これらのタイプのデバイスはデバイスが回路に配置される前にＥ ＰＲＯＭアレイをプログラムするために使用される特別のプログラミングデバイ スを必要とする。更なる他のシステムでは、ＥＥＰＲＯＭメモリが命令を記憶す るために使用可能である。ＥＥＰＲＯＭはＥＰＲＯＭより非常に早くプログラム でき、作動中に修正することができる。また、フラッシュメモリが利用でき、命 令を記憶する不揮発性メモリのより高密度で高速の再プログラミングを可能にす る。不揮発性メモリがＥＥＰＲＯＭ又はフラッシュメモリのように再プログラム 可能でマイクロコントローラに結合される時、デバイスが回路内にある間にデバ イスの再プログラミングが成し遂げられ、対話式アルゴリズムに基づいて回路内 プログラミングを可能にする。 例えば、インターネット環境では、リモートデバイスに命令セツト及びデータ を対話式にダウンロードする能力は非常に貴重である。例えば、会社はサービス センタに製品を戻すように顧客に要求することなしに顧客にサービスを提供する ことができる。それどころか、会社はインターネット又は電話線のような通信経 路を通して、顧客のデバイスの回路内プログラミング能力を使用して診断機能を 実行することができる。ソフトウェアの手直しは顧客にダウンロードさせること ができ、製品は修正又は更新したコードで再度与えることができる。 この性能を有する従来のデバイスの例は、カリフォルニアのAtmel of San Jos eにより製造されたAT89S8252マイクロコントローラ及びオランダのEindhovenのP hillps Semiconductorsにより製造されたP83CE558シングルチップマイクロコン トローラを含んでいる。フィリップス（Phillps）のP83CE558マイクロコントロ ーラの構造によれば、マスクＲＯＭは命令の回路内プログラミングＩＣＰセット のために利用され、チップのフラッシュメモリを更新するために使用されている 。従って、フィリップスのマイクロコントローラは専用のマスクＲＯＭモジュー ルを必要とし各個人環境のため手直ししたＩＣＰコードを記憶する。特別の環境 にＩＣＰコードを適合させるためには、マスクＲＯＭがコード化可能なようにデ バイスの製造が完了する前に環境が知られなければならない。更に、ＩＣＰ通信 経路はフィリップスのマイクロコントローラのシリアルRS232ポートに取り付け られている。シリアルポートへの制限はマイクロコントローラの使用を比較的狭 い範囲の電位の使用に限定し、シリアルポートが更新されたソフトウェアの提供 する通信経路とうまく一致しない動的な通信環境においてＩＣＰ機能を利用する のを困難にさせる。 アトメル（Atmel）のAT89S8252マイクロコントローラの構造によれば、チップ 上の専用シリアル周辺インタフェース（ＳＰＩ）ポートは動的に変更可能な命令 を記憶するフラッシュメモリの更新に使用される。プログラム論理はＳＰＩポー トに結合され、そのため柔軟性がない。更に、回路内プログラミング技術の修正 はＳＰＩポートへのハードウェア専用のため行うことができない。アトメルのチ ップの更なる不利な点は、ＩＣＰイニシエータとハンドシェイキングすると共に フラッシュメモリ用の消去／プログラム／確認の波形をエミュレートするために 使用される複雑なハードウェアがチップに加えられなければならないこと、ＳＰ Ｉバス制限が異なるシステムの適用に必ずしも最良の選択であるとは限らないこ と、及び元のリセット回路を修正するために特別のシステム論理が要求され、 回路内プログラミングアルゴリズムにより密接に結び付けられることである。更 に、複合ＳＰＩドライバ及びレシーバ論理はアトメルのマイクロコントローラを 使用するシステムのチップの外部で要求される。 従って、回路内プログラミング構造はフラッシュメモリ又は他の動的に変更可 能な不揮発メモリによって開発された。しかし、従来技術のアプローチは使用さ れた回路内アルゴリズムで柔軟性がなかった。従って、通信の要求が変更可能で 回路内プログラミングを使用するデバイスの使用が幅広い種類の環境を介して急 激に増す動的なネットワーク環境において、より柔軟な回路内プログラミング性 能を提供するのが好ましい。更に、回路内プログラミング性能は、電源がプロセ ス中に切られている場合でさえ、回路内プログラミングプロセス中に命令が失わ れることがないことを保証しなければならない。その技術は遠方の相手との対話 型通信を可能にし回路内プログラミングプロセスを成し遂げる。これらの技術は 、インテル／マイクロソフト／デジタル標準全体シリアルバス（ＵＳＢ）、フィ リップ電子／コンピュータアクセス技術標準アクセスバス、アップルコンピュー タ／ＩＢＭ／ＡＴ&Ｔ標準ゲオポート、アップルコンピュータ／テキサスインス トルメンツ／ＮＣＲ標準1349ファイアワイア、インターネット、シリアルポート （RS232等）、及び他の環境を含む幅広い種類のメディアに渡って利用されてい るに違いない。 従って、集積回路での使用のためより柔軟な回路内プログラミング構造を提供 するのが好ましい。 本発明の概要 本発明は回路内プログラミングを支援する集積回路のための構造を提供し、チ ップに記憶された他のソフトウェアと同様に回路内プログラミング命令セット自 体を動的に変更することを可能にする。これは回路内プログラミングデバイスの 有用性を幅広い種類の通信環境に著しく拡大し、特定のシステムの要求に適合す るようにシリアルポート、パラレルポート、電話通信、インターネット通信、及 び他の通信プロトコルを支援する。本発明は命令を記憶する埋込み型不揮発性メ モリアレイを有する集積回路のマイクロプロセッサ又は他の命令実行プロセッサ に基づき、回路内プログラミング命令セットを含んでいる。デバイスに記憶され た制御プログラムを使用して、デバイスは遠方の相手との回路内プログラミング 交換局を対話式に確立し、必要な時に、回路内プログラミングシーケンスを含む データ及びソフトウェアを更新する。例えば、自己更新アルゴリズムは本発明に よると以下のように進められる。 １．デバイスは回路内プログラミング要求を受け取る。 ２．イニシエータが確認される。 ３．デバイスは識別子を要求のイニシエータに戻す。 ４．パーティがうまく確認されると、情報交換が進行する。 ５．回路内プログラミングを始めるため、プログラムの実行がチップの不揮発性 メモリの回路内プログラムルーチンにジャンプする。 ６．回路内プログラミングルーチンがそれ自身又は少なくともＩＣＰの核をチッ プのメモリの別のバンクに映す。 ７．回路内プログラミングソフトウェアはそれ自身を不能にし、映したＩＣＰシ ーケンスを生き返らせる。 ８．映したＩＣＰシーケンスは新しい回路内プログラミングソフトウェアを元の ＩＣＰの位置にダウンロードする。 ９．映したＩＣＰシーケンスはそれ自身を不能にし、元のフラッシュアレイの新 しいＩＣＰソフトウェアで生き返らせる。 １０．正常のプログラムの実行がその後再開される。 フラッシュメモリデバイスに記憶されたソフトウェアの他の部分用の新しい命 令及びデータは、それが作動された後、元のＩＣＰコード、映したＩＣＰコード 、又は新しいＩＣＰコードによって、シーケンスの多数の場所で実行することが できる。 従って、本発明は命令のプログラムを実行するプロセッサを有する集積回路の 回路内プログラミング用の装置として特徴を表すことができる。装置は第１メモ リアレイを含み、プロセッサによる実行のための命令を記憶する集積回路上に、 命令の回路内プログラミングセットを含む、不揮発性メモリセルを含んでいる。 また、第２メモリアレイは好適なシステムで不揮発性メモリセルを含み、集積回 路に提供される。１以上の外部ポートが集積回路上に提供され、それによりデー タが外部の情報源から受け取られる。制御論理はプロセッサとＩＣＰコードの核 を含み、回路内プログラミング更新指令に応答し、第１メモリアレイからの回路 内プログラミングセットのコピーを第２メモリアレイに書き込むと共に第２メモ リアレイからの回路内プログラミングセットをプロセッサに実行させ、第１メモ リアレイの不揮発性メモリセルを外部ポートからのデータでプログラムする。 本発明の１つの特徴によれば、第１メモリアレイは不揮発性メモリセルの別々 に消去可能な複数のブロックを含み、回路内プログラミングセットは特定のブロ ックに記憶されている。回路内プログラミングセットの実行中、特定のブロック は修正され新しい回路内プログラミングセットを生成する。その後、制御論理は 第１メモリアレイからの新しい回路内プログラミングセットをプロセッサに実行 させる。 本発明の更なる別の特徴によると、集積回路は、１以上のシリアルポート、１ 以上のパラレルポート、及び潜在的に１以上の専用通信ポートのような、外部の データ源への複数のポートを含んでいる。回路内プログラミングセットの実行中 に外部ポートとして使用されるような複数のポート中のポートは、回路内プログ ラミングセット自身の命令により決定され、従って、本発明の１つの好適な実施 例で動的に変更可能である。 本発明の別の特徴によれば、集積回路は、命令の回路内プログラミングセット から独立した第１メモリアレイ及び任意に第２メモリアレイをプログラムすると 共に確認するためのデータ経路を含んでいる。従って、多重Ｉ／Ｏピン等を使用 して、元のソフトウェアは製造中又はチップをシステムに取りつける前にデバイ スにロードされることができる。元のコードを修正するためには、回路内プログ ラミングプロセスが利用される。 本発明は集積回路のコントローラとしての特徴を表し、プロセッサモジュール への命令入力で受け取った命令を実行する集積回路のプロセッサを含んでいる。 不揮発性メモリセルの第１及び第２のメモリアレイは集積回路上に提供されてい る。第１メモリアレイは不揮発性セルの特定のブロックに命令の回路内プログラ ミングセットを記憶する。外部ポートは集積回路上に提供され、それによりデー タが外部の情報源から受け取られる。制御論理はＩＣＰコードにプロセツサと核 を含み、回路内プログラミング更新指令に応答して、第１メモリアレイからの回 路内プログラミングセットのコピーを第２メモリアレイに書き込むと共に第２メ モリから回路内プログラミングセットを第１メモリアレイの不揮発性メモリセル を外部ポートから受け取ったデータでプログラムさせる。集積回路のデータ経路 は回路内プログラミングセットから独立して第１メモリアレイをプログラムする と共に確認するために提供される。別の実施例では、外部ポートはシリアルポー トとパラレルポートを含んでいる。更なる別の実施例では、デバイス上の複数の 外部ポートと、回路内プログラミングシーケンスが回路内プログラミングソフト ウェア自体により指定されている間の使用のために選択されたものがある。 従って、命令のプログラムを実行するプロセッサを有する集積回路の回路内プ ログラムの方法が提供される。その方法は、 １．第１の消去可能でプログラム可能な読み出し専用メモリアレイと第２の消去 可能でプログラム可能な読み出し専用メモリアレイを集積回路上に提供すること 、 ２．第１アレイに命令の回路内プログラミングセットを記憶すること、 ３．集積回路の外部のイニシエータから回路内プログラム指令を受け取ること、 ４．回路内プログラム指令に応じて、第１アレイからの回路内プログラミングセ ットを第２アレイにコピーし、第２アレイからの回路内プログラミングセツトを プロセッサで実行すること、 ５．回路内プログラミングセットの制御下で、少なくとも第１アレイの選択した 部分を外部の情報源からのデータでプログラムすること、及び ６．第１アレイのその部分をプログラムした後、第１アレイからの回路内プログ ラミングセットをプロセッサで実行すること、 を含んでいる。 本発明の別の特徴によると、その方法は第１メモリアレイの選択した部分に回 路内プログラミングセットを記憶することを含んでいる。二者択一的には、その 方法は、回路内プログラミング指令により示された回路内プログラミングシーケ ンスが回路内プログラミングセットを修正することを含んでいるかどうかをイニ シエータから決定する段階を含んでいる。シーケンスが修正を含んでいる場合に は、その後コピー及び実行する段階が行われる。そうでなければ、その後コピー 及び実行する段階はスキップされ、アルゴリズムは直接続行しメモリアレイの他 の部分の命令及びデータをプログラムする。 要するに、本発明は回路内プログラミング技術を提供し、命令の回路内プログ ラミングシーケンスの動的変更を可能にする。これは幅広い種類の環境でのデバ イスの使用を可能にし、環境を動的に変更する。例えば、通信ピロトコルが更新 される場合、その後命令自体の回路内プログラミングシーケンスは修正を必要と してもよい。本発明によれば、通信プロトコルが改良されスピードが増加するに 連れて、マイクロコントローラはフィールドに配置され動的に更新されることが 可能である。更に、デバイスは幅広い種類の通信ポートに適合可能であり、回路 内プログラミング性能でより広く行き渡ったマイクロコントローラの適用が可能 である。 本発明の他の特徴及び利点は図面の概観、詳細な説明、及び後に続く特許請求 の範囲で理解できる。 図面の簡単な説明 図１は集積回路のマイクロコントローラの概略ブロック図であり、本発明の回 路内プログラミング構造を含んでいる。 図２Ａ〜図２Ｃは本発明による好適な回路内プログラミングプロセスのフロー チャートである。 図３は図２Ａ〜図２Ｃのプロセスで呼び出される更新ブロックルーチンのフロ ーチャートである。 図４は本発明の適用の環境を示している。 詳細な説明 本発明の好適な実施例の詳細な説明は図１，２Ａ〜２Ｃ，３及び４に関して提 供され、図１はデバイスのハードウェアブロック図を提供する。 図１は集積回路１０に埋め込まれたマイクロプロセッサ１１のようなプロセッ サを有する集積回路１０の簡略図である。マイクロコントローラ１１は複数のシ リアルポート１２、複数のパラレルポート１３、割り込みピン１４、及び他のシ ングルピン１５を含んでいる。例えば、マイクロコントローラ１１は本技術分野 で公知の標準8051マイクロコントローラ命令セットと互換性があってもよい。複 数のポート１２及び１３が標準インターフェース技術を使用してデバイス上で実 行される。別の設計はチップに特別の目的のポートを含んでいる。 本発明の回路内プログラミングの機能性を支援するため、不揮発性メモリの第 １アレイ１６及び不揮発メモリの第２アレイは集積回路１０に埋め込まれている 。好適な実施例によれば、第１アレイ１６はフラッシュＲＯＭセルを含み、該フ ラッシュＲＯＭセルは本技術分野で公知なようにフローティングゲートメモリセ ルを使用して実行される。第１アレイはフラッシュＲＯＭセルの複数のブロック 、ブロックＮを通るブロック０を含み、バンク０と呼ばれる。また、第２アレイ １７はフラッシュＲＯＭを含み、セルの複数のブロック、ブロックＭを通るブロ ック０を含み、バンク１と呼ばれる。 集積回路は本技術分野で公知なように、アレイ１６及び１７の消去及びプログ ラミング用の正常経路２０と消去を確認すると共にプロセスをプログラミングす る正常確認経路２１とを含んでいる。好適なシステムでは、正常経路２０及び２ １は集積回路１０上でＩ／Ｏピンにより外部回路に接続されている。更に、集積 回路上のこれらのＩ／Ｏピンはポート１２，１３、割り込み１４、及び他の信号 １５を支援する他のピンで多重化される。従って、例えばテストモード又は製造 モード中にＩ／Ｏチップの他の機能が不能の間、正常消去及びプログラム経路２ ０及び正常確認経路２１が使用可能である。多重化したＩ／Ｏピンを行う技術は 本技術分野では常識である。 第１アレイ１６と第２アレイ１７はそれぞれの読み出しポート２４及び２５を 含み、アレイに記憶された命令をマイクロコントローラ１１に提供する。従って 、読み出しポート２４はコード入力多重装置２６に結合され、読み出しポート２ ５はコード入力多重装置２６に結合されている。同様の方法で、両方の読み出し ポート２４及び２５は確認多重装置に結合され、アレイ１６とアレイ１７のデー タが確認手続きの間に読み出される。 コード多重装置２６の出力はマイクロコントローラ１１のための命令入力２８ に供給される。確認多重装置２７の出力はマイクロコントローラ１１の読み出し 入力２９及び正常確認経路２１に供給される。 正常消去／プログラム経路２０は消去／プログラムセレクタ３０に接続されて いる。セレクタ３０への第２入力はマイクロコントローラ１１からの線３８上の 消去及びプログラム信号を含んでいる。マイクロコントローラ１１は線３１及び ３２で示したように多重装置２６及び多重装置２７を制御する。また、マイクロ コントローラ１１は線３３で示されるようにセレクタ３０を制御する。 消去／プログラムセレクタ３０は線３５上の消去及びプログラムデータ及び信 号を第１アレイ１６及び第２アレイ１７の消去／プログラムポート３６に供給す る。消去／プログラムポート３６は、制御状態機械、高電圧発生機、負電圧発生 機、タイマ等のように、アレイのための消去及びプログラム動作で使用される論 理及び回路を含んでいる。好適な実施例では、共用の消去／プログラム回路が第 １アレイ１６及び第２アレイ１７の両方のために使用される。代案では、別個の 消去／プログラム回路が別個の不揮発性メモリセルのために使用される。別個の 消去／プログラム回路の使用は、チップ領域の消費を犠牲にして、デバイスの実 行を簡単にするために好まれる。 図１で示された実施例では、フラッシュＲＯＭセルの２つのバンクのみが示さ れている。別のシステムはフラッシュＲＯＭセルの２以上のバンクを含み、回路 内プログラミング構造の設計及び実行で一層著しい柔軟性を可能にする。 図１に示されているように、メモリアレイ１６及び１７はマイクロコントロー ラ１１により実行される命令を記憶する。命令の１部分はＩＣＰの核を含み、命 令４０の回路内プログラミングセットと呼ばれている。ＩＣＰの核は回路内プロ グラミングプロセス中に保存しなければならない本質的なＩＣＰコード及び又は システムコードを含んでいる。図１に示された実施例では、回路内プログラミン グセットはフラッシュアレイ１７のバンク１のブロックＭに記憶されている。回 路内プログラミングセット４０は所定の実行のデバイスの特定のブロックに記憶 されることができる。また、セグメント化したフラッシュ構造により、アレイ１ ６及び１７は別々に消去可能な複数のセルのブロックを含み、例えば、Yinらに より発明された「フラッシュＥＰＲＯＭの集積回路構造（FLASH EPROM INTEGRATED CIRCUIT ARCHITECTURE）」という表題の米国特許No.5,526,307で説 明されている。別の実施例は第１アレイ１６の別個に消去可能な複数のブロック と第２アレイのシングルブロックを含んでいる。二者択一的に、シングルブロッ クが各アレイに記憶されていてもよい。メモリ構造の幅広い種類の組み合わせは 特定のシステムの要求の適合するように行われることができる。 図１の構造を使用して、システムの設計者は回路内プログラミングコードをそ れらの特定の環境に適合することを可能にする。従って、製造者は図１に示すよ うに、それらの回路の実行のため集積回路を選択する。回路内プログラムコード が用意されていない場合、マイクロコントローラが利用され、チップ上で利用可 能な多様な通信ポートが利用され、回路盤上で要求される特別の論理をマイクロ コントローラで最小にし、描かれた特定の回路内プログラミング（ＩＣＰ）環境 にシステムを一致させる。回路内プログラミングのための適切な接続とプロトコ ルが設計者により選択される。選択された環境用のＩＣＰコードか開発され改良 されている。次に、ＩＣＰコードはプログラムに統合され、システムの正常動作 中に実行される。正常消去及びプログラム経路２０を使用して、集積されたＩＣ Ｐコード及びユーザーコードがフラッシュメモリアレイ１６及び１７に記憶され ている。次に、正常確認経路２１を使用して、消去及びプログラム動作が確認さ れる。集積されたＩＣＰコードを有する高性能のマイクロコントローラは、その 後システム内部に配置される。ＩＣＰ手続きが行われテストされる。ＩＣＰコー ドかうまく動作すると、その後システムがテストされる。システムがうまく動作 すると、その後システム製品は大量生産可能となる。ＩＣＰコードが修正を必要 とする場合には、その後プロセスが対話式で行われ、ＩＣＰコードを最適化する 。同様に、システムコードは同じ技術を使用して最適化される。従って、製造者 により開発された本システムの最終ユーザーはマイクロコントローラに埋め込ま れた頑強な回路内プログラミングコードを有し、本発明により、対話式の回路内 プログラミング技術を使用して作動中に更新及び修正することが可能である。 図２Ａ〜図２Ｃは最終ユーザーにより実行される本発明に係る回路内プログラ ミング技術を示している。図２Ａ〜図２Ｃによると、論理はマイクロコントロー ラにより実行されるソフトウェアにより、専用の論理回路により、又はソフトウ ェアと専用の論理回路の組み合わせにより実行される。 点２００で示されているように、リモートイニシエータが、命令の回路内プロ グラミングセット又は集積回路のフラッシュＲＯＭバンクの１つに記憶された他 のソフトウェアを更新又は置換することを望む時、プロセスが図２Ａで始まる。 第１段階はイニシエータを含み、集積回路上のＩ／Ｏポートを介してＩＣＰ修正 要求を送る（ブロック２０１）。マイクロコントローラはイニシエータの識別子 を検査し、その要求を実行する（ブロック２０２）。識別子検査が失敗した場合 、アルゴリズムは失敗の限界数が起きたかどうかを決定する（ブロック２０３） 。テストが何回も失敗した場合、その後マイクロコントローラはイニシエータに 認識の失敗応答を発行し（ブロック２０４）、図２Ｃの点Ｃに分岐する。ブロッ ク２０２のテストが何回も失敗しなかった場合、その後マイクロコントローラは イニシエータにイニシエータの識別子の要求を発行し（ブロック２０５）、ブロ ック２０１に分岐する。ブロック２０２のイニシエータの識別子テストが合格し た場合、マイクロコントローラのイニシエータは更新を確認する改訂番号を発行 する（ブロック２０６）。次に、マイクロコントローラは次の段階でＩＣＰ修正 要求を認識し確認する（ブロック２０７）。例えば、１つの実施例では、マイク ロコントローラはＩＣＰ認識指令を発行し、ＩＣＰイニシエータに戻す。イニシ エータは肯定応答で応答し、ＩＣＰ通信路を開放する。 次の段階では、マイクロコントローラはＩＣＰ修正要求が確認されたかどうか を決定する（ブロック２０８）。要求が確認されない場合、その後マイクロコン トローラは正常のアクティビティを続行し（ブロック２０９）、シーケンスは終 わる（ブロック２１０）。ＩＣＰ修正要求が確認されると、その後マイクロコン トローラはＩＣＰコードにトラップを実行する（ブロック２１１）。従って、マ イクロコントローラはその電流状態を保持し、正常のアクティビティを遮断し、 ＩＣＰコードにジャンプし、回路内プログラミングシーケンスの準備を始める。 プロセスは図２Ｂの点Ａに続く。 図２Ｂの第１段階はハンドシェイクプロトコルをイニシエータと関連させ、Ｉ ＣＰ修正シーケンスの範囲を決定する（ブロック２１２）。例えば、ＩＣＰ修正 シーケンスは集積回路の第１及び第２アレイに１個のブロック又は多数のブロッ クを含んでいる。また、ハンドシェイクプロトコルはＩＣＰコード自体が修正動 作の対象であるかどうかを決定する。従って、次の段階はＩＣＰブロックが修正 シーケンスに含まれるかどうかを決定する（ブロック２１３）。ＩＣＰブロック が修正シーケンスに含まれない場合には、その後アルゴリズムは示したように点 Ｂに進み、図２Ｃで続けられる。ＩＣＰ修正シーケンスがＩＣＰブロックを含む 場合、その後ＩＣＰ論理は映したＩＣＰコードを記憶するブロックを選択する（ ＩＣＰコードが元来バンク１に記憶される実施例のバンク０のブロックｉ）。Ｉ ＣＰコードを映すブロックを選択して、選択したブロックは消去される（ブロッ ク２１４）。次に、元のＩＣＰコードはバンク０の選択ブロックにプログラムさ れる（ブロック２１５）。 プログラムシーケンスの後、確認動作が実行される（ブロック２１６）。確認 動作が失敗した場合、その後アルゴリズムはＩＣＰブロックのプログラムが何回 も失敗したかどうかを決定する（ブロック２１７）。そうでなければ、その後Ｉ ＣＰブロックのプログラムはブロック２１４にループすることにより再試行する 。シーケンスが何回も失敗すると、その後論理はＩＣＰの失敗応答をイニシエー タに発行し（ブロック２１８）、図２Ｃの点Ｃに分岐する。 ブロック２１６で確認手続きが終わると、その後コード多重装置（例えば図１ の多重装置２６）は切り替えられ、映したＩＣＰコードが記憶されるバンクから 命令を選択する（ブロック２１９）。映したＩＣＰコードが実行され、バンク１ のブロックＭのためパラメータセットと共に更新ブロックルーチンへの呼出しが なされる（ブロック２２０）。更新ブロックルーチンは図３に示され、おそらく 新しいＩＣＰコードでバンク１のブロックを更新することになる。段階２１５の 後、コード多重装置は切り替えられ、元のバンクのバンク１に戻し、おそらく新 しいＩＣＰコードを記憶する（ブロック２２１）。その後アルゴリズムは図２Ｃ の点Ｂに進む。 図２Ｃでは、次の段階は、もしあれば、ＩＣＰ手続きのため別のブロックを選 択することを含んでいる（ブロック２２３）。別のブロックを選択した後、更新 ブロックはバンクｊのブロックｉのパラメータセットで呼び出され、選択したブ ロックを示す（ブロック２２４）。アルゴリズムは次に回路内プログラミングシ ーケンスの全てのブロックが完了したかどうかを決定する（ブロック２２５）。 ＹＥＳの場合には、その後全てのプログラムされたブロックのため検査合計が計 算される（ブロック２２６）。ブロック２２５でＮＯの場合には、その後アルゴ リズムはブロック２２３にループする。ループは回路内プログラミング手続きの 所定の範囲内の全てのブロックか完了するまで続く。ＩＣＰ手続きの完了後、全 てのプログラムされたブロックのため検査合計が計算される（ブロック２２６） 。プロトコルは始動し計算された検査合計をイニシエータにより提供された検査 合計に突き合わせる（ブロック２２７）。一致した場合には、その後マイクロコ ントローラは改訂番号を記録し、ＩＣＰの完了応答をイニシエータに発行する（ ブロツク２２８）。その後マイクロコントローラが正常動作に戻り（ブロック２ ２９）、アルゴリズムは終了する（ブロック２３０）。検査合計がブロック２２ ７で一致しない場合、その後アルゴリズムはＩＣＰシーケンスが何回も失敗した かどうかを決定する（ブロック２３１）。何回も失敗していない場合には、その 後アルゴリズムは図２Ａの点Ａにループし、ＩＣＰシーケンスを再試行する。Ｉ ＣＰシーケンスが何回も失敗した場合には、その後アルゴリズムはＩＣＰの失敗 応答をイニシエータに発行し（ブロック２３２）、手続きが終了する（ブロック ２３０）。 更新ブロック手続きが図３に示されている。従って、更新ブロック手続きはパ ラメータセット、例えばバンクｋのブロックｊと共に呼び出される（ブロック３ ００）。シーケンスは確認多重装置を設定し確認経路のためバンクｋを選択する （ブロック３０１）。バンクｋの次のブロックｊはＩＣＰ消去経路を使用して消 去される（ブロック３０２）。消去プロセスの後、確認シーケンスが実行される （ブロック３０３）。確認が失敗すると、その後消去手続きが何回も失敗したか どうかを決定する（ブロック３０４）。もしそうでなければ、その後アルゴリズ ムはブロツク３０２にループバックし消去を再試行する。それが何回も失敗した 場合には、その後エラーが返送される（ブロック３０５）。ブロック３０３から 首尾よく確認した後、データがＩＣＰイニシエータから検索される（ブロック３ ０６）。ＩＣＰイニシエータからのデータは１バイト以上のデータでもよく、ユ ーザーに選択されたＩＣＰプロトコルによる。 ＩＣＰイニシエータからのデータを検索後、アルゴリズムはＩＣＰプログラム 経路を介してバンクｋのブロックｊをプログラムする（ブロック３０７）。プロ グラムシーケンス後、確認動作が実行される（ブロック３０８）。プログラム確 認が失敗すると、その後それは失敗が何回も起きたかどうかを決定する（ブロッ ク３０９）。それが何回も失敗した場合には、その後エラーが返送される（ブロ ック３１０）。確認が何回も失敗した場合には、その後プログラムはブロック３ ０７にループすることにより再試行される。ブロック３０８で確認が成功すると 、その後ＩＣＰシーケンスがバンクｋのブロックｊにプログラムするためのデー タをもっと含んでいるかどうか決定する（ブロック３１１）。ＹＥＳの場合には 、その後アルゴリズムはブロック３０６にループし、プログラミングのためのデ ータの次のシーケンスを検索する。それ以上バイトが残っていない場合には、そ の後アルゴリズムは戻る（ブロック３１２）。 図４は本発明の使用環境を示している。本発明はプリント回路板４０１又は他 のシステム手段に配置される集積回路４００で実行される。マイクロコントロー ラ４００はそれが利用されるシステムの複数の集積回路４０２，４０３，４０４ 及び又は４０５に結合されている。チップ４０５はＩＣＰプログラミングが成し 遂げられる通信路を渡るブリッジを提供する。チップ４０５は単純ネットワーク ポートを含んでもよく、又は特別グルー(glue)論理を含んでもよく、存在するシ ステムの動きにＩＣＰの解釈を明白にする。ポートチップ４０５の特性は異なる 適用において相違するであろう。チップ４０５は種々のＩＣＰ通信路に結合され 、データ率、エラー率、及び複雑さの異なるレベルを有してもよい。例えば、１ 実施例では、通信路４０６はインターネットプロトコルを含んでいる。通信路４ ０６はパーソナルコンピュータ又はワークステーションのようなＩＣＰイニシエ ータ４０７に結合されている。ワークステーション４０７はネットワーク又は他 の通信路４０８ににより大規模記憶装置４０９に結合されている。例えば、ワー クステーション４０７は通信路４０６のインターネットを介してアクセスされた ワールドワイドウェブサイトであってもよい。二者択一的には、他のシステムに おいて、ワークステーション４０７はダイアル呼出しモデムリンクを横切るイニ シエータとして動作する。別の代案では、通信リンク４０６はパーソナルコン ピュータの通信バスであり、回路内ソフトウェアはバス４０６を渡ってロードさ れ、システム４０１へのアップグレードがフロッピディスクの最終ユーザーに分 散し、又はさもなければパーソナルコンピュータ４０７を介してロードされるよ うになっている。 従って、本発明は高性能で柔軟性のあるフラッシュメモリを基本にしたマイク ロコントローラ構造を提供し、種々の回路内プログラミングの適用を可能にする 。本発明によると、例えば、テレビ又はビデオモニター、デジタルビデオディス ク又はＣＤ‐ＲＯＭ、遠隔制御装置、又は移動電話が回路内プログラミング構造 を有するマイクロコントローラを含んでいてもよい。その後更新されたＩＣＰコ ードのいろいろな情報源が本発明の柔軟な構造を使用して各デバイスにロード可 能である。本発明の単一回路内プログラミング構造は幅広い種類の適用において 利用可能である。回路内プログラミング構造を支援するため、グルー論理はほと んど又は全く必要とされない。更に、回路内プログラミングに結合したマイクロ コントローラの力は柔軟性を増加させると共に所定の環境のためＩＣＰプロトコ ルに特注するために影響を与えることが可能である。 本発明の好適な実施例の前述した説明は図解又は説明の目的のため表されたも のである。本発明を開示された正確な形式に徹底又は限定することを意図するも のではない。明らかに、この技術分野の熟練した実務家にとって多くの修正及び 変更が明白であろう。本発明の範囲は以下の特許請求の範囲及びそれらの同等物 により定義されることを意図している。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リー チー ホルン 台湾 タイペイ サン チュン チュン チェン ノース ロード ２エフ ナンバ ー293

Claims (1)

1. 【特許請求の範囲】 １．プロセッサによる実行のための命令を記憶する不揮発性メモリセルを集積回 路に含み、第１メモリアレイをプログラミングする命令の回路内プログラミン グセットを含む第１メモリアレイと、 集積回路上の第２メモリアレイと、 データが外部の情報源から受け取られる集積回路上の外部ポートと、 回路内プログラム更新指令に応答し、第１メモリアレイからの回路内プログ ラミングセットのコピーを第２メモリアレイに書き込むと共に第２メモリアレ イからの回路内プログラミングセットに外部ポートからのデータで第１メモリ アレイの不揮発性メモリセルをプログラムさせる制御論理とを含む、 ことを特徴とする命令のプログラムを実行するプロセッサを有する集積回路の 回路内プログラミング用装置。 ２．第１メモリアレイの前記不揮発性メモリセルがフローティングゲートメモリ セルを含む請求項１に記載の装置。 ３．前記第２メモリアレイが不揮発性メモリセルを含む請求項１に記載の装置。 ４．第１メモリアレイ及び第２メモリアレイの前記不揮発性メモリセルがフロー ティングゲートメモリセルを含む請求項３に記載の装置。 ５．前記第１メモリアレイが不揮発性メモリセルの別個に消去可能な複数のブロ ックを含み、回路内プログラミングセットが前記複数のブロックの特定のブロ ックに記憶され、前記回路内プログラミングブロックセットの実行中に前記特 定のブロックが修正され新しい回路内プログラミングセットを生成し、その後 制御論理が前記第１メモリセルからの新しい回路内プログラミングセットを前 記プロセッサに実行させる請求項１に記載の装置。 ６．前記回路内プログラミングセットから独立して前記第１メモリアレイをプロ グラムすると共に確認するデータ経路を含む請求項１の装置。 ７．前記第１メモリアレイ及び第２メモリアレイがフラッシュの消去可能でプロ グラム可能な読み出し専用メモリを含む請求項１に記載の装置。 ８．前記制御論理が前記プロセッサにより実行される命令を含む請求項１に記載 の装置。 ９．前記外部ポートがシリアルポートを含む請求項１に記載の装置。 10．前記外部ポートがパラレルポートを含む請求項１に記載の装置。 11．外部のセットのデータ源への複数のポートを含み、前記回路内プログラミン グセットの実行中に前記外部ポートのために使用される前記複数のポート中の ポートが前記回路内プログラミングセットの命令により決定される請求項１に 記載の装置。 12．外部のデータ源への複数のポートを含み、前記回路内プログラムの更新指令 が複数のポートのうちの１つで受け取られる請求項１に記載の装置。 13．前記外部ポートのために使用される前記複数のポート中のポートと、前記回 路内プログラム更新指令が受け取られる前記複数のポート中のポートとが、前 記回路内プログラミングセットの命令により決定される請求項１２に記載の装 置。 14．前記第１メモリアレイの不揮発性メモリセルがフローティングゲートメモリ セルを含み、前記第２メモリアレイがフローティングゲートメモリセルを含み 、前記第１及び第２メモリアレイに結合された消去及びプログラムポートを含 み、前記第１及び第２メモリアレイを消去すると共にプログラムするために提 供される請求項１に記載の装置。 15．前記消去及びプログラムポートが前記第１及び第２メモリアレイに共通して 接続された消去及びプログラム回路を含む請求項１４に記載の装置。 16．前記消去及びプログラムポートが前記第１及び第２メモリアレイのそれぞれ のため別個の消去及びプログラム回路を含む請求項１４に記載の装置。 17．命令入力を有し、該命令入力で受け取った命令を実行する前記集積回路上の プロセッサと、 該プロセッサの命令入力に結合された読み出しポートを有する前記集積回路 上の不揮発性メモリセルを含み、命令の回路内プログラミングセットを記憶す る不揮発性メモリセルのブロックを含む第１メモリアレイと、 前記プロセッサの命令入力に結合された読み出しポートを有する前記集積回 路上の不揮発性メモリセルを含む第２メモリアレイと、 データが外部の情報源から受け取られる前記集積回路上の外部ポートと、 回路内プログラム更新指令に応答し、前記第１メモリアレイからの回路内プ ログラミングセットのコピーを前記第２メモリセルアレイに書き込み、前記第 ２メモリアレイからの回路内プログラミングセットに前記外部ポートで受け取 られたデータで前記第１メモリアレイの不揮発性メモリセルをプログラムさせ る制御論理と、 前記回路内プログラミングセットから独立して前記第１メモリアレイをプロ グラミングすると共に確認するための前記集積回路上のデータ経路とを含む、 ことを特徴とする集積回路のコントローラ。 18．第１メモリアレイ及び第２メモリアレイの前記不揮発性メモリセルがフロー ティングゲートメモリセルを含む請求項１７に記載のコントローラ。 19．前記第１メモリセルが不揮発性メモリセルの別個に消去可能な複数のブロッ クを含み、前記回路内プログラミングセットが前記複数のブロックの特定のブ ロックに記憶され、前記回路内プログラミングセットの実行中に前記特定のブ ロックが修正され新しい回路内プログラミングセットを生成し、その後制御論 理が前記第１メモリセルからの新しい回路内プログラミングセットを前記プロ セッサに実行させる請求項１７に記載のコントローラ。 20．前記第１メモリアレイ及び第２メモリアレイがフラッシュの消去可能でプロ グラム可能な読み出し専用メモリを含む請求項１７に記載のコントローラ。 21．前記制御論理かプロセッサにより実行される命令を含む請求項１７に記載の コントローラ。 22．前記外部ポートがシリアルポートを含む請求項１７に記載のコントローラ。 23．前記外部ポートがパラレルポートを含む請求項１７に記載のコントローラ。 24．外部のデータ源への複数のポートを含み、前記回路内プログラミングセット の実行中に前記外部ポートのために使用される前記複数のポート中のポートが 前記回路内プログラミングセットの命令により決定される請求項１７に記載の コントローラ。 25．前記第１メモリアレイの不揮発性メモリセルかフローティングゲートメモリ セルを含み、前記第２メモリアレイがフローティングゲートメモリセルを含み 、 前記第１及び第２メモリアレイに結合された消去及びプログラムポートを含み 、前記第１及び第２メモリアレイを消去すると共にプログラムするために提供 される請求項１７に記載のコントローラ。 26．前記消去及びプログラムポートが前記第１及び第２メモリアレイに共通して 接続された消去及びプログラム回路を含む請求項２５に記載のコントローラ。 27．前記消去及びプログラムポートが前記第１及び第２メモリアレイのそれぞれ のため別個の消去及びプログラム回路を含む請求項２５に記載のコントローラ 。 28．第１の消去可能でプログラム可能な読み出し専用メモリアレイと第２の消去 可能でプログラム可能な読み出し専用メモリアレイを前記集積回路に提供し、 前記第１アレイに命令の回路内プログラミングセットを記憶し、 前記集積回路の外部のイニシエータから回路内プログラム指令を受け取り、 該回路内プログラム指令に応答して、第１アレイからの回路内プログラミン グセットを第２アレイにコピーし、前記第２アレイからの回路内プログラミン グセットを前記プロセッサで実行し、 前記回路内プログラミングセットの制御下、外部の情報源からのデータで少 なくとも前記第１アレイの選択した部分をプログラムし、 前記第１アレイの前記部分をプログラミング後、前記第１アレイからの回路 内プログラミングセットを前記プロセッサで実行することを含む ことを特徴とする命令のプログラムを実行するプロセッサを有する集積回路の 回路内プログラミングの方法。 29．前記回路内プログラミングセットを記憶する段階が前記第１アレイの選択し た部分に前記回路内プログラミングセットを記憶することを含む請求項２８に 記載の方法。 30．前記第１アレイがセルの別個に消去可能な複数のブロックを含み、前記第１ アレイの選択した部分が前記複数のブロックに特定のブロックを含み、前記第 １アレイの前記部分をプログラムする段階が前記特定のブロックを修正し新し い回路内プログラミングセットを生成させる請求項２８に記載の方法。 31．前記特定のブロックを修正後、前記第１メモリアレイからの前記新しい回路 内プログラミングセットを実行することを含む請求項２８に記載の方法。 32．前記回路内プログラミング指令により示された前記回路内プログラミングシ ーケンスが前記回路内プログラミングセットを修正することを含むかどうかを 前記イニシエータから決定し、もしそうでなければ、その後前記第２アレイか らの前記回路内プログラミングセットをコピーすると共に実行する段階をスキ ップすることを含む請求項２８に記載の方法。 33．前記集積回路が外部のデータ源への複数のポートを含み、プログラミングす る段階が前記複数のポートの選択したポートからデータを受け取ることを含む 請求項２８に記載の方法。 34．前記選択したポートが前記回路内プログラミングセットにより指定される請 求項３３に記載の方法。 35．前記プロセッサによる実行のための命令を記憶する不揮発性メモリセルを集 積回路に含み、第１及び第２メモリアレイをプログラミングする命令の回路内 プログラミングセットを含む第１メモリアレイと、 前記プロセッサによる実行のための命令を記憶する不揮発性メモリセルを前 記集積回路に含む第２メモリアレイと、 前記第１メモリアレイに結合される第１入力、第２メモリアレイに結合され る第２入力、及び前記プロセッサに命令を供給する出力を有するコード多重装 置と、 少なくとも前記第１メモリアレイをプログラムすると共に消去し少なくとも 前記第１メモリアレイに命令をロードする第１の消去／プログラム経路、及び 命令の前記回路内プログラミングセットの制御下で少なくとも前記第１メモリ アレイをプログラムすると共に消去する第２の消去／プログラム経路を支援す る消去／プログラム多重装置と、 前記集積回路と外部の情報源との間でメッセージを交換する前記集積回路上 の外部ポートと、 前記第１メモリアレイ及びプロセッサに記憶された命令の前記回路内プログ ラミングセットを含み、回路内プログラム更新指令に応答し、第１メモリアレ イ及び第２メモリアレイに記憶された命令の全て又は一部を更新する論理とを 含む、 ことを特徴とする命令のプログラムを実行するプロセッサを有する集積回路の 回路内プログラミング用装置。 36．命令の前記回路内プログラミングセットが、 前記第１メモリアレイからの前記元の回路内プログラミングセットのコピー を前記第２メモリアレイに書き込み、映した回路内プログラミングセットを創 出し、 前記元の回路内プログラミングセットから前記第２メモリアレイで映した回 路内プログラミングセットに前記プロセッサ制御を切り替える前記コード多重 装置を制御し、 前記第２メモリアレイで映した回路内プログラミングセットの制御下、前記 第１メモリアレイの回路内プログラミングセットを更新する、 論理を含む請求項３５に記載の装置。 37．前記第１及び第２メモリアレイに共通して結合されるプログラム及び消去回 路を含む請求項３５に記載の装置。 38．前記第１メモリアレイの前記不揮発性メモリセルがフローティングゲートメ モリセルを含む請求項３に記載の装置。 39．前記第１メモリアレイ及び前記第２メモリアレイの前記不揮発性メモリセル がフローティングゲートメモリセルを含む請求項３５に記載の装置。 40．前記第１メモリアレイが不揮発性メモリセルの別個に消去可能な複数のブロ ックを含む請求項３５に記載の装置。 41．前記第１メモリアレイ及び前記第２メモリアレイがフラッシュの消去可能で プログラム可能な読み出し専用メモリを含む請求項３５に記載の装置。 42．前記外部ポートがシリアルポートを含む請求項３５に記載の装置。 43．前記外部ポートがパラレルポートを含む請求項３５に記載の装置。 44．外部のセットのデータ源への複数のポートを含み、前記回路内プログラミン グセットの実行中に前記外部ポートのために使用される前記複数のポート中の ポートが前記回路内プログラミングセットの命令により決定される請求項３５ に記載の装置。 45．外部のデータ源への複数のポートを含み、前記回路内プログラムの更新指令 が複数のポートのうちの１つで受け取られる請求項３５に記載の装置。 46．前記外部ポートのために使用される前記複数のポート中のポートと、データ 指令を有する前記回路内プログラムが受け取られる前記複数のポート中のポー トとが前記回路内プログラミングセットの命令により決定される請求項４５に 記載の装置。 47．第１の消去可能でプログラム可能な読み出し専用メモリアレイと第２の消去 可能でプログラム可能な読み出し専用メモリアレイを前記集積回路に提供し、 前記第１アレイに命令の回路内プログラミングセットを記憶し、 前記集積回路の外部のイニシエータから回路内プログラム指令と識別子を受 け取り、 前記イニシエータの識別子を確認し、その後前記回路内プログラム指令に応 答して確認した場合、前記第１アレイからの前記回路内プログラミングセット を前記第２アレイにコピーし、前記第２アレイからの回路内プログラミングセ ットを前記プロセッサで実行し、 前記回路内プログラミングセットの制御下、外部の情報源からの命令セット で少なくとも前記第１アレイの選択した部分をプログラムすることを含む、 ことを特徴とする命令のプログラムを実行するプロセッサを有する集積回路の 回路内プログラミングの方法。 48．前記第１アレイの前記部分をプログラミング後、前記第１アレイから前記回 路内プログラミングセットを前記プロセッサで実行することを含む請求項４７ に記載の方法。 49．前記イニシエータの識別子が確認されない場合には、その後前記イニシエー タから認識を要求し、確認か成功するまで、又は試みの最大数がなされるまで 、前記イニシエータの認識を確認しようとし、 前記試みの最大数がなされた場合には、その後前記イニシエータに失敗の応 答を発行することを含む、 請求項４７に記載の方法。 50．前記命令セットを識別する改訂番号を発行し、プログラミング段階が成功し た場合には前記改訂番号を記憶することを含む請求項４７に記載の方法。 51．プログラミングの段階の後、エラーのため前記プログラムされた命令セット を検査し、エラーが発見された場合には、エラーが発見されなくなるまで又は 再試行の最大数が試みられるまでプログラミング段階を再試行し、 再試行の最大数か試みられた場合には、その後前記イニシエータに失敗応答 を発行することを含む、 請求項４７に記載の方法。 52．エラーのため前記プログラムされた命令セットを検査する段階が、前記プロ グラムされた命令セットの検査合計を確認することを含む請求項５１に記載の 方法。 53．前記プログラムする段階が前記命令セットのセグメントをプログラムし、該 セグメントのプログラミングを確認し、該セグメントのプログラミングが確認 された場合には、前記命令セットが完了するまで次のセグメントに進み、前記 セグメントのプログラミングが確認されない場合には、その後それが確認を終 えるまで又は再試行の最大数が試みられるまで前記プログラミングを再試行し 、 確認を終えることなしに再試行の最大数が試みられた場合には、その後前記 イニシエータに失敗応答を発行することを含む、 請求項４７に記載の方法。 54．前記回路内プログラミングセットを記憶する段階が、前記第１アレイの選択 された部分に前記回路内プログラミングセットを記憶することを含む請求項４ ７に記載の方法。 55．前記第１アレイがセルの別個に消去可能な複数のブロックを含み、前記第１ アレイの選択された部分が前記複数のブロックに特定のブロックを含み、前記 第１アレイの前記部分をプログラミングする段階が前記特定のブロックを修正 し、新しい回路内プログラミングセットを生成する請求項４７に記載の方法。 56．前記特定のブロックを修正後、前記第１メモリアレイからの前記新しい回路 内プログラミングセットを実行することを含む請求項５５に記載の方法。 57．前記回路内プログラミング指令により示された前記回路内プログラミングシ ーケンスが前記回路内プログラミングセットを修正することを含むかどうかを 前記イニシエータから決定し、もしそうでなければ、その後前記第２アレイか らの前記回路内プログラミングセットをコピーすると共に実行する段階をスキ ップすることを含む請求項４７に記載の方法。 58．前記集積回路が外部のデータ源への複数のポートを含み、プログラミングす る段階が前記複数のポートの選択したポートからデータを受け取ることを含む 請求項４７に記載の方法。 59．前記選択されたポートが前記回路内プログラミングセットにより指定される 請求項５８に記載の方法。 60．命令を実行する前記集積回路のプロセッサと、 データが外部の情報源から受け取られる前記集積回路の外部ポートと、 前記集積回路のプログラム可能な不揮発性メモリセルを含み、前記プロセッ サによる実行のための命令を記憶し、前記外部ポートを介して前記外部情報源 から前記集積回路への回路内プログラミング命令セットの移動を制御する命令 セットを含む第１メモリアレイとを含む、 ことを特徴とする集積回路の回路内プログラミング用装置。 61．命令の前記回路内プログラミングセットが、 前記第１メモリアレイからの元の回路内プログラミングセットのコピーを前 記第２メモリアレイに書き込み、映した回路内プログラミングセットを創出し 、 前記コード多重装置を制御し前記元の回路内プログラミングセットから前記 第２メモリアレイで映した回路内プログラミングセットに切り替え、 前記第２メモリアレイの前記映した回路内プログラミングセットの制御下、 前記第１メモリアレイの前記回路内プログラミングセットを更新する、 論理を含む請求項６０に記載の装置。 62．前記第１メモリアレイに共通して結合されるプログラム及び消去回路を含む 請求項６０に記載の装置。 63．前記第１メモリアレイの不揮発性メモリセルがフローティングゲートメモリ セルを含む請求項６０に記載の装置。 64．前記第１メモリアレイの不揮発性メモリセルがフローティングゲートメモリ セルを含む請求項６０に記載の装置。 65．前記第１メモリアレイが不揮発性メモリセルの別個に消去可能な複数のブロ ックを含む請求項６０に記載の装置。 66．前記第１メモリアレイがフラッシュの消去可能でプログラム可能な読み出し 専用メモリを含む請求項６０に記載の装置。 67．前記外部ポートがシリアルポートを含む請求項６０に記載の装置。 68．前記外部ポートがパラレルポートを含む請求項６０に記載の装置。 69．外部のセットのデータ源への複数のポートを含み、前記回路内プログラミン グセットの実行中に前記外部ポートのために使用される前記複数のポート中の ポートが前記回路内プログラミングセットの命令により決定される請求項６０ に記載の装置。 70．外部のセットのデータ源への複数のポートを含み、前記回路内プログラム更 新指令が前記複数のポートの内の１つで受け取られる請求項６０に記載の装置 。 71．前記外部ポートのために使用される前記複数のポート中のポートと、データ 指令と共に前記回路内プログラムが受け取られる前記複数のポート中のポート が前記回路内プログラミングの命令により決定される請求項７０に記載の装置 。