JPH06348638A - Ｐｃｍｃｉａ周辺装置 - Google Patents

Ｐｃｍｃｉａ周辺装置

Info

Publication number
JPH06348638A
JPH06348638A JP6128004A JP12800494A JPH06348638A JP H06348638 A JPH06348638 A JP H06348638A JP 6128004 A JP6128004 A JP 6128004A JP 12800494 A JP12800494 A JP 12800494A JP H06348638 A JPH06348638 A JP H06348638A
Authority
JP
Japan
Prior art keywords
memory
pcmcia
modem
host computer
cpu
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6128004A
Other languages
English (en)
Inventor
John Bedingfield
ベディングフィールド ジョン
Craig Matthews
マシューズ クレイグ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by American Telephone and Telegraph Co Inc filed Critical American Telephone and Telegraph Co Inc
Publication of JPH06348638A publication Critical patent/JPH06348638A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4403—Processor initialisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/60—Software deployment
    • G06F8/65—Updates

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Handcart (AREA)
  • Computer And Data Communications (AREA)
  • Stored Programmes (AREA)

Abstract

(57)【要約】 【目的】 ＰＣＭＣＩＡ周辺装置の動作プログラムの変
更を容易にする。 【構成】 ＰＣＭＣＩＡ周辺装置はＣＰＵと、メモリ
と、ＰＣＭＣＩＡコネクタを通じてパーソナルコンピュ
ータ（ＰＣ）に接続された共有メモリとを有する。通常
動作中、ＣＰＵはメモリ内のコンピュータプログラムを
実行する。このプログラムの更新する場合、まず、ＰＣ
はＰＣＭＣＩＡモデムをリセットする。この間に、ＰＣ
は制御プログラムを共有メモリに格納する。その後、Ｐ
Ｃは、リセット後にＣＰＵが共有メモリに格納された制
御プログラムを実行するように、ＰＣＭＣＩＡモデムの
メモリマップを変更する。この制御プログラムは、共有
メモリを通じて新しいコンピュータプログラムをＰＣＭ
ＣＩＡモデムのメモリに転送する。その後、ＰＣは再び
ＰＣＭＣＩＡモデムをリセットし、ＰＣＭＣＩＡモデム
のメモリマップを標準に戻す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ通信装置に関
し、特に、「パーソナルコンピュータメモリカード国際
協会」インタフェースを有するモデムに関する。
【０００２】
【従来の技術】「パーソナルコンピュータメモリカード
国際協会（ＰＣＭＣＩＡ）」インタフェースは、あるク
ラスのコンピュータ周辺装置、すなわち、ＰＣＭＣＩＡ
周辺装置に対する物理的サイズおよび電気的相互接続を
定義している。一般的に、ＰＣＭＣＩＡ周辺装置のサイ
ズはおよそクレジットカードのサイズである。クレジッ
トカードサイズのＰＣＭＣＩＡ周辺装置はそれぞれＰＣ
ＭＣＩＡ電気コネクタを通じて「ホストコンピュータ」
と電気的に相互接続する。この「ホストコンピュータ」
は、一般的に、ノート型のパーソナルコンピュータ（Ｐ
Ｃ）である。メモリ、モデム、ファックス、ハードディ
スクなどのＰＣＭＣＩＡ周辺装置が現在利用可能であ
る。
【０００３】従来のモデムと同様に、ＰＣＭＣＩＡモデ
ムは、専用マイクロプロセッサ回路からなる複合装置で
ある。例えば、ＰＣＭＣＩＡモデムは一般的に汎用マイ
クロプロセッサ（ＣＰＵ）と、メモリと、公衆交換電話
網（ＰＳＴＮ）への電話線インタフェースと、送受信両
方向の通信信号を処理する高速ディジタル信号プロセッ
サとを有する。ＰＣＭＣＩＡモデムの機能は、ＰＣＭＣ
ＩＡモデムのメモリ内にあるコンピュータプログラム、
すなわち、「オペレーティングプログラム」をＣＰＵが
実行することによって提供される。このメモリは通常
「フラッシュメモリ」であり、これは、モデムのＣＰＵ
によってフィールドプログラマブルである不揮発性メモ
リである。
【０００４】フラッシュメモリの利点は、新しい機能の
提供や「バグ」の修正をするためにモデムのオペレーテ
ィングプログラムを現場でアップグレードすることがで
きることである。現場でのアップグレードをするため
に、フラッシュメモリの一部は「ブートブロック」コン
ピュータプログラムのために予約される。フラッシュメ
モリのこの部分は、そのフラッシュメモリの残りの部分
が消去され再プログラムされたときにもそのデータすな
わちブートブロックを保持するように、書き込み保護さ
れる。ブートブロックは、例えば電源投入後に、モデム
をブートアップし、フラッシュメモリの残りの部分にオ
ペレーティングプログラムをロードするコンピュータソ
フトウェアを含む。
【０００５】モデムのフラッシュメモリの現場でのアッ
プグレードは、データ通信ポートまたはデータ端末ポー
トのいずれかのシリアルデータポートを通じて行われ
る。まず、モデムのＣＰＵは、シリアルポートのうちの
１つに接続された「ホスト」からオペレーティングプロ
グラムを再ロードするコマンドを受信する。次に、モデ
ムのＣＰＵは、フラッシュメモリへのロードに対応する
ブートブロックの部分を実行する。ソフトウェアのこの
部分はまずフラッシュメモリの残りの部分を消去してか
ら、シリアルポートのうちの１つを通じて新しいオペレ
ーティングプログラムを受信し、この新しいオペレーテ
ィングプログラムをフラッシュメモリに書き込む。
【０００６】フラッシュメモリ内に書き込み不能ブート
ブロックを必要としない代替方法がＡＴ＆Ｔパラダイン
の３８００モデムによって提供されている。これは、フ
ラッシュメモリの独立の「上位バンク」と「下位バン
ク」とからなる。モデムのＣＰＵはいずれのバンクから
もブートすることができる。モデムのＣＰＵは、フラッ
シュメモリバンクのうちの１つ、すなわち、フラッシュ
メモリのアクティブなバンク、に格納されているコンピ
ュータプログラムを実行することによって動作を開始す
る。このコンピュータプログラムは、ブートコードおよ
びオペレーティングプログラムを含む。モデムのＣＰＵ
が、シリアルポートのうちの１つを通じてオペレーティ
ングプログラムを変更するコマンドをホストから受信す
ると、モデムのＣＰＵはフラッシュメモリのアクティブ
バンク内のダウンロードプログラムを実行する。このダ
ウンロードソフトウェアはまずフラッシュメモリの非ア
クティブバンクを消去し、シリアルデータポートのうち
の１つから受信したデータをその非アクティブバンクに
コピーする。この受信データは新しいコンピュータプロ
グラムであり、新しいブートコードおよび新しいオペレ
ーティングプログラムを含む。このダウンロードモード
の最後に、モデムのＣＰＵは不揮発性スイッチをトグル
し、リセット後に、フラッシュメモリの新たに更新した
バンクからブートするようにする。すなわち、モデムの
ＣＰＵは、フラッシュメモリのいずれのバンクがアクテ
ィブバンクであるかを切り換える。この方法は、米国特
許出願第８８０２５７号（出願日：１９９２年５月８
日）に記載されている。
【０００７】
【発明が解決しようとする課題】上記のように、シリア
ルポートのうちの１つを通じてＰＣＭＣＩＡモデムのフ
ラッシュメモリのアップグレードをすることは有利な方
法であるが、いくつかの制限がある。その１つは、製造
中、フラッシュメモリをプリント回路板上にはんだづけ
する前にブートブロックはフラッシュメモリ内にプログ
ラムされなければならない。これは、ＰＣＭＣＩＡモデ
ムの製造プロセスにコストを追加する。さらに、ブート
ブロックが何らかの理由で消去または破損し、ＰＣＭＣ
ＩＡモデムへの電源がなくなると、フラッシュメモリを
取り外すか置き換える以外に回復の方法がない。さら
に、ブートブロックのサイズは固定されており（一般的
に１６Ｋバイト）、このことはブートブロックの機能に
制約を加える。さらに、フラッシュメモリの一部はブー
トブロック専用となるため、ブートブロックはＰＣＭＣ
ＩＡモデムのオペレーティングプログラムのサイズをも
制約する。最後に、シリアルデータポートを使用するた
め、現場でのアップグレードの速度は制限される。
【０００８】
【課題を解決するための手段】本発明によれば、完成し
たＰＣＭＣＩＡモデム組立体の一部となった後に、フラ
ッシュメモリにロードする方法および装置によって、上
記のすべての制限は解消する。本発明の原理によれば、
ＰＣＭＣＩＡ周辺装置は、ＰＣＭＣＩＡコネクタを通じ
てホストコンピュータへの共有メモリインタフェースを
含む。この共有メモリによって、フラッシュメモリ内に
専用のブートブロックを事前に存在させたり、シリアル
データポートを使用したりすることを必要とせずに、ホ
ストコンピュータからＰＣＭＣＩＡ周辺装置のコンピュ
ータプログラムを容易にロードし、変更することが可能
となる。
【０００９】本発明の実施例では、ＰＣＭＣＩＡ周辺装
置はＣＰＵと、メモリと、ＰＣＭＣＩＡコネクタを通じ
てパーソナルコンピュータ（ＰＣ）に接続された共有メ
モリとを有する。通常動作中、ＣＰＵはメモリ内に格納
されているコンピュータプログラムにアクセスし、実行
する。現場でのアップグレードまたは工場での初期ロー
ドは以下のようにして実行される。まず、ＰＣはＰＣＭ
ＣＩＡモデムをリセットする。このリセット中に、ＰＣ
は制御プログラムを共有メモリに格納する。制御プログ
ラムを格納後、ＰＣは、リセット後にＣＰＵが共有メモ
リに格納された制御プログラムを実行するように、ＰＣ
ＭＣＩＡモデムのメモリマップを変更する。この制御プ
ログラムはさらに、共有メモリを通じて新しいコンピュ
ータプログラムをＰＣＭＣＩＡモデムのメモリに転送す
る能力をＰＣＭＣＩＡモデムに提供する。すなわち、制
御プログラムはブートブロックソフトウェアである。新
しいコンピュータプログラムを転送後、ＰＣは再びＰＣ
ＭＣＩＡモデムのリセットを実行し、このリセット後に
ＣＰＵがＰＣＭＣＩＡモデムのメモリに格納された新し
いコンピュータプログラムを実行するように、ＰＣＭＣ
ＩＡモデムのメモリマップを標準に戻す。
【００１０】本発明の特徴によれば、現場でのアップグ
レードおよび工場での初期プログラムロードのいずれも
ＰＣＭＣＩＡカードにブートブロックソフトウェアを存
在させることを必要としない。
【００１１】本発明のもう１つの特徴は、パーソナルコ
ンピュータ、すなわち、データ端末から、ＰＣＭＣＩＡ
モデムにユーザデータを転送するために共有メモリイン
タフェースを使用することである。この結果、モデムを
任意の端末装置に接続する、基板上の汎用非同期送受信
（ＵＡＲＴ）集積回路を通じて現在利用可能なものより
も高いデータ転送速度を実現する。
【００１２】
【実施例】図１に、本発明の概念を実現するＰＣＭＣＩ
Ａモデムの一部を示す。図示のように、ホストコンピュ
ータ２００は、ＰＣＭＣＩＡモデム１００を受容するＰ
ＣＭＣＩＡスロット２２０と、ホストＣＰＵ２７０と、
フロッピーディスク２１６を受容する取り外し可能記憶
装置２１５とを有する。ＰＣＭＣＩＡモデム１００は、
ＣＰＵ１７０と、プログラムメモリ１６０と、共有メモ
リ１３０と、チップイネーブルルーティングロジック１
５０と、制御ロジック１４０と、ＰＣＭＣＩＡコネクタ
１２０とを有する。ＣＰＵ１７０は、マイクロプロセッ
サベースの中央処理装置であり、制御プロセッサバス１
７５を通じてプログラムメモリ１６０または共有メモリ
１３０（後述）に格納されたプログラムデータを実行す
る。制御プロセッサバス１７５は、制御信号、アドレス
信号およびデータ信号（図示せず）を提供する。ＰＣＭ
ＣＩＡモデム１００は、ＰＣＭＣＩＡインタフェース１
０を通じて物理的および電気的にホストコンピュータ２
００に接続される。ＰＣＭＣＩＡインタフェース１０
は、ＰＣＭＣＩＡモデム１００のＰＣＭＣＩＡコネクタ
１２０と、ホストコンピュータ２００のＰＣＭＣＩＡス
ロット２２０とを含む。この例では、プログラムメモリ
１６０はフラッシュメモリである。以後、プログラムメ
モリ１６０に格納されたプログラムデータをオペレーテ
ィングコンピュータプログラムという。オペレーティン
グコンピュータプログラムは、通信ファシリティ（図示
せず）を通じてデータを送受信するモデム機能を提供す
る。
【００１３】ＣＰＵ１７０は、適当なアドレスデコード
と、チップイネーブルロジックとを有すると仮定する。
２つのチップイネーブル信号ＣＥ１およびＣＥ２が、Ｃ
ＰＵ１７０によってそれぞれライン１７１および１７２
に送られる。これらのチップイネーブル信号は、プログ
ラムメモリ１６０または共有メモリ１３０のいずれかを
選択するために使用される。通常、これらのチップイネ
ーブル信号は、これらのメモリデバイスに直接送られ
る。しかし、本発明の原理によれば、ＣＥ１およびＣＥ
２はチップイネーブルルーティングロジック１５０に送
られ、チップイネーブルルーティングロジック１５０
が、ＰＣＭＣＩＡモデム１００の動作モードの関数とし
てチップイネーブル信号をプログラムメモリ１６０およ
び共有メモリ１３０に送る。これを図２に示す。この例
では、「通常モード」および「ダウンロードモード」と
いう２つの動作モードがあると仮定する。通常モードの
間、チップイネーブルルーティングロジック１５０は、
ライン１５１を通じて、ＣＥ１をプログラムメモリ１６
０に送り、ライン１５２を通じて、ＣＥ２を共有メモリ
１３０に送る。
【００１４】ＣＰＵリセット信号がライン１４４を通じ
てＣＰＵ１７０に送られた後、ＣＰＵ１７０はＣＥ１を
チップイネーブルルーティングロジック１５０に送る。
周知のように、リセット信号が加えられた後、マイクロ
プロセッサは既知の開始アドレス位置から実行を開始す
る。この例では、このあらかじめ定義された位置はＣＥ
１に対応するアドレス範囲にマッピングされると仮定す
る。ライン１４４上のＣＰＵリセット信号は、アサート
されているＰＣＭＣＩＡインタフェースで定義されたＲ
ＥＳＥＴ信号（図示せず）の結果として（例えば、電源
投入状態の間）、または、ホストＣＰＵ２７０によるメ
モリアクセスの結果として（後述）、制御ロジック１４
０によって提供される。通常動作モードでは、図２に示
すように、ＣＥ１は、ＣＰＵ２７０がオペレーティング
コンピュータプログラムを実行するようにプログラムメ
モリ１６０へルーティングされる。この通常モードで
は、ＣＰＵ１７０は、チップイネーブルルーティングロ
ジック１５０を通じてライン１５２上にＣＥ２を送るこ
とにより共有メモリ１３０にアクセスする。
【００１５】共有メモリ１３０は「デュアルポートＲＡ
Ｍ」としても知られており、２セットのアドレスライ
ン、データライン、および制御ラインを有する。一方の
セットはＰＣＭＣＩＡバス１２１へのインタフェースに
使用され、他方のセットは制御プロセッサバス１７５へ
のインタフェースに使用される。本発明の原理によれ
ば、共有メモリ１３０は動作モードに依存して異なる使
用をされる。図１に示すように、通常動作モードの間
は、共有メモリ１３０はＰＣＭＣＩＡ属性領域１３５か
らなる。ＰＣＭＣＩＡ属性領域１３５は、ＰＣＭＣＩＡ
インタフェース標準に従って、ソフトウェア定義可能カ
ード情報構造体、ピン置換レジスタ、設定オプションレ
ジスタ、カード設定状態レジスタを含む。しかし、ダウ
ンロード動作モード（後述）の間は、共有メモリ１３０
は領域１３６と領域１３７とを含む。領域１３６は、ホ
ストコンピュータ２００のホストＣＰＵ２７０から受信
したデータを格納するバッファである。領域１３７は、
ホストＣＰＵ２７０によって提供された後ＣＰＵ１７０
によって実行される制御プログラムを格納する。
【００１６】本発明の原理によれば、後者の動作モー
ド、すなわち、ダウンロードモードでは、ＣＰＵリセッ
ト信号がライン１４４に加えられた後、ＣＰＵ１７０
は、共有メモリ１３０からのプログラムデータの実行を
開始する。特に、ダウンロード動作モードでは、チップ
イネーブルルーティングロジック１５０はＣＥ１信号を
リード１５１からリード１５２に切り換え、また、ＣＥ
２信号をリード１５２からリード１５１に切り換える。
その結果、ＣＰＵ１７０は、リセット状態から抜けた
後、共有メモリ１３０に格納された命令を実行する。
【００１７】ＰＣＭＣＩＡモデム１００がダウンロード
動作モードに入るか否かはホストＣＰＵ２７０の制御下
にある。注意すべきことであるが、ＰＣＭＣＩＡ標準の
もとでは、ＰＣＭＣＩＡモデム１００の一部または全部
は、ホストＣＰＵ２７０のＰＣＭＣＩＡ周辺装置空間の
一部にマッピングされる。ホストＣＰＵ２７０から見た
ＰＣＭＣＩＡモデム１００のＰＣＭＣＩＡ周辺装置マッ
プの例を図３に示す。ＰＣＭＣＩＡモデム１００をダウ
ンロードモードに切り換えるためにホストＣＰＵ２７０
で使用される方法の例を図４に示す。ステップ４０５
で、ホストＣＰＵ２７０は、ＰＣＭＣＩＡインタフェー
スのＲＥＳＥＴ信号をアサートすることにより、また
は、ＰＣＭＣＩＡモデム１００をリセットすることに対
応するＰＣＭＣＩＡモデム１００の特定のメモリ位置
（すなわち、図３の「リセット位置」）に特定のデータ
値を書き込むことにより、ＣＰＵ１７０のリセットを行
う。この例では、このリセット位置は共有メモリ領域内
にあり、通常動作中は設定オプションレジスタに対応し
ている。設定オプションレジスタは、ＰＣＭＣＩＡ標準
によって定義されたＰＣＭＣＩＡ属性領域１３５の一部
である。設定オプションレジスタの定義されたデータビ
ットのうちの１つに「ＳＲＥＳＥＴ」ビットがある。Ｃ
ＰＵ２７０は、「ＳＲＥＳＥＴ」ビット（ｄ7である）
を論理１にセットすることによって、ＰＣＭＣＩＡモデ
ム１００のリセットを行う。ＰＣＭＣＩＡモデム１０の
制御ロジック１４０は、リセット位置へのこのメモリ書
き込みを検出し、それに応答してＣＰＵ１７０へのライ
ン１４４上にＣＰＵリセット信号を発生する。
【００１８】ＣＰＵリセット信号がアクティブである
間、ＣＰＵ１７０は非アクティブである。すなわち、メ
モリアクセスを実行していない。次に、ステップ４１０
で、ホストＣＰＵ２７０は制御プログラムを共有メモリ
領域１３７に書き込む。ステップ４１０の後、ステップ
４１５で、ホストＣＰＵ２７０は、ダウンロードモード
に対応するあらかじめ定義されたメモリ位置に特定の方
法でアクセスすることによってＰＣＭＣＩＡモデム１０
０の動作モードを切り換える。この例では、ホストＣＰ
Ｕ２７０は、あらかじめ定義されたデータ値をダウンロ
ードモード位置に３個連続して書き込む。ＰＣＭＣＩＡ
モデム１００の制御ロジック１４０は、これらの連続し
たメモリアクセスを検出し、ＣＰＵ２７０によって書き
込まれたデータ値を、あらかじめ定義されたデータ値と
比較する。書き込まれたデータ値があらかじめ定義され
たデータ値と等しい場合、制御ロジック１４０は、チッ
プイネーブルルーティングロジック１５０へのライン１
４２上に制御信号を送る。チップイネーブルルーティン
グロジック１５０は、上記のチップイネーブル信号（図
２）のルーティングをダウンロードモードに変更する。
ステップ４１０および４１５は、上記のライン１４４上
のリセット信号がまだアクティブである間に実行される
と仮定する。換言すれば、制御ロジック１４０は、ホス
トＣＰＵ２７０がステップ４１０および４１５を実行す
る時間を提供するのに十分な幅のＣＰＵリセット信号を
発生すると仮定する。ＣＰＵリセット信号がアクティブ
である間にホストＣＰＵ２７０が動作モードを切り換え
ない場合、制御ロジック１４０は、以後のモード切り換
えの試行を遮断し、ＰＣＭＣＩＡモデム１００は通常モ
ードにとどまることを単に継続する。換言すれば、制御
ロジック１４０は、チップイネーブルの偶然の切り換え
を防ぐ「ロックアウト機構」を備える。このロックアウ
ト機構によって、ＰＣＭＣＩＡモデム１００は、ホスト
ＣＰＵ２７０が上記のようにしてダウンロードモード位
置にアクセスしなければ、ＣＰＵリセット信号が加えら
れた後、通常モードに戻る。また、ホストＣＰＵ２７０
に対するこの時間制約を回避するため、ホストＣＰＵ２
７０はＳＲＥＳＥＴビットを利用してＣＰＵリセット信
号をオンオフすることも可能である。
【００１９】ダウンロードモードにおいて、ＣＰＵリセ
ット信号がなくなった後、ＣＰＵ１７０は共有メモリ１
３０内の制御プログラムを実行する。次に、ステップ４
２０で、ホストＣＰＵ２７０はデータを共有メモリ領域
１３６に転送する。このデータは、プログラムメモリ１
６０内に置かれる新しいコンピュータプログラムの一部
を表す。制御プログラムは、ＣＰＵ１７０によって実行
されると、ホストＣＰＵ２７０によって共有メモリ領域
１３６に置かれたデータをプログラムメモリ１６０に転
送する。こうして、通常動作モード中にＣＰＵ１７０に
よって実行されるオペレーティングコンピュータプログ
ラムが変更される。注意すべきことであるが、このダウ
ンロードが現場でのアップグレードの一部であるかそれ
とも工場での初期プログラムロードであるかということ
にかかわらず、このダウンロードを実行するためにホス
トＣＰＵ２７０によって提供される一時的な制御プログ
ラム以外には、ＰＣＭＣＩＡ周辺装置にはブートブロッ
クソフトウェアのようなものは存在する必要がない。Ｃ
ＰＵ１７０によって実行される制御プログラムは、ホス
トＣＰＵ２７０からプログラムメモリ１６０へのデータ
ブロックを転送を調整する「ハンドシェーク」手続きを
含むと仮定する。例えば、共有メモリ領域１３６内のデ
ータがＣＰＵ１７０によってプログラムメモリ１６０の
一部に書き込まれた後、ＣＰＵ１７０は共有メモリ１３
０のあらかじめ定義された「フラグ」位置に書き込みを
する。このフラグは、ホストＣＰＵ２７０によって読み
出されると、ホストＣＰＵ２７０に対して、オペレーテ
ィングコンピュータプログラムの次の部分を共有メモリ
領域１３６に書き込むことを指示することになる。
【００２０】ホストＣＰＵ２７０が新しいオペレーティ
ングコンピュータプログラムをＰＣＭＣＩＡモデム１０
０にダウンロードすることを完了した後、ステップ４２
５で、ホストＣＰＵ２７０は再びＰＣＭＣＩＡモデム１
００をリセットする。ＣＰＵリセット信号が送られる
と、制御ロジック１４０は、上記のロックアウト機構の
一部として、ＰＣＭＣＩＡモデム１００を通常モードに
切り換える。その結果、制御ロジック１４０は、上記の
チップイネーブル信号のルーティング（図２）を通常モ
ードに変更する。通常モードにおいて、ＣＰＵリセット
信号がなくなった後、ＣＰＵ１７０はプログラムメモリ
１６０に今格納された新しいオペレーティングコンピュ
ータプログラムを実行する。
【００２１】上記の説明からわかるように、共有メモリ
領域１３６内にあるバッファからプログラムメモリ１６
０へデータを転送するとき、ＣＰＵ１７０とホストＣＰ
Ｕ２７０の両方が共有メモリ１３０にアクセスする。例
えば、ＣＰＵ１７０が共有メモリ領域１３７からプログ
ラムデータを読み出しているのと同時に、ホストＣＰＵ
が共有メモリ領域１３６内にあるバッファにデータを書
き込もうとすることがあり得る。従って、ＣＰＵ１７０
とホストＣＰＵ２７０とが同時に共有メモリ１３０にア
クセスしようとするときに、これらの間を調停するメモ
リコンテンション方式が必要である。
【００２２】この例では、メモリコンテンション方式
は、制御ロジック１４０によって代表されるハードウェ
アと、ソフトウェアプロトコルと、ライン１４２上のＰ
ＣＭＣＩＡ定義のＷＡＩＴ信号との組合せによって実現
される。説明のために別個の信号として図示したが、ラ
イン１４２上のＷＡＩＴ信号はＰＣＭＣＩＡバス１２１
のサブセットであることは理解されるべきである。
【００２３】制御ロジック１４０は、ＰＣＭＣＩＡバス
１２１を監視し、ホストＣＰＵ２７０による共有メモリ
アクセスを検出する。ホストＣＰＵ２７０がＰＣＭＣＩ
Ａモデム１００に対する共有メモリアクセスを開始する
と、制御ロジック１４０はライン１４１上にホストアク
セス信号を発生し、これはＣＰＵ１７０によって受信さ
れる。さらに、ＣＰＵ１７０はライン１７３上にウェイ
トイネーブル信号を送り、これは制御ロジック１４０に
よって受信される。ウェイトイネーブル信号がアクティ
ブである場合、制御ロジック１４０は、以後のホストＣ
ＰＵ２７０による共有メモリアクセスに応答してライン
１４２上にＷＡＩＴ信号を発生する。周知のように、ラ
イン１４２上のＰＣＭＣＩＡのＷＡＩＴ信号がアクティ
ブであるとき、ホストＣＰＵ２７０は現在のメモリアク
セスにウェイト状態を挿入する。反対に、ウェイトイネ
ーブル信号が非アクティブである場合、制御ロジック１
４０はこのＷＡＩＴ信号の発生を停止し、ホストＣＰＵ
２７０の共有メモリアクセスにさらにウェイト状態が挿
入されないようにする。注意すべきことであるが、ＰＣ
ＭＣＩＡ仕様は、ホストコンピュータ２００によるＰＣ
ＭＣＩＡコネクタ１２０を通じてのアクセスは１２マイ
クロ秒遅延以内に完了することが要求されている。
【００２４】図５に、ライン１７３上のウェイトイネー
ブル信号の発生を制御するソフトウェアプロトコルを実
現するためにＣＰＵ１７０によって使用される方法の流
れ図を示す。ＣＰＵ１７０が共有メモリにアクセスする
と、ステップ５０５で、ＣＰＵ１７０は、ライン１７３
上にウェイトイネーブル信号を発生する。次に、ステッ
プ５１０で、ＣＰＵ１７０は、ライン１４１上のホスト
アクセス信号を読み出す（すなわち、サンプリングす
る）。これによってＣＰＵ１７０は、ホストＣＰＵ２７
０が既に共有メモリへのアクセスを開始しているかどう
かをチェックすることができる。ホストアクセス信号が
アクティブである場合、ステップ５１５で、ライン１７
３上のウェイトイネーブル信号は停止され、ＣＰＵ１７
０自身は所定時間Ｔの間ウェイとしてからステップ５０
５に復帰する。ホストＣＰＵ２７０のウェイト認識ウィ
ンドウの後にライン１４１上のＷＡＩＴ信号が発生され
た場合にはホストＣＰＵ２７０はそれを無視する可能性
があるため、ステップ５１５は重要である。このような
無視は、２つのプロセッサによる共有メモリアクセスの
非同期関係のために起こる。一方、ホストアクセス信号
が非アクティブである場合、ステップ５２０で、ＣＰＵ
１７０は共有メモリにアクセスし、ステップ５３０で、
ＣＰＵ１７０はライン１７３上のウェイトイネーブル信
号を停止する。
【００２５】
【発明の効果】上記のように、本発明の原理によれば、
ホストＣＰＵ２７０は、ＰＣＭＣＩＡモデム１００に格
納されたオペレーティングコンピュータプログラムを変
更することが可能であり、これによって、ＰＣＭＣＩＡ
モデム１００の機能の更新または変更の簡単な手段が提
供される。図１に示したように、ＰＣＭＣＩＡモデム１
００によって実行されるプログラムデータは、フロッピ
ーディスク２１６を通じてホストＣＰＵ２７０に提供す
ることができる。実際、ＰＣＭＣＩＡモデム１００のた
めのどんな種類のプログラムでも容易に提供することが
できる。例えば、フロッピーディスク２１６が診断試験
プログラムを供給することが可能であり、それがホスト
ＣＰＵ２７０によってダウンロードされると、ＰＣＭＣ
ＩＡモデム１００が一連の診断試験を実行することがで
きる。
【００２６】さらに、ＰＣＭＣＩＡモデム１００におけ
る共有メモリ１３０の使用によって、他の点でもシステ
ム動作が改善される。例えば、ＰＣＭＣＩＡ周辺装置が
モデムであり、ホストコンピュータがデータ端末である
とする。周知のように、ホストＣＰＵ２７０は、ＰＣＭ
ＣＩＡモデム１００のＵＡＲＴ（図示せず）に並列にデ
ータを書き込むことにより、データ通信チャネル（図示
せず）を通じて伝送用データを転送する。次にこのＵＡ
ＲＴはデータをシリアル形式に変換し、データ端末から
のシリアルデータ伝送をシミュレートする。その結果、
ＰＣＭＣＩＡモデムは、ＵＡＲＴからのシリアルデータ
列を再び並列形式に変換する。残念ながら、このプロセ
スはデータ転送の速度を制限することになりやすい。し
かし、本発明によれば、共有メモリ１３０は、データ端
末とモデムとの間で、より高いデータ転送速度でユーザ
データを転送するために使用することができる。これ
は、ホストコンピュータ２００からＰＣＭＣＩＡモデム
１００へデータを直接転送するためのバッファ専用に共
有メモリ１３０の一部を使用することによって実現され
る。
【００２７】さらに、従来は、ＰＣＭＣＩＡ属性構造体
は一般的にあらかじめ定義され変更不能であり、例えば
読み出し専用メモリ（ＲＯＭ）がＰＣＭＣＩＡ属性構造
体を提供するために使用されている。しかし、共有メモ
リ１３０の使用により、ＣＰＵ１７０によって動的に変
更可能なソフトウェア定義可能ＰＣＭＣＩＡカード情報
構造体が可能となる。
【００２８】本発明の実施例のさまざまな変形例が可能
である。例えば、本発明の概念をフラッシュメモリの利
用について説明したが、任意の不揮発性プログラマブル
ＲＡＭを使用することができる。実際、システムの電源
投入時にＰＣＭＣＩＡ周辺装置がホストコンピュータに
よって適切に初期化される限り、揮発性ＲＡＭでさえ使
用可能である。
【図面の簡単な説明】
【図１】本発明の原理を実現するＰＣＭＣＩＡモデムの
一部のブロック図である。
【図２】図１のチップイネーブルルーティングロジック
１５０によって実装されるテーブルの図である。
【図３】図１のホストコンピュータ２００に対するＰＣ
ＭＣＩＡ周辺装置マップの図である。
【図４】本発明の原理を実現する方法の流れ図である。
【図５】図１のＣＰＵ１７０によって実行されるメモリ
調停方法の流れ図である。
【符号の説明】
１０ ＰＣＭＣＩＡインタフェース １００ ＰＣＭＣＩＡモデム １２０ ＰＣＭＣＩＡコネクタ １２１ ＰＣＭＣＩＡバス １３０ 共有メモリ １４０ 制御ロジック １５０ チップイネーブルルーティングロジック １６０ プログラムメモリ １７０ ＣＰＵ １７５ 制御プロセッサバス ２００ ホストコンピュータ ２１５ 取り外し可能記憶装置 ２１６ フロッピーディスク ２２０ ＰＣＭＣＩＡスロット ２７０ ホストＣＰＵ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クレイグ マシューズ アメリカ合衆国、07740 ニュージャージ ー、ロング ブランチ、アパートメント シー17、ニュー オーシャン アベニュー 310

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ホストコンピュータによってＰＣＭＣＩ
    Ａコネクタを通じて提供される複数の命令を受信するメ
    モリ手段と、 プロセッサ手段と、 前記ホストコンピュータに応答して、前記プロセッサ手
    段をリセットするための少なくとも１つの制御信号を発
    生し、前記プロセッサ手段が前記複数の命令を実行する
    ために前記メモリ手段にアクセスするのを制御する制御
    手段とからなることを特徴とする、ＰＣＭＣＩＡコネク
    タによってホストコンピュータに接続されたＰＣＭＣＩ
    Ａ周辺装置。
  2. 【請求項２】 前記制御手段が、 前記ホストコンピュータに応答して、前記少なくとも１
    つの制御信号を発生し、アドレス制御信号を送出する制
    御ロジック手段と、 前記アドレス制御信号に応答して、前記プロセッサ手段
    が前記複数の命令を実行するために前記メモリ手段にア
    クセスするのを可能にするアドレス切り換え手段とを有
    することを特徴とする請求項１の装置。
  3. 【請求項３】 ＰＣＭＣＩＡコネクタと、 リセット信号に応答して、メモリ位置に格納されている
    少なくとも１つの命令を実行するためにそのメモリ位置
    にアクセスするための開始アドレスを提供するプロセッ
    サ手段と、 第１メモリ手段と、 第２メモリ手段と、 前記ＰＣＭＣＩＡコネクタから受信した少なくとも１つ
    の制御信号に応答して、前記リセット信号を前記プロセ
    ッサ手段に送り、第１動作モードと第２動作モードの間
    で切り換えをする制御手段とからなり、 前記第１動作モードでは、前記制御手段は、前記メモリ
    位置が前記第１メモリ手段内にあるように前記開始アド
    レスを変更し、前記第２動作モードでは、前記制御手段
    は、前記メモリ位置が前記第２メモリ手段内にあるよう
    に前記開始アドレスを変更することを特徴とするＰＣＭ
    ＣＩＡ周辺装置。
  4. 【請求項４】 前記第２メモリ手段が、前記プロセッサ
    手段と、前記ＰＣＭＣＩＡコネクタによって接続された
    ホストコンピュータとの間で共有される共有メモリであ
    ることを特徴とする請求項３の装置。
  5. 【請求項５】 前記少なくとも１つの制御信号が、前記
    ホストコンピュータによる前記第２メモリ手段への前記
    ＰＣＭＣＩＡコネクタを通じての少なくとも１つのメモ
    リアクセスであることを特徴とする請求項４の装置。
  6. 【請求項６】 ＰＣＭＣＩＡ周辺装置によって実行され
    るコンピュータプログラムを変更するためにＰＣＭＣＩ
    Ａ周辺装置で使用される方法において、 ＰＣＭＣＩＡコネクタを通じてホストコンピュータに接
    続するステップと、 前記ＰＣＭＣＩＡコネクタを通じて前記ホストコンピュ
    ータからリセット信号を受信するステップと、 前記ホストコンピュータからの複数の命令を表すデータ
    を、前記ＰＣＭＣＩＡ周辺装置のメモリ装置内に格納す
    るために前記ＰＣＭＣＩＡコネクタを通じて受信する手
    段と、 前記ホストコンピュータからの前記ＰＣＭＣＩＡコネク
    タを通じてのメモリアクセスに応答して制御信号を発生
    するステップと、 前記制御信号に応答して、前記ＰＣＭＣＩＡ周辺装置の
    中央処理装置が前記複数の命令を実行するために、前記
    メモリ装置にアクセスして前記データを取得するステッ
    プとからなり、 前記メモリ装置は前記中央処理装置と前記ホストコンピ
    ュータとの間で共有されることを特徴とする方法。
  7. 【請求項７】 前記発生ステップは、前記リセット信号
    がまだアクティブである間に実行されることを特徴とす
    る請求項６の方法。
  8. 【請求項８】 前記リセット信号は、前記ＰＣＭＣＩＡ
    周辺装置内のあらかじめ定義されたメモリ位置への前記
    ホストコンピュータによるメモリアクセスであることを
    特徴とする請求項６の方法。
  9. 【請求項９】 ＰＣＭＣＩＡコネクタを通じてＰＣＭＣ
    ＩＡ周辺装置に接続するステップと、 前記ＰＣＭＣＩＡコネクタを通じて前記ＰＣＭＣＩＡ周
    辺装置へリセット信号を送るステップと、 前記ＰＣＭＣＩＡコネクタを通じて前記ＰＣＭＣＩＡ周
    辺装置内にある格納位置に、複数の命令を表すデータを
    移動するステップと、 前記ＰＣＭＣＩＡコネクタを通じて前記ＰＣＭＣＩＡ周
    辺装置のメモリ位置にアクセスし、前記ＰＣＭＣＩＡ周
    辺装置の中央処理装置が前記複数の命令を実行するため
    に前記格納位置にアクセスするのを可能にするステップ
    とからなることを特徴とする、ＰＣＭＣＩＡ周辺装置に
    アクセスする方法。
JP6128004A 1993-05-20 1994-05-19 Ｐｃｍｃｉａ周辺装置 Pending JPH06348638A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US064304 1993-05-20
US08/064,304 US5537654A (en) 1993-05-20 1993-05-20 System for PCMCIA peripheral to execute instructions from shared memory where the system reset signal causes switching between modes of operation by alerting the starting address

Publications (1)

Publication Number Publication Date
JPH06348638A true JPH06348638A (ja) 1994-12-22

Family

ID=22055011

Family Applications (2)

Application Number Title Priority Date Filing Date
JP6128004A Pending JPH06348638A (ja) 1993-05-20 1994-05-19 Ｐｃｍｃｉａ周辺装置
JP11000194A Pending JPH0789441A (ja) 1993-05-20 1994-05-24 可動式トランザクション手押し車

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP11000194A Pending JPH0789441A (ja) 1993-05-20 1994-05-24 可動式トランザクション手押し車

Country Status (4)

Country Link
US (1) US5537654A (ja)
EP (1) EP0628908A1 (ja)
JP (2) JPH06348638A (ja)
CA (1) CA2123923A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014528110A (ja) * 2011-07-27 2014-10-23 ▲華▼▲為▼▲終▼端有限公司 データカードを更新する方法、パーソナルコンピュータ、およびデータカード

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728772A (ja) * 1993-06-25 1995-01-31 Hitachi Ltd マイクロコンピュータ
US6163793A (en) * 1994-08-05 2000-12-19 Intel Corporation Method and apparatus for using a driver program executing on a host processor to control the execution of code on an auxiliary processor
US5848247A (en) 1994-09-13 1998-12-08 Hitachi, Ltd. Microprocessor having PC card interface
US5802558A (en) * 1994-09-30 1998-09-01 Intel Corporation Method and apparatus for upgrading reprogrammable memory contents in a PCMCIA card
US5664198A (en) * 1994-10-26 1997-09-02 Intel Corporation High speed access to PC card memory using interrupts
DE19503312A1 (de) * 1995-02-02 1996-08-08 Sel Alcatel Ag Verfahren und Schaltungsanordnung für das Laden von Rechnern mit einem Rechnerstartprogramm
WO1996038784A1 (en) * 1995-06-02 1996-12-05 Systemsoft Corporation Digital data processing method and apparatus for peripheral device control
US5892972A (en) * 1995-06-07 1999-04-06 Cirrus Logic, Inc. Method of constructing a plug and play compatible bus card which allows for mass production of the bus card
WO1997006490A1 (en) * 1995-08-09 1997-02-20 Cirrus Logic, Inc. Parasitic personal computer interface
FR2738367B1 (fr) * 1995-09-05 1997-10-17 Scm Microsystems Procede et appareil de telechargement rapide de fonctions dans une memoire volatile
US5790849A (en) * 1995-12-22 1998-08-04 Intel Corporation Method and apparatus to permit the boot of a shared memory buffer architecture employing an arbitrary operating system
JPH09247283A (ja) * 1996-03-05 1997-09-19 Mitsubishi Electric Corp モデム装置及び通信システム
KR0174484B1 (ko) * 1996-03-13 1999-04-01 김광호 고속 모드 변환 기능을 갖는 모뎀용 리셋장치
EP0818722B1 (en) * 1996-07-05 2000-09-13 Hewlett-Packard Company Controlling apparatus behaviour upon removal of a physical resource
US6275911B1 (en) * 1996-09-20 2001-08-14 Denso Corporation Memory writing device for an electronic device
US5898869A (en) * 1996-09-20 1999-04-27 The Foxboro Company Method and system for PCMCIA card boot from dual-ported memory
US6148347A (en) * 1996-11-20 2000-11-14 Cisco Technology, Inc. Mode selectable memory controller for PCMCIA standard memory cards and non-standard memory cards
KR100247951B1 (ko) 1997-04-11 2000-03-15 윤종용 휴대형정보단말장치의프로그램갱신방법
US5860021A (en) * 1997-04-24 1999-01-12 Klingman; Edwin E. Single chip microcontroller having down-loadable memory organization supporting "shadow" personality, optimized for bi-directional data transfers over a communication channel
US6789212B1 (en) 1997-04-24 2004-09-07 Edwin E. Klingman Basic cell for N-dimensional self-healing arrays
US6219736B1 (en) 1997-04-24 2001-04-17 Edwin E. Klingman Universal serial bus (USB) RAM architecture for use with microcomputers via an interface optimized for integrated services device network (ISDN)
GB9713094D0 (en) * 1997-06-21 1997-08-27 Philips Electronics Nv Optical disc drive
US5978862A (en) * 1997-08-08 1999-11-02 Toshiba America Information Systems, Inc. PCMCIA card dynamically configured in first mode to program FPGA controlling application specific circuit and in second mode to operate as an I/O device
US6459942B1 (en) * 1997-09-30 2002-10-01 Compaq Information Technologies Group, L.P. Acoustic coupling compensation for a speakerphone of a system
FI112301B (fi) 1997-12-01 2003-11-14 Nokia Corp Laajennuskortti
GB2339044B (en) * 1998-03-02 2003-06-04 Lexar Media Inc Flash memory card with enhanced operating mode detection and user-friendly interfacing system
US6078973A (en) * 1998-03-31 2000-06-20 Micron Electronics, Inc. System controller interfacing a main memory and a modem and transferring data directly between dedicated region of the memory and the modem I/O circuitry
US6134609A (en) * 1998-03-31 2000-10-17 Micron Electronics, Inc. Method for using computer system memory as a modem data buffer by transferring modem I/O data directly to system controller and transferring corresponding system controller data directly to main memory
US6928505B1 (en) 1998-11-12 2005-08-09 Edwin E. Klingman USB device controller
SE9900887L (sv) * 1999-03-12 2000-09-13 Business Security Krypteringsanordning
TW452727B (en) * 1999-03-29 2001-09-01 Winbond Electronics Corp Micro-computer system and method for using reset to set different working modes
US6438737B1 (en) 2000-02-15 2002-08-20 Intel Corporation Reconfigurable logic for a computer
KR20010096764A (ko) * 2000-04-14 2001-11-08 찬 주 박 바코드 스캐너를 구비한 매장용 카트
US6745268B1 (en) * 2000-08-11 2004-06-01 Micron Technology, Lnc. Capacitive multidrop bus compensation
US6886049B2 (en) 2001-01-16 2005-04-26 Sierra Wireless, Inc. Multi-function interface for connectivity between a communication device and a host
CN1122281C (zh) 2001-06-30 2003-09-24 深圳市朗科科技有限公司 一种多功能半导体存储装置
US6918062B2 (en) * 2001-09-28 2005-07-12 Intel Corporation System and method to implement a cost-effective remote system management mechanism using a serial communication controller and interrupts
US7502817B2 (en) * 2001-10-26 2009-03-10 Qualcomm Incorporated Method and apparatus for partitioning memory in a telecommunication device
US6792478B2 (en) 2002-03-29 2004-09-14 Intel Corporation System and method to configure input/output (IO) devices to use selected pairs of port addresses
US6898651B2 (en) * 2002-05-10 2005-05-24 Intel Corporation Method, apparatus, and system for generating serial interrupt requests (IRQ) with power savings
GB2394323B (en) * 2002-10-14 2004-09-22 Elan Digital Systems Ltd High-throughput uart interfaces
WO2006054241A2 (en) * 2004-11-19 2006-05-26 Koninklijke Philips Electronics, N.V. Avoiding tv menu negotiation to preset configuration options
US20060146842A1 (en) * 2005-01-05 2006-07-06 Silicon Laboratories Inc. Programmable transmit wave shaping for 10 BASE-T ethernet controller
CN109976488B (zh) * 2019-03-15 2023-04-14 西北工业大学 一种具有编程功能的无人机机载计算机软件自动复位电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4156907A (en) * 1977-03-02 1979-05-29 Burroughs Corporation Data communications subsystem
US4459662A (en) * 1980-09-29 1984-07-10 Texas Instruments Incorporated Microcomputer having ROM mass memory for downloading main RAM memory with microcomputer instructions
US4519032A (en) * 1982-06-09 1985-05-21 At&T Bell Laboratories Memory management arrangement for microprocessor systems
US4611202A (en) * 1983-10-18 1986-09-09 Digital Equipment Corporation Split screen smooth scrolling arrangement
US4825358A (en) * 1985-04-10 1989-04-25 Microsoft Corporation Method and operating system for executing programs in a multi-mode microprocessor
JPS6225353A (ja) * 1985-07-26 1987-02-03 Hitachi Ltd マイクロプログラムロ−ド方式
DE3639571A1 (de) * 1986-11-20 1988-06-01 Standard Elektrik Lorenz Ag Verfahren und schaltungsanordnung zum urladen eines zweitrechners
US4809269A (en) * 1987-04-02 1989-02-28 Advanced Micro Devices, Inc. Dual-port timing controller
US5195130A (en) * 1988-05-05 1993-03-16 Transaction Technology, Inc. Computer and telephone apparatus with user friendly computer interface and enhanced integrity features
US5353432A (en) * 1988-09-09 1994-10-04 Compaq Computer Corporation Interactive method for configuration of computer system and circuit boards with user specification of system resources and computer resolution of resource conflicts
EP0464433A3 (en) * 1990-06-29 1994-05-18 Nat Semiconductor Corp Microcontroller device having remotely programmable eprom & method of programming
US5321828A (en) * 1991-06-07 1994-06-14 Step Engineering High speed microcomputer in-circuit emulator
US5473775A (en) * 1991-10-11 1995-12-05 Kabushiki Kaisha Toshiba Personal computer using flash memory as BIOS-ROM
US5319751A (en) * 1991-12-27 1994-06-07 Intel Corporation Device driver configuration in a computer system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014528110A (ja) * 2011-07-27 2014-10-23 ▲華▼▲為▼▲終▼端有限公司 データカードを更新する方法、パーソナルコンピュータ、およびデータカード

Also Published As

Publication number Publication date
US5537654A (en) 1996-07-16
CA2123923A1 (en) 1994-11-21
EP0628908A1 (en) 1994-12-14
JPH0789441A (ja) 1995-04-04

Similar Documents

Publication Publication Date Title
JPH06348638A (ja) Ｐｃｍｃｉａ周辺装置
KR100880379B1 (ko) 외부로부터 제공받는 부트 코드로 부팅되는 정보기기시스템
US7614050B2 (en) Machine and method for deployment of OS image
US5548782A (en) Apparatus for preventing transferring of data with peripheral device for period of time in response to connection or disconnection of the device with the apparatus
EP1938200B1 (en) Initialization of flash storage via an embedded controller
US6112303A (en) Computer system with system ROM including serial-access PROM coupled to an auto-configuring memory controller and method of shadowing BIOS code from PROM
US6282643B1 (en) Computer system having flash memory BIOS which can be accessed remotely while protected mode operating system is running
US6067589A (en) USB legacy support system
US5896534A (en) Operating system independent apparatus and method for supporting input/output devices unsupported by executing programs
US6810444B2 (en) Memory system allowing fast operation of processor while using flash memory incapable of random access
US20080126584A1 (en) System and Method for Receiving Control Commands at a Peripheral Device
KR100280637B1 (ko) 고정된플래시롬의데이터갱신이가능한컴퓨터시스템및그제어방법
JPWO2008117520A1 (ja) メモリコントローラ、不揮発性メモリシステムおよびホスト装置
JP2631085B2 (ja) コンピュータのためのシステム管理モードアドレス訂正システムおよびコンピュータシステム
US20040049617A1 (en) Method of firmware update by USB interface
US6148384A (en) Decoupled serial memory access with passkey protected memory areas
JPH07271711A (ja) コンピュータシステム
US5859987A (en) Method and apparatus for providing multiple configuration reset modes for an intelligent bridge
KR20020036717A (ko) 마이크로컴퓨터 및 그 제어 방법
JP2971267B2 (ja) フラッシュメモリをｂｉｏｓ−ｒｏｍとして使用したパーソナルコンピュータ
WO2000067132A1 (en) Combination ata/linear flash memory device
CN110765060A (zh) Mdio总线到并行总线转换方法及装置、设备、介质
US7111160B1 (en) Method and apparatus for using a development port for boot up
US8060676B2 (en) Method of hot switching data transfer rate on bus
JP4793798B2 (ja) マイクロコンピュータ