JP2001507176A

JP2001507176A - オプジスタ画像処理装置

Info

Publication number: JP2001507176A
Application number: JP52491898A
Authority: JP
Inventors: ワイ．チャウ，アラン; ワイ．チャウ，ビンセント
Original assignee: ワイ．チャウ，アラン
Priority date: 1996-11-25
Filing date: 1997-11-25
Publication date: 2001-05-29
Also published as: WO1998024231A1; US6020593A; EP0947063A1; US5837995A; WO1998024196A1; US5949064A; CA2272700A1; AU5510298A; US6201234B1; AU7412798A; AU761555B2; AU5372898A; JP2002516653A; US6075251A; KR20000057238A; EP0940030A1; CA2272686A1

Abstract

(57)【要約】画像を獲得しデジタルの形式へ圧縮する画像処理のシステムが開示される。本システムは２つのフォトダイオード（オプジスタ）からなる映像形成の画素要素の列を有する。１つのフォトダイオード検出器は獲得の検出器であり、他のフォトダイオードは基準の検出器である。獲得の検出器は基準の検出器の陰極に電気的に結合される陽極を有する。獲得の検出器の陰極は基準の検出器の陽極に電気的に結合される。画像は基準の検出器により検出される基準の画像と比較される。獲得された画像と基準の画像の相異なる光のレベルは、オプジスタの電気出力を変化させる。フレームからフレームへと変化する画素要素のみが記憶されることが必要であるから、画像の圧縮は容易である。それに加えて、処理および圧縮の回路は、変化しない画素を除き、画像間の相異なる光のレベルをもつ画素のみを記憶するために列と行の走査を用いることが可能である。

Description

【発明の詳細な説明】オプジスタ画像処理装置関連出願本出願は、同じ発明者の１９９６年１１月２５日の「波長制御可能な電圧位相フォトダイオード光電子工学的スイッチ（オプジスタ）」という題をもつ特許出願第０８/７５５，７２９号の一部継続出願である。発明の分野本発明は、画像処理装置(image processor)のシステムに関する。より特定的には、本発明は、デジタル画像を取込み圧縮するようオプジスタ技術を利用する光学的スイッチングを組込んだ画像処理装置に関する。発明の背景静止画像は、まず最初にフィルムカメラの使用を通して取込まれ記憶された。その後の開発により、画像のシーケンス（フレーム）を得、それを高速の分離状態で示すことにより動く画像を獲得することが可能になった。動く画像の再生は、磁気テープを利用したビデオ技術の使用により向上させられた。しかし、フィルムや磁気テープのようなアナログの形式は、このような媒体の再生に際しきずが付与されるから、本来的に不完全なものである。より最近には、静止画像及び動的（ビデオの）画像の両方がデジタルの形式で記憶されてしまっており、その場合はそのような画像のきずのない再生が可能になる。画像のデジタル化には、１つの画像を離散的要素に分断することが関与する。現存の技術の一例においては、１つの画像の離散的要素（ピクセル）の各々に対応する光レベルは、数値を生成する電荷結合素子（ＣＤＤ）によって検知される。かくして１つの画像は、各々がその画像内の特定の要素についての光レベルのデジタル値を有する要素のアレイとして記憶することができる。詳細な画像は、比較的多数の画素（pixels）を伴う画像形成用アレイにより取込まれ記憶され得る。その上、１画素あたりの光レベルの差が大きくなればなるほど、取込めるカラー又はグレイの範囲はより広くより詳細なものとなる。充分に多い数の画素及び充分なカラーレベルをもつ、デジタル画像は、対応するアナログフィルムの画像と区別がつかないものとなる。しかしながら、詳細なデジタル画像には、それらが多数の画素をもつために、大量の記憶が必要となる。その上、各々の画素は、広い範囲の数値を記憶する能力をもたなくてはならず、さらにメモリー需要は増大する。デジタルビデオが考慮されている場合には、デジタルビデオシステムが標準的に一秒あたり３０〜７０の別々の画像（フレーム）を取込む又は表示することから、さらに多くのメモリー及び高い処理速度が必要とされる。例えば、一秒あたり３０フレームで、２４のカラービットを伴い解像度が６４０×４８０画素の質素なＶＧＡグレードのビデオモニターは、１秒あたり２７Ｍバイト以上の行データを処理するための計算能力を必要とする。１０２４×７６４画素の解像度で、データ処理必要条件は、１秒あたり７０Ｍバイト以上にまで高まるのである！機械視覚及びデジタルビデオにおいて今行われている解決策は、野獣的なコンピュータの馬力と並行する処理技術により問題を単にあいまいな成功として解決するに過ぎない。デジタルビデオの高速処理を妨害する２つの困難な障害物は、センサーからのデータの検索と次のフレームの検索の前の画像処理の完了である。従って、フレームレートは、より多くの詳細と解像度を必然的に伴うから、線形のフレーム寸法の二乗分だけ影響を受ける。画素の計数値が高くなるほど、検索及び処理の問題は大になる。メモリー及び処理能力に対するこのような大きな需要があることから、画像圧縮の助けなくしては、費用効果のあるビデオ画像形成のシステムを作り出すことは極めて困難である。したがって、画像圧縮は、デジタルビデオ、獲得、記憶及び伝送の１つの決定的な観点である。圧縮は、デジタルビデオに必要な処理及びメモリの量を低減させ、このことはその後、かかるデジタルビデオ信号を伝送するのに必要とされる情報の帯域幅を減少させる。画像圧縮は、一定の与えられた画像内の数多くの画素要素が同一の数値をもち、別々に記憶されなくてもよいという事実に依存するものである。デジタルビデオにおいては、圧縮は同様に、一定の与えられたフレーム内の画像が前のフレーム内の画像から著しく変化していないという事実にも依存する。圧縮の有効性を最大限にするために、可能な場合には必ずフレーム間の差異のみが記憶される。画像圧縮のための現行の技術には、フレームの差異を発見するための複雑なアルゴリズムを利用し、画像形成速度を高めるべく処理される情報の量を低減させるソフトウェア技術が関与する。例えば、今日の圧縮の計画は、動画像用に特に設計された高性能なＭＰＥＧ（カラー動画像符号化方式の国際標準）のエンジン上に構築されている。一般的な圧縮のアルゴリズムは、余弦変換及び／又はフラクタル数学に基づいている。このようなアルゴリズムは、損失が多い可能性があり、この場合、原の画像からのデータは近似により失われている。このような「損失の多い」圧縮は、速度を高めるものの画像の精度を犠牲にし、従ってデジタルビデオのような高品質の利用分野には望ましくない。その他のいわゆる「損失のない」技術は、原の画像を保持し得るが、ビデオの応用の多くについて必要なフレームレートの速度を犠牲にする。このようなソフトウェア技術は全て、ハードウェアの要素の物理的速度及び必要条件によって制限される。当該技術を利用するこれらの要素に対する需要を理解するためには、たとえ１つの画像内のわずか１つの画素変更であっても、従来のデジタルビデオプロセッサは、全フレームを検索し、それをデジタル処理するという時間のかかる段階を実施しなければならない。さらに、ハードウェアの要素は、画像取込み及び画像処理を補助するものの、このような既存のハードウェアのコストは高く、その能力には限界がある。実質的により高速の画像獲得及び処理を可能にする新しいハードウェアの要素は、非バイアス又は光起電力モードでの単一のフォトダイオードと比較して画像形成アプリケーション用に多大な利点を有するオプジスタである。以前は、光起電力原理を用いた画素の画像形成は、標準的に単一のフォトダイオード、フォトトランジスタ、フォトダーリントンなどに基づいていた。これらは、「オン」、「オフ」及び線形応答状態を伴う感光性デバイスである。機械視覚を包含する高速アプリケーションについては、このようなデバイスの固有の速度は、それらがその電流を「オン」及び「オフ」に切換えることのできる速度によって制限され、制限要因は往々にして受動的大地復帰周期である。同様に「オン」電位が認識されるためには、光電流は、背景雑音より上で持ちこたえるように充分な振幅になくてはならなかった。しかし、この認識を生成するのに必要とされた信号電流が高くなればなるほど、光学的装置がその電流レベルを生成するのに長い時間がかかり、電流崩壊が大地レベルまで復帰するまでの周期はさらに長くなる。これまでの光電センサーがもつこれらの特性は、標準的なフォトダイオードについて通常１ＭＨｚ未満という光起電カモードでの比較的遅い応答速度そしてフォトトランジスタといったようなさらに複雑な装置についてはさらに一層遅い速度という結果をもたらした。光起電力ダイオードは、特殊な回路を用いることによりさらに速い周波数に応答するように設計できるものの、このような回路の付加的な要素は、このような装置の複雑性及びコストを増大させる。さらに１つの画像形成用画素内の能動回路の実現は、感光性部域を減少させ、低い光性能を損なう。かくして、オプジスタのように実時間空間光学微分回路タイプのスイッチといったような単純でかつ高速の光起電カセンサを使用する高速画像圧縮回路に対する要求が存在する。さらに、画像品質を失なうことなく作動する単純かつ効率の良い画像圧縮システムに対する要求がさらに存在する。同様に、フレーム間の差異のみを出力することによって圧縮回路と一体化できる単純かつ効率の良い画像処理回路に対する要求も存在する。同様に、フレーム間の異なる画素のより急速な位置づけを可能にする画像処理回路に対するニーズも存在する。発明のサマリーこれらの要求は、画像源からの一連の画像を獲得し圧縮する(capturing and c ompressing)画像処理のシステムとして具体化される本発明により対処されることが可能である。このシステムは、少なくとも１つの画素要素をもつ画像アレイを内含する。各々の画素要素は、陽極及び陰極をもつ獲得用光検出装置（captur e photo detector）を有する。獲得用光検出装置は、画像源に露出される。各画素要素は同様に、陽極及び陰極をもつ基準の光検出装置を有する。基準の光検出装置の陽極は、獲得用光検出装置の陰極に電気的に結合されている。基準の光検出装置の陰極は、獲得用光検出装置の陽極に対し電気的に結合されている。各画素要素に対応する少なくとも１つの光放出装置をもつ光放出装置のアレイが具備されている。この光放出装置は、基準の光検出装置に対し光を放出する。各画素要素及び各々の光放出装置に対し処理回路が電気的に結合される。処理回路は基準の光検出装置上に光放出装置からの基準の画像を投影し、獲得用光検出装置により検知される画像と基準の画像を比較する。本発明はさらに、獲得画像を表わす取込み電圧レベルを生成する光画素要素のアレイを用いて、画像区域からデジタル画像を獲得し圧縮する方法の形で実施される。各画素要素の獲得電圧信号は、基準の画像の光レベルにもとづく基準の電圧信号と比較される。次いで、獲得電圧信号と基準の電圧信号の間の差値が決定される。次いで、基準画像と獲得画像の間に差が生じない画素要素が決定される。最後に、画素要素に関連する差値が記憶される。前述の一般的記述及び以下の詳細な記述が共に制限的意味をもたず、特許請求される本発明のさらなる説明を提供することを意図したものであるということが理解されるべきである。本明細書に組込まれその一部を構成する添付図面は、本発明の方法及びシステムを図解し、そのさらなる理解を提供する目的で包含されている。図面は、明細書と共に本発明の原理を説明することに役立つ。図面の簡単な説明図１は、本発明の第１の好ましい実施例による基本的オプジスタの概略図である。図２は、本発明の第２の好ましい実施例によるＯＰＳ−Ｆの概略図である。図３は、本発明の第２の好ましい実施例によるモノリシック集積回路として構築されたＯＰＳ−Ｆの平面図である。図４は、図３の線IV−IVの平面による、本発明の第２の好ましい実施例による、モノリシック集積回路として構築されたＯＰＳ−Ｆの３次元の断面図である。図５は、本発明による画像処理システムのブロック線図である。図６は、本発明の第１の実施例によるアレイ検出器基板及び処理回路の断面図である。図７は、本発明によるアレイ検出装置及び処理装置の回路図である。図８は、本発明の１つの変形の実施例による画像獲得アレイ基板の断面図である。好適な実施例の説明本発明は、種々の形態で実施されることが可能であり、本明細書においては現時点で好ましい実施例が図面に示され以下で説明されてとおり、その場合に本開示は本発明の例示であると考えられるべきであり、本発明が例示された特定の実施形態に制限されることを意図したものではないということが理解されるべきである。本発明は、第１のフォトダイオード（１２）の陽極が第１の共通の導体（１６）を介して第２のフォトダイオード（１４）の陰極に電気的に接続され、第１のフォトダイオード（１２）の陰極が第２の共通の導体（１８）を介して第２のフォトダイオード（１４）の陽極に接続されるよう逆並列の態様で電気的に接続される２つのＰＩＮフォトダイオードつまり第１のフォトダイオード（１２）と第２のフォトダイオード（１４）を含む図１に示されたオプジスタ（１０）を利用する画像処理のシステムに指向される。オプジスタ（１０）が発生させた電圧位相は、第１の出力端子（２０）及び第２の出力端子（２２）から測定される。第１のフォトダイオード（１２）への第１の送信機信号の光源（２４）が、矢印（２４）により表わされる。第２のフォトダイオード（１４）への送信機信号の光源（２６）が、矢印（２６）により表わされる。出力端子（２０，２２）に発生する電圧位相は、２つのフォトダイオード（１２，１４）のうち、それらが送信機信号光源（２４，２６）から受ける相対的照明強度に応じて異なる高い方の電圧を生成するフォトダイオードにより決定される。例えば、第１のフォトダイオード（１２）が第２のフォトダイオード（１４）よりも高い電圧を発生する場合、第１の出力端子（２０）から測定される電圧位相は負になり、第２の出力端子（２２）からの電圧位相は正になる。一方、第２のフォトダイオード（１４）からの電圧が第１のフォトダイオード（１２）からの電圧より高い場合には、第１の出力端子（２０）から測定される電圧位相は正になり、第２の出力端子（２２）から測定される電圧位相は負になる。かくして、２つのフォトダイオード（１２，１４）が可能なかぎり類似しているか又は同一である場合、出力端子（２０，２２）からの電圧位相は、２つのフォトダイオードの照度の相対的な強度、すなわち送信機信号光源（２４，２６）から、２つのフォトダイオード（１２，１４）への相対的照度の変化により制御される。オプジスタの１つの応用例は、図２に示される帯域幅濾波されるオプジスタ（ “ＯＰＳ−Ｆ”）（３０）である。ＯＰＳ−Ｆ（３０）は、第１のフォトダイオード（３２）の陽極が第１の共通の導体（３６）を介して第２のフォトダイオード（３４）の陰極に電気的に接続され、第１のフォトダイオード（３２）の陰極が第２の共通の導体（３８）を介して第２のフォトダイオード（３４）の陽極に接続されるよう逆並列の態様で電気的に接続される２つのＰＩＮフォトダイオード（３２，３４）つまり、第１の帯域幅部分フィルタ（３３）でろ過される第１のフォトダイオード（３２）及び第２の帯域幅部分フィルタ（３５）で濾波される第２のフォトダイオード（３４）を具備する。第１の帯域幅部分フィルタ（３３）は、第２の波長部分フィルタ（３５）とは異なる送信機信号帯域幅を通過させる。ＯＰＳ−Ｆ（３０）が発生させる電圧位相は、第１の出力端子（４０）及び第２の出力端子（４２）から測定される。第１のフォトダイオード（３２）に対する第１の帯域幅部分信号光源（「ＷＰＳＬＳ−１」）（４４）は矢印（４４）により表わされる。第２のフォトダイオード（３４）に対する第２の帯域幅部分の信号の光源（“ＷＰＳＬＳ−２”）（４６）は、矢印（４６）により表わされる。帯域波長部分について濾波が行われたフォトダイオード（３２，３４）の各々はそれ自身の特定の光の帯域幅にのみ応答するから、フォトダイオード（３２）のためのＷＰＳＬＳ−１（４４）及びフォトダイオード（３４）のためのＷＰＳＬＳ−２（４６）を、クロストークの妨害なしに遠隔の場所から提供されることができる。用語「光」は、可視の光に限定されず、遠紫外から遠赤外までの波長をも包含する。出力端子（４０，４２）に発生する電圧位相は、２つのフォトダイオード（３２，３４）のうち、それ自体それらが送信機信号光源ＷＰＳＬＳ−１（４４）及びＷＰＳＬＳ−２（４６）から受けとる相対的照度に応じて異なるより高い電圧を生成するフォトダイオードによって決定される。例えば、図２で、第１のフォトダイオード（３２）がＷＰＳＬＳ−１（４４）からより大なる照明を受け、したがってＷＰＳＬＳ−２（４６）により照明される第２のフォトダイオード（３４）より高い電圧を発生する場合、第１の出力端末（４０）から測定された電圧位相は負になり、第２の出力端末（４２）からの電圧位相は正になる。一方、第２のフォトダイオード（３４）がＷＰＳＬＳ−２（４６）からより大なる照明を受け、したがってＷＰＳＬＳ−１（４４）からの照明を受ける第１のフォトダイーオード（３２）より高い電圧を発生する場合には、第１の出力端末（４０）から測定される電圧位相は正になり、第２の出力端子（４２）から測定された電圧位相は負になる。かくして、２つのフォトダイーオード（３２，３４）が類似か又は同一である場合、出力端子（４０，４２）からの電圧位相は、２つのダイオード（３２，３４）に対するＷＰＳＬＳ−１（４４）及びＷＰＳＩＳ−２（４６）の相対的照度及びその変化により制御される。好ましくは、図３および図４に示されているように、ＯＰＳ−Ｆ装置（３０）は、モノリシック集積回路として構築される。ＯＰＳ−Ｆ（３０）は、第１のフォトダイオード（３２）の陰極（３２ｃ）が第１の共通の導体（３６）を介して第２のフォトダイオード（３４）の陽極（３４ａ）に電気的に接続され、第１のフォトダイオード（３２）の陽極（３２ａ）が第２の共通の導体（３８）を介して第２のフォトダイオード（３４）の陰極（３４ｃ）に接続されるよう、逆並列の態様で電気的に接続される２つのＰＩＮフォトダイオード（３２，３４）つまり、第１の帯域幅部分フィルタ（３３）でろ過される第１のフォトダイオード（３２）及び第２の帯域幅部分フィルタ（３５）でろ過される第２のフォトダイオード（３４）で構成される。第１の帯域幅部分フィルタ（３３）は、第２の帯域幅部分フィルタ（３５）とは異なる刺激光帯域幅を通す。ＯＰＳ−Ｆ（３０）により発生する電圧位相は、出力端子でもある第１の共通の導体（３６）及び第２の共通の導体（３８）から測定される。共通導体（３６，３８）で発生する電圧位相は、２つのフォトダイオード（３２，３４）のうち、それらがそのそれぞれの信号光源から受信する相対的照度に応じて異なる高い方の電圧を生成するフォトダイオードによって決定される。例えば、ＯＰＳ−Ｆ（３０）全体の照明が、第２のフォトダイオード（３４）を刺激できる帯域幅より大なる割合の第１のフォトダイオード（３２）を刺激できる帯域幅を包含する場合には、第１のフォトダイオード（３２）は第２のフォトダイオード（３４）に比べてより高い電圧を発生させ、第１の共通導体（３６）から測定される電圧位相は負になり、第２の共通導体（３８）から測定された電圧位相は正になる。一方、ＯＰＳ−Ｆ（３０）全体に対する照明が、第１のフォトダイオード（３２）を刺激できる帯域幅より大なる割合の第２のフォトダイオード（３４）を刺激できる帯域幅を包含する場合には、第２のフォトダイオード（３４）は第１のフォトダイオード（３２）に比べてより高い電圧を発生させ、第１の共通導体（３６）から測定された電圧位相は正になり、第２の共通導体（３８）から測定された電圧位相は負になる。図３および図４に示されるＯＰＳ−Ｆ（３０）の例においては、第１のフォトダイオード（３２）のＰ＋表面は、Ｐ＋領域（４０）の全縁部のまわりに被着される陽極（３２ａ）を有し、第１のフォトダイオード（３２）の陰極（３２ｃ）は陰極（３２ｃ）の下のＮ＋領域（５２）の広い部域全体にわたり完全に被着させられる。同様に、図３に示されているＯＰＳ−Ｆ（３０）の好ましい実施形態においては、第２のフォトダイオード（３４）のＰ＋表面（４２）は、そのＰ＋領域（４２）の全縁部のまわりに被着されたその陽極（３４ａ）を有し、第２のフォトダイオード（３４）の陰極（３４ｃ）は、陰極（３４ｃ）の下のＮ＋領域（６２）の広い部域全体にわたり完全に被着させられる。出発Ｐ型シリコン基板（４４）は、２つフォトダイオード（３２，３４）をとり囲んでいる状態で示されている。本発明のＯＰＳ−Ｆデバイス（３０）について例示されている好ましい実施形態のための出発モノリシックシリコン基板（４４）は、ドーピングを受けていないシリコン（４４）であるが、当業者は、ＯＰＳ−Ｆのフォトダイオードの製造を変更することにより、開始時のモノリシックシリコン基板としてＰ型又はＮ型シリコンを使用することもできるということを認識するであろう。図４に図解されるように、ＯＰＳ−Ｆ（３０）の製造は、標準的な半導体加工の工程に従う。この実施形態では、各々全く異なる真性層（５０，５８）を伴うＰＩＮフォトダイオード（３２，３４）が使用されるが、その理由は空乏領域が比較的広くスイッチング速度がさらに高いからである。ドーピングを受けていない出発基板（４４）の中に互いに密に近接して第１のドーピング度の高いＮ領域（５４）と第２のドーピング度の高いＮ領域（６０）が製造される。その後第１のＮ＋領域（５２）及び第２のＮ＋領域（６２）が、それぞれ第１のＮ領域（５４）及び第２のＮ領域（６０）の中で製造される。その後、第１のドーピング度の高いＰ領域（４８）と第２のドーピング度の高いＰ領域（５６）が、第１のＮ領域（５４）と第２のＮ領域（６０）の中でそれぞれ製造される。その後、第１の真性層（５０）がＰ領域（４８）とＮ領域（５４）の接合部に形成される。次に、Ｐ領域（５６）とＮ領域（６０）の接合部に第２の真性層（５８）が形成される。その後、第１のＰ領域（４８）内に第１のＰ＋領域（４０）が製造され、次に第２のＰ領域（５６）内に第２のＰ＋領域（４２）が製造される。広い電気接触部域を可能にするため、第１のＰ＋領域（４０）の周囲上に第１の金属陽極（３２ａ）を被着させ、広い電気接触部域を可能にするべく第２のＰ＋領域（４２）の周囲上に第２の金属陽極（３４ａ）を被着させる。又広い電気接触部域を可能にするため、第１のＮ＋領域（５２）の全体にわたり第１の金属陰極（３２ｃ）を被着させる。広い電気接触領域を可能にするため、第２のＮ＋領域（６２）の全体にわたり、第２の金属陰極（３４ｃ）被着させる。第１の波長部分フィルタ（３３）であって好ましい実施形態においては多層誘電体層であるものは、第１のフォトダイオード（３２）上に被着される。第２の波長部分フィルタ（３５）であって好ましい実施形態においては多層誘電体層であるものは、第２のフォトダイオード（３４）上に被着される。フィルタ層（３３，３５）は各々、シリコンフォトダイオードのスペクトル応答である４５０ｎｍ〜１１５０ｎｍのスペクトル内で異なる光帯域幅を通す。例えば、好ましい実施例においては、第１のフィルタ層（３３）は６００ｎｍ〜８５０ｎｍの帯域通過幅を有し、第２のフィルタ層（３５）は８５０ｎｍ〜１１００ｎｍの帯域通過幅を有する。しかし、当業者は、他の帯域幅であってより大なるおよびより小なるものの両方が同様に有用であることを認識するであろう。二酸化ケイ素絶縁層（７０）が、フィルタ層（３３，３５）によって覆われていないＯＰＳ−Ｆ（３０）の部域上で製造される。陽極（３２ａ，３４ａ）及び陰極（３２ｃ，３４ｃ）を露呈させるべくフィルタ層（３３，３５）の中に開口部をエッチングすることができる。その後、第１の陰極（３２ｃ）を第２の陽極（３４ａ）に接続するべく第１の共通の導体（３６）が被着させられ、第１の陽極（３２ａ）を第２の陰極（３４ｃ）に接続するため第２の共通の導体（３８）が被着させられる。共通の導体（３６，３８）は、図２に例示されている出力端末（４２，４０）としても役立つ。本発明は、図５に示されるような一連のデジタル画像を獲得し圧縮するための固体画像処理システムの中にオプジスタ整合センサーを内蔵している。このシステム１００は、高速ビデオ画像を獲得し処理するためのデジタルビデオカメラ１０２を有する。このカメラは、従来の要領で画像１０６のような画像源からの光を集束し獲得するレンズ１０４である。レンズ１０４は、画像１０６を固体画像アレイ検出器１１０まで伝送できるようにする。アレイ検出器１１０は、前方焦点面１１２と後方焦点面１１４をもつ。画像アレイ検出器１１０の前方及び後方焦点面１１２及び１１４は、画像１０６の分離した点からの光のレベルを獲得することに役立つ画素要素の格子を具備する。好ましい実施形態においては、アレイ検出器１１０の中に４８０×６４０の画素が存在する。当然のことながらその他のアレイ寸法も使用可能である。個々の画素要素は、以下にその動作について説明するオプジスタ検出器回路である。アレイ検出器１１０は、前方焦点面１１２上で画像１０６を獲得する。アレイ検出器110は、該アレイ検出器110のからの未処理の画像データを処理して圧縮する処理回路116の入力に連結される。処理回路116はまたアレイ検出器11 0の後部焦点面114上に記憶基準画像を投射し、該基準画像を以下に説明する前部焦点面112上の画像と比較する。処理回路116の出力はアナログ／デジタル変換器 118に連結される。アナログ／デジタル変換器118は標準的回路であって、アレイ検出器110内の各画素（ピクセル）に対する変換回路を含んでも良く、または、適切な回路により多重配置で使用されても良い。該実施例においてはアナログ／デジタル変換器118は各画素に対して単一ビット・デジタル出力(黒および白)を生成する。上記アナログ／デジタル変換器118および処理回路116はデータバス122を介して処理装置（プロセッサ）120に連結される。カメラ102からの出力はデジタル的な圧縮ファイルであり、フレーム毎に送信されてプロセッサ120 により記憶されるものである。上記プロセッサ120は、圧縮ルーチンを実行するに十分な能力を有する適切な習用のプロセッサとされ得る。プロセッサ120はアナログ／デジタル変換器118および処理回路116から画像データを獲得すると共に、画像を獲得(capture)、記憶または再生する圧縮ルーチンまたはアルゴリズムを実行する。プロセッサ120は、一時的画像データおよび圧縮ルーチンまたはアルゴリズムデータを記憶するRAM 124などの一時的メモリに連結されている。ROM 、EPROM、EEPROMなどとされ得る永久メモリ126は、プロセッサ120に対するプログラム命令を記憶する役割を果たすものである。プロセッサ120にはハードディスク・ドライブ128等の大容量永久記憶装置が連結され、圧縮されたビデオ画像データを記憶する。上記画像データはまた、双方向パラレルポートなどの任意の通信バスとされ得る出力ポート130に送られても良い。出力ポート130はまた、リアルタイムのデジタルビデオ供給としての画像出力に使用されても良い。上記画像はまた、CRTまたはLCD画面とされ得るモニタ132上に表示されても良い。上記好適実施例におけるカメラ102は白黒カメラである。但し、本発明の原理がグレースケール・カメラまたはカラー・カメラにも採用され得ることは理解される。グレースケール・カメラでは、アレイ検出器110により検出された各画素はアナログ／デジタル変換器118によりスケーリングされたデジタル値へ変換される。例えば、８ビットのアナログ／デジタル変換器は256段階のグレイ・レベルを発生する。カラー・カメラでは、アナログカメラにおける３個の荷電結合素子(CCD)と類似した3個の検出器アレイが使用される。カラー・カメラは3つの焦点アレイ検出器に対する赤、緑および青の周波数帯フィルタを有するが、各々はアレイ検出器110と類似している。各焦点アレイ検出器は個々の画素に対するカラー値を分担し、合成画像を生成する。従って、合成画像の各画素要素は、赤、緑および青の値を有している。低解像度の画像に対しては、シングルチップのカラーCCDと同様にRGBオプジスタ・パターンが使用され得る。３個のオプジスタ画素が相互に密集され、標準的カラー・カメラに類似するRGB ３色画素を形成する。これらの画素は各々フィルタリングされ、赤、緑および青の三原色周波数帯に応答する。最終的なビデオ出力信号は本質的に、3個の別体的なオプジスタ単色出力である。これは標準的なビデオカメラの赤、緑および青のビデオ出力と類似している。別のフィルタを使用すれば、CMKYなどの他のカラー体系も使用され得る。これに加え、赤外(IR)または紫外(UV)などの非可視周波数帯における画像からの光もまた適切なフィルタおよび検出器を使用して検出され得る。以下に説明されるように、アレイ検出器110においてオプジスタ・画素要素を使用したことにより、プロセッサ120により極めて高速かつ効率的な画像キャプチャ、圧縮および記憶が可能となる。好適実施例においては、オプジスタ焦点面アレイ検出器110全体が薄膜シリコン基体技術を利用して作製されている。但し、上記シングルチップに対しては他の半導体成形加工を利用することもできる。図６は、画像アレイ検出器110の幾つかの画素要素と、図５からの処理回路116およびアナログ／デジタル変換器118を含むASIC 200の断面を示している。画像アレイ検出器110は、感光型オプジスタPIN検出器151(画素要素)のアレイを生成すべく両側が処理されたN−型シリコン基板150から形成されている。各オプジスタ検出器151(画素要素)は、前部獲得用フォトダイオード( front capture photo diode)152等の前部獲得用光検出器と、後部基準フォトダイオード(rear reference photo diode)154等の基準光検出器とを有している。説明の為に、前部獲得用ダイオード152はアレイ検出器110の前部焦点面112に配置された多数のダイオードの内の唯一のものである。これと対応し、後部基準ダイオード154はアレイ検出器110の焦点面114に配置された多数のダイオードの内のひとつである。可視光(450nm乃至660nm)に対して設計されたオプジスタ・カメラに関し、基板 150上の検出器アレイは20ミクロン厚みのシリコン膜から作製される。基板の厚みは光の波長と調和されねばならないが、その理由は相異なる色はシリコン内の相異なる深度まで透過するからである。シリコンの配向(1-0-0対1-1-1)は重要であるが、その理由は、オプジスタ撮像素子は両側において略々等しい光子的応答特性を有しなくてはならないからである。本開示内容を通し、言及されるアレイ検出器は30オーム-cmの1-0-0フローティングゾーンによるN−型シリコンから作製されている。但し、所望の用途に依っては基板材料の他の厚みおよび配向も使用され得ることは理解されるべきである。紫外および赤外波長においてカメラが適切に応答する為には材料の改変が必要であるが基本的なオプジスタの手法は同じである。基板材料はまた、P-シリコン、ガリウムヒ素、ダイヤモンド、非晶質シリコンまたは他の任意の半導体適合材料とされ得る。PN、NP、PiN、NiPまたは相当する結合の種々の組合せを使用して能動型画素を作製しても良い。アレイ検出器110内の各検出器ユニット151(画素要素)は、電気的に逆向きに接続されたダイオード152および154などの隣接する前部獲得および後部基準PiN光検出器から成る。画素の寸法は、所望の画像用途および性能に依存してサブミクロンから数十ミクロンに亙り得る。アレイ検出器110の前部からの光は、焦点面112における前部獲得用ダイオード152のみを励起する。後部基準ダイオード154は、ASIC 200により生成されたアレイ検出器110の後ろからの光のみに露出される。この選別は、図６に関して以下に説明する配置設計およびアルミニウムマスキングの組合せにより達成される。前部獲得用ダイオード152は、真性領域160を形成するP添加層158を含む感光領域を有している。P添加層158上にはP+添加層162(陽極)が配置される。P添加層15 8の逆側となる基板150の他側にはN+層164(陰極)が形成される。N+層164は金属層 166と接触するが、該金属層166は好適にはアルミニウムから成ると共に前部獲得用ダイオード152の陰極としての役割も果たす。後部焦点面114は、画素電極に対する配置以外は前部焦点面112と同じ構造である。従って、後部基準ダイオード154は、真性層170を形成するP添加層168を有している。感光領域は、P添加層168上に配置されたP+添加層172を含んでいる。後部基準ダイオード154は、以下に説明する基準画像からの光を受ける。P添加層168 の逆側となる基板150の側には、N+層174が形成される。N+層174は金属層176と接触すると共に、後部基準ダイオード154の陰極としての役割をも果たす。電気接続層178は前部獲得用ダイオード152上に形成されてP+添加層162と接触する。P+添加層162および電気接続層178は共に、前部獲得用ダイオード152の陽極である。電気接続層178は好適には、P+添加層162などの画素領域の回りで開口するパターン化アルミニウムマスクである。接続層178は代替的に、他の導電材料、または、従来の液晶ディスプレイ(LCD)に使用されるものと類似したインジウムすず酸化物などの透明導体ともされ得る。透明導体の利点は、前部獲得用ダイオード152上に層178を直接的に形成し得ることである。電気接続層178はまた、前部獲得用ダイオード152の陽極と後部基準ダイオード154の陰極との間に電気的接続を提供するものでもある。同様に、電気接続層180は、後部基準ダイオード154の陽極と前部獲得用ダイオード152の陰極との間の電気的接続を提供する。該電気接続層180は、前後のダイオード152および154などの各検出器151に対する後部焦点面114上の別体の相互連結部から構成される。また、接続層178は、前後のダイオード152および154などの全ての検出器151に対する前部焦点面112上の共通した相互連結部である。各検出器151の前部獲得用ダイオードおよび後部基準ダイオードの間、および、隣接検出器151間の強力な電気絶縁は、基板150を貫通して形成された絶縁用チャンネル状遮断部182により達成される。チャンネル状遮断部182は、P+添加により生成される。P+チャンネル状遮断部182は基板150を完全に貫通して到達することから、該P+チャンネル状遮断部182は画素要素間の電気的なクロストーク(漏洩 )を防止することにより画の対照性を増大させる。チャンネル状遮断部182は、金属層および接続層176および178ならびに166および180を基板150から絶縁する２つの酸化物層184および186により被冠される。アレイ検出器110は、一連の突起部188によりASIC 200上に取付けられる。好適実施例において突起部188はインジウムから作製されるが、リフロー半田接点、アルミニウム合金接点なども使用され得る。突起部 188は金属層166上にオーバレイされ、前部獲得用ダイオード152のN+添加層164および後部基準ダイオード154のP+添加層172との接点を形成する。各突起部188は、以下に説明する更なる処理の為に各検出器151から供給された差分電圧信号をA SIC 200に導通する。好適実施例において、支援ASIC 200は通常の手法で作製される。ASIC 200は、後部焦点面114の背後直近に配置された処理回路要素202を有している。回路要素 202は、オンチップでリアルタイム画像処理を実行するに必要な走査、加算、およびデジタル圧縮回路を含んでいる。ASIC 200の包囲については電子作用のための十分なシリコンの区域が利用可能である。検出器151などの画素要素は30μm× 30μmの面積を有し得る。これは、各検出器151をインターフェイスする為にASIC 200における1,800平方ミクロン(30μm×30μm×2面)の利用可能シリコン領域に等しい。サブミクロンの設計原則により、各画素要素について要求される処理用の電子工学的構造はASIC 200上のこの限定された区域内に容易に加工されることができる。用途に応じ、アレイ検出器110およびASIC 200は完成されたときの厚みが20乃至150ミクロンとなる。その最終的なパッケージ形態において、外界に対してアレイ検出器／ASICパッケージをインターフェイスするには標準的なセラミックキャリヤが使用される。このパッケージは、前部焦点面112を露出する平坦窓以外は完全にシールされる。オプジスタ画像システム100は、典型的な消費者用カメラに見られる標準のCCDチップと非常に同様なものに見える。図６に示されるように、ASIC 200は、好適実施例においてはLEDである発光体2 04などの光子または光の放出源からなる発光体アレイを有している。発光体204などの発光体の各々は、後部基準ダイオード154などの対応後部基準ダイオードに近接している。プレーナ発光体技術により、モノクロまたはカラー形態で配置されたミクロンサイズの発光体が形成され得る。平面状のマイクロ発光体の処理段階もまた、MOS技術と互換性を有している。これにより、ひとつのASICシリコンチップ上で複数の機能を実行することできる。而して、後部基準ダイオード154近傍においてASIC 200には金属パターンマスク190が形成される。突起部188および金属パターンマスク190は、発光体204から対応後部基準ダイオード154に対する光放射を囲繞限定する極めて高い絞り作用を提供すると共に、ダイオード152および154間ならびに隣接する検出器151間の光遮断を提供する。512以上のグレースケールまたはカラー間のレベルを達成すると共に近傍の画素要素からのクロストークを防止するには、高い光遮断が重要である。上記オプジスタ検出器(画素要素)によれば、常に一方のフォトダイオードが他方のフォトダイオードの動的負荷の役割を果たす。逆並列配置とされた２個のフォトダイオードによれば、単一個のフォトダイオードと比較して撮像の間の平均インピーダンスは半分になるから、無線周波数の雑音の抵抗が改善されると共に、特に弱光において高い画像品質が実現され得る。オプジスタ検出器(画素要素) の動作負荷もまた、高い光応答速度に帰着する。（2-D陰影比較器で使用される）１ビットの白黒ビデオに対して、上記オプジスタ検出器は20ナノ秒応答の発光体アレイにより20,000フレーム／秒のフレーム速度を理論的に支持する。更に、オプジスタ検出器内で差動的な映像形成を遂行する第2のフォトダイオードを使用することにより、従来の「光学的結合装置」により提供される多くの光学結合の利益が実現されることができる。上記オプジスタ画像プロセッサ100 は、処理後の電子工学的な接地の接地の基準電位から効果的に絶縁されることができる。このことは、デジタル電流“スパイク”を生成する周期的デジタルクロックを含む後処理用電子デバイスの故に生ずる“パターンノイズ”として公知のクロストークを防止するものである。アレイの相互絶縁は、SN性能の劣化を防止する。これに加え、例えば温度に起因する漏れなどの寄生的問題は、オプジスタフォトダイオード対における合致し乍らも逆方向の特性に依り相互にオフセットされる傾向となる。もし後処理用電子デバイスと検出器アレイとの間の結合インピーダンスが大きく維持されれば、デジタルノイズは最小限にされ、排除されさえする。本オプジスタ技術に依れば、撮像要素と後処理用電子装置の間の結合インピーダンスは10¹⁴Ω以上となる一方、対抗するフォトダイオード対の対抗の特性に依りセンサアレイにおける平均インピーダンスは僅かに数百Ωとされ得る。次に、検出器アレイ110およびASIC 200の電子装置の回路図である図７に関して処理回路202を説明する。後部焦点面114上の後部基準ダイオード154などの基準検出器の各々は、ASIC 200上の発光体204などの専用光源により照射される。発光体204などの各発光体は、差動回路により制御される。差動回路は、後部基準ダイオード154上に投射された基準画像と前部獲得用ダイオード152により検知された画像との間の差分を表す差分信号を生成する。該差動回路は、発光体204 に速結されてそのオプジスタピクセル要素におけるエラー電圧を監視する閉ループFET増幅器206を含んでいる。ゲート作動(100Khz速度)の後の10マイクロ秒以内に、アレイ検出器110の全てのピクセルは再平衡または電子的なゼロ点を達成する。この時点において、前部焦点面112上に集中された画像からの入射光106は効率的に後部焦点面114に転送され、次のフレームに対する新たな基準画像となっている。前部キャプチャ用ダイオード152の接続層(陽極)178および後部基準ダイオード 154の金属層(陰極)176は、電源208とされ得る共通電圧バイアスまたは共通基準電圧に対して接続される。電源208の電圧は、上記回路に対する供給電圧軌条間の任意の値とされ得る。この“フローティング”特徴または共通モード特性は、他の余分な回路無しでFET増幅器206の線形範囲に対してオプジスタ画素信号の直接的なバイアスを許容する。この配置構成はまた、画素毎の電子装置を最小限に維持すると共に簡素性を維持する。前部キャプチャ用ダイオード152の金属層(陰極)166および後部基準ダイオード 154の導電層(陽極)180は、突起部188を介してMOSスイッチ210に連結される。MOS スイッチ210は、FET入力増幅器206のゲートに接続される。FET増幅器206のゲートはまた、コンデンサ212にも接続される。FET増幅器206のドレインは電源に接続される一方、該電源は抵抗を介して発光体204に連結される。コンデンサ212は、FET増幅器206のゲートへの入力信号に対するサンプリングおよび保持の装置として機能する。好適実施例においては、前部獲得用ダイオード152に衝当する光は、0乃至450m Vの位相電圧信号を生成する。この信号はMOSスイッチ210を介したFET増幅器206 への入力であり、サンプリング／保持用コンデンサ212を充電するものである。M OSスイッチ210が閉成されたとき、発光体204はダイオード152および154の光レベルに追随する。MOSスイッチ210が開成されたとき、コンデンサ212はその最終状態に“保持されている”FET増幅器206の出力を維持して基準画像としての役割を果たす。この“保持されている”出力はまた、発光体204の出力を固定レベルに維持する。このHOLDのモードにおいては、ダイオード152および154と発光体204 の間の追跡は一時的に中断される。 HOLDのモードの期間におけるダイオード152および154などの各検出器(画素要素)151の出力は、基準電圧源、例えば大地、に結合されるひとつの入力を有する専用の画素の誤差の演算増幅器214により検知される。増幅器214の他の入力は、前部キャプチャ用ダイオード152の陰極および後部基準ダイオード154の陽極に連結される。増幅器214は、「零」が維持されるときは常にその出力が零ボルトとなるよう配置構成されている。nullは、後部基準ダイオード154に対するFET206 および発光体204の組合せからの照射が、前部キャプチャ用ダイオード152上の入射画像からの強度に等しいときに達成される。この状態は、フレーム間における光強度の変化をダイオード152および154が検知しないときにのみHOLDの間は真となり続ける。HOLDの間において強度の変化を検出した一切のピクセル要素は、増幅器214などの自身対応エラー増幅器において正または負の信号を引き起こす。H OLDの持続時間は、カメラ102のシャッタ速度時間と等しい。上記オプジスタ画像処理システム100は、画像検知の間に２段階のシーケンスに追随する。第1の段階は、光学的帰還を調整し、サンプリング／保持用コンデンサ212を充電する間に零を達成する。これは、現在の画像を後部焦点面114上に「鏡面反射する」ものである。この基準画像はその後に次続フレームにおいて使用され、差動的分析を実行する。第2の段階はHOLDモードであり、差分ビデオ信号がエラー増幅器214により検知される。エラー増幅器214からの電圧出力は、フレーム間においてそのピクセルにより検出された画像変化に比例する。そのピクセル要素に対して変化が生じなければ、エラー増幅器214の出力は接地レベルまたは零ボルトのままである。フレーム同期、ライン同期、ビデオ信号加算およびビデオデータなどの他の機能もまた、以下に記述される如くHOLD状態の間に（図７に図示されず）プロセッサ120により実行される。HOLDの最後において、全て画素に対し零が復元され、サイクルが反復される。作動においては、第1画像（フレーム）がアレイ検出器110によりキャプチャされると共に、ASIC 200上の処理回路116およびアナログ／デジタル変換器118によりデジタル的に処理される。前部焦点面112により獲得された次の画像(フレーム )は、ASIC 200の発光体204などの発光体により後部焦点面114上に投射された基準画像によりリアルタイムで比較考量される。例えば、フレーム番号１において画像パターンが通常的に処理されると共に、次にこの画像はオプジスタアレイ検出器110の後ろに当接されたASIC 200へ転置される。この瞬間、全てのオプジスタ光検出器の出力は“零ボルト”に零調整される。もし次フレームがフレーム番号1と同一であれば、全てのオプジスタ画素要素は変化しないままである。このフレームは、1「ページ」の零として読み取られる。もしフレーム番号2が画像変化の領域を有すれば、これらの画素のみが変化に比例した電圧を生成する。オプジスタアレイ検出器110からの出力は、連続するビデオフレーム間の差分のフレーム・マップである。連続フレーム間の差分は、変化した画素に対する差分的光強度で実現される。この情報はその後に圧縮目的で処理される。この手順は、後続のフレームについて継続する。従来の圧縮技術と同様に、画像における全ての画素値を含む基準フレームは定期的に処理される。差分強度情報が一旦処理されれば、検出器アレイ110の後部焦点面114に対して ASIC 200から投射された基準画像は再度更新される。オプジスタ画素の全ては“ 零ボルト”状態に戻る。フレーム番号3が処理されるとき、上記サイクルは反復される。この差分画像処理の方法は、外部演算の必要性を最小限化すると共に、変化する画素に対してのみ喚起を限定するものである。ビデオ画像処理においては、同様の光景におけるフレームの大部分はほぼフレーム当り５％で変化する。640×480×3カラーのVGA解像度にては、各フレームは 921,600個の画素の振幅を包含する。第n番目のフレームと第n+1番目のフレームとの間で5％の画像が変化するとすれば、46,080個のカラー画素の振幅が差分を示す一方で残りの875,520画素の振幅は変化しないままである。ASIC 200の出力はプロセッサ120による習用の圧縮ルーチン実行を許容し、行毎または列毎の比較を行い、どの画素が変化したかを決定する。そのときに個々の画素は走査されて新たな光レベルが決定され、新フレームが記憶される。従って、プロセッサ12 0により記憶されねばならないのはデータの5％のみである。検出器アレイ110は圧縮ルーチンに対し、画素間の比較を行う代りにどの画素要素が電圧値を有するかを検出することにより瞬間的に変化画素を発見することを許容する。通常、従来の技術では、各フレームの各画素がアナログ／デジタル変換器118 により処理され、ホストプロセッサ120により特徴付けられ且つ画素対画素で比較されてフレーム差分に対するエラーマップを生成する。これは、時間およびプロセッサの能力に関する極限的な要求である。図７のASIC 200は更に、オプジスタ・画素・アレイからの典型的な出力フレームの大部分は「零」(変化のない画素)である一方、変化を示す画素は正または負の一定の大きさの電圧に在る、という事実を利用している。処理において、「零ボルト」画素の大部分は、以下に説明する高速な行および列走査により決定され得る。殆どの行および列は変化しない。しかし、変化が一旦見出されれば、それらの行および列においてどの要素が変化していない即ち零ボルトであるかを見出すことにより、それらの行および列における要素が発見して記憶される。斯かる変化は、以下に説明する画素レベルの更に正確な近似を使用することにより高速で確認され得る。ダイオード152および154の組合せの如きオプジスタ検出器151(画素要素)の全ては、接地レベル(ground)と対照比較されるその出力電圧を追随するFET増幅器2 06、比較器220およびエラー増幅器214と連結される。エラー増幅器214の出力にて、アナログ／デジタル変換器118のレンジにより定まる正または負の電圧レベルにおける2LSB(最下位ビット)の変化は、フレーム間の画素に対する変化の検出を有効化するものである。この条件が比較器220により検出されたとき、該比較器220は、共通行COS(状態変化)信号ライン224に接続されたオープンコレクタ・トランジスタ222と、共通列COS信号ライン228に接続されたオープンコレクタ・トランジスタ226をイネーブルにする。ひとつの行または列における全ての画素は、トランジスタ222および226などの２個のオープンコレクタ・トランジスタを介し、行COSライン224および列COSライン228に連結される。行または列における任意のピクセルは、該画素がフレーム間で2ビット以上の強度変化を検知すれば対応COSラインを強制的にLOWとし得る。ライン224および228などの行COSラインおよび列COSラインを高速に走査することにより、ASIC 200はフレームのどのピクセルがフレーム間で変化しなかったかを高速に決定し得る。例えば、行COSライン224はその行における全てのピクセルにより共有される。ウィンドウ比較器220は、所定の検出器(ピクセル要素)151(即ちダイオード152および154)に対する夫々の行および列に連結された２個のトランジスタ222および2 26を制御する。比較器220は、接地レベルに対して＋2ビット以上または-2ビット以下の入力電圧に応答する。これは、接地レベルに対する入力電圧の絶対値のみに応答する通常の比較回路を使用して達成される。非変化に対する“ウィンドウ” は、＋2ビット未満且つ-2ビットより大きい入力電圧である。比較器220の内部比較器の各出力は次に、それらの対応オープンコレクタ・トランジスタ222または2 26を駆動する。ウィンドウ比較器220は、入力Bおよび入力Cを有している。行アドレスライン2 30および列アドレスライン232などのアドレスラインは、LOWとなることにより、（入力Bにおける）任意の行および(入力Cにおける)任意の列からのCOS寄与をディスエーブルとし得る。エラー増幅器214の出力は、入力Aにてウィンドウ比較器 220に接続される。実際、ライン230および232などのX行およびY列アドレスラインは、COS機能および加算機能を制御できる。新たなフレーム走査が開始して差分情報が検知されたとき、ASIC 200は基準電圧208を含み得る制御回路234によりピクセル変化が在る分域を分離し始める。制御回路234は、デジタルビデオ信号を生成する出力回路を含んでいる。更に、該制御回路はスイッチ210により、全てのピクセル要素に対するサンプリング／保持サイクルを制御する。制御回路234は、プリセット可能な標準的な行アドレスカウンタ236およびプリセット可能な標準的な列アドレスカウンタ238を介し、ライン230などのX行アドレスラインおよびライン232などのY列アドレスラインを制御する。上記制御回路は、以下に説明される種々の差分的ピクセル値を提供する状態変化論理回路240および加算／走査増幅器242からの入力を受け入れる。制御回路234は先ずライン224などの全ての行COSラインを照会すると共に、非変化ピクセルを備えた行を省く。行および列COSライン224および228はまた、状態変化論理回路240により制御回路 234内に多重化送信される。制御回路234により一度に任意の本数のCOSラインが検知され、どの行および／または列が先行フレームと同一データを有するかが決定される。斯かる行または列は更なる関心から省かれる。制御回路234は次に、全ての列の状態の変化を評価し、先行フレームと同一のデータを備える全ての列を省く。データを変化させたアレイ110内の残りのピクセルは次に、一度に一個のピクセルが走査される。個々のピクセル走査は、プリセット可能な行アドレスXカウンタ236およびプリセット可能な列アドレスYカウンタ238により達成される。Xカウンタ236は行アドレスライン230などの全ての行アドレスラインに接続される。Yカウンタ238は、列アドレスライン232などの全ての列アドレスラインに接続される。プリセット機能は、直接制御による任意の行および任意の列のランダムな選択を許容する。このランダムアドレス指定は、上記アレイ内における極めて高速なピクセル走査を許容する。行および列のアドレス指定が特定のピクセルに収束したなら、各ピクセル要素に対するエラー増幅器214からの出力は、そのピクセル要素専用のMOSスイッチ24 4を介して加算／走査増幅器242に接続される。制御回路234は今や全ての加算およびアナログ／デジタル変換機能を実行し得る。各ピクセルに対する抵抗器246 の如き加算抵抗器により、ASIC 200はこの回路をアナログ加算回路として使用し得る。全体フレームに亙りピクセル変化が無ければ、アレイ検出器110からの画像は１クロックサイクルで評価される。上記制御回路は新フレーム毎に、ライン224 および228などのCOSラインおよび加算／走査増幅器242を同時にチェックする。もしCOSラインのいずれもトグルされていなければ、現在画像は先行フレームと同一であり、処置は殆ど必要でない。デジタルビデオ出力に対しては“同一状態フレーム” を示すコード化シーケンスが送られ、当該システムは次フレームを待つ。もしCOS行ラインまたは列ラインがトリガされれば、制御回路234はフレームエラーの大きさを内部制限値と比較する。この全体フレーム加算信号は、行または列における全てのピクセルにより記録された合計作用を表している。画像ジッタの変化度合は、この加算制限値を評価することにより制限かつ許容され得る。上記制限値が大きいほど、行／列走査が開始される前に許容されるピクセルの蓄積変動は大きくなる。マシンビジョンに対し、このCOS特徴は僅かな変動またはジッタを呈する画像 “インロック(in-lock)”を許容すると共に依然として再走査を回避する。この作用レベルは、ASIC 200に対する負担を最小限のものとする。その利点は、動きが一旦始まったときのカメラ応答速度が最大になることである。パルス型の用途においては、“固定画像”の形状は比較的に重要でないが、動作が一旦開始すればその形状が変則的に回転または移動したとしても可及的に高速に追随または目標変更されねばならない。各ピクセルのエラー増幅器214からの出力は列アドレスライン232などの該ピクセルの列アドレスラインに接続されると共に、制御回路234により読取られる。ビデオ加算および走査増幅器242は、ふたつの手法の内のひとつによりアレイ信号を検知する。それは、一度に各ピクセルの１個をアドレス指定し、または、（アレイ全体までの）ランダムなピクセル領域の全てを一度に検証できる。 Y走査列デコーダ238は制御回路234により制御されると共に、列アドレスラインの任意の組合せは走査の間にHIGH、LOWまたはトライステートとされ得る。同様に、X走査行アドレスラインの任意の本数がX走査行デコーダ236により選択され、走査の間にHIGH、LOWまたはトライステートとされ得る。この制御度合により、制御回路234はアレイ信号を幾つかの手法で処理し得る。 1)撮像素子アレイ全体走査：このモードにおいては、全てのピクセル要素のスイッチ244などの制御ゲートが、ライン230などのX行アドレスラインの全てをHIG Hにセットすることによりイネーブルとされる。同時に、ライン232などのY列アドレスラインの全てがトライステートに切換えられる。従って、スイッチ244はエラー増幅器214の出力を、全てのピクセル要素に対して加算抵抗器246に接続する。このモードは、全てのピクセル信号を加算増幅器242に対して加算するものである。増幅器242の出力は今やアレイ110における全てのピクセルの合計である。 2)撮像素子アレイ部分走査：このモードにおいては、選択されたY列およびX行アドレスラインのみが夫々トライステートおよびHIGHである。走査から除外されたライン232などのY列アドレスラインは、LOW状態である。このLOW状態は、非選択列の各々から増幅器242へのゼロ信号の寄与に帰着する。作動中の列上では、所望の行はこれらのX行アドレスラインをLOWにセットすることにより依然として作動停止されたままとされ得る。任意のX行アドレスにおける信号LOWは、その行におけるピクセルに対するスイッチ238などのゲートスイッチの全てを強制的に遮断せしめる。この様にして、任意のアレイ領域はランダムに選択されて同時に分析され得る。 3)範囲走査(Boundary Scanning)：ピクセルまたは特定形状(feature)が一旦アレイ内に配置されたなら、画像フレームなどの特定形状を囲繞するY列およびX行を試験することによりそれらのピクセルは“包含”され得る。走査権限は、この画像フレームを構成する特定のCOS行およびCOS列に集中する。ターゲット画像がそのフレーム内に留まる限り、そのフレームは移動しない。そのフレーム内へと侵入するピクセル侵害により動作が検知されるや否や、そのフレームは(センサアレイの表面の限界内で)直ちに自身を移動ターゲット上で補償かつ中心転換する。従って画像プロセッサ100は、加算により画像を“キャプチャ”すると共に、COS走査によりこのターゲット上に“固定(lock)”する能力を有している。 4)ピクセルのランダムアクセス走査：アレイ内の任意のピクセルはランダムアクセス走査により読取られ得る。特定のピクセルは、問題となる列をトライステートとした以外は全てのY列アドレスラインをLOWにセットすることにより選択される。行に関しては、問題となる行以外の全てのX行アドレスはLOWである。このアドレス指定状態によれば、全ての列における全てのピクセルは加算増幅器242 に対して強制的にゼロ寄与を有することとされる。但し、選択された特定の列においては、選択されてHIGHである単一の行以外はX行アドレス上のLOWにより全てのピクセルがディスエーブルとされる。従って、選択された単一ピクセルは、加算増幅器242に接続された唯一のスイッチ244である。このランダムアクセス技術は、スタティックRAMに類似した速度による50ナノ秒以下の高速アクセス時間(この時間は10μ秒におけるオプジスタ“null”に対する総括的安定時間の一部である)を特徴とする。次に、0ボルトからの合計エラー偏差は、これらの行に対するアナログ／デジタル変換に対する“最適推測(best guess)”を決定すべく使用される。もしアレイ内の全てのピクセルが同時に加算されたとすれば、現在画像と直前の基準フレームとの間に相関適合(correlation fit)が確立される。これらのふたつのフレームがより良く合致するほど、合計エラー加重値は低くなる(最大相関)。例えば、10個のピクセルが加算されると共に全てのピクセルが接地レベルから＋2LSBの偏差を有していたとすれば、加算増幅器242は結果として＋20LSB重みを生成する。この値はASIC 200において、そのフレームに対する相関“適合”として基準値の範囲から選択される“最適推測”アナログ／デジタル始点を決定すべく使用される。洗練された推測は、接地レベルに極く近い初期基準レベルから開始することである、と言うのも、（もし平均が2LSBであれば）エラーの大きさは極めて低いからである。百万個の変化しないピクセルの中で上記の10個のピクセルがランダムに分散されていたとしても結果的な合計は依然として＋20LSBである、と言うのも、他のピクセルは零ボルトだからである。変化しないピクセルは基本的に見分けがつかないが、エラー変動は極めて明らかである。この実施例においていずれのピクセルも変化しなければ、全体のピクセルを含めたとしても出力は依然として＋0LSB である。デジタル変換に必要なピクセルは連続近似を使用して処理されるが、アナログ／デジタル変換器118の“洗練された推測”により支援されるものである。通常の連続近似アナログ／デジタル変換器においては、使用される第1基準は常に中点推測である。たとえピクセル電圧が(1ボルト・フルスケールレンジにおいて)0 .1ボルトであっても、アナログ／デジタル変換器はその最初の比較を0.5Vで開始し、ピクセルはこれより低いと結論を下す。次の推測は最初の値の半分であり、即ち0.25Vである。此処でも、ピクセル電圧は低いという結論である。次の半値推測は0.125Vにおけるものであり、再度低いという結論になる。しかし乍ら、0. 062Vにおける次の推測では、ピクセル電圧はそれ以上であると結論される。連続近似は今や、0.062Vと0.125Vの間の50％の値、即ち、0.093Vを次のテストに使用する。更なる試験の各々は、そのピクセルの真の電圧値に範囲を絞り続けて行く。8ビットのアナログ／デジタル変換器に対しては、真のピクセル電圧に関わらず常に８回の分割比較が実行される。上記オプジスタの“洗練推測”によれば、ピクセルのエラー電圧は加算増幅器 242の出力により既知である。この値は種々の基準点と比較され、最も近い基準点が最初の推測から選択される。上記実施例に関して、洗練推測は0.5Vの代わりに上記エラー増幅器214の出力(2LSB)から推測(derive)された0.125Vから開始することにより8回の連続比較の少なくとも2回を省略する。平均すると、オプジスタ8ビット・デジタル化は、同様のアナログ／デジタル変換器よりも25％だけ速い。フラッシュ(flash)アナログ／デジタル変換技術などの他の変換器技術もまた使用され得る。（オプジスタ撮像素子の場合の様に）変換の範囲が既知であれば、レベルシフティングによる小規模のフラッシュ・アナログ／デジタル変換(4ビット)は更に大規模(12ビット)なフラッシュ変換器の性能に匹敵し得る。合算は、現在フレームとその先行基準値との間の相関適合を決定するものである。合計エラーがゼロに近いほど、そのフレームに対するピクセルの圧縮は容易である。合算に関して重要なことは、真に変化の無い“ゼロ変化”フレームを、＋LSB変化の数が同数の−LSB変化によりオフセットされた場合のフレームから区別し得ることである。この最後の状態は、ゼロの総合計を生成するものでもある。上記オプジスタ撮像素子は、合算の間にCOSラインを読取ることでこの問題を排除する。上記COSラインはウィンドウ比較器220に連結されていることから、極性には影響されず絶対値のみに応答する。アナログ／デジタル変換器118によりデジタル化が完了されたとき、プロセッサ120は標準的実行長の圧縮ルーチンを使用してデジタル化データを圧縮する。この処理の間、フレーム化信号および同期信号がビデオデータに対して付加される。オプジスタカメラ102からのデータ出力はサイズにおいて高度にダイナミックである。それは、“非変化”フレームに対する極めて短い送信から、複雑に変化する画像に対する長いデータストリームまでに亙るものである。その最長のデータストリームにおいてさえも、順番に走査されるCC Dまたはダイオードアレイよりもオプジスタカメラ102は依然として何倍も高速である。例えば、入力画像がランダムノイズであったとしても、上記オプジスタ画像処理システムは依然として、平均強度変化がゼロ近傍であるという事実を利用する。8ビット解像度に対する任意の瞬間においてノイズ特性が、1/3のピクセルが非変化、1/3が＋/−25％の変化を有し、1/3が＋/−50％の変化を有していたと仮定する。いずれかの領域を省く可能性は無いことから、全ての列および行が走査されねばならない。但し、アナログ／デジタル変換の間、ゼロボルトに近いピクセルは更に高速にデコードされる。上記の３つのピクセル群は、アナログ／デジタル変換に通常的に必要とされる時間の夫々1/10、3/4および7/8の時間でデコードされる。これは僅かに57％の時間使用(1/3×1/10、1/3×3/4、1/3×7/8)であり、即ち、標準的なA/D処理と比較して43％の時間節約である。従って、任意のサイズのアレイに対してオプジスタ撮像はノイズを処理するときでさえも依然として相当に高速である。システム100による更に典型的な画像処理性能の実施例は次の如くである：102 4×1024のマシンビジョン・カメラが第nフレームと第n+1フレームとの間でそのピクセルの2％が変化するものとする。全ての1024個の行と1024個の列のエラー重みは、2,049マシンクロック・サイクル(フレーム相関に対する1クロック・サイクルと、行および列に対する2048クロック・サイクル)で決定される。10 0MHzの場合、これは21マイクロ秒に等しい。2％変化のピクセルは300行および20 0列内に囲繞限定されるが、これは、検証される部分が欠陥を呈する場合の典型的なマシンビジョンの状況である。この時点において既に、フレーム全体は相当に小さな300×200アレイへと収縮されている。これらの60,000個のピクセル箇所を検証する為に、極めて高速なアナログ／デジタル変換器では100MHzにおいて600マイクロ秒を必要とする。しかし乍ら、これらの60,000個の箇所の内で変化したのは僅かに20,971ビットである。上記撮像システム100は、完全なアナログ／デジタル変換に必要とされる時間の10％の時間で非変化ピクセルを処理する。これらの60,000個のピクセルに対し、上記撮像システム100は157μ秒(100MHz速度×20,971×.75)で20,971個のピクセルを処理し、39μ秒(100MHz速度×39,029×.1)で39,029個のピクセルを処理し、合計で19 6μ秒となる。従って、撮像システム100が上記フレームを完全に処理するには21 7μ秒(21μ秒＋196μ秒)を必要とする。この画像データは次に、カメラ102を出る前に圧縮かつフォーマットされる。比較のため、標準的な高速度カメラは先ず撮像素子から全ての百万(1,048,576 )個のピクセル状態を取り出さねばならない。この時点において既に14.48ミリ秒が(100MHz速度で)経過しているが、どのピクセルが変化したかは依然として知られていない。この情報をコンピュータに移すには、8Mビット以上の情報が(100M ビット／秒にて)80ミリ秒の経過時間で送信されねばならない。データは依然として処理されねばならない。各ピクセルは、基準値に対して試験する為に約10プロセッサ・クロックを必要とする。300MHzでは、RISCコンピュータはこのデータを演算する為に33.5ミリ秒に等しい10,048,576クロック・サイクルを必要とする。合計では、217μ秒で上記オプジスタ・システムが到達したのと同一の結果に到達する為に従来の高速マシンビジョン・システムは124ミリ秒(124,000μ秒)(＝80ミリ秒＋43.98ミリ秒)を必要とする。上記カメラ102は、各ピクセルにおける差分特性に依る比類の無い利点と、“ 非変化”画像状態をコード化する上で零ボルトを使用する能力を有している。上記実施例において、全体的性能を比較する為には圧縮およびオーバヘッドに対する付加的時間も加算せねばならない。差分画像に基づく決定を実行する為に更に 2ミリ秒が必要と仮定すると、上記オプジスタ・カメラは依然として56倍も速い速度利点を示す。I/O処置を必要としない“パス・フレーム(pass frame)”に対しては、利点は571倍まで増加する。更に、フレーム間でピクセルが変化しなければ、利点は計り切れない。従って、オプジスタ技術はデジタルビデオに対する多くの可能な利点を有している。オプジスタに基づくアレイ検出器は、フレーム間の差分のみを出力する点を除き、デジタルビデオカメラと同様に機能する。この“差分”はテープもしくは標準的なVTR一体型カメラ(CamCorder)に直接的に圧縮または記憶される。別の利点は、処理に対する画像の圧縮を高速化するランダム・ピクセル・アドレス指定をサポートするオプジスタ・アレイの能力である。オプジスタ・ビデオ・アレイのピクセルレベルで直接的に差分的撮像を実行することにより、付加的な利点が得られる。画像のSN比は大きくなると共にホストコンピュータからのプロセッサ要求は相当に減少される、と言うのも、中央プロセッサ120およびアナログ／デジタル変換器118はフレーム間の差分を圧縮することのみが必要だからである。図８には、本発明の代替実施例が示されている。図８の画像キャプチャシステム300は、前部キャプチャアレイ312および後部基準アレイ314を含むオプジスタ撮像素子アレイ310を有している。図７に示されたのと類似する処理回路は、前部アレイ312および後部アレイ314との間の中央電子デバイス層316の形態で提供される。以下においては単一個のオプジスタ検出器311 のみが記述されるが、図８における斯かるピクセル要素のアレイは前部および後部アレイ312および314上に配置されることは理解すべきである。オプジスタ検出器311は各々、前部アレイ312上に配置された前部キャプチャ・フォトダイオード 318および後部アレイ314上に配置された後部基準フォトダイオード320を有している。電子デバイス層316は、前部キャプチャアレイ312および後部基準アレイ314の間に結合された中央基板上に作製される。後部アレイ314に対しては合致開口グリッド324により、後部基準アレイ314に合致する微小シリコンLED326を備えた発光体アレイ322が当接される。発光体アレイ322は、LCD、有機アレイ、MEMSアレイ、プラズマアレイ、電界放射アレイなどの他の照射源とされ得る。発光体326 は、後部基準アレイ314上で該発光体326に対応する後部基準フォトダイオード32 0への基準光レベルを生成する。開口グリッド324により提供される光遮断の故に、LED326により生成された光は後部基準フォトダイオード320によってのみ見える。開口グリッド324はシリコンから作製されると共に、隣接するオプジスタ検出器311間の光学的クロストークの可能性を排除する。前部キャプチャアレイ312および後部基準アレイ314は両者共に同様の手法で作製される。前部キャプチャアレイ312は20ミクロンの薄型Nシリコン基板330から作製される。厚みは光の波長と調和されねばならない、と言うのも、異なる波長はシリコン内の異なる深度まで透過するからである。P+層332は、基板330の前面にドーピングにより形成される。P+層332は画像からの光に露出される。対応するN+層334は基板330の後面にドーピングにより形成される。真性領域336 は、P+層332とN+層334との間に形成される。前部キャプチャ・フォトダイオード 318は、基板330を貫通するP+ドーピングにより形成されたチャネル状遮断部338 により前部アレイ312上の他のフォトダイオードから絶縁される。また、好適にはアルミニウムである金属層342は、P+層332と接触して形成される。金属層342 は、前部アレイ312上のフォトダイオードのP+層の全てと接触するグリッドを形成する。勿論、金属層342に対して他の導電材料が代用され得る。同様に、後部基準アレイ314は20ミクロンの薄型Nシリコン基板350から作製される。中央電子デバイス層316に面する基板350の表面にはドーピングによりP+層 352が形成される。対応するN+層354は、基板350の逆側の表面にドーピングにより形成される。上記N+層は、発光体アレイ322から光を受ける。P+層352とN+層35 4との間には、真性領域356が形成される。後部基準フォトダイオード320は、基板350を貫通するP+ドーピングにより形成されたチャネル状遮断部358により後部基準アレイ314の他のフォトダイオードから絶縁される。金属層362はN+層354と接触すべく形成される。該金属層362は、後部基準アレイ314上の基準フォトダイオードのN+層の全てと接触するグリッドを形成する。従って、前部キャプチャアレイ312および後部基準アレイ314は、ピクセル電極の配置を除いて同一である。前部キャプチャアレイ312はフォトダイオード318などの前部キャプチャ・フォトダイオードの各々に対するN+層334を使用して中央電子デバイス層316に連結する一方、後部基準アレイ314はフォトダイオード320 などの後部基準フォトダイオードの各々のP+層352に接続されている。前部キャプチャアレイ312および後部基準アレイ314の両者の外側表面は、最小限の光学的障害により全てのオプジスタ検出器311を相互連結する共通金属層342および362でパターン化される。ふたつの金属層342および362は最終的なパッケージにおいて共に短絡され、システム300における全てのオプジスタ検出器311(ピクセル要素)に対する“共通基準電圧”の役割を果たす。従って、例えば前部キャプチャ・フォトダイオード318のP+層332(陽極)は、対応する後部基準フォトダイオード320のN+層354(陰極)に連結される。これはシステム300の全てのフォトダイオード対に対して共通である。上述した如くこの点は共通の電気基準の役割を果たす。電子デバイス層316と前部キャプチャアレイ312および後部基準アレイ314との電気的相互連結は、フリップチップ方法を使用して作製され得るインジウムとされ得る突起部370および372を介したものである。金、アルミニウム、チタン、タングステンなどの他の使用可能な相互連結または合金技術も使用され得る。インジウムは、加熱を必要とせずに短時間の穏やかな圧縮力により全ての接触点において信頼性のある拡散結合を生成する。この結合は、中央電子デバイス層316に対する前部キャプチャアレイ312および後部基準アレイ314の直接的な取り付けを許容する。中央電子デバイス層316は、オンチップでのリアルタイムのフレーム処理に必要とされる全ての走査、加算およびデジタル圧縮ハードウェアを含んでいる。このハードウェアは、前部側および後部側電子デバイス374および376により代表される。前部側および後部側電子デバイス374および376の間の相互連結は、電子デバイス層316を貫通して延伸する標準的シリコン通路378により達成される。薄寸基板シリコンにおいては、通路または“ジャンパ”は、両側のデバイスを相互連結するリソグラフィにより作製される。金属系導体を必要としない領域は、電気抵抗接点を使用する。前部キャプチャアレイ312から後部基準アレイ314までのシリコン貫通接続は、導電性通路38 0を使用して達成される。導電性通路380ならびに突起部370および372は、前部キャプチャ・フォトダイオード318および後部基準フォトダイオード320の対の各々に対し、前部キャプチャ・フォトダイオード318のN+層334(陰極)を、後部基準フォトダイオード320のP+層352(陽極)に電気的に接続する。これらの層は、図７で説明された如き電子デバイス層316上の(不図示の)FETフィードバック・ゲイン増幅器に接続される。上記撮像システム300は、用途に依存して20乃至150ミクロンの完成厚みとなる。その最終パッケージ形態において、外界に対するシステム300のインタフェースには標準的なセラミックキャリヤが使用される。このパッケージは前部キャプチャアレイ312の前面を露出する平坦窓以外は完全にシールされる。このパッケージは、典型的な消費者用カメラに見られる標準的CCDチップに酷似して見える。該実施例の利点は、前部キャプチャアレイ312からの後部基準アレイ314の光遮断を提供する電子デバイス層316における処理回路の配置に由来する。この様にして、前部キャプチャアレイ312および後部基準アレイ314は別体的に作製されて高いピクセル解像度を達成する。それはまた、電子デバイス層316を発光体アレイ322から分離するのを許容する。これは集積化の複雑さを減少すると共に、処理回路に対する各ピクセルの下側に更なるシリコン領域も提供する。これに加え、前部キャプチャアレイ312上の構成要素は(図６のアレイデバイス 110と類似して)低いインピーダンスを有し得るが、電子デバイス層316中の構成要素は高いインピーダンスに対して更に最適化される。これは、ノイズおよびクロストークが画像信号を歪めるのを実質的に減少する。高インピーダンスは、電子デバイス層316中の回路構成要素に使用される習用のサブミクロンのCMOS/FET増幅器からの性能活用を許容する。即ち、検出器311とのクロストークの問題を生ずること無く、電子デバイス層316中には混合方式のアナログ回路などの複数の機能が共存し得る。また、上記オプジスタは高いバイアス電圧を必要としないので、2Vレベル以下の供給電圧および絶対的に最小限の電力消費による有用なASIC用センサデバイスである。これに加え、上記検出器の出力は共通金属層342および362をバイアスすることにより任意の所望の電圧バイアスへと移動され得る。低作動電圧におけるバイアス点は通常、FET増幅器を直接的に駆動するレベルである。上記オプジスタはまた、検出器に連結された共通電圧バイアス箇所により付加的な回路複雑性なしにバイアスされる。更に、供給電圧または任意の他の回路電圧が使用され得ることから、付加的なDCバイアス電力は必要とされない。上記オプジスタ画像システムは、既存の遠距離通信帯域幅を介すると共に中央局装置の制限の下でのテレビ電話通信を可能とする。この帯域幅はT1基準により規定された狭域の4Khzすなわち56Kビット毎秒である。上記オプジスタ・カメラに基づく画像電話は標準的電話ラインの限られた帯域幅をより良く活用する。差分画像はオプジスタから除去され、重要度に関して重み付けされると共に非常に速い速度で圧縮される。使用される圧縮体系は、利用し得る最適効率アルゴリズム(Cosine、Factal、MPEG-Ｉ、II、等)と同一であり得る。上記オプジスタ画像システムは差分データのみを必要とするから、フレーム毎に送信されるべきデータは少ない。これは、電話ラインの帯域幅利用度を改善し、高品質画像を生成するものである。上記オプジスタは画像光変化の異なるレベルを重み付けると共にどの領域が追随する上で更に重要であるかを決定する。この選択性によりビデオ送信は、先行フレームへの画素相関により駆動される優先コード化体系を使用し得る様になる。この相関が弱いほど、処理に対する重み付けまたは優先度は高い。主としてX- Y空間内で変位する(会話中の人物の頭部位置のような)画像に対して、相関特徴は基準画像の全体フレームシフトを許容し、満足できる相関を画像全体の再コード化なしで達成する。これらの強力なツールの全ては協働し、流通しているビデオ画像電話に対する極限的に効率的な技術を創造する。電話ラインは極めて動的で効率的なデータプロトコルにより大きく効率化され、動き(人物、顔など)および音声を高速に追随するカラー画像に帰着する。動きの遅い画像では、更に高い解像度が達成され得る。画素の動きが速いと解像度はそれに比例して減少または「下方へ偏位（down shifted）」されるが、画像は依然として一貫性があり、流通している他のビデオ技術よりも長時間に亙り一時的画像歪曲に耐えるものである。機械の視覚の応用(machine vision applications)については、品質と生産性が鍵である。高速度の回転形スタンピング機械は、毎分1,000スタンピング以上の薄い厚さのスタンピングを生産することができる。例えば、歯車の２次元の陰影の映像は330μsec／フレーム以下で反復して検査され得る。これは、3,000フレーム／秒の速度に等しい。この部分はカメラで獲得されるとおりの任意の方向におけるものであることができる。また、凹凸を有する部品はリアルタイムで排除される。反復されるフレーミングにより、コンピュータのデータベースから入力され得る基準画像は、最適な相関が達成されるまで陰影画像上で電子的にシフト、回転または拡大もしくは縮小される。これは、10フレーム以下または3.3ミリ秒以内に達成され得る。他のシステムオーバヘッドに対して付加される付加的時間により、この実施例の完全相関は4ミリ秒以下で完了され得る。これは、秒当たり250個の歯車の検査即ち毎分15,000個の部品（さもなければ、部品毎に15箇所の検査をして毎分1,000個の部品）の実行速度となる。同様に、上記オプジスタ画像システムは、地形追随機器(terrain tracking in strument)としても使用され得る。オプジスタカメラのコンピュータ内にロードされた画像は、高い相関係数で陸地地形固定を達成し得る。一旦固定されたなら、基準画像は所望の標的に的中するまでオプジスタ・カメラ内で作動せしめられる。更なる深度認識または三角測量に対しては、７〜10°離間された２台のオプジスタ・カメラにより3-D画像も可能である。安全保障の分野においては、上記オプジスタ画像システムは新たなユーザ認識装置の実現を可能とする。指紋走査装置は、ガラス板上へ第三者が親指を載置し、カメラ撮像に対する対照性の強調を許容する。処理されたファイルは次に、メモリ内の有効なファイルと照合され指紋は許容されまたは拒絶される。光学的な画像照合への応用は上記オプジスタ撮像により向上させられる。指紋照合では、オプジスタ検出器アレイは伝統的なカメラのように機能するが、速度および精度に基準との直接の照合を提供する。このような手法は、顔面画像、網膜画像、更にはDNAの照合の分野における法的な強制をも助けることができる。上記オプジスタのスキャナ／カメラは、棒状、円形状、または多軸状のものであることができる。本発明の精神または範囲から逸脱することなく本発明の方法およびシステムにおける種々の修飾および変更がなされることができることは、当業者には明らかであろう。本発明は上記記述により限定されことはなく、本発明の精神および添付の請求の範囲内の修飾および変更のすべてをカバーすることが意図されている。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．画像源からの一連の画像を獲得し圧縮する画像処理のシステムであって、該システムは、少くとも１つの画素要素を有する画像の列、光放出装置の列、および処理回路を具備し、各画像の列は、陽極及び陰極を有し画像源に露出される獲得用光検出装置、および、陽極及び陰極を有し陽極が獲得用光検出装置の陰極に電気的に結合され陰極が獲得用光検出装置の陽極に電気的に結合される基準の光検出装置を有し、光放出装置の列は、各画素要素に対応する少なくとも１つの光放出装置を有し光放出装置は基準の光検出装置へ光を放出し、処理回路は、各画素要素及び各光放出装置に電気的に結合され基準の光放出装置からの基準の画像を基準の光検出装置上へ投影し基準の画像を獲得用光検出装置により検知される画像と比較するようになっている、画像処理のシステム。２．処理回路は、各画素要素のための差回路を具備し、差回路は、基準の光検出装置上に投影される基準の画像と獲得用光検出器により検出される画像の間の差を表わす差信号を発生する、請求項１記載の画像処理のシステム。３．差回路は、獲得用光検出装置の陰極及び基準の光検出装置の陽極に結合される各画素要素のためのスイッチ；スイッチに結合されるゲート、光放出装置に結合されるソース及び電圧源に結合されるドレインを有する各画素要素用の増幅器；獲得用光検出装置の陰極及び基準の光検出装置の陽極に結合され基準の画像として役立つよう以前の画像の値を保持するサンプリングおよび保持用のコンデンサ；及び基準の源に結合される入力端及び獲得用光検出装置の陰極及び基準の光検出装置の陽極に結合される入力端を有しスイッチが閉路されるとき差信号を出力する誤差増幅器をさらに具備する、請求項２記載の画像処理のシステム。４．差信号のデジタル値を生成する、処理回路に結合されたアナログ−デジタル変換器をさらに具備する、請求項２記載の画像処理のシステム。５．アナログ−デジタル変換器はデジタル値の第１の近似を決定するよう差信号を使用する、請求項４記載の画像処理のシステム。６．アナログ−デジタル変換器に結合される処理装置であって、処理用回路が一連の画像のデジタルの表現を形成するもの、及び、処理用回路に結合される記憶装置であって、一連の画像のデジタル表現を記憶するもの、をさらに具備する、請求項４記載の画像処理のシステム。７．獲得用光検出装置の陽極及び基準検出器の陰極が共通の電圧基準に結合されている、請求項１記載の画像処理のシステム。８．各画素要素がアレイ内で行及び列の形で配置されており、処理回路は、各画素の差回路に結合される比較器、列内の各画素要素の比較器に結合される状態変化の列ライン；行内の各画素要素の比較器に結合される状態変化の行ライン；をさらに具備し、比較器は、その画素要素のための差信号の振幅が有効化のレベルを超過する場合に、画素要素に結合される状態の列ライン及び状態の行ラインを低レベルに設定する、請求項２記載の画像処理のシステム。９．処理回路は、状態変化行ライン及び状態変化列ラインに結合される加算回路、をさらに具備し、処理回路は加算回路に結合され獲得検出装置により検知される画像が基準画像から変化した場合に画素素子の特定の行及び列を決定する、請求項８記載の画像処理のシステム。 10．処理回路は、状態変化の行ラインに結合される行選択回路、および、状態変化の列ラインに結合される列選択回路、をさらに具備し、処理回路は、行選択回路及び列選択回路により画素の差信号を獲得する、請求項８記載の画像処理のシステム。 11．光放出装置が発光ダイオードである、請求項１記載の画像処理のシステム。 12．獲得用光検出装置と画像区域の間に赤外線波長帯域のフィルタをさらに具備する、請求項１記載の画像処理のシステム。 13．獲得用光検出装置と画像区域の間に紫外線波長帯域のフィルタをさらに具備する、請求項１記載の画像処理のシステム。 14．獲得用光検出器と画像区域の間に存在し第１の波長帯域で光を通過させるフィルタ；をさらに具備し、各々の画素要素は、陽極及び陰極を有し、画像源に露出された状態にある第２の獲得光電検出器；陽極及び陰極を有し、陽極が第２の取込み光検出器の陰極に電気的に結合され、陰極が第２の獲得用光検出装置の陽極に電気的に結合される、第２の基準光検出装置、及び第２の獲得用光検出装置と画像区域の間の、第２の周波帯域の光のための第２のフィルタ；陽極及び陰極を有し、画像源に露出される状態にある第３の獲得用光検出装置；陽極及び陰極を有し、この陽極が第３の獲得用光検出装置の陰極に電気的に結合され、その陰極が第３の獲得用光検出装置の陽極に電気的に結合される、第３の基準光検出装置；を包含する、請求項１記載の画像処理のシステム。 15．第１の周波帯域が可視光の赤色スペクトルであり、第２の周波帯域が可視光の緑色スペクトルであり、第３の周波帯域が可視光の青色スペクトルである、請求項１４記載の画像処理のシステム。 16．画像アレイは前部及び後部表面をもつモノリシック基板の上に加工される、請求項１記載の画像処理のシステム。 17．モノリシック基板がＮ型シリコンであり、獲得用光検出装置の陽極は基板の前部の表面上のＰ＋ドーピングされる領域であり、獲得用光検出装置の陰極は獲得用光検出装置のＰ＋ドーピングされる領域と反対の側の基板の後方の表面上のＮ＋ドーピングされた領域であり、基準検出装置の陽極は基板の後方の表面上のＰ＋ドーピングされる領域であり、基準検出装置の陰極は基準検出装置のＰ＋ドーピングされる領域と反対の側の基板の前部の表面上のＮ＋ドーピングされる領域である、請求項１６記載の画像処理のシステム。 18．獲得用光検出装置の陽極と接触する状態の前部の導体層；獲得用光検出装置のＮ＋ドーピングされる領域及び前部の導体層と接触状態にある前部の金属層；基準検出装置の陽極と接触状態にある後部の導体層；基準検出装置のＮ＋ドーピングされる領域及び後部の導体層と接触状態にある後部の金属層；をさらに具備する、請求項１７記載の画像処理のシステム。 19．後部及び前部の導体層が金属である、請求項１８記載の画像処理のシステム。 20．後部及び前部の導体層が透明である、請求項１８記載の画像処理のシステム。 21．後部及び前部の導体層が酸化スズインジウムである、請求項２０記載の画像処理のシステム。 22．前部の表面を有する支持基板、支持基板の前方表面とモノリシック基板の後方表面の間で接触状態にある一連のバンプ(bumps)であって、各画素要素の隣接する基準検出装置の間に光学的隔離を提供するもの、をさらに具備し、光放出装置のアレイが、支持基板表面の前部の表面上に加工されている、請求項１７記載の画像処理のシステム。 23．処理回路は支持基板上に加工されている、請求項２２記載の画像処理のシステム。 24．バンプは、処理回路と獲得用光検出装置の陰極の間の電気的接続を提供する導体である、請求項２３記載の画像処理のシステム。 25．バンプはインジウムである、請求項２３記載の画像処理のシステム。 26．中間基板；画像区域に面する前部の表面及び中間基板に面する後部の表面を有し、獲得用光検出装置がその上に加工されている前部の基板：及び中間基板に面する前部の表面及び光放出装置アレイに面する後部の表面を有し、基準検出装置がその上に加工されている後方基板；をさらに具備する、請求項１記載の画像処理のシステム。 27．処理回路は中間基板内に加工されている、請求項２６記載の画像処理のシステム。 28．前部及び後部の基板がＮ型シリコンであり、獲得用光検出装置の陽極は前部の基板の前部の表面上に形成されるＰ＋ドーピングされる領域であり；獲得用光検出装置の陰極は獲得用光検出装置のＰ＋ドーピングされる領域と反対の前部の基板の後部の表面上のＮ＋ドーピングされる領域であり；基準検出装置の陽極は後部の基板の後部の表面上に形成されるＰ＋ドーピングされる領域であり；基準検出装置の陰極は基準検出装置のＰ＋ドーピングされる領域と反対の後部の基板の前部の表面上のＮ＋ドーピングされる領域である；請求項２６記載の画像処理のシステム。 29．各画素要素の獲得用光検出装置のＰ＋ドーピングされる領域と接触状態にある前部の導体層；及び各画素要素の基準検出装置のＰ＋ドーピングされる領域と接触状態にある後部の導体層；をさらに具備する、請求項２８記載の画像処理のシステム。 30．前部の基板の後部の表面と中間基板の間に位置設定される一連の前部のバンプ；後部の基板の前部の表面と中間基板の間に位置設定される一連の後部のバンプ；および、各後部バンプを前部バンプに電気的に結合する中間基板を通り走行する一連の導電性通路(conductive vias)；をさらに具備し、前部バンプは獲得用光検出装置のＮ＋ドーピングされる領域と電気的接触状態にあり、後部バンプは基準検出装置のＰ＋ドーピングされる領域と電気的接触状態にある、請求項２９記載の画像処理のシステム。 31．バンプがインジウムであり、中間基板及び前部及び後部基板に対しフリップチップボンディング(flip chip bonding)により取付けられている、請求項３０記載の画像処理のシステム。 32．エミッタアレイが上方に加工されているエミッタ基板；及びエミッタ基板と後部基板の後部表面の間に置かれる開口のグリッド、をさらに具備し、該開口のグリッドは各画素要素の基準検出器に隣接する光放出装置の間の光学的隔離を提供する、請求項３０記載の画像処理のシステム。 33．獲得される画像を表わす獲得電圧のレベルを発生させる光学的画素要素の列を用い画像の源からの画像を獲得し圧縮する方法であって、該方法は、各画素要素の獲得電圧信号を基準の画像の光のレベルからの基準の電圧信号と比較する段階、獲得電圧信号と基準電圧信号の間の差値を決定する段階、基準画像と獲得画像の間に変化が生じていない画素要素を決定する段階、及び画素要素に関連する差値を記憶する段階、を具備する方法。 34．各画素要素は、陽極及び陰極を有し画像源に露出された状態にある獲得光検出装置、陽極及び陰極を有し陽極が獲得光検出装置の陰極に電気的に結合され陰極が獲得光検出装置の陽極に電気的に結合される、基準の光検出装置、をさらに具備する、請求項３３記載の方法。 35．基準画像として使用される獲得画像を記憶する段階をさらに具備する、請求項３４記載の方法。 36．各画素要素に対応する少なくとも１つの光放出装置をもつ光放出装置の列が、基準画像を投影するために使用される、請求項３５記載の方法。 37．差値をデジタル値へ変換する段階、及び、獲得画像の１つの表現としてデジタル値を記憶する段階、をさらに包含する、請求項３３記載の方法。 38．基準画像と獲得画像の間に変化が生じていない画素要素を決定する段階は、各画素を状態変化の行のラインと状態変化の列のラインに結合する段階；行ライン又は列ライン上の任意の画素が獲得画像と基準画像の間の変化を検知した場合に、状態変化の行のラインと状態変化の列のラインを低レベルに設定する段階；及び低レベルに設定された状態変化の行のライン又は状態変化の列のライン上の画素からの差値を加算すること；をさらに包含する、請求項３７記載の方法。 39．状態変化の行のライン又は状態変化の列のラインからの異なる値の和を選択する段階；および、状態変化の行のライン又は状態変化の列のラインからの差値の和である平均の差値を決定する段階；をさらに具備する、請求項３８記載の方法。 40．差値を変換する段階は、平均の差値をデジタル値を決定するため第１の近似値として使用することを包含する、請求項３９記載の方法。 41．獲得用光検出装置の陽極と基準の検出装置の陰極を共通の電圧基準に結合する段階をさらに具備する、請求項３４記載の方法。