JP2001352278A5 - - Google Patents
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- デジタルトレーニング信号とデジタルデータ信号とを受信し、等化されたデジタルデータ信号を出力する自動等化回路において、前記デジタルトレーニング信号と前記デジタルデータ信号とを入力し前記デジタルデータ信号を等化する、第１等化器を含む第１自動等化ユニットと、前記デジタルトレーニング信号を記録するメモリと、前記メモリに接続し、更新信号を出力する第２自動等化ユニットであって、前記更新信号を出力する第２等化器と、同相成分および直交成分のいずれか一方の成分のみで他方が無成分のトレーニング信号を出力するトレーニング信号発生器と、前記第２等化器に接続し、前記メモリからのデジタルトレーニング信号と前記トレーニング信号発生器からの出力信号とを比較してタップ係数値を出力するタップ係数計算ユニットと、前記第１自動等化ユニットの入力信号と出力信号、前記メモリに入力する前記デジタルトレーニング信号および前記第２等化器から出力される前記更新信号のうちいずれか一つを位相回転する位相回転器とを有し、前記第２等化器からの前記更新信号が前記第１等化器に供給されて、前記第１等化器の等化特性が更新されることを特徴とする自動等化回路。
- デジタル多値変調システムにより変調されたトレーニング信号とデータ信号とを再生するための受信回路において、前記トレーニング信号とデータ信号とが入力し、デジタルトレーニング信号とデジタルデータ信号とを生成する信号処理ユニットと、前記デジタルトレーニング信号と前記デジタルデータ信号とを入力し前記デジタルデータ信号を等化する、第１等化器を含む第１自動等化ユニットと、前記デジタルトレーニング信号を記録するメモリと、前記メモリに接続し、更新信号を出力する第２自動等化ユニットであって、前記更新信号を出力する第２等化器と、同相成分および直交成分のいずれか一方の成分のみで他方が無成分のトレーニング信号を出力するトレーニング信号発生器と、前記第２等化器に接続し、前記メモリからのデジタルトレーニング信号と前記トレーニング信号発生器からの出力信号とを比較してタップ係数値を出力するタップ係数計算ユニットと、前記第１自動等化ユニットの入力信号と出力信号、前記メモリに入力する前記デジタルトレーニング信号および前記第２等化器から出力される前記更新信号のうちいずれか一つを位相回転する位相回転器とを有し、前記第２等化器からの前記更新信号が前記第１等化器に供給されて、前記第１等化器の等化特性が更新されることを特徴とする受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001105279A JP3865596B2 (ja) | 2000-04-03 | 2001-04-03 | 自動等化回路およびそれを用いた受信回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000101622 | 2000-04-03 | ||
| JP2000-101622 | 2000-04-03 | ||
| JP2001105279A JP3865596B2 (ja) | 2000-04-03 | 2001-04-03 | 自動等化回路およびそれを用いた受信回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001352278A JP2001352278A (ja) | 2001-12-21 |
| JP2001352278A5 true JP2001352278A5 (ja) | 2004-12-24 |
| JP3865596B2 JP3865596B2 (ja) | 2007-01-10 |
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ID=26589390
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001105279A Expired - Fee Related JP3865596B2 (ja) | 2000-04-03 | 2001-04-03 | 自動等化回路およびそれを用いた受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3865596B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100556012C (zh) * | 2002-08-30 | 2009-10-28 | 皇家飞利浦电子股份有限公司 | 单载波信号的频域均衡 |
| KR100922970B1 (ko) * | 2007-02-08 | 2009-10-22 | 삼성전자주식회사 | 통신 시스템에서의 훈련 시퀀스 코드의 생성/변조 방법 및 이를 이용한 데이터 송신 장치 |
| GB0708344D0 (en) * | 2007-04-30 | 2007-06-06 | Nokia Siemens Networks Oy | Data modulation in a communication system |
| JP5232677B2 (ja) * | 2009-02-02 | 2013-07-10 | 日本放送協会 | デジタル伝送方式の復号器及び受信装置 |
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2001
- 2001-04-03 JP JP2001105279A patent/JP3865596B2/ja not_active Expired - Fee Related
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