JP2001351111A

JP2001351111A - 画像処理装置及び描画処理装置

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Publication number: JP2001351111A
Application number: JP2000172331A
Authority: JP
Inventors: Masahiko Koyanagi; 雅彦小柳
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 2000-06-08
Filing date: 2000-06-08
Publication date: 2001-12-21

Abstract

(57)【要約】【課題】ＲＯＰ処理を正確にかつ高速に実行すること
ができ、かつ構成が簡単な画像処理装置と、その画像処
理装置を用いた描画処理装置を提供する。【解決手段】コマンド生成部１２からメモリアドレ
ス、描画データ、ＲＯＰコードを含む描画処理コマンド
１７を受け取ると、メモリアクセス部２１は、メモリ装
置１４の指定されたメモリアドレスから下地データを読
み出す。ＲＯＰ処理部２２は、描画データと必要に応じ
てメモリアクセス部２１から受け取った下地データに対
して、ＲＯＰコードが示すＲＯＰ処理を実行する。ＲＯ
Ｐ処理後の画像データはメモリアクセス部２１に返さ
れ、メモリ装置１４の指定されたメモリアドレスに書き
込まれる。ＲＯＰ処理部２２は、描画データと下地デー
タの対応するビット位置の値に応じてＲＯＰコード中の
１ビットを選択する選択手段程度の構成でよく、簡単な
構成で高速かつ正確にＲＯＰ処理を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１ないし複数の描
画データと下地データとの間のラスタオペレーションを
行う画像処理装置、および、その画像処理装置を用いて
ＣＲＴディスプレイやプリンタ装置などのビットマップ
出力デバイスに表示あるいは印刷するためのディジタル
データを生成する描画処理装置に関するものである。

【０００２】

【従来の技術】一般に、ＣＲＴディスプレイへの表示や
プリンタ装置への印刷など、出力デバイスへの出力を行
なう場合、ホストコンピュータに搭載されているユーザ
アプリケーションで作成された文字、図形、ラスタイメ
ージなどを含む画像データは、オペレーティングシステ
ム（以下ＯＳと記す）で規定されたインタフェースを介
してそれらの出力デバイスを制御するためのドライバソ
フトウェアに渡される。

【０００３】例えばマイクロソフト社のＯＳであるＷｉ
ｎｄｏｗｓ（登録商標）では、画像データはＧＤＩと呼
ばれるインタフェースを介して描画情報としてドライバ
ソフトウェアに渡される。ドライバソフトウェアは、受
け取った描画情報に基づいて、出力デバイスが表示ある
いは印刷可能な形式に画像データを変換して出力デバイ
スに供給する。これによって、表示あるいは印刷が実行
される。

【０００４】この描画情報には、画像データの他にラス
タオペレーション（以下ＲＯＰと記す）を行うためのコ
マンドが含まれている。ＲＯＰとは、２つ以上のラスタ
画像を重ね合わせるときに、単に上下関係をつけて上書
きするのではなく、それらの画像を表すビットマップデ
ータに様々な論理演算を施し、その論理演算によってラ
スタ画像の重なり方のバリエーションを得るためのもの
である。前述のＧＤＩでは、複雑さの異なる数種類のＲ
ＯＰが用意されている。ＲＯＰ２は、描画データ（ペ
ン）のビットマップデータと下地データ（デスティネー
ション）のビットマップデータとの間で演算を施した結
果をデスティネーションとして格納する。ＲＯＰ２で
は、１６種類の論理演算が指定できる。ＲＯＰ２にはミ
ックスモードと呼ばれるモードがあり、このときは、デ
スティネーションのビットマップデータの他に２つの描
画データ（前景用ペンと背景用ペン）、それにバイナリ
のイメージマスクが使用され、イメージマスクの値によ
って画素毎に前景ペンを用いたＲＯＰ２と背景ペンを用
いたＲＯＰ２の２種類のＲＯＰ２を切り替えることがで
きる。

【０００５】ＲＯＰ３は、２つの描画データ（ブラシと
ソース）のビットマップデータと下地データ（デスティ
ネーション）のビットマップデータの３つの入力に対し
て演算を施した結果をデスティネーションとして格納す
る。ＲＯＰ３では、２５６種類の論理演算が指定でき
る。ＲＯＰ４では、ＲＯＰ３にさらにバイナリのイメー
ジマスクが加わり、このマスクの値によって前景と背景
の２種類のＲＯＰ３を切り替えることができる。

【０００６】このようなＲＯＰを実行可能な描画処理装
置として、従来より、数多くの処理系が提案されてい
る。例えば、特開平１０−５１６３６号公報には、印刷
データにＲＯＰが含まれている場合のみ、ＲＯＰを実行
してラスタライズするプリンタドライバが記載されてい
る。この構成では、ＲＯＰのない印刷データに対しては
高速に処理することができ、またＲＯＰが含まれている
印刷データに対してはＲＯＰを正確に処理することがで
きる。しかし、すべての処理がホストコンピュータ上の
マイクロプロセッサおよびシステムメモリを使用して実
行されるので、処理性能が悪いという問題がある。

【０００７】また特開平１０−２１３８４号公報には、
ＤＤＡ処理回路とＲＯＰ処理回路を統合したレンダリン
グ専用のプロセッサの構成が記載されている。この専用
レンダリングプロセッサは、特定の処理（ＲＯＰ２）に
対してはホストコンピュータで処理する場合に比較して
高速であるが、ＧＤＩで提供されるその他の種類のＲＯ
Ｐに対しては効果がないという問題がある。また、ＲＯ
Ｐ２を実行するにしても、専用のレンダリングプロセッ
サ及び対応するフレームメモリが必要であり、大規模な
ハードウェアシステムとならざるを得ないという問題が
ある。

【０００８】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、ラスタオペレーションを正
確にかつ高速に実行することができ、かつ構成が簡単な
画像処理装置と、その画像処理装置を用いた描画処理装
置を提供することを目的とするものである。

【０００９】

【課題を解決するための手段】本発明は、例えばＲＯＰ
２に対しては、描画データと下地データの対応するビッ
ト位置の値に応じて、ＲＯＰコード中の１ビットをそれ
ぞれのビット位置ごとに選択して出力する選択手段を含
む構成とすることを特徴としている。このような選択手
段は、描画データの第ｉビット目の値を上位ビットと
し、下地データの第ｉビット目の値を下位ビットして結
合した２ビット幅の信号を選択入力信号として、４ビッ
トのＲＯＰコード中の１ビットを選択して出力する４ビ
ット入力１ビット出力のマルチプレクサ回路を、前記描
画データおよび前記下地データのビット幅に等しい個数
だけ設けることによって実現可能である。このように簡
単な回路構成によって、ＲＯＰ２を正確かつ高速に実行
可能な画像処理装置を得ることができる。

【００１０】なお、ＲＯＰ２のミックスモードでは、第
１の描画データと第２の描画データに対して上述のよう
な選択手段をそれぞれ設け、それぞれの選択手段で第
１、第２のＲＯＰコードのビットを選択し、２つの選択
手段から出力される出力結果をイメージマスクデータに
よって合成するように構成すればよい。この場合も、簡
単な回路構成によりＲＯＰ２のミックスモードを正確か
つ高速に実行可能である。

【００１１】またＲＯＰ３に対しては、第１及び第２の
描画データと下地データの対応するビット位置の値に応
じて、ＲＯＰコード中の１ビットをそれぞれのビット位
置ごとに選択して出力する選択手段を含む構成とするこ
とを特徴としている。このような選択手段としては、例
えば第１の描画データの第ｉビット目の値を最上位ビッ
トとし、第２の描画データの第ｉビット目の値を中間ビ
ットとし、下地データの第ｉビット目の値を最下位ビッ
トして結合した３ビット幅の信号を選択入力信号とし
て、８ビットのＲＯＰコード中の１ビットを選択して出
力する８ビット入力１ビット出力のマルチプレクサ回路
を、第１，第２の描画データおよび下地データのビット
幅に等しい個数だけ設けることによって実現可能であ
る。このように簡単な回路構成によって、ＲＯＰ３を正
確かつ高速に実行可能な画像処理装置を得ることができ
る。

【００１２】あるいは、選択手段として、次のような第
１乃至第３のマルチプレクサ回路の組を、第１，第２の
描画データおよび下地データのビット幅に等しい個数だ
け設けることによって構成することもできる。第１のマ
ルチプレクサ回路は、第１の描画データの第ｉビット目
の値を上位ビットとし、第２の描画データの第ｉビット
目の値を下位ビットとして結合した２ビット幅の信号を
選択入力信号ｓｅｌとしたとき、ｓｅｌ＝００のときに
はＲＯＰコードの第１ビット目の値を選択し、ｓｅｌ＝
０１のときにはＲＯＰコードの第３ビット目の値を選択
し、ｓｅｌ＝１０のときにはＲＯＰコードの第５ビット
目の値を選択し、ｓｅｌ＝１１のときにはＲＯＰコード
の第７ビット目の値を選択して出力する４ビット入力１
ビット出力のマルチプレクサ回路で構成することができ
る。第２のマルチプレクサ回路は、同じ選択入力信号ｓ
ｅｌが入力されたとき、ｓｅｌ＝００のときにはＲＯＰ
コードの第０ビット目の値を選択し、ｓｅｌ＝０１のと
きにはＲＯＰコードの第２ビット目の値を選択し、ｓｅ
ｌ＝１０のときにはＲＯＰコードの第４ビット目の値を
選択し、ｓｅｌ＝１１のときにはＲＯＰコードの第６ビ
ット目の値を選択して出力する４ビット入力１ビット出
力のマルチプレクサ回路により構成することができる。
さらに第３のマルチプレクサ回路は、下地データの第ｉ
ビット目の値を選択入力信号として、１ならば第１のマ
ルチプレクサ回路の出力を、０ならば第２のマルチプレ
クサ回路の出力を選択して選択回路の第ｉビット目の出
力として出力する２ビット入力１ビット出力のマルチプ
レクサ回路により構成することができる。この場合も、
マルチプレクサという簡単な回路によって構成すること
が可能であり、正確かつ高速にＲＯＰ３を実行可能であ
る。

【００１３】なお、ＲＯＰ４については、第１の描画デ
ータと第２の描画データに対して実行する２つのＲＯＰ
コードについてそれぞれ上述のＲＯＰ３のような選択手
段を設け、２つの選択手段から出力される出力結果をイ
メージマスクデータによって合成するように構成すれば
よい。この場合も、簡単な回路構成によりＲＯＰ４を正
確かつ高速に実行可能である。

【００１４】さらに、いずれのＲＯＰでも実行可能な構
成として、ＲＯＰ３を実行する上述の構成を２組用意
し、それぞれの組の選択手段から出力される出力結果を
イメージマスクデータによって合成するように構成すれ
ばよい。ＲＯＰ２やＲＯＰ３ではいずれか一方を利用
し、利用した側の選択手段からの出力を選択するように
イメージマスクデータを与えればよい。また、ＲＯＰ４
やＲＯＰ２のミックスモードでは、両方の選択手段を用
いることによって実行可能である。このような構成によ
れば、例えばマルチプレクサ回路を多数設ける程度の簡
単な構成によって、すべてのＲＯＰを高速かつ正確に実
行することができる。

【００１５】このような構成の画像処理装置を、メモリ
装置のアクセスを行うメモリアクセス手段とともに用い
ることによって、メモリ装置へデジタル画像を描画する
描画処理装置を構成することができる。画像処理装置が
正確かつ高速にＲＯＰ処理を行うので、描画処理装置全
体としても高速な処理が可能となる。また、画像処理装
置が簡単な回路によって構成できるので、描画処理装置
としても小さなハードウェア規模で実現可能である。

【００１６】このような描画処理装置は、１回の描画処
理につき複数画素ずつ同時に描画可能に構成したり、例
えばプリンタに出力する場合のように、描画するデジタ
ル画像とＲＯＰ処理の際の色空間が異なる場合に、相互
の色空間の変換を行う色変換手段を設けた構成とするこ
とができる。

【００１７】

【発明の実施の形態】図１は、本発明の描画処理装置を
備えるシステムの一例を示す全体構成図である。図中、
１１はユーザアプリケーション、１２はコマンド生成
部、１３は描画処理装置、１４はメモリ装置、１５は出
力デバイス、１６は描画情報、１７は描画処理コマン
ド、１８は画像データ、１９は出力データである。ワー
ドプロセッサや表計算ソフトウェアに代表されるユーザ
ーアプリケーション１１によって文書や表、画像などが
生成され、それが表示あるいは印刷されるよう指示され
ると、文字、図形、ラスタ、ＲＯＰコマンドなどを含む
描画情報１６がＯＳのインタフェースを介してコマンド
生成部１２へ渡される。

【００１８】コマンド生成部１２は、一般的にホストコ
ンピュータに搭載されたマイクロプロセッサ上で動作す
るドライバソフトウェアの形態をとるが、その機能の一
部がＡＳＩＣやＡＳＳＰなどの専用ハードウェアを用い
て実装されることもある。コマンド生成部１２は描画情
報１６に対して、その描画情報１６の解釈、曲線の微小
直線化、ＤＤＡ処理、ソート処理などの一連の画像展開
処理を行って、描画処理装置１３が処理可能な形式の描
画処理コマンド１７を生成する。描画処理コマンド１７
には、メモリアドレス、ＲＯＰコードを含む描画命令、
描画データなどが含まれる。描画処理コマンド１７は、
メモリのアクセス単位である１ワード毎に１コマンドが
生成され、描画処理装置１３へ入力される。

【００１９】描画処理装置１３は、描画処理コマンド１
７を逐次入力し、メモリ装置１４上に設けられたバッフ
ァ領域に画像データ１８を描画する。このとき、例えば
ＲＯＰ処理によって下地データが必要な場合には、メモ
リ装置１４から必要な画像データ１８を読み出し、ＲＯ
Ｐ処理後に書き戻すことも行われる。この描画処理装置
１３の詳細については後述する。

【００２０】出力デバイス１５がプリンタエンジンの場
合は、１ページ分の画像データがメモリ装置１４上に生
成された時点で、出力データ１９として出力デバイス１
５へ転送されることにより印刷が行われる。また、出力
デバイス１５がＣＲＴディスプレイ装置である場合は、
決められた時間間隔で定期的にメモリ装置１４上の画像
データが出力データ１９として読み出され、出力デバイ
ス１５へ転送されることにより表示が行われる。

【００２１】以下、本発明の描画処理装置の第１，第２
の実施の形態の説明においては、ＣＲＴディスプレイへ
の表示を例にとり、１画素を赤、緑、青の３色について
各８ビット幅のデータで表現する。すなわち１画素２４
ビットのフルカラー表示である。説明を簡単にするため
にメモリ装置１４のアクセス単位であるメモリワード幅
も２４ビットとする。もちろんこれに限られるものでは
なく、画像データのビット幅やメモリのワード幅などは
任意に構成することが可能である。また、色について
も、本発明の描画処理装置の第１，第２の実施の形態に
おいては色変換を含まなければいずれの色であってもよ
く、例えば白黒であってもよい。

【００２２】図２は、本発明の描画処理装置の第１の実
施の形態を示すブロック図である。図中、２１はメモリ
アクセス部、２２はＲＯＰ処理部である。なお、ここで
は、この描画処理装置の第１の実施の形態が、図１にお
ける描画処理装置１３として適用されるものとして説明
してゆく。

【００２３】描画処理装置１３は、メモリアクセス部２
１とＲＯＰ処理部２２を含んで構成されている。メモリ
アクセス部２１は、コマンド生成部１２から描画処理コ
マンド１７の一部を受け取って、指定されたメモリアド
レスに対するリードおよびライトのアクセスを実行する
機能を持つ。ＲＯＰ処理部２２は、本発明の画像処理装
置であり、コマンド生成部１２から描画処理コマンド１
７を受け取り、また必要に応じてメモリアクセス部２１
から下地データを受け取って、指定されたＲＯＰ処理を
実行する機能を持つ。

【００２４】まずメモリアクセス部２１について説明す
る。図３は、本発明の描画処理装置の第１の実施の形態
におけるメモリアクセス部２１の一例を示すブロック図
である。図中、３１，３２はレジスタ回路、３３は制御
回路である。メモリアクセス部２１は、レジスタ回路３
１と、レジスタ回路３２と、制御回路３３とを含んで構
成されている。レジスタ回路３１は、メモリアドレスを
格納する。レジスタ回路３２は、ＲＯＰコードを含む描
画命令を格納する。制御回路３３は、メモリアクセス部
２１全体の動作をコントロールし、メモリ装置１４のリ
ードあるいはライトアクセスなども行う。制御回路３３
には、状態保持レジスタ回路や状態遷移回路などが含ま
れる。

【００２５】図４は、本発明の描画処理装置の第１の実
施の形態におけるメモリアクセス部２１の動作の一例を
示すフローチャートである。コマンド生成部１２から描
画処理コマンド１７が入力されると、そのうちのメモリ
アドレスがレジスタ回路３１へ、描画データやＲＯＰコ
ードを含む描画命令がレジスタ回路３２へ格納される。
制御回路３３は、Ｓ１において、レジスタ回路３２に格
納されている描画命令を解釈して、今回の描画処理に下
地データ（図中ではＤと記す）が必要か否かを判断す
る。もし下地データ（Ｄ）が必要でなければＳ３へ進
み、ＲＯＰ処理部２２によるＲＯＰ処理を行う。下地デ
ータ（Ｄ）が必要ならば、Ｓ２において、レジスタ回路
３１に格納されているアドレスをもとにメモリ装置１４
をリードアクセスして下地データ（Ｄ）を読み出し、Ｒ
ＯＰ処理部２２へ読み出した下地データ（Ｄ）を渡す。
Ｓ３では、後述するＲＯＰ処理部２２にＲＯＰ処理を行
わせ、その処理の終了を待つ。ＲＯＰ処理部２２からＲ
ＯＰ後の画像データ（図中ではＲと記す）が返される
と、Ｓ４において、ＲＯＰ処理部２２から受け取ったＲ
ＯＰ処理後の画像データ（Ｒ）を、レジスタ回路３１に
格納されているメモリ装置１４のアドレスへ書き込む。
以上で１ワード分の描画処理が終了する。このような処
理を、入力されるすべての描画処理コマンド１７に対し
て次々と繰り返し実行する。

【００２６】次にＲＯＰ処理部２２について、いくつか
の構成例を説明する。上述のようにＲＯＰ処理部２２は
本発明の画像処理装置が適用される。そのため、以下の
ＲＯＰ処理部２２の構成例は、そのまま本発明の画像処
理装置の実施の形態を示すものである。

【００２７】図５は、ＲＯＰ処理部２２の第１の構成例
を示すブロック図である。図中、４１〜４３，４５はレ
ジスタ回路、４４は組合せ回路である。このＲＯＰ処理
部２２の第１の構成例は、描画データと下地データに対
してＲＯＰコードに従ったＲＯＰ処理を行う、ＲＯＰ２
を実行する機能を持っている。そのための構成として、
入力側のレジスタ回路４１〜４３と、ＲＯＰを実行する
組み合わせ回路４４と、出力側のレジスタ４５を有して
いる。レジスタ回路４１は、ＲＯＰコードを格納する。
レジスタ回路４２は、ペンまたはブラシと呼ばれる描画
データを格納する。レジスタ回路４３は、メモリアドレ
ス部２１を経由して入力される下地データを格納する。
組合せ回路４４は、レジスタ回路４２に格納されている
描画データとレジスタ回路４３に格納されている下地デ
ータとの論理演算を、レジスタ回路４１に格納されてい
るＲＯＰコードに従って実行する。レジスタ回路４５
は、ＲＯＰ後の画像データを格納する。

【００２８】上述のように、このＲＯＰ処理部２２の第
１の構成例では、ＲＯＰ２を実行する機能を持つ。図６
は、ＲＯＰ２で定義される論理演算とＲＯＰコードの対
応の説明図である。図６において、論理演算は逆ポーラ
ンド語記法で表している。ペンまたはブラシ（描画デー
タ）の画素の状態をＰ、Ｐと重なる下地データの画素の
状態をＤとし、論理積をａ、論理和をｏ、論理否定をｎ
と表せば、ＤＰｏは下地とペンの論理和をとることを表
す。ＰとＤはそれぞれ１と０の２種類の値を取るので、
それらの組合せは全部で４通りとなる。それぞれについ
てＲＯＰ２の結果は必ず１か０になるので、結果の種類
もまた２通りである。ＰとＤのすべての組合せに対する
結果の全体では、図６に示すように１６通りの演算が可
能である。図６において例えばＤＰｏ（ＤとＰの論理和
演算）の行を見ると１１１０と読める。これをそのまま
２進数として読んだものがＲＯＰ２におけるＲＯＰコー
ドとなる。したがって、ＲＯＰコードが１１１０であれ
ば、ＤＰｏの論理演算を実行することを示している。上
述のようにＰとＤの値の組合せに対する論理演算の結果
は１６通りであるので、ＲＯＰ２におけるＲＯＰコード
は４ビット長である。

【００２９】図７は、組合せ回路４４の一例を示す構成
図である。図中、４６−０〜４６−２３は選択回路であ
る。図７に示すように組合せ回路４４は、同一の選択回
路４６が出力ビット幅に等しい個数（この例では２４
個）だけ配置されている。ｉ番目の選択回路４６−ｉに
は、ＲＯＰコード（Ｃ）と、描画データ（Ｐ）の第ｉビ
ット目の値Ｐ（ｉ）と、下地データ（Ｄ）の第ｉビット
目の値Ｄ（ｉ）が入力され、ＲＯＰ処理後の画像データ
（Ｒ）の第ｉビット目の値Ｒ（ｉ）が出力される。

【００３０】図８は、選択回路４６−ｉの一例を示す構
成図である。図中、４７はマルチプレクサ回路である。
選択回路４６−ｉは４ビット入力１ビット出力のマルチ
プレクサ回路４７により構成することができる。マルチ
プレクサ回路４７の選択信号入力端子ｓｅｌには、Ｐ
（ｉ）を上位ビット、Ｄ（ｉ）を下位ビットとして結合
した２ビットの信号が入力される。入力信号として４ビ
ットのＲＯＰコードが入力されている。そして、ｓｅｌ
＝００のときは、ＲＯＰコード（Ｃ）の第０ビット目の
値Ｃ（０）が選択されてＲ（ｉ）として出力される。ｓ
ｅｌ＝０１のときは、ＲＯＰコード（Ｃ）の第１ビット
目の値Ｃ（１）が選択されてＲ（ｉ）として出力され
る。ｓｅｌ＝１０のときは、ＲＯＰコード（Ｃ）の第２
ビット目の値Ｃ（２）が選択されてＲ（ｉ）として出力
される。ｓｅｌ＝１１のときは、ＲＯＰコード（Ｃ）の
第３ビット目の値Ｃ（３）が選択されてＲ（ｉ）として
出力される。

【００３１】例えば図６に示すＤＰｏを演算するＲＯＰ
コード１１１０が入力されているとき、Ｐ＝１，Ｄ＝１
であればＲＯＰコードの第３ビット目の１が出力され
る。同様に、Ｐ＝１，Ｄ＝０の場合にはＲＯＰコードの
第２ビット目の１が出力され、Ｐ＝０，Ｄ＝１の場合に
はＲＯＰコードの第１ビット目の１が出力され、Ｐ＝
０，Ｄ＝０の場合にはＲＯＰコードの第０ビット目の０
が出力される。これは、ＰとＤの論理和演算の結果に他
ならない。他のＲＯＰ処理についても同様である。

【００３２】このような図８に示す選択回路４６−ｉ
を、図７に示すように描画データや下地データ、出力デ
ータのビット幅と等しい数だけ配置することにより、指
定されたＲＯＰコード（Ｃ）に対応した描画データ
（Ｐ）と下地データ（Ｄ）に対する論理演算を非常に高
速に実行することができる。

【００３３】図９は、ＲＯＰ処理部２２の第２の構成例
を示すブロック図である。図中、５１〜５４，５６はレ
ジスタ回路、５５は組合せ回路である。このＲＯＰ処理
部２２の第２の構成例は、２つの描画データと下地デー
タに対してＲＯＰコードに従ったＲＯＰ処理を行う、Ｒ
ＯＰ３を実行する機能を持っている。そのための構成と
して、入力側のレジスタ回路５１〜５４と、ＲＯＰを実
行する組み合わせ回路５５と、出力側のレジスタ５６を
有している。レジスタ回路５１は、ＲＯＰコードを格納
する。レジスタ回路５２は、ペンまたはブラシと呼ばれ
る描画データを格納する。レジスタ回路５３は、ソース
と呼ばれる描画データを格納する。レジスタ回路５４
は、メモリアドレス部２１を経由して入力される下地デ
ータを格納する。組合せ回路５５は、レジスタ回路５２
及びレジスタ回路５３に格納されている２つの描画デー
タとレジスタ回路５４に格納されている下地データとの
論理演算を、レジスタ回路５１に格納されているＲＯＰ
コードに従って実行する。レジスタ回路５６は、ＲＯＰ
後の画像データを格納する。

【００３４】上述のように、このＲＯＰ処理部２２の第
２の構成例では、ＲＯＰ３を実行する機能を持つ。図１
０は、ＲＯＰ３で定義される論理演算とＲＯＰコードの
対応の説明図である。ＲＯＰ３では重なりあう３つの画
像に対する論理演算を定義している。図１０において、
パターンまたはブラシの描画データの画素の状態をＰ、
ソースの画像データの画素の状態をＳ、下地の画素の状
態をＤとし、論理積をａ、論理和をｏ、論理否定をｎと
表し、論理演算は逆ポーランド語記法で表している。例
えばＤＰＳｏｏは、まずＰとＳの論理和をとり、続いて
その結果とＤとの論理和をとることを表す。これは重な
り合う３つの画素全部の論理和をとることと等価であ
る。ＰとＳとＤはそれぞれ１と０の２種類の値を取るの
で、それらの組合せは全部で８通りとなる。この組合せ
のそれぞれについてＲＯＰの結果は必ず１か０になるの
で、結果の種類もまた２通りである。ＰとＳとＤのすべ
ての組合せとその組合せに対する結果との全体の組合せ
は、図１０に示すように２５６通りとなり、２５６通り
の演算が可能である。図１０において、例えばＤＰＳｏ
ｏｎの行を見ると０００００００１と読める。これをそ
のまま２進数として読んだものがＲＯＰ３のＲＯＰコー
ドとなる。したがってＲＯＰ３におけるＲＯＰコードは
８ビット長である。

【００３５】図１１は、組合せ回路５５の一例を示す構
成図である。図中、５７−０〜５７−２３は選択回路で
ある。図１１に示すように、組合せ回路５５は、同一の
選択回路５７が出力ビット幅に等しい個数（この例では
２４個）だけ設けられている。ｉ番目の選択回路５７−
ｉにはＲＯＰコード（Ｃ）と、ペンの描画データ（Ｐ）
の第ｉビット目の値Ｐ（ｉ）と、ソースの描画データ
（Ｓ）の第ｉビット目の値Ｓ（ｉ）と、下地データ
（Ｄ）の第ｉビット目の値Ｄ（ｉ）が入力され、ＲＯＰ
処理後の画像データ（Ｒ）の第ｉビット目の値Ｒ（ｉ）
が出力される。

【００３６】図１２は、組合せ回路５５の選択回路５７
−ｉの一例を示す構成図である。図中、５８〜６０はマ
ルチプレクサ回路である。図１２に示す例では、選択回
路５７−ｉは、４ビット入力１ビット出力の２個のマル
チプレクサ回路５８，５９と２ビット入力１ビット出力
のマルチプレクサ回路６０から構成されている。マルチ
プレクサ回路５８の入力端子には、８ビットのＲＯＰコ
ードのうち、第１，３，５，７番目のビットが入力され
ている。また、マルチプレクサ回路５８の入力端子に
は、８ビットのＲＯＰコード（Ｃ）のうち、第０，２，
４，６番目のビットが入力されている。さらに、マルチ
プレクサ回路５８，５９の選択信号入力端子ｓｅｌＡお
よびｓｅｌＢには、ペンの描画データ（Ｐ）の第ｉビッ
ト目の値Ｐ（ｉ）を上位ビット、ソースの描画データ
（Ｓ）の第ｉビット目の値Ｓ（ｉ）を下位ビットとして
結合した２ビットの信号が入力される。

【００３７】そしてマルチプレクサ回路５８では、ｓｅ
ｌＡ＝００のときは、ＲＯＰコード（Ｃ）の第１ビット
目の値Ｃ（１）が選択されて出力される。ｓｅｌＡ＝０
１のときは、ＲＯＰコード（Ｃ）の第３ビット目の値Ｃ
（３）が選択されて出力される。ｓｅｌＡ＝１０のとき
は、ＲＯＰコード（Ｃ）の第５ビット目の値Ｃ（５）が
選択されて出力される。ｓｅｌＡ＝１１のときは、ＲＯ
Ｐコード（Ｃ）の第７ビット目の値Ｃ（７）が選択され
て出力される。またマルチプレクサ回路５９では、ｓｅ
ｌＢ＝００のときは、ＲＯＰコード（Ｃ）の第０ビット
目の値Ｃ（０）が選択されて出力される。ｓｅｌＢ＝０
１のときは、ＲＯＰコード（Ｃ）の第２ビット目の値Ｃ
（２）が選択されて出力される。ｓｅｌＢ＝１０のとき
は、ＲＯＰコード（Ｃ）の第４ビット目の値Ｃ（４）が
選択されて出力される。ｓｅｌＢ＝１１のときは、ＲＯ
Ｐコード（Ｃ）の第６ビット目の値Ｃ（６）が選択され
て出力される。

【００３８】マルチプレクサ回路６０の入力端子にはマ
ルチプレクサ回路５８及びマルチプレクサ回路５９の出
力が入力されており、また、選択信号入力端子ｓｅｌＣ
には、下地データ（Ｄ）の第ｉビット目の値Ｄ（ｉ）が
入力されている。そして、ｓｅｌＣ＝０のときは、マル
チプレクサ回路５９の出力が選択されて、ＲＯＰ処理後
の画像データ（Ｒ）の第ｉビット目の値Ｒ（ｉ）として
出力される。またｓｅｌＣ＝１のときは、マルチプレク
サ回路５８の出力が選択されてＲ（ｉ）として出力され
る。

【００３９】例えば図１０に示すＲＯＰ３のＲＯＰコー
ドの表において、ペンの描画データの値Ｐとソースの描
画データＳが決まれば、ＲＯＰコードの隣接する２つの
ビットのいずれかがＲＯＰ後の値となることが分かる。
具体的には、Ｐ＝０，Ｓ＝０であれば、ＲＯＰコードの
第０ビットか第１ビットのいずれかである。同様に、Ｐ
＝０，Ｓ＝１であればＲＯＰコードの第２ビットか第３
ビットのいずれか、Ｐ＝１，Ｓ＝０であればＲＯＰコー
ドの第４ビットか第５ビットのいずれか、Ｐ＝１，Ｓ＝
１であればＲＯＰコードの第６ビットか第７ビットのい
ずれかである。いずれの値をとるかは、下地データの値
（Ｄ）によって決定される。マルチプレクサ回路５８，
５９では、ペンの描画データの値Ｐとソースの描画デー
タＳによって限定されるＲＯＰコードの２ビットを選択
し、そのいずれかをマルチプレクサ回路６０によって選
択している。

【００４０】このような図１２に示す選択回路５７−ｉ
を、図１１に示すように２つの描画データや下地デー
タ、出力データのビット幅と等しい数だけ配置すること
により、指定されたＲＯＰ３のＲＯＰコード（Ｃ）に対
応した２つの描画データ（Ｐ，Ｓ）と下地データ（Ｄ）
に対する論理演算を非常に高速に実行することができ
る。

【００４１】また、このＲＯＰ処理部２２の第２の構成
例は、描画処理コマンド１７に対して以下に述べる２つ
の処置を施すことで、ＲＯＰ２の処理をも実行すること
ができるようになる。（１）ＰおよびＳの両方に、ＲＯＰ２のペンを表す描画
データをセットする。（２）ＲＯＰコード（Ｃ）の上位４ビットと下位４ビッ
トに共にＲＯＰ２コードをセットする。

【００４２】図１３は、ＲＯＰ処理部２２の第３の構成
例を示すブロック図、図１４は、ＲＯＰ４の概念図であ
る。図中、６１〜６６，７０はレジスタ回路、６７，６
８は組合せ回路、６９は合成回路である。このＲＯＰ処
理部２２の第３の構成例は、ＲＯＰ４を実行する機能を
持っている。ＲＯＰ４は、例えば図１４に示すように、
ＲＯＰ３にもう１つのＲＯＰコードと、イメージマスク
ＩＭが加わる。これにより、ＲＯＰ３の３つの画像デー
タに対して２種類の論理演算を切替えて適用することが
可能となっている。２種類のＲＯＰ３は、それぞれ前景
と背景に適用され、２つの描画データと下地データに対
して前景用のＲＯＰコードに従ったＲＯＰ３処理と背景
用のＲＯＰコードに従ったＲＯＰ３処理を行い、両者を
イメージマスクＩＭによって合成することになる。前景
と背景を区別するのがイメージマスクＩＭであり、例え
ばＩＭ＝１の画素が前景、ＩＭ＝０の画素が背景にな
る。図１４（Ｂ）に示す例では、イメージマスクＩＭの
黒く塗りつぶした部分がＩＭ＝１の部分、白い部分がＩ
Ｍ＝０の部分である。これによって、図１４（Ｃ）に示
すように前景用のＲＯＰコードに従ったＲＯＰ３（前景
ＲＯＰ３）が施された画像領域と、背景用のＲＯＰコー
ドに従ったＲＯＰ３（背景ＲＯＰ３）が施された画像領
域とが合成された画像データを得ることができる。な
お、画素同士の論理演算機能（すなわちＲＯＰコード）
としてはＲＯＰ３と同じ２５６通りのうち２種類が指定
できる。また、イメージマスクＩＭの値として、ＩＭ＝
０の画素が前景、ＩＭ＝１の画素が背景としてもよい。

【００４３】このようなＲＯＰ４の機能を実現するた
め、図１３に示したＲＯＰ処理部２２の第３の構成例で
は、入力側のレジスタ回路６１〜６６と、ＲＯＰ３を実
行する２つの組み合わせ回路６７，６８と、合成回路６
９と、出力側のレジスタ７０を有している。レジスタ回
路６１は、前景用のＲＯＰコードを格納する。またレジ
スタ回路６２は、背景用のＲＯＰコードを格納する。レ
ジスタ回路６３は、ペンまたはブラシと呼ばれる描画デ
ータを格納する。レジスタ回路６４は、ソースと呼ばれ
る描画データを格納する。レジスタ回路６５は、メモリ
アドレス部２１を経由して入力される下地データを格納
する。レジスタ回路６６は、イメージマスクを格納す
る。

【００４４】組合せ回路６７は、レジスタ回路６３及び
レジスタ回路６４に格納されている２つの描画データと
レジスタ回路６５に格納されている下地データとの論理
演算（ＲＯＰ３）を、レジスタ回路６１に格納されてい
る前景用のＲＯＰコードに従って実行する。また組合せ
回路６８は、レジスタ回路６３及びレジスタ回路６４に
格納されている２つの描画データとレジスタ回路６５に
格納されている下地データとの論理演算（ＲＯＰ３）
を、レジスタ回路６２に格納されている背景用のＲＯＰ
コードに従って実行する。合成回路６９は、組合せ回路
６７から出力される前景用のＲＯＰコードに従ってＲＯ
Ｐ３処理を行った結果と、組合せ回路６８から出力され
る背景用のＲＯＰコードに従ってＲＯＰ３処理を行った
結果とを、レジスタ回路６６に格納されているイメージ
マスクＩＭに従って合成する。レジスタ回路７０は、前
景用のＲＯＰ処理及び背景用のＲＯＰ処理の結果を合成
した（すなわちＲＯＰ４後の）画像データを格納する。

【００４５】組合せ回路６７および６８の構成は、上述
のＲＯＰ処理部２２の第２の構成例において図１１およ
び図１２を用いて説明したものと同一である。組合せ回
路６７，６８への２つの描画データ（Ｐ、Ｓ）と下地デ
ータ（Ｄ）の入力は共通であり、ＲＯＰコード（Ｃ）だ
けが異なっている。

【００４６】図１５は、合成回路６９の一例を示す構成
図である。図中、７１−０〜７１−２３は選択回路であ
る。合成回路６９は、例えば図１５に示すように、同一
の選択回路７１が出力ビット幅に等しい個数（この例で
は２４個）だけ設けられている。ｉ番目の選択回路７１
−ｉには、イメージマスクＩＭと、組合せ回路６７から
出力される前景ＲＯＰ３の実行結果ＦＲの第ｉビット目
の値ＦＲ（ｉ）と、組合せ回路６８から出力される背景
ＲＯＰ３の実行結果ＢＲの第ｉビット目の値ＢＲ（ｉ）
が入力され、Ｒの第ｉビット目の値Ｒ（ｉ）が出力され
る。個々の選択回路７１−ｉは、Ｒ（ｉ）＝（ＩＭａ
ｎｄＦＲ（ｉ））ｏｒ（ｎｏｔＩＭａｎｄＢ
Ｒ（ｉ））の演算を実行する。

【００４７】図１６は、選択回路７１−ｉの一例を示す
構成図である。図中、７２、７４，７５はＮＡＮＤ回
路、７３はＮＯＴ回路である。ＮＡＮＤ回路７２は、イ
メージマスクＩＭと、組合せ回路６７から出力される前
景ＲＯＰ３の実行結果ＦＲの第ｉビット目の値ＦＲ
（ｉ）が入力され、その論理積、すなわち（ＩＭａｎ
ｄＦＲ（ｉ））を演算して演算結果の反転信号を出力す
る。ＮＡＮＤ回路７４は、イメージマスクＩＭのＮＯＴ
回路７３で論理が反転された信号（すなわちｎｏｔＩ
Ｍ）と、組合せ回路６８から出力される背景ＲＯＰ３の
実行結果ＢＲの第ｉビット目の値ＢＲ（ｉ）が入力さ
れ、その論理積、すなわち（ｎｏｔＩＭａｎｄＢ
Ｒ（ｉ））を演算して演算結果の反転信号を出力する。
ＮＡＮＤ回路７５は、ＮＡＮＤ回路７２の出力とＮＡＮ
Ｄ回路７４の出力との論理積を演算して、演算結果の反
転信号を出力する。ＮＡＮＤ回路７２及びＮＡＮＤ回路
７４の反転とＮＡＮＤ回路７５の論理積及び反転によっ
て、実質的にＮＡＮＤ回路７２及びＮＡＮＤ回路７４に
おける論理積の結果の論理和が演算され、Ｒ（ｉ）＝
（ＩＭａｎｄＦＲ（ｉ））ｏｒ（ｎｏｔＩＭ
ａｎｄＢＲ（ｉ））の演算が実行される。合成回路
６９は、このような図１６に示す選択回路７１−ｉを、
図１５に示すように出力データのビット幅と等しい数だ
け配置すればよい。

【００４８】なお、上述の例ではイメージマスクＩＭの
値として、ＩＭ＝１の画素が前景、ＩＭ＝０の画素が背
景とした場合について示したが、イメージマスクＩＭの
値としてＩＭ＝０の画素が前景、ＩＭ＝１の画素が背景
とする場合には、図１５における個々の選択回路７１−
ｉは、Ｒ（ｉ）＝（ｎｏｔＩＭａｎｄＦＲ
（ｉ））ｏｒ（ＩＭａｎｄＢＲ（ｉ））の演算
を実行すればよい。この場合の選択回路７１−ｉの回路
構成としては、図１６におけるＮＯＴ回路７３をＮＡＮ
Ｄ回路７２の入力側に設け、ＮＡＮＤ回路７４にはイメ
ージマスクＩＭが直接入力されるように構成すればよ
い。

【００４９】上述した構成とすることにより、指定され
た２種類のＲＯＰ３のＲＯＰコード（ＦＣ、ＢＣ）に対
応した２つの描画データ（Ｐ，Ｓ）と下地データ（Ｄ）
に対する２種類の論理演算を並列に実行するため、ＲＯ
Ｐ４の処理を非常に高速に実行することができる。

【００５０】なお、このようなＲＯＰ４を実行する構成
においてＲＯＰ３を実行することも可能であり、例えば
イメージマスクＩＭを省略するか、あるいはイメージマ
スクＩＭの値を、前景を選択する値または背景を選択す
る値のいずれかにより全画素を構成するようにし、ＲＯ
Ｐ３のＲＯＰコードをイメージマスクＩＭの値に応じて
前景用のＲＯＰコードあるいは背景用のＲＯＰコードの
いずれかとして入力すればよい。これにより、ＲＯＰ処
理部２２の第３の構成例でも、ＲＯＰ３の処理を高速に
実行することができる。もちろん、ＲＯＰ処理部２２の
第２の構成例でも述べたように、ＲＯＰ２の処理を高速
に実行することも可能である。

【００５１】図１７は、ＲＯＰ処理部２２の第４の構成
例を示すブロック図、図１８は、ＲＯＰ２ミックスモー
ドの概念図である。図中、８１〜８６，９０はレジスタ
回路、８７，８８は組合せ回路、８９は合成回路であ
る。このＲＯＰ処理部２２の第４の構成例は、ＲＯＰ２
ミックスモードを実行する機能を持っている。ＲＯＰ２
ミックスモードは、例えば図１８に示すように、ＲＯＰ
２にもう１つのＲＯＰコードと、もう１つのペンを表す
描画データと、イメージマスクＩＭが加わる。これによ
り、２種類のＲＯＰ２を切り替えて適用することが可能
となっている。画素同士の論理演算機能（すなわちＲＯ
Ｐコード）としてはＲＯＰ２と同じ１６通りのうち２種
類が指定できる。２種類のＲＯＰ２は、それぞれ前景と
背景に適用され、前景用の描画データ（図１８（Ａ）に
おけるＦＰ）と下地データ（Ｄ）に対して前景用のＲＯ
Ｐコードに従ったＲＯＰ２処理と、背景用の描画データ
（図１８（Ａ）におけるＢＰ）と下地データ（Ｄ）に対
して背景用のＲＯＰコードに従ったＲＯＰ２処理が行わ
れる。そして、両者をイメージマスクＩＭによって合成
することになる。前景と背景を区別するのがイメージマ
スクＩＭであり、例えばＩＭ＝１の画素が前景、ＩＭ＝
０の画素が背景になる。図１８（Ｂ）に示す例では、イ
メージマスクＩＭの黒く塗りつぶした部分がＩＭ＝１の
部分、白い部分がＩＭ＝０の部分である。これによっ
て、図１８（Ｃ）に示すように前景用のＲＯＰコード及
び前景用の描画データを用いたＲＯＰ２（前景ＲＯＰ
２）の画像領域と、背景用のＲＯＰコード及び背景用の
描画データを用いたＲＯＰ２（背景ＲＯＰ２）の画像領
域とが合成された画像データを得ることができる。この
ＲＯＰ２ミックスモードは、ペンの描画データが前景用
と背景用の２種類使用される点でＲＯＰ４と異なってい
る。なお、イメージマスクＩＭの値として、ＩＭ＝０の
画素が前景、ＩＭ＝１の画素が背景としてもよい。

【００５２】このようなＲＯＰ２ミックスモードの機能
を実現するため、図１７に示したＲＯＰ処理部２２の第
４の構成例では、入力側のレジスタ回路８１〜８６と、
ＲＯＰ２を実行する２つの組み合わせ回路８７，８８
と、合成回路８９と、出力側のレジスタ９０を有してい
る。レジスタ回路８１は、前景用のＲＯＰコードを格納
する。またレジスタ回路８２は、背景用のＲＯＰコード
を格納する。レジスタ回路８３は、前景用ペンを表す描
画データを格納する。レジスタ回路８４は、背景用ペン
を表す描画データを格納する。レジスタ回路８５は、メ
モリアドレス部２１を経由して入力される下地データを
格納する。レジスタ回路８６は、イメージマスクを格納
する。

【００５３】組合せ回路８７は、レジスタ回路８３に格
納されている前景用の描画データとレジスタ回路８５に
格納されている下地データとの論理演算（ＲＯＰ２）
を、レジスタ回路８１に格納されている前景用のＲＯＰ
コードに従って実行する。また組合せ回路８８は、レジ
スタ回路８４に格納されている背景用の描画データとレ
ジスタ回路８５に格納されている下地データとの論理演
算（ＲＯＰ２）を、レジスタ回路８２に格納されている
背景用のＲＯＰコードに従って実行する。合成回路８９
は、組合せ回路８７から出力される前景用のＲＯＰ２処
理を行った結果と、組合せ回路８８から出力される背景
用のＲＯＰ２処理を行った結果とを、レジスタ回路８６
に格納されているイメージマスクＩＭに従って合成す
る。レジスタ回路９０は、前景用のＲＯＰ処理及び背景
用のＲＯＰ処理の結果を合成した（すなわちＲＯＰ２ミ
ックスモードで処理後の）画像データを格納する。

【００５４】組合せ回路８７および８８の構成は、上述
のＲＯＰ処理部２２の第１の構成例において図７および
図８を用いて説明したものと同一である。組合せ回路８
７，８８への下地データ（Ｄ）の入力は共通であり、描
画データ（Ｐ）、ＲＯＰコード（Ｃ）の入力が異なって
いる。また合成回路８９は、上述のＲＯＰ処理部２２の
第３の構成例において図１５および図１６を用いて説明
したものと同一であるのでここでは説明を省略する。

【００５５】このような構成とすることにより、指定さ
れた前景用のＲＯＰ２のＲＯＰコード（ＦＣ）に対応し
た前景用の描画データ（ＦＰ）と下地データ（Ｄ）に対
する論理演算と、背景用のＲＯＰ２のＲＯＰコード（Ｂ
Ｃ）に対応した背景用の描画データ（ＢＰ）と下地デー
タ（Ｄ）に対する論理演算とを並列に実行するため、Ｒ
ＯＰ２ミックスモードの処理を非常に高速に実行するこ
とができる。なおイメージマスクＩＭを省略するか、あ
るいはイメージマスクＩＭの全画素を、前景を選択する
値あるいは背景を選択する値にするとともに、ＲＯＰ２
のＲＯＰコード及び描画データをイメージマスクＩＭの
値に応じて前景用あるいは背景用として入力することに
より、ＲＯＰ２の処理をも高速に実行することができ
る。

【００５６】図１９は、ＲＯＰ処理部２２の第５の構成
例を示すブロック図である。図中、９１〜９８，１０２
はレジスタ回路、９９，１００は組合せ回路、１０１は
合成回路である。このＲＯＰ処理部２２の第５の構成例
は、ＲＯＰ２、ＲＯＰ２のミックスモード、ＲＯＰ３、
およびＲＯＰ４のすべてを実行する機能を持った例を示
している。そのための構成として、入力側のレジスタ回
路９１〜９８と、ＲＯＰ３を実行可能な組み合わせ回路
９９，１００と、合成回路１０１と、出力側のレジスタ
１０２を有している。

【００５７】組合せ回路９９は、前景のＲＯＰ３を実行
する。この組合せ回路９９に入力されるデータがレジス
タ回路９１〜９４に格納されている。レジスタ回路９１
は、前景用のＲＯＰコードを格納する。レジスタ回路９
２は、前景用のペンまたはブラシあるいはパターンを表
す描画データを格納する。レジスタ回路９３は、ソース
を表す描画データを格納する。レジスタ回路９４は、メ
モリアドレス部２１を経由して入力される下地データを
格納する。

【００５８】組合せ回路１００は、背景のＲＯＰ３を実
行する。この組合せ回路１００に入力されるデータがレ
ジスタ回路９４〜９７に格納されている。なお、レジス
タ回路９４は、組合せ回路９９と共用される。レジスタ
回路９５は、背景用のＲＯＰコードを格納する。レジス
タ回路９６は、背景用のペンまたはブラシあるいはパタ
ーンを表す描画データを格納する。レジスタ回路９７
は、ソースを表す描画データを格納する。

【００５９】レジスタ回路９８にはイメージマスクが格
納される。合成回路１０１は、組合せ回路９９から出力
される前景用のＲＯＰ処理を行った結果と、組合せ回路
１００から出力される背景用のＲＯＰ処理を行った結果
とを、レジスタ回路９８に格納されているイメージマス
クに従って合成する。レジスタ回路１０２は、前景用の
ＲＯＰ処理及び背景用のＲＯＰ処理の結果を合成した画
像データを格納する。

【００６０】なお、組合せ回路９９，１００に入力され
る下地データ以外の各データは、例えば図１や図２に示
すコマンド生成部１２で生成され、各レジスタ回路へ入
力されるものとする。

【００６１】組合せ回路９９および組合せ回路１００の
構成は、上述のＲＯＰ処理部２２の第２の構成例におい
て図１１および図１２に示した構成と同一である。両者
の下地データ（Ｄ）の入力は共通であり、描画データ
（Ｐ、Ｓ）およびＲＯＰコード（Ｃ）の入力が異なって
いる。また、合成回路１０１は上述のＲＯＰ処理部２２
の第３の構成例において図１５および図１６に示した構
成と同一であるのでここでは説明を省略する。

【００６２】以下、このＲＯＰ処理部２２の第５の構成
例においてＲＯＰの種類毎に入力される描画処理コマン
ド１７の内容と処理の流れを説明する。通常のＲＯＰ２
の場合、前景用のＲＯＰコード（ＦＣ）の上位４ビット
と下位４ビットの両方にＲＯＰ２のＲＯＰコードがセッ
トされる。また、ＲＯＰ２のペンを表す描画データは、
前景用のペンを表す描画データ（ＦＰ）と前景用のソー
スを表す描画データ（ＦＳ）の両方にセットされる。さ
らに下地データ（Ｄ）には、（もし必要ならば）メモリ
アクセス部２１によってメモリ装置１４から読み出され
た下地データがセットされる。これにより、上述のＲＯ
Ｐ処理部２２の第２の構成例で説明したように、組合せ
回路９９の出力（ＦＲ）がＲＯＰ２の結果と一致する。
さらに合成回路１０１で常に組合せ回路９９の出力（Ｆ
Ｒ）が選択されるように、イメージマスクＩＭには１を
セットしておく。これによって、ＲＯＰ２の結果がレジ
スタ回路１０２に格納され、メモリアクセス部２１へ出
力される。

【００６３】なお、背景用のペンを表す描画データ（Ｂ
Ｐ）、背景用のソースを表す描画データ（ＢＳ）、背景
用のＲＯＰコード（ＢＣ）には任意の値がセットされて
良い。ＲＯＰ２に関しては、ＲＯＰ処理部２２の出力は
これらのレジスタの値に依存しない。

【００６４】ミックスモードのＲＯＰ２の場合、前景用
のＲＯＰコード（ＦＣ）の上位４ビットと下位４ビット
の両方に前景用のＲＯＰ２のＲＯＰコードがセットされ
る。また、背景用のＲＯＰコード（ＢＣ）の上位４ビッ
トと下位４ビットの両方に背景用のＲＯＰ２のＲＯＰコ
ードがセットされる。さらに、前景用の描画データは前
景用のペンを表す描画データ（ＦＰ）及び前景用のソー
スを表す描画データ（ＦＳ）の両方にセットされ、背景
用の描画データは背景用のペンを表す描画データ（Ｂ
Ｐ）及び背景用のソースを表す描画データ（ＢＳ）の両
方にセットされる。下地データ（Ｄ）には、（もし必要
ならば）メモリアクセス部２１によってメモリ装置１４
から読み出された下地データがセットされる。

【００６５】組合せ回路９９の出力（ＦＲ）は前景用Ｒ
ＯＰ２の結果と一致し、組合せ回路１００の出力（Ｂ
Ｒ）は背景用ＲＯＰ２の結果と一致する。イメージマス
クＩＭの値に応じて合成回路１０１で組合せ回路９９の
出力（ＦＲ）あるいは組合せ回路１００の出力（ＢＲ）
が選択され、ＲＯＰ２のミックスモードでの結果（Ｒ）
がレジスタ回路１０２に格納され、メモリアクセス部２
１へ出力される。

【００６６】ＲＯＰ３の場合、ＲＯＰ３のＲＯＰコード
は前景用のＲＯＰコード（ＦＣ）としてセットされ、パ
ターンまたはブラシを表す描画データは前景用のペンを
表す描画データ（ＦＰ）としてセットされ、ソースを表
す描画データは前景用のソースを表す描画データ（Ｆ
Ｓ）としてセットされる。下地データ（Ｄ）には、（も
し必要ならば）メモリアクセス部２１によってメモリ装
置１４から読み出された下地データがセットされる。組
合せ回路９９の出力（ＦＲ）がＲＯＰ３の結果となる。
合成回路１０１で常に組合せ回路９９からの出力（Ｆ
Ｒ）が選択されるように、イメージマスクＩＭに１をセ
ットしておけば、ＲＯＰ３の結果がレジスタ回路１０２
に格納され、メモリアクセス部２１へ出力される。

【００６７】なお、背景用のペンを表す描画データ（Ｂ
Ｐ）、背景用のソースを表す描画データ（ＢＳ）、背景
用のＲＯＰコード（ＢＣ）には任意の値がセットされて
良い。ＲＯＰ３に関しては、ＲＯＰ処理部２２の出力は
これらのレジスタの値に依存しない。

【００６８】ＲＯＰ４の場合、前景用ＲＯＰ３のＲＯＰ
コードは前景用のＲＯＰコード（ＦＣ）にセットされ、
背景用ＲＯＰ３のＲＯＰコードは背景用のＲＯＰコード
（ＢＣ）としてセットされる。パターンまたはブラシを
表す描画データは、前景用のペンを表す描画データ（Ｆ
Ｐ）と、背景用のペンを表す描画データ（ＢＰ）の両方
へセットされる。ソースを表す描画データは前景用のソ
ースを表す描画データ（ＦＳ）と、背景用のソースを表
す描画データ（ＢＳ）の両方へセットされる。下地デー
タ（Ｄ）には、（もし必要ならば）メモリアクセス部２
１によってメモリ装置１４から読み出された下地データ
がセットされる。

【００６９】組合せ回路９９の出力（ＦＲ）は、前景の
ＲＯＰ３の結果となり、組合せ回路１００の出力（Ｂ
Ｒ）は背景のＲＯＰ３の結果となる。イメージマスクＩ
Ｍの値に応じて合成回路１０１で組合せ回路９９の出力
（ＦＲ）または組合せ回路１００の出力（ＢＲ）が選択
され、ＲＯＰ４の結果がレジスタ回路１０２に格納さ
れ、メモリアクセス部２１へ出力される。

【００７０】以上説明したように、このＲＯＰ処理部２
２の第５の構成例においては、ＲＯＰ２、ミックスモー
ドのＲＯＰ２、ＲＯＰ３、およびＲＯＰ４のすべてを実
行できる。それとともに、ミックスモードのＲＯＰ２や
ＲＯＰ４における２種類の論理演算を並列に実行するた
め、すべてのＲＯＰ処理を非常に高速に実行することが
できる。

【００７１】以上、本発明の画像処理装置の実施の形態
であるＲＯＰ処理部２２の構成についていくつか示し
た。これらの構成はいずれも非常に簡単な構成であり、
正確かつ高速にＲＯＰ処理を実行できる。例えば図２に
示すような本発明の描画処理装置の第１の実施の形態に
組み込んだ場合でも、メモリアクセス部２１やその他の
回路とともにＡＳＩＣなどの専用ハードウェアを用いて
実装することが可能である。この場合、相対的に動作が
遅いメモリへのアクセス時間の中へＲＯＰ処理時間を隠
してしまうことも可能となる。

【００７２】次に、本発明の描画処理装置の第２の実施
の形態について説明する。上述の描画処理装置の第１の
実施の形態では、メモリ装置１４のワード幅と画素デー
タ幅が一致した、１回の処理で１画素を処理するものと
して説明した。この第２の実施の形態では、メモリワー
ド幅が画素データ幅のＭ倍（Ｍは２以上の整数）となる
ような、複数画素を同時に処理できる描画処理装置およ
びそれを用いたシステムの例を示す。なお、基本的な構
成は上述の図２に示した構成と同様である。

【００７３】以下の説明では、一例として４画素９６ビ
ットを同時に処理する例を示す。メモリ装置１４と描画
処理装置１３の間は９６ビット幅のデータバスで結ばれ
ている。１つのコマンドで４画素を処理するため、描画
処理コマンド１７にワードマスク情報ＭＭが追加され
る。ワードマスク情報ＭＭは、１ワード４画素中の実際
に描画する画素を指定する４ビット幅のマスク情報であ
り、ワードマスク情報ＭＭが１の画素は描画されるが０
の画素は描画されず下地データがそのまま残るよう処理
される。

【００７４】メモリアクセス部２１は、コマンド生成部
１２から描画処理コマンド１７の一部を受け取って、指
定されたメモリアドレスに対するリードおよびライトの
アクセス、およびワードマスク情報に基づいたＭＭ合成
処理を実行する機能を持つ。図２０は、本発明の描画処
理装置の第２の実施の形態におけるメモリアクセス部２
１の一例を示すブロック図である。図中、図３と同様の
部分には同じ符号を付してある。３４はレジスタ回路で
ある。メモリアクセス部２１は、メモリアドレスを格納
するレジスタ回路３１と、ＲＯＰコードを含む描画命令
を格納するレジスタ回路３２と、ワードマスク情報を格
納するレジスタ回路３４と、全体の動作をコントロール
し、メモリ装置１４のリードあるいはライトアクセスな
どを行う制御回路３３とから構成されている。制御回路
３３には、状態保持レジスタ回路や状態遷移回路などが
含まれている。

【００７５】図２１は、本発明の描画処理装置の第２の
実施の形態におけるメモリアクセス部２１の動作の一例
を示すフローチャートである。コマンド生成部１２から
描画処理コマンド１７が各レジスタへ入力されると、制
御回路３３は、Ｓ１１においてレジスタ回路３２に格納
されている描画命令を解釈して、今回の描画処理に下地
データ（図中ではＤとして示す）が必要か否かを判断す
る。もし下地データ（Ｄ）が必要でなければＳ１３へ進
み、ＲＯＰ処理部２２によるＲＯＰ処理を行う。

【００７６】Ｓ１１で下地データ（Ｄ）が必要であると
判断された場合は、Ｓ１２において、レジスタ回路３１
に格納されているアドレスにから４画素分の下地データ
（Ｄ）を１回のリードアクセスでメモリ装置１４から読
み出し、ＲＯＰ処理部２２へ渡す。Ｓ１３ではＲＯＰ処
理部２２においてＲＯＰ処理を行う処理ステップであ
り、メモリアクセス部２１はＲＯＰ処理部２２の処理が
終了するのを待つ。ＲＯＰ処理部２２からＲＯＰ後の画
像データ（Ｒ）が入力されると、Ｓ１４において、Ｓ１
２で読み出した下地データ（Ｄ）とＲＯＰ処理部２２か
ら受け取ったＲＯＰ処理後の画像データ（Ｒ）、および
レジスタ回路３４に格納されているワードマスク情報
（ＭＭ）を用いて合成処理を実行する。具体的には、下
地データ（Ｄ）およびＲＯＰ後の画像データ（Ｒ）の４
画素それぞれに対して、Ｒ’＝（ＭＭａｎｄＲ）ｏ
ｒ（ｎｏｔＭＭａｎｄＤ）の演算を実行する。
次にＳ１５において、Ｓ１４の演算結果（Ｒ’）を、レ
ジスタ回路３１に格納されているアドレスに従い、メモ
リ装置１４へ書き込む。以上で１ワード分の描画処理が
終了する。このような処理を入力されるすべての描画処
理コマンド１７に対して次々と繰り返し実行する。

【００７７】なお、ＲＯＰ処理部２２の構成は、上述の
描画処理装置の第１の実施の形態においてＲＯＰ処理部
２２の第１ないし第５の構成例として説明した構成と同
様であるが、各描画データ、下地データの画素数が１で
はなく４となる点が異なっている。

【００７８】この描画処理装置の第２の実施の形態によ
れば、複数画素の描画処理を並列に実行するため、すべ
てのＲＯＰ処理を非常に高速に実行することができる。

【００７９】次に、本発明の描画処理装置の第３の実施
の形態について説明する。上述の描画処理装置の第１の
実施の形態では、ＣＲＴディスプレイへの表示を行うシ
ステムを前提として示したが、この第３の実施の形態で
はプリンタ装置で印刷を行うシステムに描画処理装置を
適用した場合の構成を示す。

【００８０】まず、プリンタ装置に印刷する場合のシス
テムの動作について、図１を用いて説明する。ユーザア
プリケーション１１によって画像が生成され、その画像
を印刷するよう指示されると、文字、図形、ラスタイメ
ージ、ＲＯＰコマンドなどを含む描画情報１６がＯＳの
インタフェースを介してコマンド生成部１２へ渡され
る。コマンド生成部１２は、一般的にホストコンピュー
タに搭載されたマイクロプロセッサ上で動作するドライ
バソフトウェアの形態をとるが、その機能の一部がＡＳ
ＩＣやＡＳＳＰなどの専用ハードウェアを用いて実装さ
れることもある。また、機能の一部あるいは大部分がプ
リンタ側に設けられた特別なハードウェア上に実装され
ることもある。

【００８１】コマンド生成部１２は、描画情報１６に対
して、その描画情報１６を解釈し、また、曲線の微小直
線化、ＤＤＡ処理、ソート処理などの一連の画像展開処
理を行う。そして、描画処理装置１３が処理可能な形式
の描画処理コマンド１７を生成する。ＯＳから渡される
描画情報１６はＣＲＴディスプレイの色空間であるＲＧ
Ｂ（赤、緑、青）色空間で表現される。しかし、出力デ
バイス１５であるプリンタ装置中のプリンタエンジンが
印刷可能な印刷データはＣＭＹＫ（シアン、マゼンタ、
イエロー、黒）色空間で表現しなければならない場合が
多い。このような場合、コマンド生成部１２はＲＧＢ色
空間からＣＭＹＫ色空間への色変換処理も実行する。ま
た、ＲＧＢ色空間で定義されたＲＯＰコードをＣＭＹ色
空間のＲＯＰコードへ変換する処理も実行する。このと
き、ＲＧＢ色空間で定義されたＲＯＰ処理をＣＭＹＫ色
空間で行うことは、色空間の次元が異なるため正確性を
欠くので、通常は行われない。描画処理コマンド１７に
はメモリアドレス、ＣＭＹ色空間でのＲＯＰコードを含
む描画命令、ＣＭＹＫ色空間で表現された描画データな
どが含まれる。

【００８２】描画処理コマンド１７は、メモリのアクセ
ス単位である１ワード毎に１コマンドが生成され、描画
処理装置１３へ入力される。以下で説明する本発明の描
画処理装置の第３の実施の形態によって構成されている
描画処理装置１３は、描画処理コマンド１７を逐次入力
し、メモリ装置１４上に設けられたバッファ領域に画像
データを描画する。このバッファ領域は、１ページ分の
容量がある場合はページバッファと呼ばれ、ページをタ
ンザク状に分割したバンドが格納できるだけの容量であ
る場合はバンドバッファと呼ばれる。１ページあるいは
１バンド分の画像データがメモリ装置１４上に生成され
た時点で出力データ１９が印刷データとして出力デバイ
ス１５であるプリンタ装置へ転送されることにより印刷
が行われる。

【００８３】なお、以下の説明では、一例として１画素
をＣＭＹＫ各１ビット幅、合計４ビット幅のデータで表
現する。説明を簡単にするためにメモリ装置１４のアク
セス単位であるメモリワード幅も４ビットとする。もち
ろんこれに限られるものではない。

【００８４】図２２は、本発明の描画処理装置の第３の
実施の形態を示すブロック図である。図中、図２と同様
の部分には同じ符号を付して詳細な説明を省略する。２
３は色変換処理部である。この第３の実施の形態におけ
る描画処理装置１３は、メモリアクセス部２１とＲＯＰ
処理部２２とともに、色変換処理部２３を含んで構成さ
れている。

【００８５】メモリアクセス部２１は、コマンド生成部
１２から描画処理コマンド１７の一部を受け取って、指
定されたメモリアドレスに対するリードおよびライトの
アクセスを実行する機能を持つ。メモリ装置１４から読
み出した下地データは色変換処理部２３へ送られる。ま
た、メモリ装置１４へ書き込む画像データは色変換処理
部２３から受け取る。

【００８６】色変換処理部２３は、メモリアクセス部２
１からＣＭＹＫ各１ビットで表現された下地データを入
力して、ＣＭＹ各１ビットの下地データに変換してＲＯ
Ｐ処理部２２へ出力する。また、コマンド生成部１２か
らＣＭＹＫ各１ビットで表現された描画データを入力し
て、ＣＭＹ各１ビットの描画データに変換してＲＯＰ処
理部２２へ出力する。さらに、ＲＯＰ処理部２２でＲＯ
Ｐが適用された後の画像データを入力して、ＣＭＹ各１
ビットの画像データからＣＭＹＫ各１ビットの画像デー
タへ変換してメモリアクセス部２１へ出力する。ＣＭＹ
Ｋ色空間のデータからＣＭＹ色空間のデータへの変換
は、例えば各ＣＭＹに対してＫと論理積をとることによ
り実行することができる。また、ＣＭＹ色空間のデータ
からＣＭＹＫ色空間のデータへの変換は、例えばＣＭＹ
すべてが１の画素のみＫを１にしてＣＭＹを０にするこ
とにより実行することができる。

【００８７】ＲＯＰ処理部２２は、色変換処理部２３か
らＣＭＹ各１ビットで表現された描画データと下地デー
タを入力し、コマンド生成部１２から受け取ったＲＯＰ
コードにしたがって、描画データと下地データに対する
論理演算を実行する機能を持つ。

【００８８】なお、上述のメモリアクセス部２１および
ＲＯＰ処理部２２の構成は、上述の描画処理装置の第
１，第２の実施の形態で説明したものと同様であるの
で、ここでは説明を省略する。ただし、各描画データ、
下地データがＲＧＢ各８ビットではなくＣＭＹＫ各１ビ
ットあるいはＣＭＹ各１ビットで表現される点が異なっ
ている。

【００８９】特にＲＯＰ処理部２２は、上述の描画処理
装置の第１の実施の形態のいてＲＯＰ処理部２２の第１
ないし第５の構成例として説明した本発明の画像処理装
置が適用可能であり、簡単な構成によって高速かつ正確
にＲＯＰ処理を行うことができる。また、上述の描画処
理装置の第２の実施の形態を適用すれば、複数画素分の
描画処理を並列して実行できるため、ＲＯＰ処理、さら
には描画処理全体を高速に実行することができる。その
ため、プリンタへの印刷処理を高速に行うことができ、
かつ画面表示と印刷結果が一致した美しい印刷を行うこ
とができる。

【００９０】

【発明の効果】以上の説明から明らかなように、本発明
によれば、従来のソフトウェアによる処理に比較して非
常に高速にＲＯＰ処理を実行することができるととも
に、従来のレンダリングプロセッサを複数設けるような
システムと比べて格段に簡単なハードウェア構成によっ
て、正確にＲＯＰ処理を実行できる画像処理装置を実現
することができる。

【００９１】このような本発明の画像処理装置を用いて
描画処理装置を構成することによって、ＲＯＰ処理を含
む描画処理を高速に実行することが可能になる。さら
に、プリンタ装置のようなディスプレイ表示と異なる色
空間を有する出力デバイスに対しても、色変換処理とＲ
ＯＰ処理とメモリアクセス処理を並列にしかもシームレ
スに実行することにより、正確かつ高速な描画処理を達
成することができ、美しい印刷結果を得ることができる
という効果がある。

【図面の簡単な説明】

【図１】本発明の描画処理装置を備えるシステムの一
例を示す全体構成図である。

【図２】本発明の描画処理装置の第１の実施の形態を
示すブロック図である。

【図３】本発明の描画処理装置の第１の実施の形態に
おけるメモリアクセス部２１の一例を示すブロック図で
ある。

【図４】本発明の描画処理装置の第１の実施の形態に
おけるメモリアクセス部２１の動作の一例を示すフロー
チャートである。

【図５】ＲＯＰ処理部２２の第１の構成例を示すブロ
ック図である。

【図６】ＲＯＰ２で定義される論理演算とＲＯＰコー
ドの対応の説明図である。

【図７】組合せ回路４４の一例を示す構成図である。

【図８】選択回路４６−ｉの一例を示す構成図であ
る。

【図９】ＲＯＰ処理部２２の第２の構成例を示すブロ
ック図である。

【図１０】ＲＯＰ３で定義される論理演算とＲＯＰコ
ードの対応の説明図である。

【図１１】組合せ回路５５の一例を示す構成図であ
る。

【図１２】組合せ回路５５の選択回路５７−ｉの一例
を示す構成図である。

【図１３】ＲＯＰ処理部２２の第３の構成例を示すブ
ロック図である。

【図１４】ＲＯＰ４の概念図である。

【図１５】合成回路６９の一例を示す構成図である。

【図１６】選択回路７１−ｉの一例を示す構成図であ
る。

【図１７】ＲＯＰ処理部２２の第４の構成例を示すブ
ロック図である。

【図１８】ＲＯＰ２ミックスモードの概念図である。

【図１９】ＲＯＰ処理部２２の第５の構成例を示すブ
ロック図である。

【図２０】本発明の描画処理装置の第２の実施の形態
におけるメモリアクセス部２１の一例を示すブロック図
である。

【図２１】本発明の描画処理装置の第２の実施の形態
におけるメモリアクセス部２１の動作の一例を示すフロ
ーチャートである。

【図２２】本発明の描画処理装置の第３の実施の形態
を示すブロック図である。

【符号の説明】

１１…ユーザアプリケーション、１２…コマンド生成
部、１３…描画処理装置、１４…メモリ装置、１５…出
力デバイス、１６…描画情報、１７…描画処理コマン
ド、１８…画像データ、１９…出力データ、２１…メモ
リアクセス部、２２…ＲＯＰ処理部、２３…色変換処理
部、３１，３２…レジスタ回路、３３…制御回路、３４
…レジスタ回路、４１〜４３，４５…レジスタ回路、４
４…組合せ回路、４６−０〜４６−２３…選択回路、４
７…マルチプレクサ回路、５１〜５４，５６…レジスタ
回路、５５…組合せ回路、５７−０〜５７−２３…選択
回路、５８〜６０…マルチプレクサ回路、６１〜６６，
７０…レジスタ回路、６７，６８…組合せ回路、６９…
合成回路、７１−０〜７１−２３…選択回路、７２、７
４，７５…ＮＡＮＤ回路、７３…ＮＯＴ回路、８１〜８
６，９０…レジスタ回路、８７，８８…組合せ回路、８
９…合成回路、９１〜９８，１０２…レジスタ回路、９
９，１００…組合せ回路、１０１…合成回路。

Claims

【特許請求の範囲】

【請求項１】描画データと下地データとラスタオペレ
ーションの種類を表すＲＯＰコードを受け取って前記Ｒ
ＯＰコードに従って前記描画データと前記下地データの
論理演算を実行する画像処理装置において、前記描画デ
ータを格納する第１の記憶手段と、前記下地データを格
納する第２の記憶手段と、前記ＲＯＰコードを格納する
第３の記憶手段と、前記描画データと前記下地データの
対応するビット位置の値に応じて前記ＲＯＰコード中の
１ビットをそれぞれのビット位置ごとに選択して出力す
る選択手段を有することを特徴とする画像処理装置。
【請求項２】第１及び第２の描画データと下地データ
とラスタオペレーションの種類を表すＲＯＰコードを受
け取って前記ＲＯＰコードに従って前記第１，第２の描
画データ及び前記下地データの論理演算を実行する画像
処理装置において、前記第１の描画データを格納する第
１の記憶手段と、前記第２の描画データを格納する第２
の記憶手段と、前記下地データを格納する第３の記憶手
段と、前記ＲＯＰコードを格納する第４の記憶手段と、
前記第１及び第２の描画データと前記下地データの対応
するビット位置の値に応じて前記ＲＯＰコード中の１ビ
ットをそれぞれのビット位置ごとに選択して出力する選
択手段を有することを特徴とする画像処理装置。
【請求項３】第１及び第２の描画データと下地データ
とラスタオペレーションの種類を表す第１及び第２のＲ
ＯＰコードと使用する前記第１または第２のＲＯＰコー
ドを選択するためのイメージマスクデータを受け取って
該イメージマスクデータに従って前記第１または第２の
ＲＯＰコードが示す論理演算を前記第１，第２の描画デ
ータ及び前記下地データに対して実行する画像処理装置
において、前記第１の描画データを格納する第１の記憶
手段と、前記第２の描画データを格納する第２の記憶手
段と、前記下地データを格納する第３の記憶手段と、前
記第１のＲＯＰコードを格納する第４の記憶手段と、前
記第２のＲＯＰコードを格納する第５の記憶手段と、前
記イメージマスクデータを格納する第６の記憶手段と、
前記第１及び第２の描画データと前記下地データの対応
するビット位置の値に応じて前記第１のＲＯＰコード中
の１ビットをそれぞれのビット位置ごとに選択して出力
する第１の選択手段と、前記第１及び第２の描画データ
と前記下地データの対応するビット位置の値に応じて前
記第２のＲＯＰコード中の１ビットをそれぞれのビット
位置ごとに選択して出力する第２の選択手段と、前記第
１の選択手段の出力結果及び前記第２の選択手段の出力
結果を前記イメージマスクデータに基づいて合成処理す
る合成手段を有することを特徴とする画像処理装置。
【請求項４】第１及び第２の描画データと下地データ
と前記第１の描画データ及び前記下地データに対するラ
スタオペレーションの種類を表す第１のＲＯＰコードと
前記第２の描画データ及び前記下地データに対するラス
タオペレーションの種類を表す第２のＲＯＰコードと前
記第１または第２のＲＯＰコードを用いたラスタオペレ
ーション結果を選択するためのイメージマスクデータを
受け取って該イメージマスクデータに従って前記第１ま
たは第２のＲＯＰコードが示す論理演算を前記第１また
は第２の描画データと前記下地データに対して実行する
画像処理装置において、前記第１の描画データを格納す
る第１の記憶手段と、前記第２の描画データを格納する
第２の記憶手段と、前記下地データを格納する第３の記
憶手段と、前記第１のＲＯＰコードを格納する第４の記
憶手段と、前記第２のＲＯＰコードを格納する第５の記
憶手段と、前記イメージマスクデータを格納する第６の
記憶手段と、前記第１の描画データと前記下地データの
対応するビット位置の値に応じて前記第１のＲＯＰコー
ド中の１ビットをそれぞれのビット位置ごとに選択して
出力する第１の選択手段と、前記第２の描画データと前
記下地データの対応するビット位置の値に応じて前記第
２のＲＯＰコード中の１ビットをそれぞれのビット位置
ごとに選択して出力する第２の選択手段と、前記第１の
選択手段の出力結果及び前記第２の選択手段の出力結果
を前記イメージマスクデータに基づいて合成処理する合
成手段を有することを特徴とする画像処理装置。
【請求項５】第１ないし第４の描画データと下地デー
タと前記第１，第２の描画データ及び下地データに対し
て行うラスタオペレーションの種類を表す第１のＲＯＰ
コードと前記第３，第４の描画データ及び下地データに
対して行うラスタオペレーションの種類を表す第２のＲ
ＯＰコードと使用する前記第１または第２のＲＯＰコー
ドを選択するためのイメージマスクデータを受け取って
該イメージマスクデータに従って前記第１または第２の
ＲＯＰコードが示す論理演算を前記第１，第２の描画デ
ータ及び前記下地データあるいは前記第３，第４の描画
データ及び前記下地データに対して実行する画像処理装
置において、前記第１の描画データを格納する第１の記
憶手段と、前記第２の描画データを格納する第２の記憶
手段と、前記第３の描画データを格納する第３の記憶手
段と、前記第４の描画データを格納する第４の記憶手段
と、前記下地データを格納する第５の記憶手段と、前記
第１のＲＯＰコードを格納する第６の記憶手段と、前記
第２のＲＯＰコードを格納する第７の記憶手段と、前記
イメージマスクデータを格納する第８の記憶手段と、前
記第１及び第２の描画データと前記下地データの対応す
るビット位置の値に応じて前記第１のＲＯＰコード中の
１ビットをそれぞれのビット位置ごとに選択して出力す
る第１の選択手段と、前記第３及び第４の描画データと
前記下地データの対応するビット位置の値に応じて前記
第２のＲＯＰコード中の１ビットをそれぞれのビット位
置ごとに選択して出力する第２の選択手段と、前記第１
の選択手段の出力結果及び前記第２の選択手段の出力結
果を前記イメージマスクデータに基づいて合成処理する
合成手段を有することを特徴とする画像処理装置。
【請求項６】前記選択手段または前記第１，第２の選
択手段は、前記描画データの第ｉビット目の値を上位ビ
ットとし前記下地データの第ｉビット目の値を下位ビッ
トして結合した２ビット幅の信号を選択入力信号として
４ビットのＲＯＰコード中の１ビットを選択して出力す
る４ビット入力１ビット出力のマルチプレクサ回路を、
前記描画データおよび前記下地データのビット幅に等し
い個数だけ有すること特徴とする請求項１または請求項
４に記載の画像処理装置。
【請求項７】前記選択手段または前記第１，第２の選
択手段は、前記第１の描画データの第ｉビット目の値を
最上位ビットとし前記第２の描画データの第ｉビット目
の値を中間ビットとし前記下地データの第ｉビット目の
値を最下位ビットして結合した３ビット幅の信号を選択
入力信号として８ビットのＲＯＰコード中の１ビットを
選択して出力する８ビット入力１ビット出力のマルチプ
レクサ回路を、前記第１，第２の描画データおよび前記
下地データのビット幅に等しい個数だけ有することを特
徴とする請求項２または請求項３または請求項５に記載
の画像処理装置。
【請求項８】前記選択手段または前記第１，第２の選
択手段は、前記第１の描画データの第ｉビット目の値を
上位ビットとし前記第２の描画データの第ｉビット目の
値を下位ビットとして結合した２ビット幅の信号が選択
入力信号ｓｅｌとして入力されｓｅｌ＝００のときには
前記ＲＯＰコードの第１ビット目の値を選択しｓｅｌ＝
０１のときには前記ＲＯＰコードの第３ビット目の値を
選択しｓｅｌ＝１０のときには前記ＲＯＰコードの第５
ビット目の値を選択しｓｅｌ＝１１のときには前記ＲＯ
Ｐコードの第７ビット目の値を選択して出力する４ビッ
ト入力１ビット出力の第１のマルチプレクサ回路、同じ
く前記選択入力信号ｓｅｌが入力されｓｅｌ＝００のと
きには前記ＲＯＰコードの第０ビット目の値を選択しｓ
ｅｌ＝０１のときには前記ＲＯＰコードの第２ビット目
の値を選択しｓｅｌ＝１０のときには前記ＲＯＰコード
の第４ビット目の値を選択しｓｅｌ＝１１のときには前
記ＲＯＰコードの第６ビット目の値を選択して出力する
４ビット入力１ビット出力の第２のマルチプレクサ回
路、および、前記下地データの第ｉビット目の値を選択
入力信号として１ならば前記第１のマルチプレクサ回路
の出力を０ならば前記第２のマルチプレクサ回路の出力
を選択して選択回路の第ｉビット目の出力として出力す
る２ビット入力１ビット出力の第３のマルチプレクサ回
路からなるマルチプレクサ回路の組を、前記第１，第２
の描画データおよび前記下地データのビット幅に等しい
個数だけ有していることを特徴とする請求項２または請
求項３または請求項５に記載の画像処理装置。
【請求項９】１つ以上の描画データと、メモリアドレ
スと、ラスタオペレーションの種類を表すＲＯＰコード
とを含む描画処理コマンドを入力して、前記描画処理コ
マンドに基づいてメモリ装置へディジタル画像データを
描画する描画処理装置において、前記メモリ装置の前記
メモリアドレスからの下地データの読み出しおよびラス
タオペレーション後の描画データの前記メモリアドレス
への書き込みを実行するメモリアクセス手段と、入力さ
れた前記描画データと前記メモリアクセス手段から受け
取った前記下地データとの論理演算を前記ＲＯＰコード
にしたがって実行して結果をメモリアクセス手段へ返す
請求項１ないし請求項８のいずれか１項に記載の画像処
理装置を有することを特徴とする描画処理装置。
【請求項１０】１組以上の連続する複数画素分の描画
データと、メモリアドレスと、ラスタオペレーションの
種類を表すＲＯＰコードと、前記複数画素分の描画デー
タのうち有効な画素を示すマスク情報とを含む描画処理
コマンドを入力して、前記描画処理コマンドに基づいて
メモリ装置へディジタル画像データを描画する描画処理
装置において、前記メモリ装置の前記メモリアドレスか
ら複数画素分の下地データを読み出す処理とラスタオペ
レーション後の複数画素の描画データについて有効画素
と有効でない画素に対応する下地データとを合成するマ
スク処理と該マスク処理を行って合成した結果の複数画
素のデータを前記メモリアドレスへ書き込む処理を実行
するメモリアクセス手段と、入力された前記描画データ
とメモリアクセス手段から受け取った下地データとの論
理演算を前記ＲＯＰコードにしたがって実行して結果を
メモリアクセス手段へ返す請求項１ないし請求項８のい
ずれか１項に記載の画像処理装置を有し、１回の描画処
理につき複数画素ずつ同時に描画することを特徴とする
描画処理装置。
【請求項１１】１つ以上の描画データと、メモリアド
レスと、ラスタオペレーションの種類を表すＲＯＰコー
ドとを含む描画処理コマンドを入力して、前記描画処理
コマンドに基づいてメモリ装置へ第１の色空間で表現さ
れるディジタル画像データを描画する描画処理装置にお
いて、前記メモリ装置の前記メモリアドレスからの下地
データの読み出しおよび第１の色空間で表現された描画
データの前記メモリアドレスへの書き込みを実行するメ
モリアクセス手段と、該メモリアクセス手段から受け取
った前記下地データに対する第１の色空間から第２の色
空間への色空間変換及びラスタオペレーション後の描画
データに対する第２の色空間から第１の色空間への色空
間変換を少なくとも実行する色変換処理手段と、入力さ
れた第２の色空間の前記描画データと第２の色空間に変
換された下地データとの第２の色空間上で定義される論
理演算を前記ＲＯＰコードにしたがって実行して結果を
色変換処理手段へ返す請求項１ないし請求項８のいずれ
か１項に記載の画像処理装置を有することを特徴とする
描画処理装置。
【請求項１２】１組以上の連続する複数画素分の描画
データと、メモリアドレスと、ラスタオペレーションの
種類を表すＲＯＰコードと、前記複数画素分の描画デー
タのうち有効な画素を示すマスク情報とを含む描画処理
コマンドを入力して、前記描画処理コマンドに基づいて
メモリ装置へ第１の色空間で表現されるディジタル画像
データを描画する描画処理装置において、前記メモリ装
置の前記メモリアドレスから複数画素分の下地データを
読み出す処理と第１の色空間で表現された描画データに
ついて有効画素と有効でない画素に対応する前記下地デ
ータとを合成するマスク処理と該マスク処理を行って合
成した結果の複数画素のデータを前記メモリアドレスへ
書き込む処理を実行するメモリアクセス手段と、該メモ
リアクセス手段から受け取った前記下地データに対する
前記第１の色空間から第２の色空間への色空間変換及び
ラスタオペレーション後の描画データに対する第２の色
空間から第１の色空間への色空間変換を少なくとも実行
する色変換処理手段と、入力された第２の色空間の前記
描画データと第２の色空間に変換された下地データとの
第２の色空間上で定義される論理演算を前記ＲＯＰコー
ドにしたがって実行して結果を色変換処理手段へ返す請
求項１ないし請求項８のいずれか１項に記載の画像処理
装置を有し、１回の描画処理につき複数画素ずつ同時に
描画することを特徴とする描画処理装置。