JP2001345782A - 受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 激しいフェージングが生じても、正確な利得
制御を行って、受信入力範囲の全てにおいて良好な受信
感度および相互変調の両特性を得る。 【解決手段】 閾値設定部１７ａは、ディジタル信号処
理部１６ａより入力されるＥc／Ｉoのレベルに応じた判
定結果を出力し、制御メモリ１８ａは、入力される判定
結果に対応する利得の設定値をアナログ変換部１９に出
力して、図示しない増幅器の利得設定を行う。上記Ｅc
／Ｉoは、Ｅc／Ｉoモニタ部２３で測定され、この測定
結果にからディジタル信号処理部１６ａがフェージング
の発生を監視し、フェージングが発生しＥc／Ｉoが閾値
より低下すると、１チップ毎に平均化されたＥc／Ｉoを
閾値設定部１７ａとディジタル信号加算器２０に出力し
て高速な利得制御を行うとともに、制御メモリ１８ａに
設定される設定値を、通常の設定値よりも利得が高くな
るような設定値に変更するようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、例えばＣＤＭＡ
（Code Division Multiple Access）方式の移動通信端
末などに用いられ、連続利得制御を行う受信装置に関す
る。

【０００２】

【従来の技術】図４に、Ｎ（Narrow band）−ＣＤＭＡ
方式の従来の受信装置の構成図を示す。アンテナにて受
信された受信信号は、図示しないデュプレクサを通じて
入力端子１より入力され、高周波（ＲＦ）信号の切り替
えスイッチ（ＳＷ）２に出力される。

【０００３】スイッチ２とスイッチ３は、スイッチ２に
入力された受信信号を選択的に低雑音増幅器（ＬＮＡ）
４またＲＦ帯の減衰器（Ｔ）５に出力し、ＲＦ帯のバン
ドパスフィルタ６に出力するもので、入力端子１１を通
じて入力される切換制御信号に応じて切換動作を行う。

【０００４】低雑音増幅器４は、入力されるＲＦ帯の信
号を予め設定された利得で増幅するものである。また減
衰器５は、入力されるＲＦ帯の信号を予め設定された減
衰量で減衰させるものである。

【０００５】ミキサ７は、バンドパスフィルタ６にて帯
域制限された受信信号を、局部発振器８にて生成された
ローカル信号とミキシングして、中間周波（ＩＦ）信号
にダウンコンバートし、ＩＦ帯のバンドパスフィルタ９
に出力する。

【０００６】バンドパスフィルタ９は、ミキサ７にて中
間周波信号にダウンコンバートされた受信信号に対して
帯域制限を行い、これを通過した受信信号は、ＩＦ帯の
利得制御増幅器１０に出力される。

【０００７】利得制御増幅器１０は、入力端子１２より
入力される利得制御信号に応じた利得で、バンドパスフ
ィルタ９を通過した受信信号を増幅し、出力端子１３よ
り出力する。

【０００８】以上のような構成の従来の受信装置は、相
互変調（ＩＭ）による干渉を満足するために、低雑音増
幅器４の入力３次相互変調波歪（ＩＩＰ３）を大きくす
る必要があるため、非常に高価なＬＮＡを用いる必要が
あり、低価格化が求められる携帯電話機には向いていな
いという問題がある。

【０００９】このため従来は、上記の問題を解決するた
めの制御として、低雑音増幅器４に対して連続利得制御
を行う方法がある。このような連続利得制御が可能な受
信装置を図５に示す。

【００１０】この図で１４は連続可変可能な低雑音増幅
器であり、その他は図４で説明したものと同じもので、
入力端子１１からは連続利得制御を行うための利得制御
信号を入力する。

【００１１】次に、図５に示した受信部の利得制御を行
う利得制御部の従来例を図６に示す。この利得制御部
は、図５に示した入力端子１１，１２より入力する利得
制御信号を生成するもので、図６に示す入力端子１１，
１２は、図５に示したものと同じである。

【００１２】入力端子１５には、図５の出力端子１３よ
り出力されるＩＦ帯の受信信号が直交復調された後、Ａ
／Ｄ変換されたディジタル信号が入力される。このディ
ジタル信号は、ディジタル信号処理部１６にて、ディジ
タル処理により所定数のチップ分毎に平均化され、閾値
設定部１７とディジタル信号加算器（Σ）２０の加算入
力端子に出力される。

【００１３】閾値設定部１７は、ディジタル信号処理部
１６の処理結果のレベルに応じて、例えば８段階の判定
結果を出力する。この判定結果は、制御メモリ１８とデ
ィジタル信号加算器２０の減算入力端子に出力される。

【００１４】制御メモリ１８は、閾値設定部１７の判定
結果に対応する設定値をそれぞれ記憶しており、閾値設
定部１７より入力される判定結果に応じた設定値をアナ
ログ変換部１９に出力する。

【００１５】アナログ変換部１９は、制御メモリ１８よ
り入力される設定値に応じた電圧のアナログ制御電圧を
利得制御信号として生成し、入力端子１１を通じて図５
に示した低雑音増幅器１４に出力する。

【００１６】ディジタル信号加算器２０は、加算入力端
子に入力されるディジタル信号処理部１６の出力より、
減算入力端子に入力される閾値設定部１７の判定結果を
ディジタル減算し、この演算結果を制御メモリ２１に出
力する。

【００１７】制御メモリ２１は、ディジタル信号加算器
２０の演算結果に応じた設定値を記憶しており、ディジ
タル信号加算器２０の演算結果に応じた設定値をアナロ
グ変換部２２に出力する。

【００１８】アナログ変換部２２は、制御メモリ２１よ
り入力される設定値に応じた電圧のアナログ制御電圧を
利得制御信号として生成し、入力端子１２を通じて図５
に示した低雑音増幅器１０に出力する。

【００１９】以上のような構成の利得制御部によって生
成された利得制御信号を用いて、図５に示した低雑音増
幅器１０，１４を連続利得制御することにより、大きな
ＩＩＰ３を持つ高価なＬＮＡを用いることなく、相互変
調による干渉を満足し良好な性能を得ることができる。

【００２０】しかしながら、上記の連続利得制御方式で
は、激しいフェージングにより受信入力レベルの変化が
大きくなると、その変化への追従が行えなくなり、受信
感度や相互変調特性といった受信装置の性能が劣化する
という問題が生じる。

【００２１】

【発明が解決しようとする課題】従来の受信装置では、
激しいフェージングにより受信入力レベルの変化が大き
くなると、その変化への追従が行えなくなり、受信感度
や相互変調特性といった受信装置の性能が劣化するとい
う問題があった。

【００２２】この発明は上記の問題を解決すべくなされ
たもので、激しいフェージングが生じて受信入力レベル
の変化が大きくなっても、正確な利得制御を行って、受
信入力範囲の全てにおいて良好な受信感度および相互変
調の両特性を得ることが可能な受信装置を提供すること
を目的とする。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、ＣＤＭＡ方式の無線信号を受信する
もので、連続的な利得制御により受信信号を増幅する増
幅手段を備える受信装置であって、受信信号のレベルを
測定する測定手段と、この測定手段により測定される結
果に応じた複数の利得制御データを予め記憶し、このデ
ータのうち測定手段にて測定された結果に対応する利得
制御データを出力する記憶手段と、この記憶手段より出
力される利得制御データに基づく利得を、増幅手段に設
定する利得設定手段と、予め設定したレベル以上の激し
い変動が測定手段の測定結果に生じた場合に、記憶手段
に記憶される複数の利得制御データを、予め記憶される
利得制御データより高い利得を増幅手段に対して設定す
るデータに記録更新するデータ切換手段とを具備して構
成するようにした。

【００２４】上記構成の受信装置では、予め設定したレ
ベル以上の激しい変動が測定手段の測定結果に生じた場
合に、記憶手段に記憶される複数の利得制御データを、
予め記憶される利得制御データより高い利得を増幅手段
に対して設定するデータに記録更新するようにしてい
る。

【００２５】したがって、上記構成の受信装置によれ
ば、例えば激しいフェージングが生じて受信レベルの変
化が大きくなった場合には、通常の利得よりも高い利得
が増幅手段に設定されるため、ダウンコンバートされた
信号に基づく連続的な利得制御により、受信入力範囲の
全てにおいて良好な受信感度および相互変調の両特性を
得ることができる。

【００２６】

【発明の実施の形態】以下、図面を参照して、この発明
の一実施形態について説明する。図１は、この発明の一
実施形態に係わる受信部の利得制御部の構成を示すもの
である。

【００２７】図５の出力端子１３より出力されるＩＦ帯
の受信信号が直交復調された後、Ａ／Ｄ変換されたディ
ジタル信号が、入力端子１５を通じてディジタル信号処
理部１６ａに入力される。

【００２８】ディジタル信号処理部１６ａは、上記ディ
ジタル信号をディジタル処理により１チップ毎に平均化
し、この平均化結果をＥc／Ｉoモニタ部２３に出力す
る。Ｅc／Ｉoモニタ部２３は、ディジタル信号処理部１
６ａにて１チップ毎に平均化されたディジタル信号のＥ
c／Ｉoを１チップ間隔で測定する。そして、Ｅc／Ｉoモ
ニタ部２３は、この測定したＥc／Ｉoを予めディジタル
信号処理部１６ａにより設定される閾値と比較して、そ
の比較結果と上記測定したＥc／Ｉoをディジタル信号処
理部１６ａに出力する。

【００２９】これに対して、ディジタル信号処理部１６
ａは、上記比較結果を数チップ分にわたって監視し、上
記比較結果の変動に応じた設定値を制御メモリ１８ａに
設定する。

【００３０】また、ディジタル信号処理部１６ａは、上
記比較結果が「Ｅc／Ｉoが閾値未満」を示す場合には、
１チップ間隔で測定したＥc／Ｉoを閾値設定部１７ａと
ディジタル信号加算器（Σ）２０の加算入力端子に出力
する。一方、上記比較結果が「Ｅc／Ｉoが閾値以上」を
示す場合には、所定数Ｎ（＞１）分のＥc／Ｉo測定値
を、これまでに平均化したものを閾値設定部１７ａとデ
ィジタル信号加算器２０の加算入力端子に出力する。

【００３１】閾値設定部１７ａは、ディジタル信号処理
部１６ａより入力されるＥc／Ｉoの測定値のレベルに応
じて、例えば８段階の判定結果を出力する。この判定結
果は、制御メモリ１８ａとディジタル信号加算器２０の
減算入力端子に出力される。

【００３２】制御メモリ１８ａは、閾値設定部１７ａの
判定結果にそれぞれ対応する設定値を記憶しており、こ
れらの設定値は、前述したように、ディジタル信号処理
部１６ａの制御により、Ｅc／Ｉoモニタ部２３の比較結
果の変動に応じた値に書き換えられる。

【００３３】そして、制御メモリ１８ａは、上述のよう
にしてディジタル信号処理部１６ａの制御により設定さ
れる設定値のうち、閾値設定部１７ａより入力される判
定結果に対応する設定値をアナログ変換部１９に出力す
る。

【００３４】アナログ変換部１９は、制御メモリ１８ａ
より入力される設定値に応じた電圧のアナログ制御電圧
を利得制御信号として生成し、入力端子１１を通じて図
５に示した低雑音増幅器１４に出力する。

【００３５】ディジタル信号加算器２０は、加算入力端
子に入力されるディジタル信号処理部１６ａの出力よ
り、減算入力端子に入力される閾値設定部１７ａの判定
結果をディジタル減算し、この演算結果を制御メモリ２
１に出力する。

【００３６】制御メモリ２１は、ディジタル信号加算器
２０の演算結果に応じた設定値を記憶しており、ディジ
タル信号加算器２０の演算結果に応じた設定値をアナロ
グ変換部２２に出力する。

【００３７】アナログ変換部２２は、制御メモリ２１よ
り入力される設定値に応じた電圧のアナログ制御電圧を
利得制御信号として生成し、入力端子１２を通じて図５
に示した低雑音増幅器１０に出力する。

【００３８】次に、上記構成の利得制御部の動作につい
て説明する。図２は、その動作を実現するための処理を
示すフローチャートで、この処理は、ディジタル信号処
理部１６ａにより、１チップ毎に繰り返し実行される。

【００３９】なお、ディジタル信号処理部１６ａは、こ
の処理のバックグラウンドで、入力端子１５を通じて入
力されるディジタル信号を１チップ毎に平均化し、この
平均化結果をＥc／Ｉoモニタ部２３に出力するととも
に、Ｅc／Ｉoモニタ部２３より入力されるＥc／ＩoをＮ
サンプル分平均化して保持している。

【００４０】まず、ステップ２ａでは、Ｅc／Ｉoモニタ
部２３より入力される比較結果を監視し、この比較結果
が「Ｅc／Ｉoが閾値未満」を示す場合には、ステップ２
ｃに移行し、一方、「Ｅc／Ｉoが閾値以上」を示す場合
には、ステップ２ｂに移行する。

【００４１】ステップ２ｂでは、この時点におけるＮサ
ンプル分のＥc／Ｉoの平均化結果を、閾値設定部１７ａ
とディジタル信号加算器（Σ）２０の加算入力端子に出
力し、ステップ２ｄに移行する。これにより、閾値設定
部１７ａは、Ｎサンプル分のＥc／Ｉoの平均化結果に基
づく判定結果を出力することになり、比較的ゆるやかな
利得制御が行われることになる。

【００４２】ステップ２ｃでは、Ｅc／Ｉoモニタ部２３
より入力される、１チップ分を平均化した最新のＥc／
Ｉoを、閾値設定部１７ａとディジタル信号加算器
（Σ）２０の加算入力端子に出力し、ステップ２ｄに移
行する。これにより、閾値設定部１７ａは、１サンプル
分のＥc／Ｉoの平均化結果に基づく判定結果を出力する
ことになり、高速な利得制御が行われることになる。

【００４３】ステップ２ｄでは、Ｅc／Ｉoモニタ部２３
より入力される比較結果とＥc／Ｉoのレベルに基づき、
Ｅc／Ｉoの変動状態を監視し、Ｅc／Ｉoが安定している
か否かを判定する。ここで、Ｅc／Ｉoが安定している場
合には、ステップ２ｅに移行し、一方、Ｅc／Ｉoが安定
していない場合には、ステップ２ｆに移行する。

【００４４】ここで、図３を参照して、Ｅc／Ｉoが安定
している場合と、安定していない場合の判定基準につい
て説明する。図３は、Ｅc／Ｉoの時間的な変動の一例を
示すものである。

【００４５】図３の状態（ａ）においては、Ｅc／Ｉoが
閾値以上の状態が２チップ以上続いていることより、安
定している場合と判定する。図３の状態（ｂ）において
は、Ｅc／Ｉoが閾値を下回っているものの、その状態は
連続しない短時間のものであるため、安定している場合
と判定する。

【００４６】図３の状態（ｃ）においては、Ｅc／Ｉoが
閾値以上の状態が２チップ以上続いていることより、安
定している場合と判定する。図３の状態（ｄ）において
は、Ｅc／Ｉoが閾値を下回る大きなレベル変動が２チッ
プ以上続くとともに、この区間の後半は長く閾値を下回
っているため、安定していない場合と判定する。

【００４７】図３の状態（ｅ）においては、Ｅc／Ｉoが
閾値以上の状態が２チップ以上続き、安定したレベルを
保っていることより、安定している場合と判定する。図
３の状態（ｆ）においては、Ｅc／Ｉoが閾値を下回る大
きなレベル変動が２チップ以上続き、不安定なレベルと
なっていることより、安定していない場合と判定する。

【００４８】ステップ２ｅでは、フェージングの発生を
考慮しない通常の設定値を制御メモリ１８ａに設定し、
当該処理を終了する。一方、ステップ２ｆでは、フェー
ジングの発生を考慮し、上記通常の設定値よりも利得が
高くなるような設定値を制御メモリ１８ａに設定し、当
該処理を終了する。

【００４９】以上のように、上記構成の利得制御部で
は、受信信号のＥc／Ｉoよりフェージングの発生を監視
し、フェージングが発生して、受信信号のＥc／Ｉoが閾
値よりの低下する場合には、１チップ毎に平均化された
受信信号のＥc／Ｉoに基づいて高速な利得制御を行うと
ともに、制御メモリ１８ａに設定される設定値を、通常
の設定値よりも利得が高くなるような設定値に変更する
ようにしている。

【００５０】したがって、上記構成の利得制御部によれ
ば、フェージングが発生した場合には、通常の利得より
も高い利得が低雑音増幅器１０，１４に設定されるとと
もに、１チップ毎に平均化された受信信号のＥc／Ｉoに
基づく高速な利得制御が行われるため、激しいフェージ
ングが生じて受信入力レベルの変化が大きくなっても、
正確な利得制御を行って、受信入力範囲の全てにおいて
良好な受信感度および相互変調の両特性を得ることがで
きる。

【００５１】尚、この発明は上記実施の形態に限定され
るものではない。例えば、上記実施の形態では、音声通
信時とデータ通信時の区別を行わなかったが、データ通
信時においては、フェージングの発生とは無関係に、測
定されたＥc／Ｉoが予め設定した閾値以下になった場合
に、ディジタル信号処理部１６ａが制御メモリ１８ａに
設定される設定値を、通常時に設定される低雑音増幅器
１０，１４の利得よりも高い利得となる値に設定する。
このようなデータ通信時の利得制御によれば、安定した
データ通信を行うことができる。その他、この発明の要
旨を逸脱しない範囲で種々の変形を施しても同様に実施
可能であることはいうまでもない。

【００５２】

【発明の効果】以上述べたように、この発明では、予め
設定したレベル以上の激しい変動が測定手段の測定結果
に生じた場合に、記憶手段に記憶される複数の利得制御
データを、予め記憶される利得制御データより高い利得
を増幅手段に対して設定するデータに記録更新するよう
にしている。

【００５３】したがって、この発明によれば、例えば激
しいフェージングが生じて受信レベルの変化が大きくな
った場合には、通常の利得よりも高い利得が増幅手段に
設定されるため、ダウンコンバートされた信号に基づく
連続的な利得制御により、受信入力範囲の全てにおいて
良好な受信感度および相互変調の両特性を得ることが可
能な受信装置を提供できる。

【図面の簡単な説明】

【図１】この発明に係わる受信装置の利得制御部の一実
施形態の構成を示す回路ブロック図。

【図２】図１に示した利得制御部の動作を説明するため
のフローチャート。

【図３】図１に示した利得制御部の動作を説明するため
のＥc／Ｉoの時間変動を示す図。

【図４】従来の受信部の構成を示す回路ブロック図。

【図５】この発明に係わる受信部の構成を示す回路ブロ
ック図。

【図６】従来の受信装置の利得制御部の構成を示す回路
ブロック図。

【符号の説明】

１，１１，１２，１５…入力端子 ２，３…スイッチ ４…低雑音増幅器 ５…減衰器 ６，９…バンドパスフィルタ ７…ミキサ ８…局部発振器 １０，１４…低雑音増幅器 １３…出力端子 １６ａ…ディジタル信号処理部 １７ａ…閾値設定部 １８ａ，２１…制御メモリ １９，２２…アナログ変換部 ２０…ディジタル信号加算器 ２３…Ｅc／Ｉoモニタ部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J100 JA01 KA05 LA00 LA08 LA09 LA11 QA01 SA02 5K022 EE01 EE31 5K052 AA01 BB02 BB21 DD05 EE13 EE25 FF11 GG13 GG32 GG33 5K061 AA10 AA11 BB12 CC08 CC25 CC52 CD00 JJ07

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＤＭＡ（Code Division Multiple Acc
   ess）方式の無線信号を受信するもので、連続的な利得
   制御により受信信号を増幅する増幅手段を備える受信装
   置であって、 前記受信信号のレベルを測定する測定手段と、 この測定手段により測定される結果に応じた複数の利得
   制御データを予め記憶し、このデータのうち前記測定手
   段にて測定された結果に対応する利得制御データを出力
   する記憶手段と、 この記憶手段より出力される利得制御データに基づく利
   得を、前記増幅手段に設定する利得設定手段と、 予め設定したレベル以上の激しい変動が前記測定手段の
   測定結果に生じた場合に、前記記憶手段に記憶される複
   数の利得制御データを、予め記憶される利得制御データ
   より高い利得を前記増幅手段に対して設定するデータに
   記録更新するデータ切換手段とを具備することを特徴と
   する受信装置。
2. 【請求項２】 ＣＤＭＡ（Code Division Multiple Acc
   ess）方式の無線信号を受信するもので、連続的な利得
   制御により受信信号を増幅する増幅手段を備える受信装
   置であって、 前記受信信号のレベルを測定する測定手段と、 この測定手段により測定される結果に応じた複数の利得
   制御データを予め記憶し、このデータのうち前記測定手
   段にて測定された結果に対応する利得制御データを出力
   する記憶手段と、 この記憶手段より出力される利得制御データに基づく利
   得を、前記増幅手段に設定する利得設定手段と、 データ通信モード時に、前記測定手段の測定結果が予め
   設定した閾値以下の場合に、前記記憶手段に記憶される
   複数の利得制御データを、予め記憶される利得制御デー
   タより高い利得を前記増幅手段に対して設定するデータ
   に記録更新するデータ切換手段とを具備することを特徴
   とする受信装置。
3. 【請求項３】 前記測定手段の測定結果が予め設定した
   基準値以下の場合に、前記測定結果を所定時間で平均化
   する平均化手段を備え、 前記記憶手段は、記憶する利得制御データのうち、前記
   平均化手段の平均化結果に対応する利得制御データを出
   力することを特徴とする請求項１または請求項２に記載
   の受信装置。
4. 【請求項４】 前記測定手段は、受信信号の受信帯域内
   総電力スペクトル密度Ｉoに対する所定期間にわたって
   蓄積したパイロット信号のエネルギＥcの比率Ｅc／Ｉo
   を測定し、 前記データ切換手段は、前記測定手段にて測定されるＥ
   c／Ｉoに予め設定したレベル以上の激しい変動が生じた
   場合に、前記記憶手段に記憶される複数の利得制御デー
   タを、予め記憶される利得制御データより高い利得を前
   記増幅手段に対して設定するデータに記録更新すること
   を特徴とする請求項１乃至請求項３のいずれかに記載の
   受信装置。
5. 【請求項５】 前記測定手段は、受信信号の受信帯域内
   総電力スペクトル密度Ｉoに対する所定期間にわたって
   蓄積したパイロット信号のエネルギＥcの比率Ｅc／Ｉo
   を測定し、 前記データ切換手段は、前記測定手段にて測定されるＥ
   c／Ｉoを監視して、フェージングの発生を判定し、フェ
   ージングが発生した場合に、前記記憶手段に記憶される
   複数の利得制御データを、予め設定される利得制御デー
   タより高い利得を前記増幅手段に対して設定するデータ
   に記録更新することを特徴とする請求項１乃至請求項３
   のいずれかに記載の受信装置。