JP2001332717A

JP2001332717A - フォトサイリスタ素子および双方向フォトサイリスタ素子

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Publication number: JP2001332717A
Application number: JP2000152210A
Authority: JP
Inventors: Mitsuru Mariyama; 満鞠山
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-05-23
Filing date: 2000-05-23
Publication date: 2001-11-30
Anticipated expiration: 2020-05-23
Also published as: JP3844330B2

Abstract

(57)【要約】【課題】光感度が高く、高速応答可能で、かつ、高耐
ノイズ特性を有する双方向フォトサイリスタ素子を得
る。【解決手段】Ｓｉ基板１上にＰＮＰトランジスタＴｒ
１とＮＰＮフォトトランジスタＴｒ２とからなるＰＮＰ
Ｎ構造のサイリスタを有するプレーナ型双方向フォトサ
イリスタ素子において、ＮＰＮフォトトランジスタＴｒ
２のベース領域３ａにＳｉＧｅ層を用いてＮＰＮフォト
トランジスタＴｒ２のｈＦＥを高くする。また、基板１
の裏面をメカニカル研磨１７するか、またはポリシリコ
ン膜を設けてＰＮＰトランジスタＴｒ１のｈＦＥを抑制
する。さらに、ＭＯＳＦＥＴＴｒ３を駆動するＶＰ回路
において、フォトトランジスタＴｒ４のべ一ス領域７ａ
にＳｉＧｅ層を用いてフォトトランジスタＴｒ４のｈＦ
Ｅを高くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、商用周波数ライン
などで使用されるフォトサイリスタ素子および双方向フ
ォトサイリスタ素子に関し、特に、光感度および動作応
答速度の向上と、ノイズ特性の向上とを両立させること
ができるフォトサイリスタ素子および双方向フォトサイ
リスタ素子に関する。

【０００２】

【従来の技術】従来から、いわゆる点弧用ＳＳＲ（ソリ
ッド・ソテート・リレー）として、例えばＮ型シリコン
基板等の上に双方向サイリスタを形成し、これに光を照
射することによってゲート・トリガ信号を与えて制御す
る双方向フォトサイリスタ素子が広く用いられている。

【０００３】このＳＳＲは、一般に、スイッチングによ
る発生ノイズが少ないが、印加されるＡＣ電源電圧が高
いところでスイッチングすると雑音が発生し、制御機器
に悪影響を及ぼす。このため、ＡＣ電源電圧が低いとこ
ろ（ゼロクロスポイント）でのみでＳＳＲがスイッチン
グすることが望まれており、この実現のためには、一般
に、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉ
ｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａ
ｎｓｉｓｔｏｒ）が用いられている。

【０００４】図６は従来のゼロクロス機能付きの双方向
フォトサイリスタ素子の概略的な構成を示す断面図であ
る。なお、ここでは片側部のフォトサイリスタ素子３０
部分が示されている。

【０００５】このプレーナ型フォトサイリスタ素子を構
成するＮ型シリコン基板１は、不純物濃度が一般に１０
¹³ａｔｏｍｓ／ｃｍ³〜１０¹⁵ａｔｏｍｓ／ｃｍ³であ
り、双方向フォトサイリスタ素子が形成される部分の周
辺にはＮ型のチャンネルストッパー領域１２が設けられ
ている。

【０００６】このＮ型シリコン基板（Ｎｓｕｂ）１の表
面にＰ型のアノード拡散領域２が形成され、これにＡｌ
等からなる電極層６を介してアノード端子Ａが接続され
ている。このアノード拡散領域２の左側に一定の間隔を
開けて、Ｐ型のＰゲート拡散領域３が設けられ、その中
にＮ型のカソード拡散領域４が形成されている。Ｐゲー
ト拡散領域３およびカソード拡散領域４には、電極層６
を介してカソード端子Ｋが接続されている。このアノー
ド拡散領域２、シリコン基板１およびＰゲート拡散領域
３からＰＮＰトランジスタＴｒ１が構成され、シリコン
基板１、Ｐゲート拡散領域３およびカソード拡散領域４
によってＮＰＮフォトトランジスタＴｒ２が構成され、
両トランジスタＴｒ１およびＴｒ２によってＰＮＰＮ構
造を有するサイリスタが構成されている。なお、５はＰ
型拡散により形成されるゲート抵抗ＲＧＫである。

【０００７】これらの左側に、ＮＰＮ型のフォトトラン
ジスタＴｒ４を構成する拡散領域７、８が形成されてい
る。さらにその左側に、ＭＯＳＦＥＴＴｒ３を構成する
Ｐ型のウエル拡散領域９が形成され、その表面側にＮ型
のソース拡散領域１０およびドレイン拡散領域１１が形
成されている。このＭＯＳＦＥＴＴｒ３はゼロクロス機
能を実現するために設けられ、フォトトランジスタＴｒ
４はＭＯＳＦＥＴＴｒ３のゲートを駆動するために設け
られている。

【０００８】これらのＰ型拡散領域またはＮ型拡散領域
は、不純物イオン注入方式や熱拡散方式により形成され
る。

【０００９】上記Ｎ型シリコン基板１の裏面にはＡｕ等
からなる電極層１３が設けられている。また、Ｎ型シリ
コン基板１の表面には電気的な接続のためにＡｌ等から
なる配線層（電極層）６が設けられ、電気的な絶縁が必
要とされる部分にはＳｉＯ₂膜等からなるパッシベーシ
ョン膜１４が形成されている。さらに、フォトサイリス
タとして光信号を入力するためのＰゲート拡散領域（受
光部）３と、ＭＯＳＦＥＴＴｒ３のゲートを光制御する
ためのフォトトランジスタＴｒ４のＰ型拡散領域（ベー
ス領域）７では、ここでは図示していないが、配線層
（電極層）６を除去することなどにより開口されてい
る。

【００１０】図７は、図６の双方向フォトサイリスタ素
子の片側部であるフォトサイリスタ素子３０の等価回路
図である。

【００１１】ここでは、アノード端子Ａとカソード端子
Ｋとの間にＰＮＰトランジスタＴｒ１およびＮＰＮフォ
トトランジスタＴｒ２が接続されている。トランジスタ
Ｔｒ１のエミッタ領域（Ｐ型アノード拡散領域２）はア
ノード端子Ａに接続され、トランジスタＴｒ１のベース
領域（Ｎ型シリコン基板１）はトランジスタＴｒ２のコ
レクタ領域（Ｎ型シリコン基板１）に接続され、トラン
ジスタＴｒ１のコレクタ領域（サイリスタとしてのＰゲ
ート拡散領域３）はトランジスタＴｒ２のベース領域
（Ｐゲート拡散領域３）と接続されていると共に、抵抗
ＲＧＫ５を介してカソード端子Ｋに接続されている。ト
ランジスタＴｒ２のエミッタ領域（Ｎ型拡散領域４）は
カソード端子Ｋに接続されている。そして、抵抗ＲＧＫ
５の両側にゼロクロス機能のためのＭＯＳＦＥＴＴｒ３
のソースＳ（ソース拡散領域１０）およびドレインＤ
（ドレイン拡散領域１１）が接続されている。また、Ｎ
型シリコン基板１とＰゲート拡散領域３との間には、接
合容量Ｃｊ１が形成されている。

【００１２】さらに、ＭＯＳＦＥＴＴｒ３を駆動するＶ
Ｐ回路２５が設けられ、ＭＯＳＦＥＴＴｒ３のゲートＧ
は、ＶＰ回路２５を構成するフォトトランジスタＴｒ４
のエミッタ領域（Ｎ型拡散領域８）に接続され、そのフ
ォトトランジスタＴｒ４のコレクタ領域（Ｎ型シリコン
基板１）はトランジスタＴｒ１のベース領域（Ｎ型シリ
コン基板１）およびトランジスタＴｒ２のコレクタ領域
（Ｎ型シリコン基板１）に接続されている。また、フォ
トトランジスタＴｒ４のコレクタ領域（Ｎ型シリコン基
板１）とベース領域（Ｐ型拡散領域７）との間には接合
容量Ｃｊ２が形成されている。さらに、ＭＯＳＦＥＴＴ
ｒ３のゲートＧには、クランプダイオードＺＤ（図６に
は図示していない）が接続されている。

【００１３】この構成では、ＮＰＮフォトトランジスタ
Ｔｒ２に光が照射されることによって、ＮＰＮフォトト
ランジスタＴｒ２がオン状態になってサイリスタに電流
が流れる。このとき、Ｐゲート拡散領域３に誤って過大
な電流が流れこまないように、例えば１００ｋΩ程度の
抵抗ＲＧＫ５によって保護している。

【００１４】また、サイリスタのＰゲート拡散領域３と
カソード拡散領域４との間に設けられたＭＯＳＦＥＴＴ
ｒ３は、フォトトランジスタＴｒ４を介してＮ型シリコ
ン基板１の電位によって制御される。そして、ＶＰ回路
２５からの駆動電圧Ｖ_G、またはアノードＡ−カソード
Ｋ間の電圧Ｖ_A-KによってＭＯＳＦＥＴＴｒ３のゲート
に印加される電圧がＭＯＳＦＥＴＴｒ３の閾値電圧を超
えると、ＭＯＳＦＥＴＴｒ３がＯＮ状態になり、サイリ
スタのＰゲート拡散領域３とカソード拡散領域４との間
が短絡される。これにより、サイリスタの動作が制御さ
れ、ゼロクロス機能が実現される。なお、上記駆動電圧
Ｖ_Gについては外部からの電位入力はなく、テストパッ
ドである。

【００１５】さらに、ＭＯＳＦＥＴＴｒ３のゲートＧ
は、クランプダイオードＺＤに接続されているので、フ
ォトサイリスタ素子３０のアノードＡ−カソードＫ間に
高電圧が印加されても、ＭＯＳＦＥＴＴｒ３のゲートＧ
とソースＳとの間の電圧がある一定電圧以上に高くなら
ないように電圧がクランプされる。

【００１６】このように構成された２つのフォトサイリ
スタ素子３０が、図８に示すようにＣＨ（チャンネル）
１およびＣＨ２としてサイリスタ部分を相互に逆並列に
して接続され、Ｔ１端子およびＴ２端子に接続された交
流電源の極性が変わる度に、双方向フォトサイリスタ素
子３２の表面に直接光を照射すること等により、ＣＨ１
およびＣＨ２のいずれかが動作し、基本的な光制御型双
方向フォトサイリスタ素子３２として動作し、いわゆる
点弧用ＳＳＲとして用いられる。

【００１７】なお、図８において、電源端子をＴ１およ
びＴ２としているのは、交流電源に接続した場合には両
電源端子Ｔ１およびＴ２がアノードＡ端子としてもカソ
ードＫ端子としても機能するからである。

【００１８】

【発明が解決しようとする課題】ところで、双方向フォ
トサイリスタ素子の重要な特性は、光感度（最小トリガ
入力電流ＩＦＴと称する）および動作応答速度（Ｔｏｎ
と称する）と、これらとは相反する臨界オフ電圧上昇率
（ｄｖ／ｄｔ特性と称する）および転流特性等のいわゆ
るノイズ耐量特性である。これらは、一方の特性を向上
させると他方の特性が劣化するというトレードオフの関
係にあり、これらの特性を両立させることが双方向フォ
トサイリスタ素子における最大の課題となっている。

【００１９】サイリスタを構成するＮＰＮフォトトラン
ジスタＴｒ２は、直流電流増幅率（ｈＦＥと称する）が
高い程、ＩＦＴ特性やＴｏｎ特性は良いが、代わりにｄ
ｖ／ｄｔ特性や転流特性が低下する。

【００２０】ｄｖ／ｄｔ特性の値が大きいと、オン状態
に移行しやすくなり、例えばＡＣライン上に急峻な立ち
上がりのパルス状で尖頭値が２０００Ｖに達するような
パルス状ノイズ電圧が重畳された場合、光照射がなくて
も誤点弧するという不具合が生じる。この原因は、Ｐゲ
ート拡散領域３の接合容量を介して流れる変位電流が、
トリガ電流として作用して誤動作するためである。

【００２１】ゼロクロス用ＭＯＳＦＥＴＴｒ３は、一般
的に、このｄｖ／ｄｔ特性を向上させる効果をも有して
おり、急峻なパルスに俊敏に反応して、ＮＰＮフォトト
ランジスタＴｒ２のベース領域（Ｐゲート拡散領域３）
とエミッタ領域（カソード拡散領域４）との間を短絡す
ることで高いｄｖ／ｄｔ耐量を得ることができる。この
ｄｖ／ｄｔ特性は、ＭＯＳＦＥＴＴｒ３の動作特性に大
きく依存しているため、ｄｖ／ｄｔ特性を向上させるた
めには、ＭＯＳＦＥＴＴｒ３の動作応答速度を上げるこ
とと、さらには、ＭＯＳＦＥＴＴｒ３を駆動するＶＰ回
路２５の動作応答速度を上げることが重要である。

【００２２】一方、転流特性は、ＮＰＮフォトトランジ
スタＴｒ２の高ｈＦＥ化に伴い、保持電流（ＩＨと称す
る）が小さくなる相関上、やはり不利である。この転流
特性は、以下に詳細に説明するように、Ｓｉ基板に残存
する過剰キャリアが原因で発生する誤動作である。

【００２３】正常動作では、ＣＨ１がオンしている交流
の半サィクル期間中に光照射が無くなった時、この半サ
イクル期間中はフォトサイリスタ素子３０におけるＰＮ
ＰＮ構造部の電流保持機能によりオン状態が続くが、次
の半サイクルに入ると、光入射が無い限りＣＨ２はオン
しない。

【００２４】しかし、スイッチングする交流回路に負荷
Ｌが存在する場合は、交流電圧の位相よりもオン電流の
位相が遅れるので、ＣＨ１がオフした時点で、ＣＨ２側
に急峻な立ち上がりを示す電圧が印加される。

【００２５】このため、Ｎ型Ｓｉ基板１中に残存してい
る正孔がＣＨ２側のＰゲート拡散領域へ移動してＣＨ２
側の正帰還作用を促し、ＣＨ２がオンするという誤動作
（転流失敗）を起こすという問題がある。

【００２６】本発明は、このような従来技術の課題を解
決するためになされたものであり、光感度が高く、高速
応答可能で、かつ、高耐ノイズ特性を有するフォトサイ
リスタ素子および双方向フォトサイリスタ素子を提供す
ることを目的とする。

【００２７】

【課題を解決するための手段】本発明のフォトサイリス
タ素子は、ＰＮＰトランジスタと、該ＰＮＰトランジス
タの一部を共有するＮＰＮフォトトランジスタとからな
るＰＮＰＮ構造のサイリスタを備えたプレーナ型フォト
サイリスタ素子であって、該ＮＰＮフォトトランジスタ
のベース領域がＳｉＧｅエピタキシャル層またはＳｉ／
ＳｉＧｅ超格子層を含み、そのことにより上記目的が達
成される。

【００２８】本発明のフォトサイリスタ素子は、素子裏
面がメカニカル研磨されているのが好ましい。

【００２９】本発明のフォトサイリスタ素子は、素子裏
面にポリシリコン膜が設けられているのが好ましい。

【００３０】本発明のフォトサイリスタ素子は、前記Ｎ
ＰＮフォトトランジスタのｈＦＥが５０以上２０００以
下の範囲であり、かつ、前記ＰＮＰトランジスタのｈＦ
Ｅが０．０００５以上０．０５以下の範囲であるのが好
ましい。

【００３１】本発明のフォトサイリスタ素子は、ゼロク
ロス機能を実現するためのＭＯＳＦＥＴと、該ＭＯＳＦ
ＥＴを駆動するＶＰ回路を備え、該ＶＰ回路を構成する
フォトトランジスタのベース領域がＳｉＧｅ層またはＳ
ｉ／ＳｉＧｅ超格子層を含んでいるのが好ましい。

【００３２】本発明のフォトサイリスタ素子は、前記Ｖ
Ｐ回路を構成するフォトトランジスタのｈＦＥが５０以
上２０００以下の範囲であるのが好ましい。

【００３３】本発明の双方向フォトサイリスタ素子は、
本発明のフォトサイリスタ素子を２つ備え、各フォトサ
イリスタ素子を構成する前記サイリスタが逆並列に接続
されており、そのことにより上記目的が達成される。

【００３４】以下、本発明の作用について説明する。

【００３５】本発明にあっては、サイリスタとしてのＰ
ＮＰＮ構造を構成するＮＰＮフォトトランジスタのべ一
ス領域（サイリスタのＰゲート領域）が、ＳｉＧｅエピ
タキシャル層またはＳｉ／ＳｉＧｅ超格子層を含む。Ｓ
ｉＧｅ層は、Ｓｉ基板にＰ型不純物を拡散して形成した
拡散領域（従来のフォトサイリスタ素子のＰゲート拡散
領域）に比べてバンドギャップが狭く、キャリアの注入
効率がよい。よって、従来のＮＰＮフォトトランジスタ
に比べてｈＦＥを高くして、サイリスタの光感度（ＩＦ
Ｔ特性）を向上させることが可能である。また、ＳｉＧ
ｅ層は光吸収係数が高いため、これをＰゲート領域に用
いることにより、サイリスタの光感度（ＩＦＴ特性）を
より一層向上させることが可能である。さらに、ＮＰＮ
フォトトランジスタのｈＦＥを高くすることにより動作
応答速度（Ｔｏｎ特性）も向上し、サイリスタとしての
動作応答速度を早くすることが可能である。特に、Ｓｉ
／ＳｉＧｅ超格子構造とすることで、Ｓｉ基板上のＳｉ
Ｇｅ層の実効膜厚を厚くすることが可能となる。

【００３６】例えば、サイリスタを構成するＮＰＮフォ
トトランジスタのｈＦＥは、５０以上２０００以下の範
囲とするのが好ましい。５０未満では高感度化や高速応
答化が不充分となり、２０００を超えると保持電流や転
流特性が低下して、実使用上、デバイスとして機能しな
くなる。

【００３７】また、本発明にあっては、素子裏面をメカ
ニカル研磨するか、またはポリシリコン膜を設けて、い
わゆるＢＳＤ（ＢａｃｋＳｉｄｅＤａｍａｇｅ）処
理を行うことにより、意識的に裏面に欠陥層を設ける。
これにより、Ｓｉ基板内のキャリアライフタイムを短縮
させて、サイリスタを構成するＰＮＰトランジスタのｈ
ＦＥを抑制し、転流特性を向上させることが可能であ
る。

【００３８】例えば、サイリスタを構成するＰＮＰトラ
ンジスタのｈＦＥは、０．０００５以上０．０５以下の
範囲とするのが好ましい。０．０００５未満ではデバイ
スの光感度が不充分であり、０．０５を超えると転流特
性が不十分である。

【００３９】さらに、本発明にあっては、ゼロクロス機
能を実現するためのＭＯＳＦＥＴを駆動するＶＰ回路に
おいて、フォトトランジスタのべ一ス領域が、ＳｉＧｅ
エピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を含
む。これにより、従来のＶＰ回路を構成するフォトトラ
ンジスタに比べてｈＦＥを高くして、ＶＰ回路の動作応
答速度を早くすることが可能である。また、ＭＯＳＦＥ
Ｔを駆動するＶＰ回路の動作応答速度を早くできる結
果、ＭＯＳＦＥＴの動作応答速度を早くすることがで
き、ｄｖ／ｄｔ特性を向上させることが可能である。さ
らに、ＳｉＧｅ層は光吸収係数が高いため、これを用い
ることにより、フォトトランジスタ（サイリスタを構成
するＮＰＮフォトトランジスタおよびＶＰ回路のフォト
トランジスタを含む）の光感度（ＩＦＴ特性）をより一
層向上させることが可能である。

【００４０】例えば、ＶＰ回路を構成するＮＰＮフォト
トランジスタのｈＦＥは、５０以上２０００以下の範囲
とするのが好ましい。５０未満ではＭＯＳＦＥＴ駆動の
ための高速応答化が不十分である。また、ＶＰ回路を構
成するＮＰＮフォトトランジスタとサイリスタを構成す
るＮＰＮフォトトランジスタと同時に作製することか
ら、サイリスタの性能を考慮すると、２０００未満であ
るのが好ましい。

【００４１】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて説明する。

【００４２】（実施形態１）図１は本実施形態１のゼロ
クロス機能付きのフォトサイリスタ素子の概略的な構成
を示す断面図である。ここでは、本実施形態の双方向フ
ォトサイリスタ素子３２ａの片側部であるフォトサイリ
スタ素子３０ａの構成が示されている。また、図２はそ
のフォトサイリスタ素子３０ａの等価回路図である。さ
らに、図３はそのフォトサイリスタ素子３０ａを相互に
逆並列に接続した本実施形態１の双方向フォトサイリス
タ素子３２ａの等価回路図である。

【００４３】本実施形態１のフォトサイリスタ素子３０
ａにおいて、図６および図７に示した従来の双方向フォ
トサイリスタ素子３０と異なる点は、（１）サイリスタ
のＰＮＰＮ構造部を構成するＮＰＮフォトトランジスタ
Ｔｒ２のベース領域（サイリスタのＰゲート領域）３ａ
に、ＳｉＧｅ層を用いたこと、（２）Ｓｉ基板１の裏面
に、メカニカル研磨面１７を設けたこと、および（３）
ゼロクロス用ＭＯＳＦＥＴＴｒ３を駆動するＶＰ回路２
５において、フォトトランジスタＴｒ４のベース領域７
ａに、ＳｉＧｅ層を用いたことである。その他の構成
は、従来のフォトサイリスタ素子３０と同様である。

【００４４】このように構成された２つのフォトサイリ
スタ素子３０ａが、図３に示すように、ＣＨ１およびＣ
Ｈ２としてサイリスタ部分を相互に逆並列にして接続さ
れ、いわゆる点弧用ＳＳＲとして用いられる双方向フォ
トサイリスタ素子３２ａが形成されている。

【００４５】本実施形態の双方向フォトサイリスタ素子
３２ａは、例えば以下のようにして作製することができ
る。

【００４６】まず、図４（ａ）に示すように、Ｎ型Ｓｉ
基板１上に、気相成長法や超高真空化学気相成長法（Ｕ
ＨＶ−ＣＶＤ）等により、ＰＨ₃等からなるＮ型エピタ
キシャル層１ａを成長して、ＮＰＮフォトトランジスタ
Ｔｒ２のベース領域３ａを形成する領域、およびフォト
トランジスタＴｒ４のベース領域７ａを形成する領域を
選択的にパターニングし、エッチングすることにより凹
部３５を形成する。

【００４７】次に、図４（ｂ）に示すように、上記凹
部３５に、気相成長法や超高真空化学気相成長法等によ
り、Ｂ₂Ｈ₄等からなる第１のＰ型エピタキシャル層２１
を成長させた後、その上にＰ型Ｓｉ／ＳｉＧｅ超格子層
１３ａおよび１７ａを形成する。

【００４８】なお、ＳｉとＳｉＧｅとは格子定数が異な
るため、一般的にはＳｉ上にＳｉＧｅを厚く成長させる
ことはできないが、超格子構造とすることで、ＳｉＧｅ
の実効膜厚を厚くすることができる。所望の厚さは、例
えばデバイスの耐圧６００Ｖ以上を得るためには、超格
子層全体で１３μｍ以下である。ここで、凹部３５が拡
散領域２、９よりも浅くなっているのは、作製上の制限
からである。

【００４９】次に、図４（ｃ）に示すように、気相成
長法等により、Ｂ₂Ｈ₄等からなる第２のＰ型エピタキシ
ャル層２３を成長させ、その後、ＳｉＯ₂等の酸化膜１
４ａで全体を覆う。

【００５０】次に, 図４（ｄ）に示すように、Ｎ型Ｓｉ
基板１に、ＰＮＰトランジスタＴｒ１のアノードとなる
Ｐ型拡散領域２、ＭＯＳＦＥＴＴｒ３のウエル拡散領域
９およびゲート抵抗ＲＧＫ５（図４には示していない）
を形成する。これらは、Ｂ（ホウ素）をイオン注入方式
や熱拡散方式により拡散させることにより形成すること
ができる。本実施形態では、ゲート抵抗ＲＧＫ５が約１
００ｋΩになるように拡散を行った。

【００５１】次に、図４（ｅ）に示すように、ＮＰＮ
フォトトランジスタＴｒ２のベース領域（Ｐゲート領
域）３ａ内と、ＭＯＳＦＥＴＴｒ３のウエル拡散領域９
内と、ＶＰ回路２５のフォトトランジスタＴｒ４のベー
ス領域７ａ内に、カソードとなるＮ型拡散領域４、ソー
スおよびドレインとなるＮ型拡散領域１０および１１、
エミッタ領域となるＮ型拡散領域８を形成する。このと
き、Ｎ型のチャンネルストッパー領域１２も同時に形成
する。これらは、Ｐ（リン）をイオン注入方式や熱拡散
方式により拡散させることにより形成することができ
る。

【００５２】その後、図１に示すように、電気的に絶緑
が必要な部分にはＳｉＯ₂等からなるパッシベーション
膜１４を形成し、電気的な接続のためにＡｌ等からなる
配線層（電極層）６を形成する。基板裏面には、研磨面
１７またはポリシリコン膜の上にＡｕ等からなる電極層
１３を形成する。

【００５３】なお、図４では双方向フォトサイリスタ素
子３２ａの片側部分であるフォトサイリスタ素子３０ａ
について示しているが、図３に示したように、２つのフ
ォトサイリスタ素子３０ａをＣＨ１およびＣＨ２とし
て、サイリスタ部分が相互に逆並列に接続されるように
形成することにより、双方向フォトサイリスタ素子３２
ａを作製する。これは、同一基板上に同時に２つのフォ
トサイリスタ素子を形成することにより作製される。こ
のようにして作製された双方向フォトサイリスタ素子３
２ａの表面に直接光を照射すること等により、基本的な
光制御型双方向フォトサイリスタ素子３２ａとして動作
する、いわゆる点弧用ＳＳＲとして用いることができ
る。

【００５４】このようにして得られる本実施形態の双方
向フォトサイリスタ素子３２ａにおいては、サイリスタ
のＰＮＰＮ構造を構成するＮＰＮフォトトランジスタＴ
ｒ２のべ一ス領域３ａが、ＳｉＧｅ超格子層１３ａを含
んでいる。ＳｉＧｅ層は、Ｓｉ基板にＰ型拡散を行って
形成した従来のＮＰＮフォトトランジスタのベース領域
に比べてバンドギャップが狭いので、キャリアの注入効
率がよく、ｈＦＥを高めることができる。図７に示した
従来例ではＮＰＮフォトトランジスタＴｒ２のｈＦＥが
約４０であったのに対して、本実施形態ではＮＰＮフォ
トトランジスタＴｒ２のｈＦＥを約１５０にすることが
できた。これにより、本実施形態の双方向フォトサイリ
スタ素子３２ａの光感度（ＩＦＴ）特性および動作応答
速度（Ｔｏｎ）特性を向上させることができた。また、
ＳｉＧｅ層は光吸収係数が高いため、これをＰゲート領
域３ａに用いることにより、サイリスタの光感度をより
一層向上させることができた。

【００５５】また、Ｓｉ基板１の裏面に、メカニカル研
磨面１７を設けることにより、Ｓｉ基板１内のキャリア
ライフタイムを大幅に短縮させて、ＰＮＰトランジスタ
Ｔｒ１のｈＦＥを抑制することができる。図１に示した
従来例ではＰＮＰトランジスタＴｒ１のｈＦＥが約０．
０３であったのに対して、本実施形態ではＰＮＰトラン
ジスタＴｒ１のｈＦＥを約０．０１にすることができ
た。これにより、本実施形態の双方向フォトサイリスタ
素子３２ａの転流特性を向上させることができた。

【００５６】さらに、ＶＰ回路２５を構成するフォトト
ランジスタＴｒ４のべ一ス領域７ａがＳｉＧｅ超格子層
１７ａを含んでいるので、ＮＰＮフォトトランジスタＴ
ｒ１と同様に、フォトトランジスタＴｒ４のｈＦＥを高
くすることができる。図７に示した従来例ではＶＰ回路
２５を構成するフォトトランジスタＴｒ４のｈＦＥが約
４０であったのに対して、本実施形態ではＶＰ回路２５
を構成するフォトトランジスタＴｒ４のｈＦＥを約１５
０にすることができた。これにより、本実施形態では、
ＶＰ回路２５を構成するＮＰＮフォトトランジスタＴｒ
４の動作応答速度が早くなり、ＭＯＳＦＥＴＴｒ３の動
作応答速度が早くなるので、ｄｖ／ｄｔ耐量を向上させ
ることができた。

【００５７】なお、上記ＮＰＮフォトトランジスタＴｒ
２およびＴｒ４のベース領域３ａおよび７ａは、Ｓｉ基
板１上に超高真空化学気相成長法（ＵＨＶ−ＣＶＤ）を
用いてＳｉＧｅ層（ここでは超格子構造ではないＳｉＧ
ｅ層）を選択的に気相成長させることによっても形成す
ることができる。この方法は、プロセス的には簡単であ
るが、厚さ（縦方向の距離、Ｐ型層の深さ）をあまり厚
くすることができない。よって、素子設計に制限がある
が、実現は可能である。

【００５８】（実施形態２）図５は、実施形態２の双方
向フォトサイリスタ素子の構成を示す断面図である。こ
こでは、双方向フォトサイリスタ素子の片側部であるフ
ォトサイリスタ素子３０ｂの構成を示している。

【００５９】このフォトサイリスタ素子３０ｂは、Ｓｉ
基板１の裏面に、メカニカル研磨面１７の代わりにポリ
シリコン膜１８が設けられている。その他の構成は、実
施形態１のフォトサイリスタ素子３０ａと同じであり、
図３に示すように、２つのフォトサイリスタ素子３０ｂ
をＣＨ１およびＣＨ２として、サイリスタ部分を相互に
逆並列に接続することにより、双方向フォトサイリスタ
素子３２ａとして用いることができる。

【００６０】この構成によっても、Ｓｉ基板１内のキャ
リアライフタイムを大幅に短縮させて、ＰＮＰトランジ
スタＴｒ１のｈＦＥを抑制することができる。図１に示
した従来例ではＰＮＰトランジスタＴｒ１のｈＦＥが約
０．０３であったのに対して、本実施形態ではＰＮＰト
ランジスタＴｒ１のｈＦＥを約０．０１にすることがで
きた。これにより、双方向フォトサイリスタ素子の転流
特性を向上させることができた。

【００６１】

【発明の効果】以上詳述したように、本発明によれば、
ベース領域にＳｉＧｅエピタキシャル層またはＳｉ／Ｓ
ｉＧｅ超格子層を用いることにより、サイリスタを構成
するＮＰＮフォトトランジスタのｈＦＥを高くして、サ
イリスタの光感度（ＩＦＴ特性）および動作応答速度
（Ｔｏｎ特性）を向上させることができる。また、サイ
リスタのＰゲート領域の光吸収係数が高いため、サイリ
スタの光感度をより一層向上させることができる。

【００６２】また、本発明によれば、素子裏面をメカニ
カル研磨するか、またはポリシリコン膜を設けることに
より、サイリスタを構成するＰＮＰトランジスタのｈＦ
Ｅを抑制し、転流特性を向上させることが可能である。

【００６３】さらに、本発明によれば、ゼロクロス機能
を実現するためのＭＯＳＦＥＴを駆動するＶＰ回路にお
いて、ＮＰＮフォトトランジスタのべ一ス領域にＳｉＧ
ｅエピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を用
いることにより、ＶＰ回路を構成するＮＰＮフォトトラ
ンジスタのｈＦＥを高くして、ＶＰ回路の動作応答速度
を早くすることができる。さらに、ＭＯＳＦＥＴの動作
応答速度を早くすることができるので、ｄｖ／ｄｔ特性
を向上させることができる。

【００６４】従って、本発明によれば、光感度が高く、
高速応答可能で、かつ、高耐ノイズ特性を有する双方向
フォトサイリスタ素子を実現することができる。

【図面の簡単な説明】

【図１】実施形態１の双方向フォトサイリスタ素子の概
略構成を示す断面図である。

【図２】実施形態１の双方向フォトサイリスタ素子の片
側部であるフォトサイリスタ素子の等価回路図である。

【図３】実施形態１および実施形態２の双方向フォトサ
イリスタ素子の等価回路図である。

【図４】実施形態１の双方向フォトサイリスタ素子の製
造工程を説明するための断面図である。

【図５】実施形態２の双方向フォトサイリスタ素子の概
略構成を示す断面図である。

【図６】従来の双方向フォトサイリスタ素子の概略構成
を示す断面図である。

【図７】従来の双方向フォトサイリスタ素子の片側部で
あるフォトサイリスタ素子の等価回路図である。

【図８】従来の双方向フォトサイリスタ素子の等価回路
図である。

【符号の説明】

１シリコン基板１ａＮ型エピタキシャル層２アノード拡散領域３Ｐゲート拡散領域３ａＰゲート領域４カソード拡散領域５ゲート抵抗ＲＧＫ６、１３電極層７Ｐ型拡散領域７ａフォトトランジスタＴｒ４のベース領域８Ｎ型拡散領域９ウエル拡散領域１０ソース拡散領域１１ドレイン拡散領域１２チャンネルストッパー領域１３ａ、１７ａＳｉ／ＳｉＧｅ超格子層１４パッシベーション膜１４ａ酸化膜１７研磨面１８ポリシリコン膜２１第１のＰ型エピタキシャル層２３第２のＰ型エピタキシャル層３５凹部２５ＶＰ回路３０、３０ａ、３０ｂフォトサイリスタ素子３２、３２ａ双方向フォトサイリスタ素子Ａアノード端子Ｋカソード端子Ｔｒ１ＰＮＰトランジスタＴｒ２ＮＰＮフォトトランジスタＴｒ３ＭＯＳＦＥＴＴｒ４フォトトランジスタＧゲートＳソースＤドレインＣｊ１シリコン基板とＰゲート拡散領域、またはシリ
コン基板とＰゲート領域との間の接合容量Ｃｊ２フォトトランジスタＴｒ４のコレクタ領域とベ
ース領域との間の接合容量ＺＤクランプダイオードＴ１、Ｔ２双方向フォトサイリスタ素子の電源端子

Claims

【特許請求の範囲】

【請求項１】ＰＮＰトランジスタと、該ＰＮＰトラン
ジスタの一部を共有するＮＰＮフォトトランジスタとか
らなるＰＮＰＮ構造のサイリスタを有するプレーナ型フ
ォトサイリスタ素子であって、該ＮＰＮフォトトランジスタのベース領域がＳｉＧｅエ
ピタキシャル層またはＳｉ／ＳｉＧｅ超格子層を含むフ
ォトサイリスタ素子。
【請求項２】素子裏面がメカニカル研磨されている請
求項１に記載のフォトサイリスタ素子。
【請求項３】素子裏面にポリシリコン膜が設けられて
いる請求項１に記載のフォトサイリスタ素子。
【請求項４】前記ＮＰＮフォトトランジスタのｈＦＥ
が５０以上２０００以下の範囲であり、かつ、前記ＰＮ
ＰトランジスタのｈＦＥが０．０００５以上０．０５以
下の範囲である請求項２または請求項３に記載のフォト
サイリスタ素子。
【請求項５】ゼロクロス機能を実現するためのＭＯＳ
ＦＥＴと、該ＭＯＳＦＥＴを駆動するＶＰ回路を備え、
該ＶＰ回路を構成するフォトトランジスタのベース領域
がＳｉＧｅ層またはＳｉ／ＳｉＧｅ超格子層を含む請求
項１乃至請求項４のいずれかに記載のフォトサイリスタ
素子。
【請求項６】前記ＶＰ回路を構成するフォトトランジ
スタのｈＦＥが５０以上２０００以下の範囲である請求
項５に記載のフォトサイリスタ素子。
【請求項７】請求項１乃至請求項６のいずれかに記載
のフォトサイリスタ素子を２つ備え、各フォトサイリス
タ素子を構成する前記サイリスタが逆並列に接続されて
いる双方向フォトサイリスタ素子。