JP2001318790A - データ処理装置 - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
- G06F9/381—Loop buffering
Abstract
(57)【要約】
【課題】 ゲートディスターブ現象の発生を抑えること
ができ、内蔵フラッシュメモリを用いたデータ処理にお
ける信頼性を向上することができるデータ処理装置を提
供する。 【解決手段】 ＳＲＡＭスタートアドレス記憶手段７に
より指定された番地からＳＲＡＭサイズ記憶手段８によ
り指定された範囲に対応するＳＲＡＭ４の記憶領域に、
フラッシュメモリ２に格納されたプログラムのループ処
理部分を保持することにより、そのループ処理の２回目
からはＳＲＡＭ４のみからリードするため、プログラム
がループした場合には、フラッシュメモリ２へのアクセ
スが行われなくなり、フラッシュメモリ２に対する通常
リードの機会が減少してゲートディスターブ現象が起こ
りにくくなり、フラッシュメモリ２は長期間安定したデ
ータを保持する。
ができ、内蔵フラッシュメモリを用いたデータ処理にお
ける信頼性を向上することができるデータ処理装置を提
供する。 【解決手段】 ＳＲＡＭスタートアドレス記憶手段７に
より指定された番地からＳＲＡＭサイズ記憶手段８によ
り指定された範囲に対応するＳＲＡＭ４の記憶領域に、
フラッシュメモリ２に格納されたプログラムのループ処
理部分を保持することにより、そのループ処理の２回目
からはＳＲＡＭ４のみからリードするため、プログラム
がループした場合には、フラッシュメモリ２へのアクセ
スが行われなくなり、フラッシュメモリ２に対する通常
リードの機会が減少してゲートディスターブ現象が起こ
りにくくなり、フラッシュメモリ２は長期間安定したデ
ータを保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、マイコン等の半導
体デバイスでありデータ処理の際に用いるフラッシュメ
モリを内蔵したデータ処理装置に関するものである。
体デバイスでありデータ処理の際に用いるフラッシュメ
モリを内蔵したデータ処理装置に関するものである。
【０００２】
【従来の技術】従来から、ＯＡ機器や産業機器などに内
蔵あるいは外付けして使用されるコンピュータシステム
における情報処理の分野では、例えばそれらの機器とコ
ンピュータとの間で読み書きされるデータに対して、利
用目的に応じたデータ処理が行われており、そのデータ
処理のためのデータ処理装置が広く使用されている。
蔵あるいは外付けして使用されるコンピュータシステム
における情報処理の分野では、例えばそれらの機器とコ
ンピュータとの間で読み書きされるデータに対して、利
用目的に応じたデータ処理が行われており、そのデータ
処理のためのデータ処理装置が広く使用されている。
【０００３】このようなデータ処理装置は、近年ではマ
イコン（マイクロコンピュータ）やマイクロコントロー
ラ等の半導体デバイスの形態で使用され、通常、データ
処理の際のデータ格納用等に用いられるフラッシュメモ
リが内蔵されている。
イコン（マイクロコンピュータ）やマイクロコントロー
ラ等の半導体デバイスの形態で使用され、通常、データ
処理の際のデータ格納用等に用いられるフラッシュメモ
リが内蔵されている。
【０００４】以上のような従来のデータ処理装置におい
て、そのデバイス内に内蔵されたフラッシュメモリにつ
いて、以下に説明する。図２はデータ処理装置に内蔵さ
れたフラッシュメモリとしてＮＯＲ型フラッシュメモリ
セルの構造を示す模式図である。このフラッシュメモリ
セルにおいて、書き込み時には、図２（ａ）に示すよう
に、メモリセルのゲート（図ではＧと表記）に高電位Ｈ
Ｖ１を印加し、ドレイン（図ではＤと表記）に高電位Ｈ
Ｖ０（ＨＶ０≠ＨＶ１の関係がある）を印加するととも
に、ソース（図ではＳと表記）を接地して、電子がドレ
インからソースに移動する際に、その一部がフローティ
ングゲート（図ではＦＧと表記）に移ることによって、
書き込みが行われる。
て、そのデバイス内に内蔵されたフラッシュメモリにつ
いて、以下に説明する。図２はデータ処理装置に内蔵さ
れたフラッシュメモリとしてＮＯＲ型フラッシュメモリ
セルの構造を示す模式図である。このフラッシュメモリ
セルにおいて、書き込み時には、図２（ａ）に示すよう
に、メモリセルのゲート（図ではＧと表記）に高電位Ｈ
Ｖ１を印加し、ドレイン（図ではＤと表記）に高電位Ｈ
Ｖ０（ＨＶ０≠ＨＶ１の関係がある）を印加するととも
に、ソース（図ではＳと表記）を接地して、電子がドレ
インからソースに移動する際に、その一部がフローティ
ングゲート（図ではＦＧと表記）に移ることによって、
書き込みが行われる。
【０００５】また、消去時には、図２（ｃ）に示すよう
に、メモリセルのゲートは接地しソースに高電位ＨＶ２
（但し、書き込み時の高電位ＨＶ１よりは充分低いレベ
ルであり、ＨＶ１≫ＨＶ２の関係がある）を印加すると
ともに、ドレインはオープン状態にして、フローティン
グゲートから電子を抜くことによって、消去が行われ
る。
に、メモリセルのゲートは接地しソースに高電位ＨＶ２
（但し、書き込み時の高電位ＨＶ１よりは充分低いレベ
ルであり、ＨＶ１≫ＨＶ２の関係がある）を印加すると
ともに、ドレインはオープン状態にして、フローティン
グゲートから電子を抜くことによって、消去が行われ
る。
【０００６】一方、通常リード時には、図２（ｂ）に示
すように、メモリセルのゲートに高電位ＨＶ２（但し、
書き込み時の高電位ＨＶ１よりは充分低いレベルであ
り、ＨＶ１≫ＨＶ２の関係がある）を印加するととも
に、ソースを接地した状態で、ドレインの電位がＨｉｇ
ｈ（Ｈ）レベルかＬｏｗ（Ｌ）レベルかを認識すること
によって、その状態に応じたデータが読み出される。
すように、メモリセルのゲートに高電位ＨＶ２（但し、
書き込み時の高電位ＨＶ１よりは充分低いレベルであ
り、ＨＶ１≫ＨＶ２の関係がある）を印加するととも
に、ソースを接地した状態で、ドレインの電位がＨｉｇ
ｈ（Ｈ）レベルかＬｏｗ（Ｌ）レベルかを認識すること
によって、その状態に応じたデータが読み出される。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来のＮＯＲ型フラッシュメモリ構成を有するデー
タ処理装置では、そのフラッシュメモリ構成において、
通常リード時にドレインがプリチャージなどで高電位で
あった場合、ゲートの高電位が書き込み時よりは充分レ
ベルは低いとはいえ高電位なため、書き込みと同じ状態
となって電子がフローティングゲートに少しづつ入り、
記憶情報が変化していく現象、いわゆる、一般的にゲー
トディスターブと呼ばれている現象が発生し、データ処
理における信頼性が低下するという問題点を有してい
た。
うな従来のＮＯＲ型フラッシュメモリ構成を有するデー
タ処理装置では、そのフラッシュメモリ構成において、
通常リード時にドレインがプリチャージなどで高電位で
あった場合、ゲートの高電位が書き込み時よりは充分レ
ベルは低いとはいえ高電位なため、書き込みと同じ状態
となって電子がフローティングゲートに少しづつ入り、
記憶情報が変化していく現象、いわゆる、一般的にゲー
トディスターブと呼ばれている現象が発生し、データ処
理における信頼性が低下するという問題点を有してい
た。
【０００８】本発明は、上記従来の問題点を解決するも
ので、ゲートディスターブ現象の発生を抑えることがで
き、内蔵フラッシュメモリを用いたデータ処理における
信頼性を向上することができるデータ処理装置を提供す
る。
ので、ゲートディスターブ現象の発生を抑えることがで
き、内蔵フラッシュメモリを用いたデータ処理における
信頼性を向上することができるデータ処理装置を提供す
る。
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のデータ処理装置は、ＳＲＡＭスタートアド
レス記憶手段により指定された番地からＳＲＡＭサイズ
記憶手段により指定された範囲に対応するＳＲＡＭの記
憶領域に、フラッシュメモリに格納されたプログラムの
ループ処理部分を保持することにより、そのループ処理
の２回目からはＳＲＡＭのみからリードするため、プロ
グラムがループした場合には、フラッシュメモリへのア
クセスが行われなくなり、フラッシュメモリに対する通
常リードの機会が減少してゲートディスターブ現象が起
こりにくくなり、フラッシュメモリは長期間安定したデ
ータを保持することを特徴とする。
めに本発明のデータ処理装置は、ＳＲＡＭスタートアド
レス記憶手段により指定された番地からＳＲＡＭサイズ
記憶手段により指定された範囲に対応するＳＲＡＭの記
憶領域に、フラッシュメモリに格納されたプログラムの
ループ処理部分を保持することにより、そのループ処理
の２回目からはＳＲＡＭのみからリードするため、プロ
グラムがループした場合には、フラッシュメモリへのア
クセスが行われなくなり、フラッシュメモリに対する通
常リードの機会が減少してゲートディスターブ現象が起
こりにくくなり、フラッシュメモリは長期間安定したデ
ータを保持することを特徴とする。
【００１０】以上により、ゲートディスターブ現象の発
生を抑えることができ、内蔵フラッシュメモリを用いた
データ処理における信頼性を向上することができる。
生を抑えることができ、内蔵フラッシュメモリを用いた
データ処理における信頼性を向上することができる。
【００１１】
【発明の実施の形態】本発明の請求項１に記載のデータ
処理装置は、 ＣＰＵによるデータ処理の際に用いるフ
ラッシュメモリを内蔵したデータ処理装置において、前
記ＣＰＵによるデータ処理の際に各部の動作を制御する
コントローラと、前記フラッシュメモリとともに装置に
内蔵されたＳＲＡＭと、前記ＳＲＡＭのアドレス情報源
を撰択するセレクタと、前記ＣＰＵからは実行アドレス
およびリードかライトかを示すＲ／Ｗ信号と前記コント
ローラからはリード開始およびライト開始を示す各信号
とに基づいて、前記フラッシュメモリへのチップセレク
ト信号、前記ＳＲＡＭへのチップセレクト信号およびＲ
／Ｗ信号、前記セレクタによる前記アドレス情報源の撰
択を制御する制御信号を発生するチップセレクト−Ｒ／
Ｗ発生手段と、前記ＳＲＡＭにおける使用可能な領域の
スタートアドレスを記憶しているＳＲＡＭスタートアド
レス記憶手段と、前記ＳＲＡＭにおける使用可能領域の
容量サイズを記憶しているＳＲＡＭサイズ記憶手段と、
前記ＣＰＵからの実行アドレスをモニタして前記データ
処理における分岐処理を検出し、その分岐方向に応じて
正方向分岐信号および負方向分岐信号を出力する分岐検
出手段と、前記分岐検出手段からの負方向分岐信号のタ
イミングで前記ＳＲＡＭにおける使用可能領域のアドレ
スを保持記憶するＳＲＡＭアドレス記憶手段と、前記分
岐検出手段からの負方向分岐信号のタイミングで前記Ｃ
ＰＵからの実行アドレスを保持記憶するＥＮＤ実行アド
レス記憶手段と、前記コントローラから出力されるスタ
ート実行アドレス記憶指示信号のタイミングで前記ＣＰ
Ｕからの実行アドレスを保持記憶するＳＴＡＲＴ実行ア
ドレス記憶手段と、前記ＳＲＡＭスタートアドレス記憶
手段と前記ＳＲＡＭアドレス記憶手段と前記コントロー
ラからの各信号に基づいて、前記ＳＲＡＭにおける使用
可能領域のアドレスを発生するＳＲＡＭアドレス発生手
段とを備え、前記チップセレクト−Ｒ／Ｗ発生手段を、
前記分岐検出手段からの正方向分岐信号および負方向分
岐信号のタイミングで前記コントローラから出力された
リード開始およびライト開始信号に基づいて、前記ＳＲ
ＡＭスタートアドレス記憶手段により指定された番地か
らＳＲＡＭサイズ記憶手段により指定された範囲に対応
するＳＲＡＭの記憶領域に、前記フラッシュメモリに格
納されたプログラムの分岐によるループ処理部分を保持
するように、前記フラッシュメモリへのチップセレクト
信号、前記ＳＲＡＭへのチップセレクト信号およびＲ／
Ｗ信号、前記セレクタによる前記アドレス情報源の撰択
を制御する制御信号を出力するよう構成する。
処理装置は、 ＣＰＵによるデータ処理の際に用いるフ
ラッシュメモリを内蔵したデータ処理装置において、前
記ＣＰＵによるデータ処理の際に各部の動作を制御する
コントローラと、前記フラッシュメモリとともに装置に
内蔵されたＳＲＡＭと、前記ＳＲＡＭのアドレス情報源
を撰択するセレクタと、前記ＣＰＵからは実行アドレス
およびリードかライトかを示すＲ／Ｗ信号と前記コント
ローラからはリード開始およびライト開始を示す各信号
とに基づいて、前記フラッシュメモリへのチップセレク
ト信号、前記ＳＲＡＭへのチップセレクト信号およびＲ
／Ｗ信号、前記セレクタによる前記アドレス情報源の撰
択を制御する制御信号を発生するチップセレクト−Ｒ／
Ｗ発生手段と、前記ＳＲＡＭにおける使用可能な領域の
スタートアドレスを記憶しているＳＲＡＭスタートアド
レス記憶手段と、前記ＳＲＡＭにおける使用可能領域の
容量サイズを記憶しているＳＲＡＭサイズ記憶手段と、
前記ＣＰＵからの実行アドレスをモニタして前記データ
処理における分岐処理を検出し、その分岐方向に応じて
正方向分岐信号および負方向分岐信号を出力する分岐検
出手段と、前記分岐検出手段からの負方向分岐信号のタ
イミングで前記ＳＲＡＭにおける使用可能領域のアドレ
スを保持記憶するＳＲＡＭアドレス記憶手段と、前記分
岐検出手段からの負方向分岐信号のタイミングで前記Ｃ
ＰＵからの実行アドレスを保持記憶するＥＮＤ実行アド
レス記憶手段と、前記コントローラから出力されるスタ
ート実行アドレス記憶指示信号のタイミングで前記ＣＰ
Ｕからの実行アドレスを保持記憶するＳＴＡＲＴ実行ア
ドレス記憶手段と、前記ＳＲＡＭスタートアドレス記憶
手段と前記ＳＲＡＭアドレス記憶手段と前記コントロー
ラからの各信号に基づいて、前記ＳＲＡＭにおける使用
可能領域のアドレスを発生するＳＲＡＭアドレス発生手
段とを備え、前記チップセレクト−Ｒ／Ｗ発生手段を、
前記分岐検出手段からの正方向分岐信号および負方向分
岐信号のタイミングで前記コントローラから出力された
リード開始およびライト開始信号に基づいて、前記ＳＲ
ＡＭスタートアドレス記憶手段により指定された番地か
らＳＲＡＭサイズ記憶手段により指定された範囲に対応
するＳＲＡＭの記憶領域に、前記フラッシュメモリに格
納されたプログラムの分岐によるループ処理部分を保持
するように、前記フラッシュメモリへのチップセレクト
信号、前記ＳＲＡＭへのチップセレクト信号およびＲ／
Ｗ信号、前記セレクタによる前記アドレス情報源の撰択
を制御する制御信号を出力するよう構成する。
【００１２】この構成によると、ＳＲＡＭスタートアド
レス記憶手段により指定された番地からＳＲＡＭサイズ
記憶手段により指定された範囲に対応するＳＲＡＭの記
憶領域に、フラッシュメモリに格納されたプログラムの
ループ処理部分を保持することにより、そのループ処理
の２回目からはＳＲＡＭのみからリードするため、プロ
グラムがループした場合には、フラッシュメモリへのア
クセスが行われなくなり、フラッシュメモリに対する通
常リードの機会が減少してゲートディスターブ現象が起
こりにくくなり、フラッシュメモリは長期間安定したデ
ータを保持する。
レス記憶手段により指定された番地からＳＲＡＭサイズ
記憶手段により指定された範囲に対応するＳＲＡＭの記
憶領域に、フラッシュメモリに格納されたプログラムの
ループ処理部分を保持することにより、そのループ処理
の２回目からはＳＲＡＭのみからリードするため、プロ
グラムがループした場合には、フラッシュメモリへのア
クセスが行われなくなり、フラッシュメモリに対する通
常リードの機会が減少してゲートディスターブ現象が起
こりにくくなり、フラッシュメモリは長期間安定したデ
ータを保持する。
【００１３】以下、本発明の実施の形態を示すデータ処
理装置について、図面を参照しながら具体的に説明す
る。このデータ処理装置はフラッシュメモリ内蔵型のデ
ータ処理装置とする。
理装置について、図面を参照しながら具体的に説明す
る。このデータ処理装置はフラッシュメモリ内蔵型のデ
ータ処理装置とする。
【００１４】図１は本実施の形態のデータ処理装置の構
成を示すブロック図である。図１において、１はＣＰ
Ｕ、２はＦｌａｓｈメモリ、３はＦｌａｓｈメモリ２に
Ｆｌａｓｈ−チップセレクト信号（Ｆｌａｓｈ−ＣＳ信
号）１７を供給するとともにＳＲＡＭ４にＳＲＡＭ−Ｒ
／Ｗ信号１９を供給し、さらにセレクタ（ＳＥＬ）５を
セレクタ制御信号２０により制御するチップセレクト−
Ｒ／Ｗ（ＣＳ−Ｒ／Ｗ）発生装置、４はＳＲＡＭ、５は
ＳＲＡＭ４に対してアクセスする際のアドレス情報源を
切り換えて選択するセレクタ、６はＳＲＡＭ４用のアド
レスを発生するアドレス情報源であるＳＲＡＭアドレス
発生装置、７はＳＲＡＭ４における使用可能領域の先頭
アドレスを記憶しておくＳＲＡＭスタートアドレス記憶
装置、８はＳＲＡＭ４における使用可能領域のサイズ
（容量）を記憶しておくＳＲＡＭサイズ記憶装置、９は
分岐検出装置１２の出力信号である負方向分岐信号２７
によりＳＲＡＭアドレス発生装置６のアドレスを記憶す
るＳＲＡＭアドレス記憶装置、１０は分岐検出装置１２
の出力信号である負方向分岐信号２７によりＣＰＵ１の
実行アドレスを記憶するＥＮＤ実行アドレス記憶装置、
１１はコントローラ１３の出力信号であるスタート実行
アドレス記憶指示信号２９によりＣＰＵ１の実行アドレ
スを記憶するＳＴＡＲＴ実行アドレス記憶装置、１２は
分岐処理のアドレスを検出する分岐検出装置、１３はチ
ップセレクト−Ｒ／Ｗ発生装置３とＳＲＡＭアドレス発
生装置６とＳＴＡＲＴ実行アドレス記憶装置１１を制御
するコントローラである。
成を示すブロック図である。図１において、１はＣＰ
Ｕ、２はＦｌａｓｈメモリ、３はＦｌａｓｈメモリ２に
Ｆｌａｓｈ−チップセレクト信号（Ｆｌａｓｈ−ＣＳ信
号）１７を供給するとともにＳＲＡＭ４にＳＲＡＭ−Ｒ
／Ｗ信号１９を供給し、さらにセレクタ（ＳＥＬ）５を
セレクタ制御信号２０により制御するチップセレクト−
Ｒ／Ｗ（ＣＳ−Ｒ／Ｗ）発生装置、４はＳＲＡＭ、５は
ＳＲＡＭ４に対してアクセスする際のアドレス情報源を
切り換えて選択するセレクタ、６はＳＲＡＭ４用のアド
レスを発生するアドレス情報源であるＳＲＡＭアドレス
発生装置、７はＳＲＡＭ４における使用可能領域の先頭
アドレスを記憶しておくＳＲＡＭスタートアドレス記憶
装置、８はＳＲＡＭ４における使用可能領域のサイズ
（容量）を記憶しておくＳＲＡＭサイズ記憶装置、９は
分岐検出装置１２の出力信号である負方向分岐信号２７
によりＳＲＡＭアドレス発生装置６のアドレスを記憶す
るＳＲＡＭアドレス記憶装置、１０は分岐検出装置１２
の出力信号である負方向分岐信号２７によりＣＰＵ１の
実行アドレスを記憶するＥＮＤ実行アドレス記憶装置、
１１はコントローラ１３の出力信号であるスタート実行
アドレス記憶指示信号２９によりＣＰＵ１の実行アドレ
スを記憶するＳＴＡＲＴ実行アドレス記憶装置、１２は
分岐処理のアドレスを検出する分岐検出装置、１３はチ
ップセレクト−Ｒ／Ｗ発生装置３とＳＲＡＭアドレス発
生装置６とＳＴＡＲＴ実行アドレス記憶装置１１を制御
するコントローラである。
【００１５】また、１４はアドレスバス、１５はデータ
バス、１６はＣＰＵ１からのリードライトを示すＣＰＵ
＿ＲＷ信号、１７はＦｌａｓｈメモリ２へのチップセレ
クト信号（Ｆｌａｓｈ＿ＣＳ信号）、１８はＳＲＡＭ４
へのチップセレクト信号（ＳＲＡＭ＿ＣＳ信号）、１９
はＳＲＡＭ４へのリードライトを示すＳＲＡＭ＿ＲＷ信
号、２０はセレクタ５のセレクタ制御信号、２１はＳＲ
ＡＭ用アドレス信号、２２はＳＲＡＭアドレス記憶装置
９が出力するアドレス信号、２３はＥＮＤ実行アドレス
記憶装置１０が出力するアドレス信号、２４はＳＴＡＲ
Ｔ実行アドレス記憶装置１１が出力するアドレス信号、
２５はＳＲＡＭスタートアドレス記憶装置７が出力する
アドレス信号、２６はＳＲＡＭサイズ記憶装置８が出力
するサイズ信号、２７は分岐検出装置１２が出力する負
方向分岐信号、２８は分岐検出装置１２が出力する正方
向分岐信号、２９はコントローラ１３が出力するＳＴＡ
ＲＴ実行アドレス記憶指示信号、３０はコントローラ１
３が出力するリード開始信号、３１はコントローラ１３
が出力するライト開始信号、３２はコントローラ１３が
出力するオフセットアドレス信号である。
バス、１６はＣＰＵ１からのリードライトを示すＣＰＵ
＿ＲＷ信号、１７はＦｌａｓｈメモリ２へのチップセレ
クト信号（Ｆｌａｓｈ＿ＣＳ信号）、１８はＳＲＡＭ４
へのチップセレクト信号（ＳＲＡＭ＿ＣＳ信号）、１９
はＳＲＡＭ４へのリードライトを示すＳＲＡＭ＿ＲＷ信
号、２０はセレクタ５のセレクタ制御信号、２１はＳＲ
ＡＭ用アドレス信号、２２はＳＲＡＭアドレス記憶装置
９が出力するアドレス信号、２３はＥＮＤ実行アドレス
記憶装置１０が出力するアドレス信号、２４はＳＴＡＲ
Ｔ実行アドレス記憶装置１１が出力するアドレス信号、
２５はＳＲＡＭスタートアドレス記憶装置７が出力する
アドレス信号、２６はＳＲＡＭサイズ記憶装置８が出力
するサイズ信号、２７は分岐検出装置１２が出力する負
方向分岐信号、２８は分岐検出装置１２が出力する正方
向分岐信号、２９はコントローラ１３が出力するＳＴＡ
ＲＴ実行アドレス記憶指示信号、３０はコントローラ１
３が出力するリード開始信号、３１はコントローラ１３
が出力するライト開始信号、３２はコントローラ１３が
出力するオフセットアドレス信号である。
【００１６】以上のように構成されたフラッシュメモリ
内蔵型のデータ処理装置について、その動作を以下に説
明する。まず、ＣＰＵ１からＦｌａｓｈメモリ２にアク
セスがあったとき、コントローラ１３は、アドレスバス
１４上の実行アドレスが、ＳＴＡＲＴ実行アドレス記憶
装置１１からのアドレス信号２４とＥＮＤ実行アドレス
記憶装置１０からのアドレス信号２３との間に入ってい
なかった場合には、ライト開始信号３１を発生して、Ｓ
ＴＡＲＴ実行アドレス記憶装置１１にその時のアドレス
バス１４上の実行アドレスを記憶させる。
内蔵型のデータ処理装置について、その動作を以下に説
明する。まず、ＣＰＵ１からＦｌａｓｈメモリ２にアク
セスがあったとき、コントローラ１３は、アドレスバス
１４上の実行アドレスが、ＳＴＡＲＴ実行アドレス記憶
装置１１からのアドレス信号２４とＥＮＤ実行アドレス
記憶装置１０からのアドレス信号２３との間に入ってい
なかった場合には、ライト開始信号３１を発生して、Ｓ
ＴＡＲＴ実行アドレス記憶装置１１にその時のアドレス
バス１４上の実行アドレスを記憶させる。
【００１７】以降、コントローラ１３は、分岐検出装置
１２がアドレスバス１４上からそのアドレスの進行状態
により分岐処理を検出して負方向分岐信号２７を発生す
るまで、アドレスバス１４上の実行アドレスがＳＴＡＲ
Ｔ実行アドレス信号２４からＳＲＡＭサイズ記憶装置８
のサイズ値の範囲内かをモニタし、範囲内ならそのオフ
セット値をそのまま出力し、範囲を越えた場合でそれが
分岐命令による場合（正方向分岐信号２８を発生した場
合）は、ライト開始信号３１を発生し、ＳＴＡＲＴ実行
アドレス記憶装置１１にその時のアドレスバス１４上の
実行アドレスを記憶させ、範囲を越えた場合でそれが分
岐命令によらない場合、ＳＲＡＭサイズ記憶装置８の出
力値を減算した分のオフセット値を出力する。
１２がアドレスバス１４上からそのアドレスの進行状態
により分岐処理を検出して負方向分岐信号２７を発生す
るまで、アドレスバス１４上の実行アドレスがＳＴＡＲ
Ｔ実行アドレス信号２４からＳＲＡＭサイズ記憶装置８
のサイズ値の範囲内かをモニタし、範囲内ならそのオフ
セット値をそのまま出力し、範囲を越えた場合でそれが
分岐命令による場合（正方向分岐信号２８を発生した場
合）は、ライト開始信号３１を発生し、ＳＴＡＲＴ実行
アドレス記憶装置１１にその時のアドレスバス１４上の
実行アドレスを記憶させ、範囲を越えた場合でそれが分
岐命令によらない場合、ＳＲＡＭサイズ記憶装置８の出
力値を減算した分のオフセット値を出力する。
【００１８】コントローラ１３は、分岐検出装置１２が
負方向分岐信号２７を発生すると、アドレスバス１４上
の実行アドレスが、ＳＴＡＲＴ実行アドレス記憶装置１
１からのアドレス信号２４とＥＮＤ実行アドレス記憶装
置１０からのアドレス信号２３との間に入っているかを
確認し、入っている場合には、リード開始信号３０を発
生する。それ以降、再びライト開始信号３１を発生する
まで、アドレスバス１４上の実行アドレスが、ＳＴＡＲ
Ｔ実行アドレス記憶装置１１の値とＥＮＤ実行アドレス
記憶装置１０の値との間かをモニタして、それらの間に
ある場合には、ＥＮＤ実行アドレス記憶装置１０の値か
らのオフセット値を出力する。
負方向分岐信号２７を発生すると、アドレスバス１４上
の実行アドレスが、ＳＴＡＲＴ実行アドレス記憶装置１
１からのアドレス信号２４とＥＮＤ実行アドレス記憶装
置１０からのアドレス信号２３との間に入っているかを
確認し、入っている場合には、リード開始信号３０を発
生する。それ以降、再びライト開始信号３１を発生する
まで、アドレスバス１４上の実行アドレスが、ＳＴＡＲ
Ｔ実行アドレス記憶装置１１の値とＥＮＤ実行アドレス
記憶装置１０の値との間かをモニタして、それらの間に
ある場合には、ＥＮＤ実行アドレス記憶装置１０の値か
らのオフセット値を出力する。
【００１９】分岐処理において負方向分岐が発生した場
合には、ＳＲＡＭアドレス記憶装置９は、その時のＳＲ
ＡＭアドレス発生装置６からのＳＲＡＭ用アドレス信号
２１を記憶し、ＥＮＤ実行アドレス記憶装置１０は、そ
の時のアドレスバス１４上の実行アドレスを記憶する。
合には、ＳＲＡＭアドレス記憶装置９は、その時のＳＲ
ＡＭアドレス発生装置６からのＳＲＡＭ用アドレス信号
２１を記憶し、ＥＮＤ実行アドレス記憶装置１０は、そ
の時のアドレスバス１４上の実行アドレスを記憶する。
【００２０】ＳＲＡＭアドレス発生装置６は、ライト開
始信号３１が発生すると、ＳＲＡＭスタートアドレス記
憶装置７からのアドレス信号２５を入力して、ＳＲＡＭ
用アドレス信号２１としてセレクタ５に出力し、以降、
オフセットアドレス信号３２の値をＳＲＡＭスタートア
ドレス記憶装置７からのアドレス信号２５に加算して、
ＳＲＡＭ用アドレス信号２１としてセレクタ５に出力
し、リード開始信号３０が発生すると、ＳＲＡＭアドレ
ス記憶装置９からのアドレス信号２２を入力して、ＳＲ
ＡＭ用アドレス信号２１としてセレクタ５に出力し、以
降、オフセットアドレス信号３２の値をＳＲＡＭアドレ
ス記憶装置９の出力値に減算してセレクタ５に出力す
る。
始信号３１が発生すると、ＳＲＡＭスタートアドレス記
憶装置７からのアドレス信号２５を入力して、ＳＲＡＭ
用アドレス信号２１としてセレクタ５に出力し、以降、
オフセットアドレス信号３２の値をＳＲＡＭスタートア
ドレス記憶装置７からのアドレス信号２５に加算して、
ＳＲＡＭ用アドレス信号２１としてセレクタ５に出力
し、リード開始信号３０が発生すると、ＳＲＡＭアドレ
ス記憶装置９からのアドレス信号２２を入力して、ＳＲ
ＡＭ用アドレス信号２１としてセレクタ５に出力し、以
降、オフセットアドレス信号３２の値をＳＲＡＭアドレ
ス記憶装置９の出力値に減算してセレクタ５に出力す
る。
【００２１】チップセレクト−Ｒ／Ｗ発生装置３は、ア
ドレスバス１４上からその実行アドレスがＳＲＡＭ４に
対するアドレス領域と判定した場合、セレクタ制御信号
２０によりセレクタ５にアドレスバス１４上の実行アド
レスを撰択させ、ＳＲＡＭ４に対してＳＲＡＭ＿ＣＳ信
号１８を発生し、ＣＰＵ＿ＲＷ信号１６をそのままＳＲ
ＡＭ＿ＲＷ信号１９として出力する。
ドレスバス１４上からその実行アドレスがＳＲＡＭ４に
対するアドレス領域と判定した場合、セレクタ制御信号
２０によりセレクタ５にアドレスバス１４上の実行アド
レスを撰択させ、ＳＲＡＭ４に対してＳＲＡＭ＿ＣＳ信
号１８を発生し、ＣＰＵ＿ＲＷ信号１６をそのままＳＲ
ＡＭ＿ＲＷ信号１９として出力する。
【００２２】一方、アドレスバス１４上からその実行ア
ドレスがＦｌａｓｈメモリ２に対するアドレス領域と判
定した場合、セレクタ制御信号２０によりセレクタ５に
ＳＲＡＭ用アドレス２１を撰択させ、さらにコントロー
ラ１３から最近ライト開始信号３１が発生していたら、
Ｆｌａｓｈ＿ＣＳ信号１７とＳＲＡＭ＿ＣＳ信号１８を
発生して、ＳＲＡＭ＿ＲＷ信号１９をライト状態にし、
コントローラ１３から最近リード開始信号３０が発生し
ていたら、Ｆｌａｓｈ＿ＣＳ信号１７はネゲートしてＳ
ＲＡＭ＿ＣＳ信号１８のみ発生にして、ＳＲＡＭ＿ＲＷ
信号１９をリード状態にする。
ドレスがＦｌａｓｈメモリ２に対するアドレス領域と判
定した場合、セレクタ制御信号２０によりセレクタ５に
ＳＲＡＭ用アドレス２１を撰択させ、さらにコントロー
ラ１３から最近ライト開始信号３１が発生していたら、
Ｆｌａｓｈ＿ＣＳ信号１７とＳＲＡＭ＿ＣＳ信号１８を
発生して、ＳＲＡＭ＿ＲＷ信号１９をライト状態にし、
コントローラ１３から最近リード開始信号３０が発生し
ていたら、Ｆｌａｓｈ＿ＣＳ信号１７はネゲートしてＳ
ＲＡＭ＿ＣＳ信号１８のみ発生にして、ＳＲＡＭ＿ＲＷ
信号１９をリード状態にする。
【００２３】以上のように本実施の形態によれば、ＳＲ
ＡＭスタートアドレス記憶装置７により指定された番地
からＳＲＡＭサイズ記憶装置８により指定された範囲に
対応するＳＲＡＭ４の記憶領域に、フラッシュメモリ２
に格納されたプログラムのループ処理部分を保持するこ
とにより、そのループ処理の２回目からはＳＲＡＭ４の
みからリードするため、プログラムがループした場合に
は、フラッシュメモリ２へのアクセスが行われなくな
り、図２（ｂ）のようなフラッシュメモリ２に対する通
常リードの機会が減少してゲートディスターブ現象が起
こりにくくなり、フラッシュメモリ２は長期間安定した
データを保持することができる。
ＡＭスタートアドレス記憶装置７により指定された番地
からＳＲＡＭサイズ記憶装置８により指定された範囲に
対応するＳＲＡＭ４の記憶領域に、フラッシュメモリ２
に格納されたプログラムのループ処理部分を保持するこ
とにより、そのループ処理の２回目からはＳＲＡＭ４の
みからリードするため、プログラムがループした場合に
は、フラッシュメモリ２へのアクセスが行われなくな
り、図２（ｂ）のようなフラッシュメモリ２に対する通
常リードの機会が減少してゲートディスターブ現象が起
こりにくくなり、フラッシュメモリ２は長期間安定した
データを保持することができる。
【００２４】その結果、ゲートディスターブ現象の発生
を抑えることができ、内蔵フラッシュメモリを用いたデ
ータ処理における信頼性を向上することができる。
を抑えることができ、内蔵フラッシュメモリを用いたデ
ータ処理における信頼性を向上することができる。
【００２５】
【発明の効果】以上のように本発明によれば、ＳＲＡＭ
スタートアドレス記憶手段により指定された番地からＳ
ＲＡＭサイズ記憶手段により指定された範囲に対応する
ＳＲＡＭの記憶領域に、フラッシュメモリに格納された
プログラムのループ処理部分を保持することにより、そ
のループ処理の２回目からはＳＲＡＭのみからリードす
るため、プログラムがループした場合には、フラッシュ
メモリへのアクセスが行われなくなり、フラッシュメモ
リに対する通常リードの機会が減少してゲートディスタ
ーブ現象が起こりにくくなり、フラッシュメモリは長期
間安定したデータを保持することができる。
スタートアドレス記憶手段により指定された番地からＳ
ＲＡＭサイズ記憶手段により指定された範囲に対応する
ＳＲＡＭの記憶領域に、フラッシュメモリに格納された
プログラムのループ処理部分を保持することにより、そ
のループ処理の２回目からはＳＲＡＭのみからリードす
るため、プログラムがループした場合には、フラッシュ
メモリへのアクセスが行われなくなり、フラッシュメモ
リに対する通常リードの機会が減少してゲートディスタ
ーブ現象が起こりにくくなり、フラッシュメモリは長期
間安定したデータを保持することができる。
【００２６】そのため、ゲートディスターブ現象の発生
を抑えることができ、内蔵フラッシュメモリを用いたデ
ータ処理における信頼性を向上することができる。
を抑えることができ、内蔵フラッシュメモリを用いたデ
ータ処理における信頼性を向上することができる。
【図１】本発明の実施の形態のデータ処理装置の構成を
示すブロック図
示すブロック図
【図２】従来のデータ処理装置における内蔵フラッシュ
メモリの構造を示す模式図
メモリの構造を示す模式図
１ ＣＰＵ ２ フラッシュメモリ（Ｆｌａｓｈメモリ） ３ チップセレクト−Ｒ／Ｗ発生装置（ＣＳ−Ｒ／Ｗ
発生装置） ４ ＳＲＡＭ ５ セレクタ（ＳＥＬ） ６ ＳＲＡＭアドレス発生装置 ７ ＳＲＡＭスタートアドレス記憶装置 ８ ＳＲＡＭサイズ記憶装置 ９ ＳＲＡＭアドレス記憶装置 １０ ＥＮＤ実行アドレス記憶装置 １１ ＳＴＡＲＴ実行アドレス記憶装置 １２ 分岐検出装置 １３ コントローラ １４ アドレスバス １５ データバス １６ ＣＰＵ＿ＲＷ信号 １７ Ｆｌａｓｈ＿ＣＳ信号 １８ ＳＲＡＭ＿ＣＳ信号 １９ ＳＲＡＭ＿ＲＷ信号 ２０ セレクタ制御信号 ２１ ＳＲＡＭ用アドレス信号 ２２、２３、２４、２５ アドレス信号 ２６ サイズ信号 ２７ 負方向分岐信号 ２８ 正方向分岐信号 ２９ ＳＴＡＲＴ実行アドレス記憶指示信号 ３０ リード開始信号 ３１ ライト開始信号 ３２ オフセットアドレス信号
発生装置） ４ ＳＲＡＭ ５ セレクタ（ＳＥＬ） ６ ＳＲＡＭアドレス発生装置 ７ ＳＲＡＭスタートアドレス記憶装置 ８ ＳＲＡＭサイズ記憶装置 ９ ＳＲＡＭアドレス記憶装置 １０ ＥＮＤ実行アドレス記憶装置 １１ ＳＴＡＲＴ実行アドレス記憶装置 １２ 分岐検出装置 １３ コントローラ １４ アドレスバス １５ データバス １６ ＣＰＵ＿ＲＷ信号 １７ Ｆｌａｓｈ＿ＣＳ信号 １８ ＳＲＡＭ＿ＣＳ信号 １９ ＳＲＡＭ＿ＲＷ信号 ２０ セレクタ制御信号 ２１ ＳＲＡＭ用アドレス信号 ２２、２３、２４、２５ アドレス信号 ２６ サイズ信号 ２７ 負方向分岐信号 ２８ 正方向分岐信号 ２９ ＳＴＡＲＴ実行アドレス記憶指示信号 ３０ リード開始信号 ３１ ライト開始信号 ３２ オフセットアドレス信号
Claims (1)
- 【請求項１】 ＣＰＵによるデータ処理の際に用いるフ
ラッシュメモリを内蔵したデータ処理装置において、前
記ＣＰＵによるデータ処理の際に各部の動作を制御する
コントローラと、前記フラッシュメモリとともに装置に
内蔵されたＳＲＡＭと、前記ＳＲＡＭのアドレス情報源
を撰択するセレクタと、前記ＣＰＵからは実行アドレス
およびリードかライトかを示すＲ／Ｗ信号と前記コント
ローラからはリード開始およびライト開始を示す各信号
とに基づいて、前記フラッシュメモリへのチップセレク
ト信号、前記ＳＲＡＭへのチップセレクト信号およびＲ
／Ｗ信号、前記セレクタによる前記アドレス情報源の撰
択を制御する制御信号を発生するチップセレクト−Ｒ／
Ｗ発生手段と、前記ＳＲＡＭにおける使用可能な領域の
スタートアドレスを記憶しているＳＲＡＭスタートアド
レス記憶手段と、前記ＳＲＡＭにおける使用可能領域の
容量サイズを記憶しているＳＲＡＭサイズ記憶手段と、
前記ＣＰＵからの実行アドレスをモニタして前記データ
処理における分岐処理を検出し、その分岐方向に応じて
正方向分岐信号および負方向分岐信号を出力する分岐検
出手段と、前記分岐検出手段からの負方向分岐信号のタ
イミングで前記ＳＲＡＭにおける使用可能領域のアドレ
スを保持記憶するＳＲＡＭアドレス記憶手段と、前記分
岐検出手段からの負方向分岐信号のタイミングで前記Ｃ
ＰＵからの実行アドレスを保持記憶するＥＮＤ実行アド
レス記憶手段と、前記コントローラから出力されるスタ
ート実行アドレス記憶指示信号のタイミングで前記ＣＰ
Ｕからの実行アドレスを保持記憶するＳＴＡＲＴ実行ア
ドレス記憶手段と、前記ＳＲＡＭスタートアドレス記憶
手段と前記ＳＲＡＭアドレス記憶手段と前記コントロー
ラからの各信号に基づいて、前記ＳＲＡＭにおける使用
可能領域のアドレスを発生するＳＲＡＭアドレス発生手
段とを備え、前記チップセレクト−Ｒ／Ｗ発生手段を、
前記分岐検出手段からの正方向分岐信号および負方向分
岐信号のタイミングで前記コントローラから出力された
リード開始およびライト開始信号に基づいて、前記ＳＲ
ＡＭスタートアドレス記憶手段により指定された番地か
らＳＲＡＭサイズ記憶手段により指定された範囲に対応
するＳＲＡＭの記憶領域に、前記フラッシュメモリに格
納されたプログラムの分岐によるループ処理部分を保持
するように、前記フラッシュメモリへのチップセレクト
信号、前記ＳＲＡＭへのチップセレクト信号およびＲ／
Ｗ信号、前記セレクタによる前記アドレス情報源の撰択
を制御する制御信号を出力するよう構成したデータ処理
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139257A JP3778774B2 (ja) | 2000-05-12 | 2000-05-12 | データ処理装置 |
| US09/847,435 US6523084B2 (en) | 2000-05-12 | 2001-05-03 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139257A JP3778774B2 (ja) | 2000-05-12 | 2000-05-12 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001318790A true JP2001318790A (ja) | 2001-11-16 |
| JP3778774B2 JP3778774B2 (ja) | 2006-05-24 |
Family
ID=18646739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000139257A Expired - Fee Related JP3778774B2 (ja) | 2000-05-12 | 2000-05-12 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6523084B2 (ja) |
| JP (1) | JP3778774B2 (ja) |
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| US20070028010A1 (en) * | 2005-08-01 | 2007-02-01 | Texas Instruments, Inc. | Peripheral device utilization monitoring |
| US20070271609A1 (en) * | 2006-05-18 | 2007-11-22 | Phison Electronics Corp. | Security system of flash memory and method thereof |
| CN101354642B (zh) * | 2007-07-25 | 2010-06-16 | 盛群半导体股份有限公司 | 加速执行重复性指令的方法及其微控制器 |
| US8156299B2 (en) * | 2007-10-19 | 2012-04-10 | Virident Systems Inc. | Managing memory systems containing components with asymmetric characteristics |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69033262T2 (de) | 1989-04-13 | 2000-02-24 | Sandisk Corp | EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher |
| JPH07153286A (ja) * | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体不揮発性記憶装置 |
| US6026027A (en) | 1994-01-31 | 2000-02-15 | Norand Corporation | Flash memory system having memory cache |
| JP3292864B2 (ja) | 1995-02-07 | 2002-06-17 | 株式会社日立製作所 | データ処理装置 |
| US5706239A (en) * | 1996-02-27 | 1998-01-06 | Centennial Technologies, Inc. | Rechargeable SRAM/flash PCMCIA card |
| US6006288A (en) * | 1996-06-06 | 1999-12-21 | Motorola, Inc. | Method and apparatus for adaptable burst chip select in a data processing system |
| US6230261B1 (en) * | 1998-12-02 | 2001-05-08 | I. P. First, L.L.C. | Method and apparatus for predicting conditional branch instruction outcome based on branch condition test type |
| US6246634B1 (en) * | 2000-05-01 | 2001-06-12 | Silicon Storage Technology, Inc. | Integrated memory circuit having a flash memory array and at least one SRAM memory array with internal address and data bus for transfer of signals therebetween |
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- 2000-05-12 JP JP2000139257A patent/JP3778774B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-03 US US09/847,435 patent/US6523084B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| JP3778774B2 (ja) | 2006-05-24 |
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