JP2001308182A - Method for forming contact with chromium film - Google Patents

Method for forming contact with chromium film

Info

Publication number
JP2001308182A
JP2001308182A JP2000127601A JP2000127601A JP2001308182A JP 2001308182 A JP2001308182 A JP 2001308182A JP 2000127601 A JP2000127601 A JP 2000127601A JP 2000127601 A JP2000127601 A JP 2000127601A JP 2001308182 A JP2001308182 A JP 2001308182A
Authority
JP
Japan
Prior art keywords
film
etching
contact
gas
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000127601A
Other languages
Japanese (ja)
Inventor
Hirotaka Yamaguchi
弘高 山口
Satoshi Kimura
聡 木村
Atsushi Yamamoto
篤 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
NEC Akita Ltd
Original Assignee
NEC Corp
NEC Akita Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, NEC Akita Ltd filed Critical NEC Corp
Priority to JP2000127601A priority Critical patent/JP2001308182A/en
Publication of JP2001308182A publication Critical patent/JP2001308182A/en
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method for forming a contact having a low contact resistance when a contact is formed for a Cr film by making an opening in an insulation film formed on the Cr film. SOLUTION: An etching mask of photoresist film having an opening pattern of contact holes is formed on a pixel transistor part 12, a gate terminal part 14, a drain terminal part 16, and a D-G junction 18 of a protective transistor. By an RIE method using an SF6 based gas as an etching gas, contact holes 40, 42, 44, 46, 48 each having a wall tapered to decrease the opening dimensions downward are opened in the pixel transistor part 12, the gate terminal part 14, a first region of the D-G junction 18, the drain terminal part 16, and a second region of the D-G junction 18.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、Cr膜とのコンタ
クトの形成方法に関し、更に詳細には、Cr膜と導電性
コンタクトとの間の電気抵抗を低減させるようにした、
Cr膜とのコンタクトの形成方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact with a Cr film, and more particularly, to a method for reducing the electric resistance between a Cr film and a conductive contact.
The present invention relates to a method for forming a contact with a Cr film.

【0002】[0002]

【従来の技術】半導体装置の製造、特に液晶表示装置の
製造では、SiO2 膜、SiNX 膜等の絶縁膜で覆われ
たCr配線にコンタクトを形成することが多い。コンタ
クトを形成する際には、従来、CF系ガス、例えばCF
4 ガスをエッチングガスとするドライエッチング法、例
えばRIE(反応性イオンエッチング)法によって、コ
ンタクトホールの開口パターンを有するエッチングマス
クを介して、Cr配線を覆う絶縁膜をエッチングし、絶
縁膜を貫通してCr配線を露出させるコンタクトホール
を開口している。例えば、特開平6−202153号公
報には、液晶表示装置の液晶パネルとして使用される逆
スタガード型アクティブマトリックス基板を作製する
際、パッシベーション膜、或いはパッシベーション膜と
ゲート絶縁膜を開口して各電極に接続するコンタクトの
形成方法が開示されている。
2. Description of the Related Art In the manufacture of semiconductor devices, particularly in the manufacture of liquid crystal display devices, contacts are often formed on Cr wirings covered with insulating films such as SiO 2 films and SiN X films. Conventionally, when forming a contact, a CF-based gas such as CF
The insulating film covering the Cr wiring is etched by a dry etching method using a 4 gas as an etching gas, for example, an RIE (reactive ion etching) method through an etching mask having a contact hole opening pattern, and penetrates the insulating film. Thus, a contact hole for exposing the Cr wiring is opened. For example, JP-A-6-202153 discloses that when a reverse staggered active matrix substrate used as a liquid crystal panel of a liquid crystal display device is manufactured, a passivation film, or a passivation film and a gate insulating film are opened and each electrode is formed. A method for forming a connecting contact is disclosed.

【0003】ここで、図5から図7を参照して、特開平
6−202153号公報に記載された、逆スタガード型
アクティブマトリックス基板を作製する際の各電極との
コンタクトの従来の形成方法を説明する。図5(a)か
ら(d)は、それぞれ、コンタクトホールを開口する直
前の、逆スタガード型アクティブマトリックス基板のド
レイン端子部、TFT部、画素部、及びゲート端子部の
構成を示す断面図である。図6(a)から(d)は、そ
れぞれ、コンタクトホールを開口した段階での、ドレイ
ン端子部、TFT部、画素部、及びゲート端子部の構成
を示す断面図である。図7(a)から(d)は、それぞ
れ、コンタクトを形成した段階での、ドレイン端子部、
TFT部、画素部、及びゲート端子部の構成を示す断面
図である。
Here, with reference to FIGS. 5 to 7, a conventional method for forming a contact with each electrode when manufacturing an inverted staggered type active matrix substrate described in Japanese Patent Application Laid-Open No. 6-202153 will be described. explain. FIGS. 5A to 5D are cross-sectional views showing the configuration of the drain terminal portion, the TFT portion, the pixel portion, and the gate terminal portion of the inverted staggered active matrix substrate immediately before opening the contact hole, respectively. . FIGS. 6A to 6D are cross-sectional views showing the configurations of the drain terminal portion, the TFT portion, the pixel portion, and the gate terminal portion when the contact holes are opened. FIGS. 7A to 7D respectively show a drain terminal portion at the stage when a contact is formed,
It is sectional drawing which shows the structure of a TFT part, a pixel part, and a gate terminal part.

【0004】図5から図7にそれぞれ示す、ドレイン端
子部72、TFT部74、画素部76、及びゲート端子
部78は、逆スタガード型アクティブマトリックス基板
を構成する主要部である。ドレイン端子部72は、アク
ティブマトリックス基板のドレインバス線とゲートバス
線との間でスイッチング素子として機能する各TFT
(薄膜トランジスタ)のドレイン電極と接続するドレイ
ンバス線を外部制御回路に接続する端子である。画素部
76は液晶を駆動させる駆動部であって、付加容量素子
と画素電極とを備えている。ゲート端子部78は、各T
FTのゲート電極と接続するゲートバス線を外部制御回
路に接続する端子である。
The drain terminal section 72, the TFT section 74, the pixel section 76, and the gate terminal section 78 shown in FIGS. 5 to 7, respectively, are main parts constituting an inverted staggered active matrix substrate. The drain terminal 72 is provided with each TFT functioning as a switching element between the drain bus line and the gate bus line of the active matrix substrate.
This is a terminal for connecting a drain bus line connected to the drain electrode of the (thin film transistor) to an external control circuit. The pixel unit 76 is a driving unit that drives liquid crystal, and includes an additional capacitance element and a pixel electrode. The gate terminal 78 is connected to each T
A terminal for connecting a gate bus line connected to the gate electrode of the FT to an external control circuit.

【0005】ドレイン端子部72には、図5(a)に示
すように、絶縁膜82及びi型a−Si層84を介して
透明絶縁性基板80上に下部電極として形成されたn+
型a−Si層86及びCr膜88の積層膜と、積層膜上
に成膜されたパッシベーション膜90を形成する。
As shown in FIG. 5A, an n + formed on a transparent insulating substrate 80 as a lower electrode via an insulating film 82 and an i-type a-Si layer 84 is formed on a drain terminal portion 72.
A laminated film of the mold a-Si layer 86 and the Cr film 88 and a passivation film 90 formed on the laminated film are formed.

【0006】TFT部74には、図5(b)に示すよう
に、透明絶縁性基板80上に形成されたCr膜からなる
ゲート電極92と、ゲート絶縁膜82aを介してゲート
電極92上に順次形成されたa−Si活性層84a及び
チャネル保護膜94とを形成する。また、TFT部74
には、チャネル保護膜94の両側の相対した位置には、
+ 型a−Si接合層86a、86bを介してそれぞれ
a−Si活性層84aに接続する、Cr膜からなるソー
ス電極96a及びドレイン電極96bを形成する。ソー
ス電極96a及びドレイン電極96b上、並びにソース
電極96aとドレイン電極96bとの間のチャネル保護
膜94上には、パッシベーション膜90が成膜されてい
る。
[0006] As shown in FIG.
A Cr film formed on the transparent insulating substrate 80
A gate electrode 92 and a gate insulating film 82a;
An a-Si active layer 84a sequentially formed on the electrode 92;
A channel protection film 94 is formed. Also, the TFT section 74
In the opposite positions on both sides of the channel protective film 94,
n +Via the mold a-Si bonding layers 86a and 86b, respectively.
A saw made of a Cr film and connected to the a-Si active layer 84a
The source electrode 96a and the drain electrode 96b are formed. Saw
On the source electrode 96a and the drain electrode 96b and the source
Channel protection between electrode 96a and drain electrode 96b
On the film 94, a passivation film 90 is formed.
You.

【0007】画素部76の付加容量素子領域は、図5
(c)に示すように、透明絶縁性基板80上に形成され
たCr膜からなる下部電極98と、下部電極98上に形
成され、絶縁膜82及びi型a−Si層84からなる誘
電体膜と、n+ 型a−Si層86及びCr膜88からな
る上部電極とを備えている。画素部76の画素電極領域
は、同じく、図5(c)に示すように、絶縁膜82を介
して透明絶縁性基板80上に形成された、a−Si活性
層84a、n+ 型a−Si層86、及びCr膜88から
なる積層膜を有する。画素電極領域の横には、Cr膜か
らなるゲートバス線100が透明絶縁性基板80上に形
成されている。また、画素部76の全面にわたり、パッ
シベーション膜90が成膜されている。
The additional capacitance element region of the pixel section 76 is shown in FIG.
As shown in (c), a lower electrode 98 made of a Cr film formed on a transparent insulating substrate 80 and a dielectric made of an insulating film 82 and an i-type a-Si layer 84 formed on the lower electrode 98 And a top electrode composed of an n + -type a-Si layer 86 and a Cr film 88. Similarly, as shown in FIG. 5C, the pixel electrode region of the pixel portion 76 has an a-Si active layer 84a formed on a transparent insulating substrate 80 via an insulating film 82, and an n + -type a- It has a laminated film composed of an Si layer 86 and a Cr film 88. A gate bus line 100 made of a Cr film is formed on the transparent insulating substrate 80 beside the pixel electrode region. Further, a passivation film 90 is formed over the entire surface of the pixel portion 76.

【0008】ゲート端子部78には、図5(d)に示す
ように、透明絶縁性基板80上に形成されたCr膜から
なる下部電極102と、下部電極102上に順次成膜さ
れている絶縁膜82及びパッシベーション膜90とを形
成する。
As shown in FIG. 5D, a lower electrode 102 made of a Cr film formed on a transparent insulating substrate 80 and a film formed on the lower electrode 102 are sequentially formed on the gate terminal portion 78. An insulating film 82 and a passivation film 90 are formed.

【0009】本例では、コンタクトとして、TFT部7
4のソース電極96a、画素部76の画素電極領域のC
r膜88、及び画素部76の付加容量素子のCr膜88
に接続する画素電極を形成する。同時に、ドレイン端子
部72のCr膜88、及びゲート端子部78のCr膜か
らなるゲート端子下部電極102の酸化を防止するため
に、それらCr膜上に、画素電極と同じ材料の酸化導電
膜を成膜する。
In this embodiment, the TFT 7 is used as a contact.
4 of the source electrode 96a and C of the pixel electrode region of the pixel portion 76.
r film 88 and Cr film 88 of the additional capacitance element of pixel portion 76
Is formed to connect to the pixel electrodes. At the same time, in order to prevent oxidation of the Cr terminal 88 composed of the Cr film 88 of the drain terminal portion 72 and the Cr film of the gate terminal portion 78, an oxide conductive film of the same material as the pixel electrode is formed on the Cr film. Form a film.

【0010】コンタクトを形成する際には、先ず、コン
タクトホールを開口する。本例では、CF4 ガスを主成
分とするエッチングガスによるドライエッチング法によ
って、パッシベーション膜90とゲート絶縁膜82をエ
ッチングして、図6(a)から(d)に示すように、そ
れぞれ、パッシベーション膜90とゲート絶縁膜82を
テーパ状に開口し、TFT部74のソース電極96a、
ドレイン端子部72、画素部76、及びゲート端子部7
8の各Cr膜88を露出させるコンタクトホール104
a、104b、104c及び104dを形成する。
When forming a contact, first, a contact hole is opened. In this example, the passivation film 90 and the gate insulating film 82 are etched by a dry etching method using an etching gas containing CF 4 gas as a main component, and as shown in FIGS. The film 90 and the gate insulating film 82 are opened in a tapered shape, and the source electrode 96a of the TFT portion 74,
Drain terminal part 72, pixel part 76, and gate terminal part 7
Contact holes 104 exposing the respective Cr films 88 of FIG.
a, 104b, 104c and 104d are formed.

【0011】次いで、ITO等からなる透明導電膜を成
膜し、図7(a)から(d)に示すように、それぞれ、
所定の形状にパターニングして、コンタクトホール10
4a、104cを介してソース電極96a、画素部76
の画素電極領域のCr膜88及び付加容量素子のCr膜
88に接続する画素電極106を形成する。同時に、コ
ンタクトホール104bを介してドレイン端子部72の
Cr膜88に接続する上層電極108を形成し、コンタ
クトホール104dを介してゲート端子部76のCr膜
88を被覆する上層電極110を形成する。
Next, a transparent conductive film made of ITO or the like is formed, and as shown in FIGS.
The contact hole 10 is patterned into a predetermined shape.
4a and 104c, the source electrode 96a and the pixel portion 76
The pixel electrode 106 connected to the Cr film 88 in the pixel electrode region and the Cr film 88 of the additional capacitance element is formed. At the same time, an upper electrode 108 connected to the Cr film 88 of the drain terminal 72 via the contact hole 104b is formed, and an upper electrode 110 covering the Cr film 88 of the gate terminal 76 via the contact hole 104d.

【0012】[0012]

【発明が解決しようとする課題】しかし、上述した、C
r膜上の絶縁膜をCF系ガスでエッチングしてCr膜を
露出させるコンタクトホールを開口し、コンタクトを形
成する従来の方法には、コンタクト、つまり透明導電膜
とCr膜との間の電気抵抗が極めて大きいという問題が
あった。これでは、特性の良好なアクティブマトリック
ス基板を作製することは難しい。例えば、このようにし
て作製したアクティブマトリックス基板を使った液晶表
示装置では、ソース電極のCr膜とITOからなる画素
電極とのコンタクト抵抗が大きくなって、画像の表示不
良が発生し易い。
However, as described above, C
The conventional method of forming a contact by opening a contact hole exposing the Cr film by etching the insulating film on the r film with a CF-based gas includes the electrical resistance between the contact, that is, the transparent conductive film and the Cr film. Is extremely large. In this case, it is difficult to produce an active matrix substrate having good characteristics. For example, in a liquid crystal display device using an active matrix substrate manufactured in this way, the contact resistance between the Cr film of the source electrode and the pixel electrode made of ITO increases, and image display defects are likely to occur.

【0013】上述の例では、逆スタガード型アクティブ
マトリックス基板の作製を例にして、Cr膜上の絶縁膜
を開口してCr膜を露出させ、次いで透明導電膜とCr
膜との接続を行う際のコンタクト形成の問題点を説明し
たが、この問題は、透明導電膜とCr膜との接続に限ら
れる問題ではなく、CF系ガスをエッチングガスとして
RIE法によってCr膜上の絶縁膜をエッチングしてコ
ンタクトホールを開口し、次いでCr膜と接続するコン
タクトを形成する際に生じる普遍的な問題である。
In the above-described example, taking an example of manufacturing an inverted staggered type active matrix substrate, an insulating film on the Cr film is opened to expose the Cr film, and then the transparent conductive film and the Cr film are exposed.
Although the problem of contact formation when making connection with the film has been described, this problem is not limited to the connection between the transparent conductive film and the Cr film, and the Cr film is formed by RIE using a CF-based gas as an etching gas. This is a universal problem that arises when a contact hole is opened by etching the upper insulating film and then forming a contact connected to the Cr film.

【0014】そこで、本発明の目的は、Cr膜上の絶縁
膜を開口し、Cr膜に対するコンタクトを形成する際、
電気抵抗の小さいコンタクトの形成方法を提供すること
である。
Therefore, an object of the present invention is to provide a method for forming a contact with a Cr film by opening an insulating film on the Cr film.
An object of the present invention is to provide a method for forming a contact having low electric resistance.

【0015】[0015]

【課題を解決するための手段】本発明者は、Cr膜に対
する従来のコンタクト形成方法の問題点を研究する過程
で、Cr膜に対するコンタクトの抵抗が高くなるのは、
コンタクトホールを開口する際に、エッチングガスとし
てCF系ガスを主成分とするガス、例えばCF 4 ガスを
主成分とするガスを使っているために、電気絶縁性のフ
ッ化クロム(CrFX )が、オーバーエッチングされた
Cr膜表面、例えば上述の例で開口部のCr膜表面に生
成することに起因することを実験により見い出した。例
えば、前述のアクティブマトリックス基板の例で言え
ば、ゲート端子部では、パッシベーション膜及びゲート
絶縁膜の双方をエッチングして、コンタクトホールを開
口するのに対して、ソース電極では、パッシベーション
膜のみをエッチングした時点で、Cr膜が露出し、ゲー
ト端子部のゲート絶縁膜をエッチングする間、露出した
Cr膜がエッチングガスに曝され、Cr膜上にCrFX
が生成する。このような現象が起こるのは、ゲート端子
部とソース電極等を同時に開口するためである。5秒か
ら20秒のオーバーエッチングによりゲート端子部の開
口部にもCrFxが生成されるが、その量はソース電極
或いはドレイン端子部のそれより少ない。例えば二次イ
オン質量分析法(SIMS)による分析を行うと、これ
ら開口部Cr表面或いはCrとITOとのコンタクト部
からは、フッ素Fが検出される。そこで、本発明者は、
Cr膜上にCrFX を生成させないようにすること、及
び生成したCrFX を除去するようにすることを着想し
た。
Means for Solving the Problems The present inventor has proposed a method for forming a Cr film.
The process of studying the problems of conventional contact forming methods
Therefore, the resistance of the contact to the Cr film is increased because
When opening contact holes, use etching gas
Gas containing a CF-based gas as a main component, for example, CF FourGas
Because of the use of gas as the main component, electrically insulating
Chromium nitride (CrFX) But over-etched
On the surface of the Cr film, for example, on the surface of the Cr film in the opening in the above example,
It has been found through experiments that it is due to An example
For example, in the case of the active matrix substrate described above,
For example, at the gate terminal, passivation film and gate
Etch both insulating films to open contact holes
The source electrode has a passivation
When only the film is etched, the Cr film is exposed and
Exposed during the etching of the gate insulating film at the
The Cr film is exposed to the etching gas, and the CrFX
Is generated. This phenomenon occurs when the gate terminal
This is for simultaneously opening the part and the source electrode. 5 seconds
20 seconds to open the gate terminal
CrFx is also generated in the mouth, but the amount is
Alternatively, it is smaller than that of the drain terminal portion. For example, secondary b
Analysis by on-mass spectroscopy (SIMS)
Opening Cr surface or contact between Cr and ITO
, Fluorine F is detected. Therefore, the present inventor
CrF on Cr filmXShould not be generated, and
And generated CrFXInspired to remove
Was.

【0016】そして、Cr膜上にCrFX を生成させな
いようにするためには、CF系ガスに代えてSF系ガ
ス、例えばSF6 ガスを使えば、導電性の硫化クロム
(CrS X )がCr膜上に生成するものの、電気絶縁性
のCrFX は殆ど生成しないこと、従って、Cr膜とコ
ンタクト金属との間の電気抵抗を著しく低減させること
ができることを実験により確認し、本発明を発明するに
到った。尚、SIMSを用いて分析すると、SF6 ガス
を使ったRIEドライエッチングでは、Cr膜表層の生
成物から硫黄Sが検出された。また、僅かに生成したC
rFX を酸素アッシング処理、希ガスによるプラズマエ
ッチング処理等によって除去することにより、Cr膜と
コンタクト金属との間の電気抵抗を更に低減できること
を見い出した。
Then, CrF is formed on the Cr film.XDo not generate
In order to avoid this problem, use SF-based gas instead of CF-based gas.
E.g. SF6Using gas, conductive chromium sulfide
(CrS X) Is formed on the Cr film, but is electrically insulating
CrFXIs hardly formed, and therefore,
Significantly reduce the electrical resistance between contact metals
Experiments to confirm that
It has arrived. When analyzed using SIMS, SF6gas
RIE dry etching using Cr
Sulfur S was detected from the product. Also, slightly generated C
rFXOxygen ashing, plasma etching with rare gas
By removing it by the etching process etc.,
The electric resistance between the contact metal can be further reduced
I found

【0017】上記目的を達成するために、本発明に係る
Cr膜とのコンタクトの形成方法(以下、第1の発明方
法と言う)は、絶縁膜下に形成されているクロム(C
r)膜に対するコンタクトの形成方法であって、コンタ
クトホールの開口パターンを有するエッチングマスクを
介して、SF6ガスを主成分とするエッチングガスを使
ったRIEドライエッチング法によって、Cr膜上の絶
縁膜をエッチングし、Cr膜を露出させるコンタクトホ
ールを開口するドライエッチング工程と、コンタクトホ
ールを導電膜で埋め込み、又はコンタクトホールの側壁
及び露出したCr膜上に導電膜を成膜して、Cr膜と電
気的に接続する導電性コンタクトを形成するコンタクト
形成工程とを有することを特徴としている。
In order to achieve the above object, a method for forming a contact with a Cr film according to the present invention (hereinafter, referred to as a first invention method) is based on a method of forming a chromium (C) layer formed under an insulating film.
r) A method of forming a contact to the film, wherein the insulating film on the Cr film is formed by an RIE dry etching method using an etching gas containing SF 6 gas as a main component through an etching mask having an opening pattern of a contact hole. And a dry etching step of opening a contact hole exposing the Cr film, and filling the contact hole with a conductive film, or forming a conductive film on the side wall of the contact hole and on the exposed Cr film to form a Cr film. And a contact forming step of forming a conductive contact for electrical connection.

【0018】第1の発明方法では、エッチングガスは、
SF6 ガスを主成分とする限り制約はないものの、好適
には、SF6 ガスの比率がCF系ガスに比べて高いガ
ス、最も好ましくは、CF系ガスを含まない、SF6
ス系エッチングガスを使用する。第1の発明方法では、
絶縁抵抗の高いフッ化クロム(CrFX )がCr膜上に
殆ど生成せず、それに代わって導電性の硫化クロム(C
rSX )が生成するので、Cr膜とコンタクトとの間の
コンタクト抵抗が低下する。
In the first invention method, the etching gas is:
There is no limitation as long as the gas contains SF 6 gas as a main component, but preferably, a gas in which the ratio of SF 6 gas is higher than that of CF gas, most preferably an SF 6 gas-based etching gas containing no CF-based gas. Use In the first invention method,
Chromium fluoride (CrF x ) having high insulation resistance is hardly formed on the Cr film, and instead, conductive chromium sulfide (C
Since rS X) is produced, the contact resistance between the Cr film and the contact is reduced.

【0019】第1及び後述の第2の発明方法の適用に際
し、Cr膜の組成に制約はないものの、純度が高いCr
膜、例えば純度99.9%以上のCr膜に対するコンタ
クトを形成する際に好適に適用できる。また、絶縁膜下
の電極又は配線がCr膜単層で形成されている必要はな
く、酸化導電膜ITO等の導電膜と接続する表層がCr
膜であれば良い。例えば、表層がCr膜であれば、電極
又は配線がCr層とAl層又はCr層とAl合金層との
積層膜として形成されていても良い。更には、Al層又
はAl合金層をCr膜で覆った形態の積層膜でも良い。
Al合金層は、例えば、Al−Nd、Al−Si、Al
−Si−Cu等の合金層である。
In applying the first and second methods of the present invention described below, the composition of the Cr film is not restricted, but the Cr film has high purity.
It can be suitably applied when forming a contact to a film, for example, a Cr film having a purity of 99.9% or more. It is not necessary that the electrode or the wiring under the insulating film is formed of a single layer of the Cr film, and the surface layer connected to the conductive film such as the oxide conductive film ITO is made of Cr.
Any film is acceptable. For example, if the surface layer is a Cr film, the electrodes or wirings may be formed as a laminated film of a Cr layer and an Al layer or a Cr layer and an Al alloy layer. Further, a laminated film in which an Al layer or an Al alloy layer is covered with a Cr film may be used.
The Al alloy layer is made of, for example, Al-Nd, Al-Si, Al
-An alloy layer of Si-Cu or the like.

【0020】また、第1及び後述の第2の発明方法の適
用に際し、絶縁膜の組成に制約はなく、例えばSiO2
膜でも、SiNX 膜でも良い。ゲート絶縁膜としては、
単層だけでなくこれらの組み合わせ、即ち、ガラス基板
とゲート電極上のSiO2 膜とその上に成膜したSiN
X 膜の二層構造、ガラス基板とゲート電極上のSiN X
膜とその上に成膜したSiNX 膜の二層構造でも良い。
もちろん、特開平1−106470号公報で開示されて
いるように、ガラス基板とゲート電極上に絶縁膜を被覆
した後、その基板を洗浄してからSiNX 膜を被覆して
も良いが、本発明の本質ではない。但し、本発明によれ
ばゲート絶縁膜が単層でも二層構造であっても、同様な
効果が得られることは明らかである。また、絶縁膜をエ
ッチングするドライエッチング法は、プラズマエッチン
グ法、特に反応性イオンエッチング(RIE)法が好適
である。導電膜の組成にも制約はなく、例えばITO
(酸化インジウム錫)膜でも、他の金属膜、ポリシリコ
ン膜でも良い。また、導電膜の成膜方法にも、制約はな
く、スパッタ法でもCVD法でも良い。第1及び第2の
発明方法では、コンタクトの形成に際し、必ずしもコン
タクトホールを導電膜で完全に埋め込む必要はなく、コ
ンタクトホールの中央には凹部を残存させつつコンタク
トホールの側壁及びCr膜上に導電膜を成膜し、その導
電膜を介してCr膜と電気的に接続するようにしても良
い。
Further, the first and second embodiments of the present invention described below are applicable.
For use, there is no restriction on the composition of the insulating film.Two
SiNXA film may be used. As the gate insulating film,
Not only a single layer but also a combination of these, ie, a glass substrate
And SiO on the gate electrodeTwoFilm and SiN deposited on it
XBilayer structure of film, glass substrate and SiN on gate electrode X
Film and SiN deposited on itXA two-layer structure of a film may be used.
Of course, it is disclosed in Japanese Patent Application Laid-Open No. 1-106470.
Cover the glass substrate and the gate electrode with an insulating film
After cleaning the substrate,XCover the membrane
However, this is not the essence of the present invention. However, according to the present invention,
If the gate insulating film has a single-layer or two-layer structure,
It is clear that the effect is obtained. Also, remove the insulating film
The dry etching method for etching is plasma etching.
Method, especially reactive ion etching (RIE) method
It is. There is no restriction on the composition of the conductive film.
(Indium tin oxide) film, other metal film, polysilicon
Film may be used. There are no restrictions on the method of forming the conductive film.
Alternatively, a sputtering method or a CVD method may be used. First and second
In the method of the invention, the contact is not necessarily formed when forming the contact.
It is not necessary to completely fill the tact hole with a conductive film.
Contact while leaving a recess in the center of the contact hole
A conductive film is formed on the side wall of the through hole and the Cr film, and the conductive film is formed.
It may be electrically connected to the Cr film via the electric film.
No.

【0021】第1の発明方法の好適な実施態様では、ド
ライエッチング工程の後で、かつコンタクト形成工程の
前に、コンタクトホールの底部に露出したCr膜、及び
エッチングマスクに酸素アッシング処理を施す工程を有
する。これにより、コンタクトホールの底部に露出した
Cr膜上のフッ化クロム(CrFX )を除去して更にコ
ンタクト抵抗を低下させると共にエッチングマスクの剥
離性を向上させることができる。
In a preferred embodiment of the first invention method, after the dry etching step and before the contact forming step, an oxygen ashing process is performed on the Cr film exposed at the bottom of the contact hole and the etching mask. Having. As a result, chromium fluoride (CrF x ) on the Cr film exposed at the bottom of the contact hole can be removed to further reduce the contact resistance and improve the removability of the etching mask.

【0022】第1の発明方法の更に好適な実施態様で
は、ドライエッチング工程に続いて、Heガス又はAr
ガスをエッチングガスとするスパッタエッチング処理を
施すスパッタエッチング工程を有する。これにより、コ
ンタクトホールの底部に露出したCr膜上のフッ化クロ
ム(CrFX )を希ガス・プラズマエッチング処理によ
って除去し、更に酸素アッシング処理によって残存Cr
X を除去できるので、更に一層コンタクト抵抗を低下
させることできる。尚、希ガスの例として、Arガス、
Heガス等を挙げることができる。実用的には、RIE
ドライエッチング工程に続いてスパッタエッチング工程
を同じドライエッチング装置内で連続して実施する。
In a further preferred embodiment of the method of the first invention, the dry etching step is followed by He gas or Ar gas.
And a sputter etching step of performing a sputter etching process using a gas as an etching gas. As a result, the chromium fluoride (CrF x ) on the Cr film exposed at the bottom of the contact hole is removed by a rare gas / plasma etching process, and the remaining Cr is removed by an oxygen ashing process.
Since F X can be removed, the contact resistance can be further reduced. In addition, Ar gas,
He gas and the like can be mentioned. Practically, RIE
Subsequent to the dry etching step, a sputter etching step is continuously performed in the same dry etching apparatus.

【0023】第1の発明方法の更に好適な実施態様で
は、ドライエッチング工程の前に、コンタクトホールの
開口パターンを有するエッチングマスクを介して、ウエ
ットエッチング法によって絶縁膜をエッチングするウエ
ットエッチング工程を有し、次いで、ドライエッチング
工程では、ドライエッチング法によってエッチングマス
クを介してコンタクトホールを開口し、又はウエットエ
ッチング工程で開口したコンタクトホールを整形する。
ウエットエッチング法を併用することにより、コンタク
トホールの開口に要する時間を短縮して、生産性を向上
させることできる。第1及び第2の発明のウェットエッ
チング法で使用するエッチャントは、少なくともフッ酸
を含む液であれば良い。
In a further preferred embodiment of the first invention method, before the dry etching step, there is provided a wet etching step of etching the insulating film by a wet etching method via an etching mask having a contact hole opening pattern. Then, in a dry etching step, a contact hole is opened through an etching mask by a dry etching method, or the contact hole opened in a wet etching step is shaped.
By using the wet etching method together, the time required for opening the contact hole can be reduced, and the productivity can be improved. The etchant used in the wet etching method of the first and second inventions may be a liquid containing at least hydrofluoric acid.

【0024】また、上記目的を達成する別法として、本
発明に係るCr膜とのコンタクトの形成方法(以下、第
2の発明方法と言う)は、絶縁膜下に形成されているク
ロム(Cr)膜に対するコンタクトの形成方法であっ
て、CF系ガスを主成分とするエッチングガスを使った
RIEドライエッチング法によって、コンタクトホール
の開口パターンを有するエッチングマスクを介してCr
膜上の絶縁膜をエッチングし、Cr膜を露出させるコン
タクトホールを開口するドライエッチング工程と、次
に、Heガス又はArガスをエッチングガスとするスパ
ッタエッチング処理を施す工程と、コンタクトホールを
導電膜で埋め込み、又はコンタクトホールの側壁及び露
出したCr上に導電膜を成膜して、Cr膜と電気的に接
続する導電性コンタクトを形成するコンタクト形成工程
とを有することを特徴としている。
As another method for achieving the above object, a method of forming a contact with a Cr film according to the present invention (hereinafter referred to as a second invention method) is a method of forming a contact with a chromium (Cr) layer formed under an insulating film. A) a method of forming a contact with the film, wherein the RIE dry etching method using an etching gas mainly composed of a CF-based gas is used to form a Cr through an etching mask having an opening pattern of a contact hole;
A dry etching step of etching the insulating film on the film and opening a contact hole exposing the Cr film, a step of performing a sputter etching process using He gas or Ar gas as an etching gas, and forming the contact hole into a conductive film. And forming a conductive film on the side wall of the contact hole and on the exposed Cr to form a conductive contact electrically connected to the Cr film.

【0025】第2の発明方法で、CF系ガスとは、ドラ
イエッチング法で従来使用しているCF系ガスを意味
し、例えばCF4 ガス、CHF3 ガス等のガスを言い、
2 ガスを含む混合ガスでも良い。第2の発明方法で
は、Cr膜上に生成してCrFX を希ガス・プラズマエ
ッチング処理によって除去することにより、Cr膜とコ
ンタクトとのコンタクト抵抗を低下させることができ
る。
In the second invention method, the CF-based gas means a CF-based gas conventionally used in a dry etching method, for example, a gas such as a CF 4 gas and a CHF 3 gas.
A mixed gas containing O 2 gas may be used. In a second inventive method, by removing the generated noble gas plasma etching treatment CrF X and on the Cr film, it is possible to reduce the contact resistance between the Cr film and the contact.

【0026】[0026]

【発明の実施の形態】以下に、添付図面を参照し、実施
形態例を挙げて本発明の実施の形態を具体的かつ詳細に
説明する。実施形態例1 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製に際し、第1の発明方法に係るCr膜との
コンタクトの形成方法を適用した実施形態の一例であ
る。図1は本実施形態例の方法に従ってコンタクトを形
成するためにエッチングする絶縁膜と、絶縁膜下のCr
膜とを示す断面図、図2は逆スタガード型アクティブマ
トリックス基板の回路図、図3はコンタクトホールを開
口した状態を示す断面図、及び図4はコンタクトを形成
した状態を示す断面図である。本実施形態例のCr膜と
のコンタクトの形成方法を適用して、絶縁膜をエッチン
グし、コンタクトホールを開口して露出させるCr膜
は、図1に示すように、画素トランジスタ部12、ゲー
ト端子部14、ドレイン端子部16、及び保護トランジ
スタのドレイン−ゲート(D−G)接続部18に、それ
ぞれ、存在する。画素トランジスタ部12と、ゲート端
子部14、ドレイン端子部16、及びD−G接続部18
は、それぞれ、図2に示すように、縦電界(ツイストネ
マティック:TN)方式液晶表示装置用アクティブマト
リックス基板10(図2参照)を構成する要素である。
Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. Embodiment 1 This embodiment is an example of an embodiment in which the method for forming a contact with a Cr film according to the first invention method is applied to manufacture an inverted staggered active matrix substrate. FIG. 1 shows an insulating film to be etched to form a contact according to the method of the present embodiment, and Cr under the insulating film.
FIG. 2 is a circuit diagram of an inverted staggered type active matrix substrate, FIG. 3 is a sectional view showing a state where a contact hole is opened, and FIG. 4 is a sectional view showing a state where a contact is formed. By applying the method of forming a contact with a Cr film according to the present embodiment, the insulating film is etched, and the contact film is opened and exposed. As shown in FIG. This is present in the section 14, the drain terminal section 16, and the drain-gate (DG) connection section 18 of the protection transistor, respectively. The pixel transistor section 12, the gate terminal section 14, the drain terminal section 16, and the DG connection section 18
Are elements constituting a vertical electric field (twisted nematic: TN) type liquid crystal display active matrix substrate 10 (see FIG. 2), as shown in FIG.

【0027】画素トランジスタ部12は、図1に示すよ
うに、透明絶縁性基板20上に形成されたCrからなる
ゲート電極22と、膜厚200nmのSiNX 膜あるい
はSiO2 膜からなる下層ゲート絶縁膜24及び膜厚3
00nmのSiNX 膜からなる上層ゲート絶縁膜26を
介してゲート電極22上に形成されたi型a−Si層2
8とを有する。下層ゲート絶縁膜形成後、洗浄を実施し
た後上層ゲート絶縁膜を被覆しても良い。また、画素ト
ランジスタ部12は、i型a−Si層28の両側の相対
した位置に、n+ 型a−Si層30a、30bを介して
それぞれi型a−Si層28に接続する、Cr膜からな
るソース電極32a及びドレイン電極32bを有する。
ソース電極32a及びドレイン電極32b上、並びにソ
ース電極32aとドレイン電極32bとの間のi型a−
Si層28上には、膜厚300nmのSiNX膜からな
るパッシベーション保護膜34が成膜されている。
As shown in FIG. 1, the pixel transistor portion 12 includes a gate electrode 22 made of Cr formed on a transparent insulating substrate 20 and a lower gate insulating film made of a 200 nm-thick SiN X film or a SiO 2 film. Film 24 and film thickness 3
I-type a-Si layer 2 formed on gate electrode 22 via upper gate insulating film 26 made of a 00 nm SiN x film
8 is provided. After the lower gate insulating film is formed, the upper gate insulating film may be coated after cleaning. Further, the pixel transistor section 12 is provided at opposite positions on both sides of the i-type a-Si layer 28 with Cr films connected to the i-type a-Si layer 28 via n + -type a-Si layers 30a and 30b, respectively. A source electrode 32a and a drain electrode 32b.
I-type a- on the source electrode 32a and the drain electrode 32b and between the source electrode 32a and the drain electrode 32b;
On the Si layer 28, a passivation protection film 34 made of a 300 nm-thick SiN x film is formed.

【0028】画素トランジスタ部12は、図2に示すよ
うに、ゲート端子部14に接続するゲート線36と、ド
レイン端子部16に接続するドレイン線38との交差点
近傍に形成され、ゲート電極22はゲート線36に、ド
レイン電極32bはドレイン線38に接続される。
As shown in FIG. 2, the pixel transistor section 12 is formed near the intersection of a gate line 36 connected to the gate terminal section 14 and a drain line 38 connected to the drain terminal section 16, and the gate electrode 22 is The drain electrode 32b is connected to the gate line 36 and the drain line 38.

【0029】ゲート端子部14は、図1に示すように、
ゲート電極22と同じ工程で透明絶縁性基板20上に形
成されたCrからなるゲート線36と、ゲート線36上
に、順次、成膜された下層ゲート絶縁膜24、上層ゲー
ト絶縁膜26、及びパッシベーション保護膜34とを有
する。
As shown in FIG. 1, the gate terminal 14 is
A gate line 36 made of Cr formed on the transparent insulating substrate 20 in the same step as the gate electrode 22, and a lower gate insulating film 24, an upper gate insulating film 26, which are sequentially formed on the gate line 36, and And a passivation protection film 34.

【0030】ドレイン端子部16は、透明絶縁性基板2
0上に下層ゲート絶縁膜24及び上層ゲート絶縁膜26
を介して形成されたCr膜からなるドレイン線38と、
ドレイン線38上に成膜されたパッシベーション保護膜
34とを有する。
The drain terminal portion 16 is formed on the transparent insulating substrate 2
Lower gate insulating film 24 and upper gate insulating film 26
A drain line 38 made of a Cr film formed through
And a passivation protection film 34 formed on the drain line 38.

【0031】D−G接続部18は、ゲート電極22と同
じ工程で透明絶縁性基板20上に形成されたCr膜から
なるゲート線36、並びに、ゲート線36上に、順次、
成膜された下層ゲート絶縁膜24、上層ゲート絶縁膜2
6、及びパッシベーション保護膜34を有する第1領域
と、透明絶縁性基板20上に下層ゲート絶縁膜24及び
上層ゲート絶縁膜26を介して形成されたCr膜からな
るドレイン線38、並びに、ドレイン線38上に成膜さ
れたパッシベーション保護膜34を有する第2領域とを
有する。
The DG connecting portion 18 is formed on the gate line 36 made of a Cr film formed on the transparent insulating substrate 20 in the same process as the gate electrode 22, and on the gate line 36 in sequence.
Lower gate insulating film 24, upper gate insulating film 2 formed
6, a drain region 38 made of a Cr film formed on the transparent insulating substrate 20 via the lower gate insulating film 24 and the upper gate insulating film 26, and a first region having the passivation protection film 34, and a drain line. And a second region having a passivation protective film 34 formed on the surface 38.

【0032】コンタクトを形成するに当たっては、先
ず、画素トランジスタ部12、ゲート端子部14、ドレ
イン端子部16、及び保護トランジスタのD−G接続部
18上に、コンタクトホールの開口パターンを有する、
フォトレジスト膜からなるエッチングマスク(図示せ
ず)を形成する。
In forming a contact, first, an opening pattern of a contact hole is provided on the pixel transistor section 12, the gate terminal section 14, the drain terminal section 16, and the DG connection section 18 of the protection transistor.
An etching mask (not shown) made of a photoresist film is formed.

【0033】本実施形態例では、次いで、SF6 系ガス
をエッチングガスとして使った以下の条件のRIE法に
よって、図3に示すように、画素トランジスタ部12、
ドレイン端子部16、及びD−G接続部18の第2領域
のパッシベーション保護膜34をエッチングして、5μ
m×10μmの開口寸法を有し、下方に向けて開口寸法
が縮小するテーパ壁のコンタクトホール40、42、4
4を開口する。同時に、ゲート端子部14及びD−G接
続部18の第1領域のパッシベーション保護膜34、上
層絶縁膜26及び下層絶縁膜24をエッチングして、5
μm×10μmの開口寸法を有し、下方に向けて開口寸
法が縮小するテーパ壁のコンタクトホール46、48を
開口する。 エッチングガス:SF6 ガス/50sccm+Heガス/1
50sccm 圧力 :5Pa 温度 :室温 放電電力 :0.01W/cm2 エッチング時間:260秒
In this embodiment, as shown in FIG. 3, the pixel transistor portion 12 is formed by an RIE method using an SF 6 -based gas as an etching gas under the following conditions.
The passivation protection film 34 in the second region of the drain terminal portion 16 and the DG connection portion 18 is etched to 5 μm.
Contact holes 40, 42, 4 of a tapered wall having an opening size of m × 10 μm, and the opening size is reduced downward.
4 is opened. At the same time, the passivation protection film 34, the upper insulating film 26, and the lower insulating film 24 in the first region of the gate terminal portion 14 and the DG connecting portion 18 are etched to
The contact holes 46 and 48 having a tapered wall having an opening size of μm × 10 μm and having the opening size reduced downward are opened. Etching gas: SF 6 gas / 50 sccm + He gas / 1
50 sccm pressure: 5 Pa temperature: room temperature Discharge power: 0.01 W / cm 2 etching time: 260 seconds

【0034】上述のRIEにより、画素トランジスタ部
12に設けたコンタクトホール40は、ソース電極32
aを露出する。ゲート端子部14及びD−G接続部18
の第1領域に設けたコンタクトホール46、48は、そ
れぞれ、ゲート線36を露出する。また、ドレイン端子
部16及びD−G接続部18の第2領域に設けたコンタ
クトホール42、44は、ドレイン線38を露出する。
According to the above-described RIE, the contact hole 40 provided in the pixel transistor section 12 is
Expose a. Gate terminal part 14 and DG connection part 18
The contact holes 46 and 48 provided in the first region expose the gate line 36, respectively. In addition, the contact holes 42 and 44 provided in the drain terminal portion 16 and the second region of the DG connection portion 18 expose the drain line 38.

【0035】本実施形態例では、コンタクトホール4
0、42、44は、パッシベーション保護膜34のエッ
チングのみで開口する。一方、コンタクトホール46、
48は、パッシベーション保護膜34、上層絶縁膜2
6、及び下層絶縁膜24をエッチングして初めて開口す
るので、開口に要する時間が長い。従って、その間、開
口したコンタクトホール40、42、44の底部に露出
したCr膜からなるソース電極32a及びドレイン線3
8は、エッチングガスに曝されるが、本実施形態例で
は、エッチングガスとしてSF6 ガスを主成分としたガ
スを使用しているので、電気抵抗の高いCrFX が殆ど
生成せず、代わって、導電性のCrSX が生成する。
In this embodiment, the contact holes 4
Openings 0, 42 and 44 are formed only by etching the passivation protection film 34. On the other hand, the contact hole 46,
48 denotes a passivation protection film 34 and an upper insulating film 2
6, and since the lower insulating film 24 is opened only after etching, the time required for the opening is long. Accordingly, during this time, the source electrode 32a and the drain line 3 made of a Cr film exposed at the bottoms of the contact holes 40, 42, and 44 opened.
8 is exposed to the etching gas, in the present embodiment, because it uses mainly composed of SF 6 gas as an etching gas gas, high CrF X electric resistance does not generate almost behalf , Conductive CrS X is produced.

【0036】次いで、同じエッチングチャンバー内で、
次の条件で酸素アッシング処理を施して、ソース電極3
2a、ゲート線36及びドレイン線38を形成するCr
膜上に僅かに生成したCrFX を除去すると共にエッチ
ングマスク(図示せず)の剥離性を高める。 アッシングガス:酸素(O2 ) 圧力 :30Pa 温度 :室温 出力 :0.02W/cm2 アッシング時間:120秒
Next, in the same etching chamber,
An oxygen ashing process is performed under the following conditions to make the source electrode 3
2a, Cr forming gate line 36 and drain line 38
Enhancing the releasability of the etch mask (not shown) to remove the CrF X generated slightly above the membrane. Ashing gas: Oxygen (O 2 ) Pressure: 30 Pa Temperature: Room temperature Output: 0.02 W / cm 2 Ashing time: 120 seconds

【0037】次いで、ITO(酸化インジウム錫)から
なる膜厚70nmの導電膜をスパッタ法によって成膜
し、パターニングして、図4に示すように、コンタクト
を形成する。即ち、画素トランジスタ部12ではパッシ
ベーション膜34上に形成され、かつコンタクトホール
40の側壁に設けられたコンタクト49を介してソース
電極32aに電気的に接続する画素電極50を形成す
る。ゲート端子部14では、コンタクトホール46を経
てゲート線36と電気的に接続するコンタクト52、及
び、ドレイン端子部16ではコンタクトホール42を経
てドレイン線38と電気的に接続するコンタクト54を
形成する。また、D−G接続部18では、一方の端部で
コンタクトホール48を経てゲート線36に接続し、か
つ他方の端部でコンタクトホール44を経てドレイン線
38に接続するコンタクト56を形成する。
Next, a 70 nm-thick conductive film made of ITO (indium tin oxide) is formed by sputtering and patterned to form a contact as shown in FIG. That is, in the pixel transistor section 12, the pixel electrode 50 formed on the passivation film 34 and electrically connected to the source electrode 32a via the contact 49 provided on the side wall of the contact hole 40 is formed. In the gate terminal section 14, a contact 52 electrically connected to the gate line 36 via the contact hole 46, and in the drain terminal section 16, a contact 54 electrically connected to the drain line 38 via the contact hole 42 are formed. In the DG connection section 18, a contact 56 is formed at one end to be connected to the gate line 36 via the contact hole 48 and to be connected at the other end to the drain line 38 via the contact hole 44.

【0038】本実施形態例の方法でそれぞれ形成した、
画素トランジスタ部12のコンタクト49を介した画素
電極50とソース電極32aの間の電気抵抗、ドレイン
端子部16のコンタクト54とドレイン線38との間の
電気抵抗、及びD−G接続部18のコンタクト56とド
レイン線38との間の電気抵抗を測定したところ、いず
れも、0.2kΩ以上5kΩの範囲にあった。また、ゲ
ート端子部14のコンタクト52とゲート線36との間
の電気抵抗、及びD−G接続部18のコンタクト56と
ゲート線36との間の電気抵抗を測定したところ、0.
2kΩ以下であった。
Each of the layers formed by the method of this embodiment is
The electric resistance between the pixel electrode 50 and the source electrode 32a via the contact 49 of the pixel transistor section 12, the electric resistance between the contact 54 of the drain terminal section 16 and the drain line 38, and the contact of the DG connection section 18 When the electric resistance between 56 and the drain line 38 was measured, each was in the range of 0.2 kΩ or more and 5 kΩ. The electrical resistance between the contact 52 of the gate terminal portion 14 and the gate line 36 and the electrical resistance between the contact 56 of the DG connection portion 18 and the gate line 36 were measured.
It was 2 kΩ or less.

【0039】従来例 エッチングガスとしてSF6 ガスを使った本実施形態例
を評価するために、従来例として、以下の従来例1〜3
に示す条件で、CF系ガスを使ったRIEにより、図3
に示すように、コンタクトホール40〜48を開口し
た。次いで、ITOからなる導電膜を成膜してパターニ
ングし、図4に示すように、ソース電極32aに電気的
に接続する画素電極50、ゲート線36と電気的に接続
するコンタクト52、ドレイン線38と電気的に接続す
るコンタクト54、及び一方の端部でゲート線36に、
かつ他方の端部でドレイン線38に接続するコンタクト
56を形成した。
Conventional Examples In order to evaluate this embodiment using SF 6 gas as an etching gas, the following conventional examples 1 to 3 were used as conventional examples.
RIE using CF-based gas under the conditions shown in FIG.
As shown in FIG. 7, contact holes 40 to 48 were opened. Then, a conductive film made of ITO is formed and patterned, and as shown in FIG. 4, a pixel electrode 50 electrically connected to the source electrode 32a, a contact 52 electrically connected to the gate line 36, and a drain line 38. A contact 54 that is electrically connected to the gate line 36 at one end;
At the other end, a contact 56 connected to the drain line 38 was formed.

【0040】従来例1 エッチングガス: CF4 /40sccm+CHF3 /120sccm+O2 /60sccm 圧力 :10Pa 温度 :室温 放電電力 :0.007W/cm3 エッチング時間:200秒[0040] Conventional Example 1 etching gas: CF 4 / 40sccm + CHF 3 / 120sccm + O 2 / 60sccm Pressure: 10 Pa Temperature: room temperature discharge power: 0.007 W / cm 3 Etching time: 200 seconds

【0041】従来例2 エッチングガス:CF4 /160sccm+O2 /60sccm 圧力 :15Pa 温度 :室温 放電電力 :0.007W/cm3 エッチング時間:180秒[0041] Conventional Example 2 etching gas: CF 4 / 160sccm + O 2 / 60sccm Pressure: 15 Pa Temperature: room temperature discharge power: 0.007 W / cm 3 Etching time: 180 seconds

【0042】従来例3 エッチングガス:CF4 /200sccm 圧力 :10Pa 温度 :室温 放電電力 :0.007W/cm3 エッチング時間:320秒[0042] Conventional Example 3 etching gas: CF 4/200 sccm Pressure: 10 Pa Temperature: room temperature discharge power: 0.007 W / cm 3 Etching time: 320 seconds

【0043】従来例1〜3によって開口したコンタクト
ホールに形成したコンタクトとCr膜との電気抵抗を実
施形態例1と同様に測定したところ、コンタクト抵抗は
いずれも1MΩ以上であった。以上のことから、実施形
態例1の方法に従って形成したコンタクトは、コンタク
ト抵抗が、従来例1〜3に従って開口したコンタクトホ
ールに形成したコンタクトに比べて、著しく低いことが
確認された。
When the electrical resistance between the contact formed in the contact hole opened according to Conventional Examples 1 to 3 and the Cr film was measured in the same manner as in Embodiment 1, the contact resistance was 1 MΩ or more. From the above, it was confirmed that the contact formed according to the method of Embodiment 1 had a significantly lower contact resistance than the contacts formed in the contact holes opened according to Conventional Examples 1 to 3.

【0044】実施形態例2 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製工程で、第1の発明方法に係るCr膜との
コンタクトの形成方法を適用した実施形態の別の例であ
る。本実施形態例では、実施形態例1のSF6 ガスを使
ったドライエッチング工程の前に、エッチャントとして
バッファードフッ酸(フッ酸緩衝液)を使った以下の条
件のウエットエッチング法により、パッシベーション膜
34等をエッチングして、コンタクトホール40〜48
を形成する。 バッファードフッ酸の組成:0.5%フッ酸水溶液 温度 :室温 エッチング時間 :180秒
Embodiment 2 This embodiment is another example of the embodiment in which the method of forming a contact with a Cr film according to the first invention method is applied in a process of manufacturing an inverted staggered type active matrix substrate. . In the present embodiment, before the dry etching process using SF 6 gas of the first embodiment, the passivation film is formed by a wet etching method using buffered hydrofluoric acid (a hydrofluoric acid buffer) as an etchant under the following conditions. 34 and the like are etched to form contact holes 40-48.
To form Composition of buffered hydrofluoric acid: 0.5% hydrofluoric acid aqueous solution Temperature: room temperature Etching time: 180 seconds

【0045】次いで、実施形態例1と同じ条件で、SF
6 を主成分とするエッチングガスを使ったRIEによる
ドライエッチングを行って、コンタクトホール40〜4
8を完全に開口し、かつ整形する。以下、実施形態例1
と同様にして、画素電極50、コンタクト49、52、
54、56を形成する。本実施形態例では、ウエットエ
ッチング法を併用しているので、コンタクトホール40
〜48の形成に要する時間を短縮でき、生産性の向上を
図ることができる。
Next, under the same conditions as in the first embodiment, the SF
Dry etching by RIE using an etching gas containing 6 as a main component is performed to form contact holes 40 to 4.
8. Open and shape 8 completely. Hereinafter, Embodiment 1
Similarly, the pixel electrode 50, the contacts 49, 52,
54 and 56 are formed. In this embodiment, since the wet etching method is also used, the contact hole 40 is formed.
To 48 can be shortened, and productivity can be improved.

【0046】実施形態例3 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製工程で、第1の発明方法に係るCr膜との
コンタクトの形成方法を適用した実施形態の更に別の例
である。本実施形態例では、実施形態例1及び実施形態
例2でITOを成膜する前に、、IT0スパッタリング
の前処理として、以下の条件で、Arガス又はHeガス
をエッチングガスとするスパッタエッチング処理(カソ
ードカップリング)を以下の条件で行って、コンタクト
ホール40〜48の底部に露出したCr膜上に生成して
いるCrFX を除去する。 スパッタエッチングの条件 エッチングガス:Ar 圧力 :5Pa 温度 :室温 出力 :0.02W/cm2 エッチング時間:120秒
Embodiment 3 This embodiment is still another example of the embodiment in which the method for forming a contact with a Cr film according to the first invention method is applied in the step of manufacturing an inverted staggered type active matrix substrate. is there. In this embodiment, a sputter etching process using Ar gas or He gas as an etching gas under the following conditions as a pretreatment for ITO sputtering before forming an ITO film in the first and second embodiments. the (cathode coupling) conducted under the following conditions to remove the CrF X are produced on Cr film exposed at the bottom of the contact hole 40 to 48. Conditions for sputter etching Etching gas: Ar pressure: 5 Pa Temperature: Room temperature Output: 0.02 W / cm 2 Etching time: 120 seconds

【0047】本実施形態例では、残存CrFX を完全に
除去することができるので、コンタクト抵抗を一層低下
させることができる。なお、RIEドライエッチングと
スパッタエッチングと酸素アッシングの各処理は、ドラ
イエッチング装置内で連続処理が可能である。
In this embodiment, since the residual CrF X can be completely removed, the contact resistance can be further reduced. The RIE dry etching, sputter etching, and oxygen ashing can be performed continuously in a dry etching apparatus.

【0048】実施形態例4 本実施形態例は、逆スタガード型アクティブマトリック
ス基板の作製に際して、実施形態例3に係るCr膜との
コンタクトの形成方法を適用した実施形態の一の例であ
る。本実施形態例では、実施形態例2の方法で説明した
図1に示す状態で、あるいは、従来例1から3のいずれ
かの方法でコンタクトホール40〜48を開口する。次
いで、フォトレジスト膜のエッチングマスク剥離後に、
Arガス又はHeガスをエッチングガスとするスパッタ
エッチング処理を以下の条件で行って、コンタクトホー
ル40〜48の底部に露出したCr膜上に生成している
CrFX を除去する。 スパッタエッチングの条件 エッチングガス:Ar 圧力 :5Pa 温度 :室温 出力 :0.02W/cm2 エッチング時間:120秒
Fourth Embodiment This embodiment is an example of an embodiment in which the method for forming a contact with a Cr film according to the third embodiment is applied to manufacture an inverted staggered active matrix substrate. In the present embodiment, the contact holes 40 to 48 are opened in the state shown in FIG. 1 described in the method of the second embodiment or by any one of the conventional examples 1 to 3. Next, after removing the etching mask of the photoresist film,
Ar gas or He gas by performing sputter etching process to an etching gas under the following conditions to remove the CrF X are produced on Cr film exposed at the bottom of the contact hole 40 to 48. Conditions for sputter etching Etching gas: Ar pressure: 5 Pa Temperature: Room temperature Output: 0.02 W / cm 2 Etching time: 120 seconds

【0049】次に、ITOを成膜して、コンタクト50
〜56を形成する。スパッタエッチングとITOの成膜
は、スパッタ装置内で連続して処理可能である。実施形
態例1と同様に、実施形態例4によって形成したコンタ
クトとCr膜との電気抵抗を測定したところ、コンタク
ト抵抗は、いずれも、実施形態例1と同様に、5kΩ以
下であった。本実施形態例でも、ドライエッチング工程
の前に、実施形態例2と同様に、ウエットエッチング工
程を実施してエッチング時間を短縮することにより、生
産性の向上を図ることできる。
Next, an ITO film is formed and the contact 50 is formed.
To 56 are formed. Sputter etching and ITO film formation can be processed continuously in a sputtering apparatus. When the electrical resistance between the contact formed in the fourth embodiment and the Cr film was measured in the same manner as in the first embodiment, the contact resistance was 5 kΩ or less, as in the first embodiment. Also in the present embodiment, the productivity can be improved by performing the wet etching process and shortening the etching time before the dry etching process as in the second embodiment.

【0050】実施形態例1から実施形態例4では、ゲー
ト電極22及びゲート線36がCr膜の単層で形成され
ていたが、これに限らず、例えばAl層とCr膜又はA
l合金層とCr層の積層膜で形成されていても良い。更
には、Al層又はAl合金層をCr膜で覆った形態の積
層膜でも良い。Al合金層は、例えば、Al−Nd、A
l−Si、Al−Si−Cu等の合金層である。
In the first to fourth embodiments, the gate electrode 22 and the gate line 36 are formed of a single Cr film. However, the present invention is not limited to this. For example, an Al layer and a Cr film or A
It may be formed of a laminated film of an alloy layer and a Cr layer. Further, a laminated film in which an Al layer or an Al alloy layer is covered with a Cr film may be used. The Al alloy layer is made of, for example, Al-Nd, A
It is an alloy layer of l-Si, Al-Si-Cu, or the like.

【0051】[0051]

【発明の効果】第1の発明方法によれば、SF6 ガスを
主成分とするエッチングガスを使ったドライエッチング
法によって、Cr膜上の絶縁膜をエッチングし、Cr膜
を露出させるコンタクトホールを開口することにより、
電気抵抗の高いCrFX がCr膜上に殆ど生成しないの
で、Cr膜に対するコンタクト抵抗の小さいコンタクト
を形成することができる。また、CF系ガスを主成分と
するエッチングガスでコンタクトホールを開口した後、
コンタクトホールの底部に露出したCr膜に、Ar又は
Heガスをエッチングガスとするプラズマエッチング処
理を施して、Cr膜上に生成した、電気抵抗の高いCr
X を除去することにより、Cr膜に対するコンタクト
抵抗の小さいコンタクトを形成することもできる。
According to the first invention, the insulating film on the Cr film is etched by a dry etching method using an etching gas containing SF 6 gas as a main component, and a contact hole for exposing the Cr film is formed. By opening
Since high CrF X electrical resistance does not generate almost on the Cr film, it is possible to form a small contact of the contact resistance to the Cr film. After opening the contact hole with an etching gas mainly composed of a CF-based gas,
The Cr film exposed at the bottom of the contact hole is subjected to plasma etching using an Ar or He gas as an etching gas, and is formed on the Cr film and has a high electric resistance.
By removing F X , a contact having a low contact resistance with the Cr film can be formed.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施形態例1の方法に従ってコンタクトを形成
するためにエッチングする絶縁膜と、絶縁膜下のCr膜
とを示す断面図である。
FIG. 1 is a cross-sectional view showing an insulating film to be etched to form a contact according to the method of Embodiment 1, and a Cr film below the insulating film.

【図2】逆スタガード型アクティブマトリックス基板の
回路図である。
FIG. 2 is a circuit diagram of an inverted staggered type active matrix substrate.

【図3】コンタクトホールを開口した状態を示す断面図
である。
FIG. 3 is a cross-sectional view showing a state where a contact hole is opened.

【図4】形成したコンタクトを示す断面図である。FIG. 4 is a sectional view showing a formed contact.

【図5】図5(a)から(d)は、それぞれ、コンタク
トホールを開口する前の、逆スタガード型アクティブマ
トリックス基板のドレイン端子部、TFT部、画素部、
及びゲート端子部の構成を示す断面図である。
FIGS. 5 (a) to 5 (d) respectively show a drain terminal section, a TFT section, a pixel section, and a drain section of an inverted staggered type active matrix substrate before opening contact holes.
FIG. 3 is a cross-sectional view illustrating a configuration of a gate terminal unit.

【図6】図6(a)から(d)は、それぞれ、コンタク
トホールを開口した段階での、逆スタガード型アクティ
ブマトリックス基板のドレイン端子部、TFT部、画素
部、及びゲート端子部の構成を示す断面図である。
FIGS. 6A to 6D show configurations of a drain terminal portion, a TFT portion, a pixel portion, and a gate terminal portion of an inverted staggered active matrix substrate at the stage when a contact hole is opened, respectively. FIG.

【図7】図7(a)から(d)は、それぞれ、コンタク
トを形成した段階での、逆スタガード型アクティブマト
リックス基板のドレイン端子部、TFT部、画素部、及
びゲート端子部の構成を示す断面図である。
FIGS. 7A to 7D respectively show the configuration of a drain terminal portion, a TFT portion, a pixel portion, and a gate terminal portion of an inverted staggered active matrix substrate at the stage when a contact is formed. It is sectional drawing.

【符号の説明】[Explanation of symbols]

10 TN方式液晶表示装置用アクティブマトリックス
基板 12 画素トランジスタ部 14 ゲート端子部 16 ドレイン端子部 18 保護トランジスタのドレイン−ゲート接続部 20 透明絶縁性基板 22 ゲート電極 24 下層ゲート絶縁膜 26 上層ゲート絶縁膜 28 i型a−Si層 30a、30b n+ 型a−Si層 32a ソース電極 32b ドレイン電極 34 パッシベーション保護膜 36 ゲート線 38 ドレイン線 40、42、44、46、48 コンタクトホール 49 コンタクト 50 画素電極 52、54、56 コンタクト 72 ドレイン端子部 74 TFT部 76 画素部 78 ゲート端子部 80 透明絶縁性基板 82 絶縁膜 84 i型a−Si層 86 n+ 型a−Si層 88 Cr膜 90 パッシベーション膜 92 ゲート電極 94 チャネル保護膜 96a ソース電極 96b ドレイン電極 98 ドレイン端子部の下部電極 100 ゲートバス線 102 ゲート端子部の下部電極 104 コンタクトホール 106 画素電極 108 ドレイン端子部の上層電極 110 ゲート端子部の上層電極
Reference Signs List 10 Active matrix substrate for TN mode liquid crystal display device 12 Pixel transistor section 14 Gate terminal section 16 Drain terminal section 18 Drain-gate connection section of protection transistor 20 Transparent insulating substrate 22 Gate electrode 24 Lower gate insulating film 26 Upper gate insulating film 28 i-type a-Si layer 30a, 30b n + type a-Si layer 32a source electrode 32b drain electrode 34 passivation protective film 36 gate line 38 drain line 40, 42, 44, 46, 48 contact hole 49 contact 50 pixel electrode 52, 54, 56 contact 72 drain terminal part 74 TFT part 76 pixel part 78 gate terminal part 80 transparent insulating substrate 82 insulating film 84 i-type a-Si layer 86 n + type a-Si layer 88 Cr film 90 passivation film 92 gate electrode 94 Channel protective film 96a Source electrode 96b Drain electrode 98 Lower electrode of drain terminal 100 Gate bus line 102 Lower electrode of gate terminal 104 Contact hole 106 Pixel electrode 108 Upper electrode of drain terminal 110 Upper electrode of gate terminal

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 聡 秋田県秋田市御所野下提3丁目1番1号 秋田日本電気株式会社内 (72)発明者 山本 篤 秋田県秋田市御所野下提3丁目1番1号 秋田日本電気株式会社内 Fターム(参考) 4M104 AA10 BB01 BB02 BB04 BB36 CC01 DD08 DD09 DD12 DD16 DD17 DD22 DD37 HH15 5F004 AA12 AA14 BD01 DA01 DA16 DA18 DA22 DA23 DA26 DB03 DB07 DB26 EA10 EA28 EB01 EB02 EB03 FA08 5F033 GG04 HH08 HH09 HH38 JJ08 JJ09 JJ38 KK07 NN32 PP15 QQ09 QQ13 QQ14 QQ15 QQ19 QQ34 QQ37 QQ95 RR04 RR06 XX09 XX21 5F110 AA03 BB01 CC07 DD02 EE03 EE04 EE05 EE06 EE14 EE36 FF02 FF03 FF09 GG02 GG15 GG35 HK04 HK09 HK16 HK21 HL07 HL08 HL14 HL23 HL24 HL26 HM17 NN02 NN04 NN24 NN72 QQ04 QQ05  ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Satoshi Kimura 3-1-1, Goshonoshita, Akita City, Akita Prefecture Inside Akita NEC Corporation (72) Inventor Atsushi Yamamoto 3-1-1, Goshonoshita, Akita City, Akita Prefecture No.1 Akita NEC F-term (reference) 4M104 AA10 BB01 BB02 BB04 BB36 CC01 DD08 DD09 DD12 DD16 DD17 DD22 DD37 HH15 5F004 AA12 AA14 BD01 DA01 DA16 DA18 DA22 DA23 DA26 DB03 DB07 DB26 EA10 EA28 EB01 EB02 EB03 EB02 HH08 HH09 HH38 JJ08 JJ09 JJ38 KK07 NN32 PP15 QQ09 QQ13 QQ14 QQ15 QQ19 QQ34 QQ37 QQ95 RR04 RR06 XX09 XX21 5F110 AA03 BB01 CC07 DD02 EE03 EE04 EE05 EE06 EE21 EE36 FF02 FF03 FF23 NN04 NN24 NN72 QQ04 QQ05

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 絶縁膜下に形成されているクロム(C
r)膜に対するコンタクトの形成方法であって、 コンタクトホールの開口パターンを有するエッチングマ
スクを介して、SF6ガスを主成分とするエッチングガ
スを使ったRIEドライエッチング法によって、前記C
r膜上の前記絶縁膜をエッチングし、前記Cr膜を露出
させるコンタクトホールを開口するドライエッチング工
程と、 前記コンタクトホールを導電膜で埋め込み、又は前記コ
ンタクトホールの側壁及び露出したCr膜上に導電膜を
成膜して、前記Cr膜と電気的に接続する導電性コンタ
クトを形成するコンタクト形成工程とを有することを特
徴とするCr膜とのコンタクトの形成方法。
A chromium (C) formed under an insulating film.
r) A method of forming a contact with the film, wherein the C is formed by an RIE dry etching method using an etching gas containing SF 6 gas as a main component through an etching mask having a contact hole opening pattern.
a dry etching step of etching the insulating film on the r film and opening a contact hole exposing the Cr film; filling the contact hole with a conductive film, or forming a conductive film on the side wall of the contact hole and on the exposed Cr film. A step of forming a film and forming a conductive contact electrically connected to the Cr film.
【請求項2】 前記ドライエッチング工程の後で、かつ
前記コンタクト形成工程の前に、前記コンタクトホール
の底部に露出したCr膜、及び前記エッチングマスクに
酸素アッシング処理を施す工程を有することを特徴とす
る請求項1に記載のCr膜とのコンタクトの形成方法。
2. A step of performing an oxygen ashing process on the Cr film exposed at the bottom of the contact hole and the etching mask after the dry etching step and before the contact forming step. The method for forming a contact with a Cr film according to claim 1.
【請求項3】 前記ドライエッチング工程に続いて、H
eガス又はArガスをエッチングガスとするスパッタエ
ッチング処理を施すスパッタエッチング工程を有するこ
とを特徴とする請求項1又は2に記載のCr膜とのコン
タクトの形成方法。
3. Following the dry etching step, H
3. The method for forming a contact with a Cr film according to claim 1, further comprising a sputter etching step of performing a sputter etching process using e gas or Ar gas as an etching gas.
【請求項4】 RIEドライエッチング工程に続いてス
パッタエッチング工程を同じドライエッチング装置内で
連続して実施することを特徴とする請求項3に記載のC
r膜とのコンタクトの形成方法。
4. The method according to claim 3, wherein the sputter etching step is continuously performed in the same dry etching apparatus after the RIE dry etching step.
A method for forming a contact with an r film.
【請求項5】 前記ドライエッチング工程の前に、コン
タクトホールの開口パターンを有するエッチングマスク
を介して、ウエットエッチング法によって前記絶縁膜を
エッチングするウエットエッチング工程を有し、 次いで、前記ドライエッチング工程では、前記ドライエ
ッチング法によって前記エッチングマスクを介してコン
タクトホールを開口し、又は前記ウエットエッチング工
程で開口したコンタクトホールを整形することを特徴と
する請求項1から4のいずれか1項に記載のCr膜との
コンタクトの形成方法。
5. A wet etching step of etching the insulating film by a wet etching method via an etching mask having a contact hole opening pattern before the dry etching step. 5. The Cr according to claim 1, wherein a contact hole is opened through the etching mask by the dry etching method, or the contact hole opened in the wet etching step is shaped. 6. A method for forming a contact with a film.
【請求項6】 前記エッチングマスクを除去した後、A
rガス又はHeガスをエッチングガスとするスパッタエ
ッチング処理を施すことを特徴とする請求項1から5の
いずれか1項に記載のCr膜とのコンタクトの形成方
法。
6. After removing the etching mask, A
The method for forming a contact with a Cr film according to any one of claims 1 to 5, wherein sputter etching is performed using r gas or He gas as an etching gas.
【請求項7】 SF6 を主成分とする前記エッチングガ
スは、CF系ガスを含まないことを特徴とする請求項1
から6のいずれか1項に記載のCr膜とのコンタクトの
形成方法。
7. The etching gas containing SF 6 as a main component does not contain a CF-based gas.
7. The method for forming a contact with a Cr film according to any one of items 1 to 6.
【請求項8】 絶縁膜下に形成されているクロム(C
r)膜に対するコンタクトの形成方法であって、 CF系ガスを主成分とするエッチングガスを使ったRI
Eドライエッチング法によって、コンタクトホールの開
口パターンを有するエッチングマスクを介して前記Cr
膜上の前記絶縁膜をエッチングし、前記Cr膜を露出さ
せるコンタクトホールを開口するドライエッチング工程
と、 次に、Heガス又はArガスをエッチングガスとするス
パッタエッチング処理を施す工程と、 前記コンタクトホールを導電膜で埋め込み、又は前記コ
ンタクトホールの側壁及び露出したCr上に導電膜を成
膜して、前記Cr膜と電気的に接続する導電性コンタク
トを形成するコンタクト形成工程とを有することを特徴
とするCr膜とのコンタクトの形成方法。
8. A chromium (C) formed under an insulating film.
r) A method of forming a contact to a film, wherein a RI using an etching gas mainly containing a CF-based gas is used.
E By dry etching, the Cr is etched through an etching mask having an opening pattern of a contact hole.
A dry etching step of etching the insulating film on the film to open a contact hole exposing the Cr film; a sputter etching process using He gas or Ar gas as an etching gas; Forming a conductive contact on the side wall of the contact hole and on the exposed Cr to form a conductive contact electrically connected to the Cr film. Forming a contact with the Cr film.
【請求項9】 前記スパッタエッチング工程に続いて前
記コンタクト形成工程の前に、前記コンタクトホールの
底部に露出した前記Cr膜、及び前記エッチングマスク
に酸素アッシング処理を施す工程を有することを特徴と
する請求項8に記載のCr膜とのコンタクトの形成方
法。
9. A step of performing an oxygen ashing process on the Cr film exposed at the bottom of the contact hole and the etching mask before the contact forming step following the sputter etching step. A method for forming a contact with a Cr film according to claim 8.
【請求項10】 前記ドライエッチング工程の前に、コ
ンタクトホールの開口パターンを有するエッチングマス
クを介して、ウエットエッチング法によって前記絶縁膜
をエッチングするウエットエッチング工程を有し、 次いで、前記ドライエッチング工程では、前記エッチン
グマスクを介してドライエッチング法によって、コンタ
クトホールを開口し、又は前記ウエットエッチング工程
で開口したコンタクトホールを整形することを特徴とす
る請求項8又は9に記載のCr膜とのコンタクトの形成
方法。
10. A wet etching step of etching the insulating film by a wet etching method via an etching mask having a contact hole opening pattern before the dry etching step. 10. A contact hole with a Cr film according to claim 8 or 9, wherein a contact hole is opened by a dry etching method through the etching mask, or the contact hole opened in the wet etching step is shaped. Forming method.
JP2000127601A 2000-04-27 2000-04-27 Method for forming contact with chromium film Pending JP2001308182A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000127601A JP2001308182A (en) 2000-04-27 2000-04-27 Method for forming contact with chromium film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000127601A JP2001308182A (en) 2000-04-27 2000-04-27 Method for forming contact with chromium film

Publications (1)

Publication Number Publication Date
JP2001308182A true JP2001308182A (en) 2001-11-02

Family

ID=18637173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000127601A Pending JP2001308182A (en) 2000-04-27 2000-04-27 Method for forming contact with chromium film

Country Status (1)

Country Link
JP (1) JP2001308182A (en)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005086090A (en) * 2003-09-10 2005-03-31 Advanced Display Inc Method of manufacturing tft-array substrate, and liquid crystal display device
JP2008016837A (en) * 2006-06-30 2008-01-24 Hynix Semiconductor Inc Method of forming contact plugs in semiconductor device
JP2008052255A (en) * 2006-07-25 2008-03-06 Nec Lcd Technologies Ltd Method of producing active matrix substrate
JP2011258949A (en) * 2010-06-04 2011-12-22 Samsung Electronics Co Ltd Thin film transistor display panel and method of manufacturing the same
JP2013021305A (en) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
CN106504982A (en) * 2015-09-07 2017-03-15 北京北方微电子基地设备工艺研究中心有限责任公司 A kind of lithographic method of substrate
JP2019068098A (en) * 2013-07-10 2019-04-25 株式会社半導体エネルギー研究所 Semiconductor device

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04316351A (en) * 1991-04-16 1992-11-06 Fujitsu Ltd Manufacture of semiconductor device
JPH0536839A (en) * 1991-07-29 1993-02-12 Nec Corp Manufacture of semiconductor device
JPH05308104A (en) * 1992-04-30 1993-11-19 Fujitsu Ltd Manufacture of semiconductor device
JPH06202153A (en) * 1992-12-28 1994-07-22 Fujitsu Ltd Thin-film transistor matrix device and its production
JPH09263974A (en) * 1996-03-29 1997-10-07 Sanyo Electric Co Ltd Etching method of chromium film
JP2000077666A (en) * 1998-08-28 2000-03-14 Fujitsu Ltd Ito film connecting structure, tft substrate, and manufacture thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04316351A (en) * 1991-04-16 1992-11-06 Fujitsu Ltd Manufacture of semiconductor device
JPH0536839A (en) * 1991-07-29 1993-02-12 Nec Corp Manufacture of semiconductor device
JPH05308104A (en) * 1992-04-30 1993-11-19 Fujitsu Ltd Manufacture of semiconductor device
JPH06202153A (en) * 1992-12-28 1994-07-22 Fujitsu Ltd Thin-film transistor matrix device and its production
JPH09263974A (en) * 1996-03-29 1997-10-07 Sanyo Electric Co Ltd Etching method of chromium film
JP2000077666A (en) * 1998-08-28 2000-03-14 Fujitsu Ltd Ito film connecting structure, tft substrate, and manufacture thereof

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005086090A (en) * 2003-09-10 2005-03-31 Advanced Display Inc Method of manufacturing tft-array substrate, and liquid crystal display device
JP2008016837A (en) * 2006-06-30 2008-01-24 Hynix Semiconductor Inc Method of forming contact plugs in semiconductor device
JP2008052255A (en) * 2006-07-25 2008-03-06 Nec Lcd Technologies Ltd Method of producing active matrix substrate
US7855152B2 (en) 2006-07-25 2010-12-21 Nec Lcd Technologies, Ltd. Method of producing active matrix substrate
JP2011258949A (en) * 2010-06-04 2011-12-22 Samsung Electronics Co Ltd Thin film transistor display panel and method of manufacturing the same
US9184090B2 (en) 2010-06-04 2015-11-10 Samsung Display Co., Ltd. Thin film transistor display panel and manufacturing method of the same
JP2013021305A (en) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
US9818849B2 (en) 2011-06-17 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device with conductive film in opening through multiple insulating films
JP2019068098A (en) * 2013-07-10 2019-04-25 株式会社半導体エネルギー研究所 Semiconductor device
CN106504982A (en) * 2015-09-07 2017-03-15 北京北方微电子基地设备工艺研究中心有限责任公司 A kind of lithographic method of substrate

Similar Documents

Publication Publication Date Title
US5621556A (en) Method of manufacturing active matrix LCD using five masks
US6582982B2 (en) Composition for wiring, a wiring using the composition, manufacturing method thereof, a display using the wiring and a manufacturing method thereof
JP3281167B2 (en) Method for manufacturing thin film transistor
JP4970622B2 (en) Semiconductor device, liquid crystal display device having semiconductor device, and method of manufacturing semiconductor device
JP4272272B2 (en) Wiring composition, metal wiring using the composition and manufacturing method thereof, display device using the wiring and manufacturing method thereof
KR20080036282A (en) Method of manufacturing thin film transistor substrate
TW201227879A (en) Semiconductor device with MIM capacitor and method for manufacturing the same
US9502536B2 (en) Manufacturing method of thin film transistor display panel
US7554207B2 (en) Method of forming a lamination film pattern and improved lamination film pattern
US20210408053A1 (en) Array substrate and manufacturing method thereof
US7492418B2 (en) Liquid crystal display device with particular metal layer configuration of TFT and fabricating method thereof
US6104042A (en) Thin film transistor with a multi-metal structure a method of manufacturing the same
JP2001308182A (en) Method for forming contact with chromium film
CN104681626A (en) Oxide thin film transistor as well as manufacture and array substrate thereof
JP2001183639A (en) Method of manufacturing thin film transistor array substrate
KR20010014933A (en) Thin-film transistor and fabrication method thereof
JP3199404B2 (en) Method for manufacturing thin film transistor
JP2809153B2 (en) Liquid crystal display device and method of manufacturing the same
KR20090080786A (en) Method of manufacturing array substrate and array substrate
JP3195837B2 (en) Liquid crystal display device and manufacturing method thereof
KR20170000335A (en) Display panel
JP3107055B2 (en) Active matrix substrate
JP2004170724A (en) Manufacturing method of liquid crystal display
JP2008033337A (en) Method for manufacturing liquid crystal display
JP2001274411A (en) Method of manufacturing thin film transistor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070306

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20070411

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090427

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100218

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20100218

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100629

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101124