JP2001298118A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 従来の半導体装置ではリード部材等を用いる
ため、大幅な小型化、薄型化は実現できず、将来の薄型
半導体装置の要望には対応できないという課題があっ
た。 【解決手段】 表面がソルダーレジスト７で保護された
チップ状の半導体基板８と、表面の素子電極と導通した
側面電極９とよりなる半導体装置であり、側面電極９は
半導体基板８の表面の素子電極１０と金属配線１１によ
り導通され、スルーホール１２の切断により構成された
半円状の円周部分が側面電極として外部に露出し、半円
状の内部はソルダーレジスト７が形成され、電極保護と
して機能しているものである。この構成により、リード
等の外部部材を用いることなく、小型で薄型の省実装面
積型の半導体装置を実現できるものである。
ため、大幅な小型化、薄型化は実現できず、将来の薄型
半導体装置の要望には対応できないという課題があっ
た。 【解決手段】 表面がソルダーレジスト７で保護された
チップ状の半導体基板８と、表面の素子電極と導通した
側面電極９とよりなる半導体装置であり、側面電極９は
半導体基板８の表面の素子電極１０と金属配線１１によ
り導通され、スルーホール１２の切断により構成された
半円状の円周部分が側面電極として外部に露出し、半円
状の内部はソルダーレジスト７が形成され、電極保護と
して機能しているものである。この構成により、リード
等の外部部材を用いることなく、小型で薄型の省実装面
積型の半導体装置を実現できるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、情報通信機器、事
務用電子機器に利用される半導体集積回路を内蔵し、さ
らに外部電極との接続配線などを有し、薄型化が可能な
半導体装置およびその製造方法に関するものである。特
に薄型化を実現しつつ、外部電極を表面および裏面に有
した半導体装置およびその製造方法に関するものであ
る。
務用電子機器に利用される半導体集積回路を内蔵し、さ
らに外部電極との接続配線などを有し、薄型化が可能な
半導体装置およびその製造方法に関するものである。特
に薄型化を実現しつつ、外部電極を表面および裏面に有
した半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置およびその製造方法は
電子機器の小型化、高密度化、高機能化に伴い、小型
化、高密度化を要求されるようになった。
電子機器の小型化、高密度化、高機能化に伴い、小型
化、高密度化を要求されるようになった。
【０００３】従来の半導体装置において、その半導体素
子（半導体チップ）は表面に電極パッドを有し、その電
極パッドと金属細線によりリードフレームのインナーリ
ード部とが電気的に接続され、そのインナーリードと接
続したアウターリード部が外部端子として外囲を封止し
た封止樹脂の外部に突出して設けられているものであっ
た。
子（半導体チップ）は表面に電極パッドを有し、その電
極パッドと金属細線によりリードフレームのインナーリ
ード部とが電気的に接続され、そのインナーリードと接
続したアウターリード部が外部端子として外囲を封止し
た封止樹脂の外部に突出して設けられているものであっ
た。
【０００４】以下、従来の半導体装置について、図面を
参照しながら説明する。図６は従来の半導体装置とし
て、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）と
称される半導体装置を示す断面図である。
参照しながら説明する。図６は従来の半導体装置とし
て、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）と
称される半導体装置を示す断面図である。
【０００５】図６に示すように、従来の半導体装置は、
リードフレームのダイパッド部１上に接着剤により搭載
された半導体素子２と、その半導体素子２の表面に設け
られた電極パッド（図示せず）と、その電極パッドと金
属細線３によりリードフレームのインナーリード部４と
が電気的に接続され、そのインナーリード部４と接続し
たアウターリード部５が外部端子として外囲を封止した
封止樹脂６の外部に突出して設けられているものであ
る。
リードフレームのダイパッド部１上に接着剤により搭載
された半導体素子２と、その半導体素子２の表面に設け
られた電極パッド（図示せず）と、その電極パッドと金
属細線３によりリードフレームのインナーリード部４と
が電気的に接続され、そのインナーリード部４と接続し
たアウターリード部５が外部端子として外囲を封止した
封止樹脂６の外部に突出して設けられているものであ
る。
【０００６】つまり従来のＱＦＰに代表される半導体装
置では、半導体素子の表面に設けられた電極パッドと外
部とは、金属細線３を介して、外部リードであるアウタ
ーリード部５により導通される構造であった。
置では、半導体素子の表面に設けられた電極パッドと外
部とは、金属細線３を介して、外部リードであるアウタ
ーリード部５により導通される構造であった。
【０００７】
【発明が解決しようとする課題】しかしながら前記従来
の半導体装置では、外囲を封止樹脂で覆ったものであ
り、全体として厚みを有し、それ以上の大幅な薄型化は
望めず、将来の薄型半導体装置の要望には対応できない
ものであった。また、外部との電気的な接続において
は、リードフレームを用いたリードを半導体素子と外部
との接続に用いるものであり、小型化には対応できず、
また基板等への実装方法が固定化されてしまい、実装面
積の小型化にも対応できないという課題があった。
の半導体装置では、外囲を封止樹脂で覆ったものであ
り、全体として厚みを有し、それ以上の大幅な薄型化は
望めず、将来の薄型半導体装置の要望には対応できない
ものであった。また、外部との電気的な接続において
は、リードフレームを用いたリードを半導体素子と外部
との接続に用いるものであり、小型化には対応できず、
また基板等への実装方法が固定化されてしまい、実装面
積の小型化にも対応できないという課題があった。
【０００８】本発明は前記従来の課題を解決するもので
あり、小型かつ薄型の半導体装置であり、半導体素子の
側面上および裏面上に外部電極を形成した実装面積の小
型化を実現できる半導体装置およびその製造方法を提供
することを目的とする。
あり、小型かつ薄型の半導体装置であり、半導体素子の
側面上および裏面上に外部電極を形成した実装面積の小
型化を実現できる半導体装置およびその製造方法を提供
することを目的とする。
【０００９】
【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体装置は、表面が絶縁樹脂で保
護されたチップ状の半導体基板による半導体装置であっ
て、前記半導体基板の表面の素子電極と電気的に導通し
た側面電極を有し、前記側面電極は前記半導体基板の表
面の素子電極と金属配線により電気的に導通され、スル
ーホールの切断により構成された半円状の円周部分が外
部に露出して構成された側面電極であり、一対の側面電
極間には、前記スルーホールに充填された前記絶縁樹脂
が形成されている半導体装置である。
るために、本発明の半導体装置は、表面が絶縁樹脂で保
護されたチップ状の半導体基板による半導体装置であっ
て、前記半導体基板の表面の素子電極と電気的に導通し
た側面電極を有し、前記側面電極は前記半導体基板の表
面の素子電極と金属配線により電気的に導通され、スル
ーホールの切断により構成された半円状の円周部分が外
部に露出して構成された側面電極であり、一対の側面電
極間には、前記スルーホールに充填された前記絶縁樹脂
が形成されている半導体装置である。
【００１０】本発明の半導体装置の製造方法は、その面
内に複数個の半導体素子を有し、各半導体素子ごとに素
子電極とダイシングにより個片に分割する際のスクライ
ブレーンを有した半導体基板を用意し、前記半導体基板
の前記スクライブレーンに対して、前記基板厚を貫通す
るスルーホールを形成する工程と、半導体基板上全面、
および前記スルーホールの内壁全面に対して、薄膜金属
層を形成する工程と、前記半導体基板上の前記薄膜金属
層上に対して、選択的にめっきレジスト膜をパターン形
成する工程と、前記半導体基板上のパターン形成された
めっきレジスト膜の前記パターン部以外において、前記
薄膜金属層に対して、厚膜金属層を選択的に形成する工
程と、前記半導体基板上の前記厚膜金属層の形成後、前
記めっきレジスト膜を除去し、続いてその下に存在する
前記薄膜金属層を除去し、前記素子電極と前記スルーホ
ールとを電気的に接続した薄膜金属層と厚膜金属層とに
よる金属配線を形成する工程と、前記半導体基板上の前
記金属配線上に絶縁樹脂層を形成するとともに、前記ス
ルーホール内部に前記絶縁樹脂層を充填形成する工程
と、前記半導体基板の裏面を平面的に研削し、基板厚を
薄厚に加工する工程と、前記半導体基板の前記スクライ
ブレーンで個片の半導体素子ごとに切断分割し、前記半
導体基板上の前記スルーホールを平面的にみて半円状に
切断し、切断面の端面にスルーホールの内壁に形成され
た金属配線を露出させて側面電極を構成する工程とより
なる半導体装置の製造方法である。
内に複数個の半導体素子を有し、各半導体素子ごとに素
子電極とダイシングにより個片に分割する際のスクライ
ブレーンを有した半導体基板を用意し、前記半導体基板
の前記スクライブレーンに対して、前記基板厚を貫通す
るスルーホールを形成する工程と、半導体基板上全面、
および前記スルーホールの内壁全面に対して、薄膜金属
層を形成する工程と、前記半導体基板上の前記薄膜金属
層上に対して、選択的にめっきレジスト膜をパターン形
成する工程と、前記半導体基板上のパターン形成された
めっきレジスト膜の前記パターン部以外において、前記
薄膜金属層に対して、厚膜金属層を選択的に形成する工
程と、前記半導体基板上の前記厚膜金属層の形成後、前
記めっきレジスト膜を除去し、続いてその下に存在する
前記薄膜金属層を除去し、前記素子電極と前記スルーホ
ールとを電気的に接続した薄膜金属層と厚膜金属層とに
よる金属配線を形成する工程と、前記半導体基板上の前
記金属配線上に絶縁樹脂層を形成するとともに、前記ス
ルーホール内部に前記絶縁樹脂層を充填形成する工程
と、前記半導体基板の裏面を平面的に研削し、基板厚を
薄厚に加工する工程と、前記半導体基板の前記スクライ
ブレーンで個片の半導体素子ごとに切断分割し、前記半
導体基板上の前記スルーホールを平面的にみて半円状に
切断し、切断面の端面にスルーホールの内壁に形成され
た金属配線を露出させて側面電極を構成する工程とより
なる半導体装置の製造方法である。
【００１１】また、スルーホールの形成寸法（直径）
は、スクライブレーンのスペースに対応させて形成する
半導体装置の製造方法である。
は、スクライブレーンのスペースに対応させて形成する
半導体装置の製造方法である。
【００１２】前記構成の通り、本発明の半導体装置は、
素子電極と接続した金属配線がスルーホールの内壁に連
続して設けられ、スルーホールが絶縁樹脂で充填された
後、そのスルーホールが半円状に切断されることによ
り、側面（切断面）に金属配線の一部を側面電極として
露出させたものであり、１つのスルーホールに対して２
本の金属配線が一対の側面電極として構成されているも
のであり、リード等の外部部材を用いることなく、小型
で薄型の省実装面積型の半導体装置である。
素子電極と接続した金属配線がスルーホールの内壁に連
続して設けられ、スルーホールが絶縁樹脂で充填された
後、そのスルーホールが半円状に切断されることによ
り、側面（切断面）に金属配線の一部を側面電極として
露出させたものであり、１つのスルーホールに対して２
本の金属配線が一対の側面電極として構成されているも
のであり、リード等の外部部材を用いることなく、小型
で薄型の省実装面積型の半導体装置である。
【００１３】また本発明の半導体装置の製造方法は、半
導体基板の表面に素子電極と、その近傍にスルーホール
を形成し、そのスルーホールの内壁と素子電極とを金属
材等のめっきによる金属配線で電気的に接続し、表面を
絶縁樹脂で覆い、スルーホールを半円状に切断すること
により、半導体基板の側面に２本で一対の側面電極を有
し、表面は絶縁樹脂で保護され、また一対の側面電極間
も絶縁樹脂で保護された半導体装置を得ることができ、
半導体素子が複数個形成された半導体基板（ウェハー）
状態で製造可能であり、精度の高い製造方法を実現でき
るものである。またスルーホールの形成寸法（直径）を
半導体基板上のスクライブレーンのスペースに対応させ
て形成するので、ダイシングによりスルーホールを半円
状に切断することができ、精度よく側面（切断面）に金
属配線の一部を側面電極として露出させることができる
ものである。
導体基板の表面に素子電極と、その近傍にスルーホール
を形成し、そのスルーホールの内壁と素子電極とを金属
材等のめっきによる金属配線で電気的に接続し、表面を
絶縁樹脂で覆い、スルーホールを半円状に切断すること
により、半導体基板の側面に２本で一対の側面電極を有
し、表面は絶縁樹脂で保護され、また一対の側面電極間
も絶縁樹脂で保護された半導体装置を得ることができ、
半導体素子が複数個形成された半導体基板（ウェハー）
状態で製造可能であり、精度の高い製造方法を実現でき
るものである。またスルーホールの形成寸法（直径）を
半導体基板上のスクライブレーンのスペースに対応させ
て形成するので、ダイシングによりスルーホールを半円
状に切断することができ、精度よく側面（切断面）に金
属配線の一部を側面電極として露出させることができる
ものである。
【００１４】
【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について、図面を参照しなが
ら説明する。
その製造方法の一実施形態について、図面を参照しなが
ら説明する。
【００１５】まず本実施形態の半導体装置について図
１，図２を参照しながら説明する。図１は本実施形態の
半導体装置を示す概略の斜視図であり、図２は半導体装
置表面のレジストを一部開封した状態の平面図である。
１，図２を参照しながら説明する。図１は本実施形態の
半導体装置を示す概略の斜視図であり、図２は半導体装
置表面のレジストを一部開封した状態の平面図である。
【００１６】図１に示すように、本実施形態の半導体装
置は、表面が絶縁樹脂としてソルダーレジスト７で物理
的に保護されたチップ状の半導体基板８と、その半導体
基板８の表面の素子電極（図示せず）と電気的に導通し
た側面電極９とよりなる半導体装置であり、側面電極９
はスルーホールの切断面に設けられており、一対の側面
電極９間には、スルーホールに充填されたソルダーレジ
スト７が形成されているものである。そして図２の電極
部分のソルダーレジスト７を一部開封した状態に示すよ
うに、側面電極９は、半導体基板８の表面の素子電極１
０と金属配線１１により電気的に導通され、スルーホー
ル１２の切断により構成された半円状の円周部分が側面
電極として外部に露出し、半円状の内部はソルダーレジ
スト７が形成され、電極保護として機能しているもので
ある。
置は、表面が絶縁樹脂としてソルダーレジスト７で物理
的に保護されたチップ状の半導体基板８と、その半導体
基板８の表面の素子電極（図示せず）と電気的に導通し
た側面電極９とよりなる半導体装置であり、側面電極９
はスルーホールの切断面に設けられており、一対の側面
電極９間には、スルーホールに充填されたソルダーレジ
スト７が形成されているものである。そして図２の電極
部分のソルダーレジスト７を一部開封した状態に示すよ
うに、側面電極９は、半導体基板８の表面の素子電極１
０と金属配線１１により電気的に導通され、スルーホー
ル１２の切断により構成された半円状の円周部分が側面
電極として外部に露出し、半円状の内部はソルダーレジ
スト７が形成され、電極保護として機能しているもので
ある。
【００１７】本実施形態の半導体装置は、素子電極１０
と接続した金属配線１１がスルーホール１２の内壁に連
続して設けられ、スルーホール１２がソルダーレジスト
７で充填された後、そのスルーホール１２が半円状に切
断されることにより、側面（切断面）に金属配線１１の
一部を側面電極９として露出させたものであり、１つの
スルーホールに対して２本の金属配線が一対の側面電極
９として構成されているものである。また本実施形態の
半導体装置は、底面が研削により薄厚加工されたもの
で、その厚みが５０［μｍ］以下の例えば２０［μｍ］
の厚みを有する極薄型の半導体装置である。
と接続した金属配線１１がスルーホール１２の内壁に連
続して設けられ、スルーホール１２がソルダーレジスト
７で充填された後、そのスルーホール１２が半円状に切
断されることにより、側面（切断面）に金属配線１１の
一部を側面電極９として露出させたものであり、１つの
スルーホールに対して２本の金属配線が一対の側面電極
９として構成されているものである。また本実施形態の
半導体装置は、底面が研削により薄厚加工されたもの
で、その厚みが５０［μｍ］以下の例えば２０［μｍ］
の厚みを有する極薄型の半導体装置である。
【００１８】本実施形態の半導体装置をそのままハンダ
等の導電材を介して、その側面電極をプリント基板等の
実装基板に実装することにより、半導体装置自体の小型
化、薄型化とともに実装面積の小型化を十分に達成する
ことができる。もちろん底面に露出した側面電極の一部
でも電気的な導通が可能であるため、底面実装も可能で
ある。
等の導電材を介して、その側面電極をプリント基板等の
実装基板に実装することにより、半導体装置自体の小型
化、薄型化とともに実装面積の小型化を十分に達成する
ことができる。もちろん底面に露出した側面電極の一部
でも電気的な導通が可能であるため、底面実装も可能で
ある。
【００１９】以上、本実施形態の半導体装置は、半導体
基板の表面に素子電極と、その近傍にスルーホールを形
成し、そのスルーホールの内壁と素子電極とを金属材等
のめっきによる金属配線で電気的に接続し、表面をソル
ダーレジストで覆い、スルーホールを半円状に切断する
ことにより、半導体基板の側面に２本で一対の側面電極
を有し、表面はソルダーレジストで保護され、また一対
の側面電極間もソルダーレジストで保護された半導体装
置であり、リード等の外部部材を用いることなく、小型
で薄型の省実装面積型の半導体装置である。
基板の表面に素子電極と、その近傍にスルーホールを形
成し、そのスルーホールの内壁と素子電極とを金属材等
のめっきによる金属配線で電気的に接続し、表面をソル
ダーレジストで覆い、スルーホールを半円状に切断する
ことにより、半導体基板の側面に２本で一対の側面電極
を有し、表面はソルダーレジストで保護され、また一対
の側面電極間もソルダーレジストで保護された半導体装
置であり、リード等の外部部材を用いることなく、小型
で薄型の省実装面積型の半導体装置である。
【００２０】次に本実施形態の半導体装置の製造方法に
ついて、図面を参照しながら説明する。図３，図４は本
実施形態の半導体装置の製造方法を示す工程ごとの断面
図である。
ついて、図面を参照しながら説明する。図３，図４は本
実施形態の半導体装置の製造方法を示す工程ごとの断面
図である。
【００２１】まず図３（ａ）に示すように、トランジス
タや、その他複数の集積回路がその面内に形成され、そ
の面内で複数個の半導体素子（チップ）を構成した半導
体基板１３を用意する。ここで半導体基板１３の主表面
には、各半導体素子ごとに素子電極１０とパッシベーシ
ョン膜１４が形成されている。図３（ａ）においては、
ダイシングにより個片に分割する際のスクライブレーン
１５（ダイシングライン）で隔離された１つの半導体素
子の領域を示している。
タや、その他複数の集積回路がその面内に形成され、そ
の面内で複数個の半導体素子（チップ）を構成した半導
体基板１３を用意する。ここで半導体基板１３の主表面
には、各半導体素子ごとに素子電極１０とパッシベーシ
ョン膜１４が形成されている。図３（ａ）においては、
ダイシングにより個片に分割する際のスクライブレーン
１５（ダイシングライン）で隔離された１つの半導体素
子の領域を示している。
【００２２】次に図３（ｂ）に示すように、半導体基板
１３のスクライブレーン１５にレーザー等の微細加工技
術を用いて、基板厚を貫通するスルーホール１２を形成
する。このスルーホール１２の形成寸法（直径）は、ス
クライブレーン１５のスペースに対応させて形成する。
１３のスクライブレーン１５にレーザー等の微細加工技
術を用いて、基板厚を貫通するスルーホール１２を形成
する。このスルーホール１２の形成寸法（直径）は、ス
クライブレーン１５のスペースに対応させて形成する。
【００２３】次に図３（ｃ）に示すように、半導体基板
１３上全面、およびスルーホール１２の内壁全面をスパ
ッタリング法、真空蒸着、ＣＶＤ法または無電解等の薄
膜形成技術を用いて、例えば、無電解めっき法による銅
（Ｃｕ）０．５［μｍ］の薄膜金属層１６を形成する。
１３上全面、およびスルーホール１２の内壁全面をスパ
ッタリング法、真空蒸着、ＣＶＤ法または無電解等の薄
膜形成技術を用いて、例えば、無電解めっき法による銅
（Ｃｕ）０．５［μｍ］の薄膜金属層１６を形成する。
【００２４】次に図３（ｄ）に示すように、薄膜金属層
１６上にスピンコートでポジ型感光性レジスト膜または
ネガ型感光性レジスト膜を形成し、露光、現像により、
パターン部以外を硬化し、選択的にめっきレジスト膜１
７を形成する。
１６上にスピンコートでポジ型感光性レジスト膜または
ネガ型感光性レジスト膜を形成し、露光、現像により、
パターン部以外を硬化し、選択的にめっきレジスト膜１
７を形成する。
【００２５】次に図３（ｅ）に示すように、パターン形
成されためっきレジスト膜１７のパターン部以外におい
て、薄膜金属層１６に電解めっき等の厚膜形成技術によ
り厚膜金属層１８を選択的に形成する。
成されためっきレジスト膜１７のパターン部以外におい
て、薄膜金属層１６に電解めっき等の厚膜形成技術によ
り厚膜金属層１８を選択的に形成する。
【００２６】そして図４（ａ）に示すように、厚膜金属
層１８を形成後、めっきレジスト膜を溶融除去し、続い
てその下に存在した薄膜金属層１６を溶融除去する。こ
の工程により、素子電極１０とスルーホール１２とを電
気的に接続した薄膜金属層１６と厚膜金属層１８とによ
る金属配線１１が形成される。
層１８を形成後、めっきレジスト膜を溶融除去し、続い
てその下に存在した薄膜金属層１６を溶融除去する。こ
の工程により、素子電極１０とスルーホール１２とを電
気的に接続した薄膜金属層１６と厚膜金属層１８とによ
る金属配線１１が形成される。
【００２７】次に図４（ｂ）に示すように、金属配線１
１およびパッシベーション膜１４上にスピンコートでソ
ルダーレジスト膜１９を形成する。またスルーホール１
２内部にもソルダーレジスト膜１９を充填形成する。な
お、ソルダーレジストは表面を保護する樹脂であればよ
く、ソルダーレジスト以外のエポキシ系の封止樹脂でも
よい。
１およびパッシベーション膜１４上にスピンコートでソ
ルダーレジスト膜１９を形成する。またスルーホール１
２内部にもソルダーレジスト膜１９を充填形成する。な
お、ソルダーレジストは表面を保護する樹脂であればよ
く、ソルダーレジスト以外のエポキシ系の封止樹脂でも
よい。
【００２８】そして図４（ｃ）に示すように、半導体基
板１３の裏面を平面的に研削、研磨し、基板厚を薄厚に
加工する。この場合の薄厚加工は５０［μｍ］以下、例
えば２０［μｍ］の薄厚に加工する。
板１３の裏面を平面的に研削、研磨し、基板厚を薄厚に
加工する。この場合の薄厚加工は５０［μｍ］以下、例
えば２０［μｍ］の薄厚に加工する。
【００２９】そして図４（ｄ）に示すように、ダイシン
グソーにて、半導体基板１３のスクライブレーンで個片
の半導体素子ごとに切断分割して半導体装置を得る。こ
の場合、スクライブレーンにはスルーホールが形成され
ているので、ダイシングソーで分割することにより、ス
ルーホールは平面的にみて半円状に切断され、切断面の
端面にはスルーホール１２の内壁に形成された金属配線
１１が露出して側面電極９を構成する。
グソーにて、半導体基板１３のスクライブレーンで個片
の半導体素子ごとに切断分割して半導体装置を得る。こ
の場合、スクライブレーンにはスルーホールが形成され
ているので、ダイシングソーで分割することにより、ス
ルーホールは平面的にみて半円状に切断され、切断面の
端面にはスルーホール１２の内壁に形成された金属配線
１１が露出して側面電極９を構成する。
【００３０】以上のように、本実施形態の半導体装置の
製造方法により、表面がソルダーレジストで物理的に保
護された半導体素子基板と、その半導体素子基板の表面
の素子電極と電気的に導通した側面電極とよりなる半導
体装置を得るものであり、素子電極と接続した金属配線
１１がスルーホール１２の内壁に連続して設けられ、ス
ルーホール１２がソルダーレジストで充填された後、そ
のスルーホール１２が半円状に切断されることにより、
側面（切断面）に金属配線１１の一部が側面電極として
露出されたものであり、１つのスルーホールに対して２
本の金属配線が一対の側面電極として構成された半導体
装置を得る。
製造方法により、表面がソルダーレジストで物理的に保
護された半導体素子基板と、その半導体素子基板の表面
の素子電極と電気的に導通した側面電極とよりなる半導
体装置を得るものであり、素子電極と接続した金属配線
１１がスルーホール１２の内壁に連続して設けられ、ス
ルーホール１２がソルダーレジストで充填された後、そ
のスルーホール１２が半円状に切断されることにより、
側面（切断面）に金属配線１１の一部が側面電極として
露出されたものであり、１つのスルーホールに対して２
本の金属配線が一対の側面電極として構成された半導体
装置を得る。
【００３１】次に本実施形態の半導体装置の実装構造に
ついて説明する。図５は本実施形態の半導体装置の実装
構造を示す概略の斜視図である。
ついて説明する。図５は本実施形態の半導体装置の実装
構造を示す概略の斜視図である。
【００３２】図５に示すように、本実施形態の半導体装
置において、半導体基板８の側面の側面電極９に対して
水平位置に切り溝を形成し、その切り溝に対して、その
面内に配線電極を有したキャリアテープ２０を挿入、固
定することにより、基板実装に適した半導体装置を構成
することも可能である。この場合、半導体装置の側面電
極９と対応させた配線電極を有したキャリアテープを用
いることにより可能となる。
置において、半導体基板８の側面の側面電極９に対して
水平位置に切り溝を形成し、その切り溝に対して、その
面内に配線電極を有したキャリアテープ２０を挿入、固
定することにより、基板実装に適した半導体装置を構成
することも可能である。この場合、半導体装置の側面電
極９と対応させた配線電極を有したキャリアテープを用
いることにより可能となる。
【００３３】以上、本実施形態の半導体装置およびその
製造方法では、半導体装置として、表面の素子電極をス
ルーホールを用いて側面電極とし、表面はソルダーレジ
スト等の樹脂で保護された半導体装置であり、信頼性を
有した小型薄型の半導体装置である。またその製造にお
いては、半導体素子が複数個形成された半導体基板（ウ
ェハー）状態で製造可能であり、精度の高い製造方法を
実現し、小型、薄型の半導体装置を実現できるものであ
る。さらに、本実施形態の半導体装置の側面に対して、
配線電極を有したキャリアテープ等の基板が挿入される
溝を形成することにより、その溝に対して、基板を挿
入、固定することで省面積の基板実装を可能にするもの
である。
製造方法では、半導体装置として、表面の素子電極をス
ルーホールを用いて側面電極とし、表面はソルダーレジ
スト等の樹脂で保護された半導体装置であり、信頼性を
有した小型薄型の半導体装置である。またその製造にお
いては、半導体素子が複数個形成された半導体基板（ウ
ェハー）状態で製造可能であり、精度の高い製造方法を
実現し、小型、薄型の半導体装置を実現できるものであ
る。さらに、本実施形態の半導体装置の側面に対して、
配線電極を有したキャリアテープ等の基板が挿入される
溝を形成することにより、その溝に対して、基板を挿
入、固定することで省面積の基板実装を可能にするもの
である。
【００３４】
【発明の効果】本発明の半導体装置は、表面の素子電極
をスルーホールを用いて側面電極、底面電極を構成し、
表面はソルダーレジスト等の樹脂で保護された半導体装
置であり、信頼性を有した小型薄型の半導体装置であ
る。
をスルーホールを用いて側面電極、底面電極を構成し、
表面はソルダーレジスト等の樹脂で保護された半導体装
置であり、信頼性を有した小型薄型の半導体装置であ
る。
【００３５】また本発明の半導体装置の製造方法は、半
導体素子が複数個形成された半導体基板（ウェハー）状
態で製造可能であり、精度の高い製造方法を実現できる
ものである。
導体素子が複数個形成された半導体基板（ウェハー）状
態で製造可能であり、精度の高い製造方法を実現できる
ものである。
【図１】本発明の一実施形態の半導体装置を示す斜視図
【図２】本発明の一実施形態の半導体装置を示す平面図
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図
示す断面図
【図５】本発明の一実施形態の半導体装置の実装構造を
示す斜視図
示す斜視図
【図６】従来の半導体装置を示す断面図
【符号の説明】 １ ダイパッド部 ２ 半導体素子 ３ 金属細線 ４ インナーリード部 ５ アウターリード部 ６ 封止樹脂 ７ ソルダーレジスト ８ 半導体基板 ９ 側面電極 １０ 素子電極 １１ 金属配線 １２ スルーホール １３ 半導体基板 １４ パッシベーション膜 １５ スクライブレーン １６ 薄膜金属層 １７ めっきレジスト膜 １８ 厚膜金属層 １９ ソルダーレジスト膜 ２０ キャリアテープ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 戒能 憲幸 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 松村 信弥 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 丸尾 哲正 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 植田 賢治 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 竹村 康司 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 5F033 HH11 PP06 PP15 PP19 PP27 PP28 QQ06 QQ08 QQ37 RR21 SS21 VV07
Claims (3)
- 【請求項１】 表面が絶縁樹脂で保護されたチップ状の
半導体基板による半導体装置であって、前記半導体基板
の表面の素子電極と電気的に導通した側面電極を有し、
前記側面電極は前記半導体基板の表面の素子電極と金属
配線により電気的に導通され、スルーホールの切断によ
り構成された半円状の円周部分が外部に露出して構成さ
れた側面電極であり、一対の側面電極間には、前記スル
ーホールに充填された前記絶縁樹脂が形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 その面内に複数個の半導体素子を有し、
各半導体素子ごとに素子電極とダイシングにより個片に
分割する際のスクライブレーンを有した半導体基板を用
意し、前記半導体基板の前記スクライブレーンに対し
て、前記基板厚を貫通するスルーホールを形成する工程
と、半導体基板上全面、および前記スルーホールの内壁
全面に対して、薄膜金属層を形成する工程と、前記半導
体基板上の前記薄膜金属層上に対して、選択的にめっき
レジスト膜をパターン形成する工程と、前記半導体基板
上のパターン形成されためっきレジスト膜の前記パター
ン部以外において、前記薄膜金属層に対して、厚膜金属
層を選択的に形成する工程と、前記半導体基板上の前記
厚膜金属層の形成後、前記めっきレジスト膜を除去し、
続いてその下に存在する前記薄膜金属層を除去し、前記
素子電極と前記スルーホールとを電気的に接続した薄膜
金属層と厚膜金属層とによる金属配線を形成する工程
と、前記半導体基板上の前記金属配線上に絶縁樹脂層を
形成するとともに、前記スルーホール内部に前記絶縁樹
脂層を充填形成する工程と、前記半導体基板の裏面を平
面的に研削し、基板厚を薄厚に加工する工程と、前記半
導体基板の前記スクライブレーンで個片の半導体素子ご
とに切断分割し、前記半導体基板上の前記スルーホール
を平面的にみて半円状に切断し、切断面の端面にスルー
ホールの内壁に形成された金属配線を露出させて側面電
極を構成する工程とよりなることを特徴とする半導体装
置の製造方法。 - 【請求項３】 スルーホールの形成寸法（直径）は、ス
クライブレーンのスペースに対応させて形成することを
特徴とする請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113768A JP2001298118A (ja) | 2000-04-14 | 2000-04-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000113768A JP2001298118A (ja) | 2000-04-14 | 2000-04-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001298118A true JP2001298118A (ja) | 2001-10-26 |
Family
ID=18625685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000113768A Pending JP2001298118A (ja) | 2000-04-14 | 2000-04-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001298118A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032754A (ja) * | 2007-07-24 | 2009-02-12 | Sony Corp | 半導体装置及びその製造方法 |
| US7666711B2 (en) * | 2008-05-27 | 2010-02-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming double-sided through vias in saw streets |
-
2000
- 2000-04-14 JP JP2000113768A patent/JP2001298118A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009032754A (ja) * | 2007-07-24 | 2009-02-12 | Sony Corp | 半導体装置及びその製造方法 |
| US7666711B2 (en) * | 2008-05-27 | 2010-02-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming double-sided through vias in saw streets |
| US9343429B2 (en) | 2008-05-27 | 2016-05-17 | Stats Chippac, Ltd. | Semiconductor device and method of forming double-sided through vias in saw streets |
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