JP2001282504A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2001282504A JP2001282504A JP2000093161A JP2000093161A JP2001282504A JP 2001282504 A JP2001282504 A JP 2001282504A JP 2000093161 A JP2000093161 A JP 2000093161A JP 2000093161 A JP2000093161 A JP 2000093161A JP 2001282504 A JP2001282504 A JP 2001282504A
- Authority
- JP
- Japan
- Prior art keywords
- output
- working memory
- data
- working
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 各種マイクロコンピュータにおいて、演算装
置の回路規模を少なくし、かつ処理時間を短くすること
を目的とする。 【解決手段】 ワーキングメモリ１００の出力Ｓ１００
と、ワーキングメモリ１０１の出力Ｓ１０１とをレジス
タに書き込むことなく直接演算器１０２に入力し、演算
結果を行う。演算器１０２で得た演算結果Ｓ１０２の上
位１６ビットであるＳ１０２ａと下位１６ビットである
Ｓ１０２ｂとをそれぞれ、その演算を行ったサイクルと
同一のサイクルでそれぞれワーキングメモリ１００とワ
ーキングメモリ１０１とに書き込む。
置の回路規模を少なくし、かつ処理時間を短くすること
を目的とする。 【解決手段】 ワーキングメモリ１００の出力Ｓ１００
と、ワーキングメモリ１０１の出力Ｓ１０１とをレジス
タに書き込むことなく直接演算器１０２に入力し、演算
結果を行う。演算器１０２で得た演算結果Ｓ１０２の上
位１６ビットであるＳ１０２ａと下位１６ビットである
Ｓ１０２ｂとをそれぞれ、その演算を行ったサイクルと
同一のサイクルでそれぞれワーキングメモリ１００とワ
ーキングメモリ１０１とに書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、ワーキングメモリ
を用いるマイクロコンピュータに関する。
を用いるマイクロコンピュータに関する。
【０００２】
【従来の技術】マイクロコンピュータの構成としては、
図３に示す構成のものが知られている。図３において、
３００はワーキングメモリ、３０１はワーキングメモリ
３００の出力を記憶するレジスタ、３０２はワーキング
メモリ３００の出力を記憶するレジスタ、３０３は前記
レジスタ３０１の出力、前記レジスタ３０２の出力を入
力し演算する機能を有する演算器、３０４は前記演算器
３０３の出力Ｓ３０３を入力し記憶するレジスタ、３０
５はレジスタ３０４の出力Ｓ３０４を入力とし記憶する
ワーキングメモリである。
図３に示す構成のものが知られている。図３において、
３００はワーキングメモリ、３０１はワーキングメモリ
３００の出力を記憶するレジスタ、３０２はワーキング
メモリ３００の出力を記憶するレジスタ、３０３は前記
レジスタ３０１の出力、前記レジスタ３０２の出力を入
力し演算する機能を有する演算器、３０４は前記演算器
３０３の出力Ｓ３０３を入力し記憶するレジスタ、３０
５はレジスタ３０４の出力Ｓ３０４を入力とし記憶する
ワーキングメモリである。
【０００３】上記従来構成のマイクロコンピュータにつ
いてその動作を説明する。まず、前記ワーキングメモリ
１０２から前記レジスタ３０１と前記レジスタ３０２に
演算するデータをそれぞれ書き込む。次に前記演算器３
０３は、前記レジスタ３０１と、前記レジスタ３０２の
出力を演算し、演算結果出力Ｓ３０３をレジスタ３０４
に書き込む。次にレジスタ３０４はワーキングメモリ３
０５にデータを書き込む。
いてその動作を説明する。まず、前記ワーキングメモリ
１０２から前記レジスタ３０１と前記レジスタ３０２に
演算するデータをそれぞれ書き込む。次に前記演算器３
０３は、前記レジスタ３０１と、前記レジスタ３０２の
出力を演算し、演算結果出力Ｓ３０３をレジスタ３０４
に書き込む。次にレジスタ３０４はワーキングメモリ３
０５にデータを書き込む。
【０００４】以上のように、演算をする場合にはワーキ
ングメモリ３００からレジスタ３０１とレジスタ３０２
のそれぞれに一旦データを記憶し、レジスタ３０１とレ
ジスタ３０２の出力を演算器３０３に入力する。その次
に演算器３０３からの出力を一旦レジスタ３０４に記憶
し、ワーキングメモリ３０５に書き込んで、一回の演算
処理が終了する。
ングメモリ３００からレジスタ３０１とレジスタ３０２
のそれぞれに一旦データを記憶し、レジスタ３０１とレ
ジスタ３０２の出力を演算器３０３に入力する。その次
に演算器３０３からの出力を一旦レジスタ３０４に記憶
し、ワーキングメモリ３０５に書き込んで、一回の演算
処理が終了する。
【０００５】
【発明が解決しようとする課題】マイクロコンピュータ
は、回路規模を小さく、演算を高速に処理することが要
求されている。しかしながら、上記従来の構成では、演
算をする場合は必ずワーキングメモリからレジスタへの
データの記憶動作が必要であった。
は、回路規模を小さく、演算を高速に処理することが要
求されている。しかしながら、上記従来の構成では、演
算をする場合は必ずワーキングメモリからレジスタへの
データの記憶動作が必要であった。
【０００６】本発明は、マイクロコンピュータの演算装
置において、回路規模を小さくし、処理時間を短くする
ことを目的とする。
置において、回路規模を小さくし、処理時間を短くする
ことを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載のマイクロコンピュータは、
複数のワーキングメモリと、前記複数のワーキングメモ
リからデータを読み出す読み出し手段と、前記読み出し
手段が読み出したデータを処理する処理手段と、前記処
理手段が処理を行ったのと同一サイクルで、前記処理手
段が処理したデータの定められた複数のビット位置のデ
ータをそれぞれ、前記複数のワーキングメモリのそれぞ
れに書き込む書き込み手段とを備えるものである。
に、本発明の請求項１記載のマイクロコンピュータは、
複数のワーキングメモリと、前記複数のワーキングメモ
リからデータを読み出す読み出し手段と、前記読み出し
手段が読み出したデータを処理する処理手段と、前記処
理手段が処理を行ったのと同一サイクルで、前記処理手
段が処理したデータの定められた複数のビット位置のデ
ータをそれぞれ、前記複数のワーキングメモリのそれぞ
れに書き込む書き込み手段とを備えるものである。
【０００８】また、上記課題を解決するために、本発明
の請求項２記載のマイクロコンピュータは、請求項１記
載のマイクロコンピュータにおいて、ワーキングメモリ
の数は２つである構成を有するものである。
の請求項２記載のマイクロコンピュータは、請求項１記
載のマイクロコンピュータにおいて、ワーキングメモリ
の数は２つである構成を有するものである。
【０００９】また、上記課題を解決するために、本発明
の請求項３記載のマイクロコンピュータは、請求項２記
載のマイクロコンピュータにおいて、処理したデータを
２つに分割し、それぞれを２つのワーキングメモリのそ
れぞれに格納する構成を有するものである。
の請求項３記載のマイクロコンピュータは、請求項２記
載のマイクロコンピュータにおいて、処理したデータを
２つに分割し、それぞれを２つのワーキングメモリのそ
れぞれに格納する構成を有するものである。
【００１０】また、上記課題を解決するために、本発明
の請求項４記載のマイクロコンピュータは、請求項２記
載のマイクロコンピュータにおいて、処理手段の後段
に、処理したデータのビット位置を入れ替える選択手段
をさらに備えるものである。
の請求項４記載のマイクロコンピュータは、請求項２記
載のマイクロコンピュータにおいて、処理手段の後段
に、処理したデータのビット位置を入れ替える選択手段
をさらに備えるものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図１と図２とを用いて説明する。
て、図１と図２とを用いて説明する。
【００１２】（実施の形態１）図１は実施の形態１に係
わるマイクロコンピュータのブロック図である。図１に
おいて、１００は１６ビットの入力Ｓ１０２ａを入力
し、１６ビットの出力Ｓ１００を出力するワーキングメ
モリ、１０１は１６ビットの入力１０２ｂを入力し、１
６ビットの出力Ｓ１０１を出力するワーキングメモリ、
１０２はワーキングメモリ１００の出力Ｓ１００と、ワ
ーキングメモリ１０１の出力Ｓ１０１とを入力し演算を
行う演算器である。演算器１０２は３２ビットの出力Ｓ
１０２を出力し、出力Ｓ１０２の上位１６ビットである
入力１０２ａは、ワーキングメモリ１００に格納され、
出力Ｓ１０２の下位１６ビットは、入力１０２ｂとして
ワーキングメモリ１０１に格納される。
わるマイクロコンピュータのブロック図である。図１に
おいて、１００は１６ビットの入力Ｓ１０２ａを入力
し、１６ビットの出力Ｓ１００を出力するワーキングメ
モリ、１０１は１６ビットの入力１０２ｂを入力し、１
６ビットの出力Ｓ１０１を出力するワーキングメモリ、
１０２はワーキングメモリ１００の出力Ｓ１００と、ワ
ーキングメモリ１０１の出力Ｓ１０１とを入力し演算を
行う演算器である。演算器１０２は３２ビットの出力Ｓ
１０２を出力し、出力Ｓ１０２の上位１６ビットである
入力１０２ａは、ワーキングメモリ１００に格納され、
出力Ｓ１０２の下位１６ビットは、入力１０２ｂとして
ワーキングメモリ１０１に格納される。
【００１３】以上のように構成された演算装置につい
て、以下、その動作を述べる。ワーキングメモリ１００
から１６ビットの出力Ｓ１００が出力され、演算回路１
０２に入力される。また、ワーキングメモリ１０１から
１６ビット出力Ｓ１０１が出力され、演算回路１０２に
入力される。演算回路１０２では、出力Ｓ１００と出力
Ｓ１０１との乗算を行う。そして、乗算と同じサイクル
において、演算器１０２の演算結果である出力Ｓ１０２
の上位の１６ビットをワーキングメモリ１００に、下位
の１６ビットをワーキングメモリ１０１に同時に書き込
む。
て、以下、その動作を述べる。ワーキングメモリ１００
から１６ビットの出力Ｓ１００が出力され、演算回路１
０２に入力される。また、ワーキングメモリ１０１から
１６ビット出力Ｓ１０１が出力され、演算回路１０２に
入力される。演算回路１０２では、出力Ｓ１００と出力
Ｓ１０１との乗算を行う。そして、乗算と同じサイクル
において、演算器１０２の演算結果である出力Ｓ１０２
の上位の１６ビットをワーキングメモリ１００に、下位
の１６ビットをワーキングメモリ１０１に同時に書き込
む。
【００１４】以上のように、ワーキングメモリの出力を
演算回路に入力し演算、さらに演算結果をそのままワー
キングメモリ１００、ワーキングメモリ１０１に書き込
むことで、レジスタに一旦書き込む必要がなくなり、回
路削減、処理時間の短縮が可能になる。
演算回路に入力し演算、さらに演算結果をそのままワー
キングメモリ１００、ワーキングメモリ１０１に書き込
むことで、レジスタに一旦書き込む必要がなくなり、回
路削減、処理時間の短縮が可能になる。
【００１５】（実施の形態２）図２は実施の形態２に係
わるマイクロコンピュータのブロック図である。図２に
おいて、２００、２０１はそれぞれ、１６ビットの出力
Ｓ２０１、Ｓ２０２を出力するワーキングメモリ、２０
２はワーキングメモリ２００、２０１の出力Ｓ２００、
Ｓ２０１とを演算し、３２ビットの出力Ｓ２０２を出力
する演算器である。演算器２０２の出力Ｓ２０２は、選
択器２０３において、選択信号Ｓ２００によって、任意
の１６ビットが選択され、出力Ｓ２０３ａ、Ｓ２０３ｂ
としてそれぞれワーキングメモリ２００、２０１に供給
される。
わるマイクロコンピュータのブロック図である。図２に
おいて、２００、２０１はそれぞれ、１６ビットの出力
Ｓ２０１、Ｓ２０２を出力するワーキングメモリ、２０
２はワーキングメモリ２００、２０１の出力Ｓ２００、
Ｓ２０１とを演算し、３２ビットの出力Ｓ２０２を出力
する演算器である。演算器２０２の出力Ｓ２０２は、選
択器２０３において、選択信号Ｓ２００によって、任意
の１６ビットが選択され、出力Ｓ２０３ａ、Ｓ２０３ｂ
としてそれぞれワーキングメモリ２００、２０１に供給
される。
【００１６】以上のように構成された演算装置につい
て、以下、その動作を述べる。ワーキングメモリ２００
から１６ビットの出力Ｓ２００が出力され、演算回路２
０２に入力される。また、ワーキングメモリ２０１から
１６ビット出力Ｓ２０１が出力され、演算回路２０２に
入力される。演算回路２０２では、出力Ｓ２００と出力
Ｓ２０１との乗算を行い演算結果を得る。演算器２０２
の３２ビットの出力Ｓ２０２は、選択回路２０３に入力
される。選択回路２０３では、選択信号Ｓ２００が１の
場合は、演算回路２０２の出力Ｓ２０２の１ビット目か
ら１６ビット目までを出力Ｓ２０３ａとし、１７ビット
目から３２ビット目までをＳ２０３ｂとする。選択信号
Ｓ２００が０の場合は、選択信号Ｓ２００が１の場合と
逆の選択を行う。そして、ワーキングメモリ２００とワ
ーキングメモリ２０１の両方のワーキングメモリに同時
に書き込む。
て、以下、その動作を述べる。ワーキングメモリ２００
から１６ビットの出力Ｓ２００が出力され、演算回路２
０２に入力される。また、ワーキングメモリ２０１から
１６ビット出力Ｓ２０１が出力され、演算回路２０２に
入力される。演算回路２０２では、出力Ｓ２００と出力
Ｓ２０１との乗算を行い演算結果を得る。演算器２０２
の３２ビットの出力Ｓ２０２は、選択回路２０３に入力
される。選択回路２０３では、選択信号Ｓ２００が１の
場合は、演算回路２０２の出力Ｓ２０２の１ビット目か
ら１６ビット目までを出力Ｓ２０３ａとし、１７ビット
目から３２ビット目までをＳ２０３ｂとする。選択信号
Ｓ２００が０の場合は、選択信号Ｓ２００が１の場合と
逆の選択を行う。そして、ワーキングメモリ２００とワ
ーキングメモリ２０１の両方のワーキングメモリに同時
に書き込む。
【００１７】上記のようにワーキングメモリの出力を演
算回路に入力し演算、さらに演算結果をそのままワーキ
ングメモリ１００、ワーキングメモリ１０１に書き込む
ことで、レジスタに一旦書き込む必要がなくなり、回路
削減、処理時間の短縮が可能になる。また、選択回路２
０３で演算器２０２の出力Ｓ２０２のビット位置を入れ
替えることにより、演算の種類を増やすことが可能とな
る。
算回路に入力し演算、さらに演算結果をそのままワーキ
ングメモリ１００、ワーキングメモリ１０１に書き込む
ことで、レジスタに一旦書き込む必要がなくなり、回路
削減、処理時間の短縮が可能になる。また、選択回路２
０３で演算器２０２の出力Ｓ２０２のビット位置を入れ
替えることにより、演算の種類を増やすことが可能とな
る。
【００１８】なお、以上の説明では、ワーキングメモリ
１００、１０１の両方にデータを書き込んだ例で説明し
たが、どちらか一方のみに演算結果を書き込むことによ
っても同様に実施可能である。
１００、１０１の両方にデータを書き込んだ例で説明し
たが、どちらか一方のみに演算結果を書き込むことによ
っても同様に実施可能である。
【００１９】また、以上の説明では、ワーキングメモリ
を２つ用いて構成した例で説明したが、その他ワーキン
グメモリは１つでも、また３つ以上であっても同様に実
施可能である。
を２つ用いて構成した例で説明したが、その他ワーキン
グメモリは１つでも、また３つ以上であっても同様に実
施可能である。
【００２０】
【発明の効果】以上のように本発明によれば、マイクロ
コンピュータの回路を削減し、かつ処理時間を短く出来
る、という有利な効果が得られる。
コンピュータの回路を削減し、かつ処理時間を短く出来
る、という有利な効果が得られる。
【図１】本発明の実施の形態１に係わるマイクロコンピ
ュータのブロック図
ュータのブロック図
【図２】本発明の実施の形態２に係わるマイクロコンピ
ュータのブロック図
ュータのブロック図
【図３】従来のマイクロコンピュータのブロック図
１００ ワーキングメモリ １０１ ワーキングメモリ １０２ 演算器 ２００ ワーキングメモリ ２０１ ワーキングメモリ ２０２ 演算器 ２０３ 選択回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 苅田 吉博 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 山元 猛晴 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B022 BA07 CA01 CA03 DA02 FA01 FA03 5B062 AA03 CC01 DD10
Claims (4)
- 【請求項１】 複数のワーキングメモリと、 前記複数のワーキングメモリからデータを読み出す読み
出し手段と、 前記読み出し手段が読み出したデータを処理する処理手
段と、 前記処理手段が処理を行ったのと同一サイクルで、前記
処理手段が処理したデータの定められた複数のビット位
置のデータをそれぞれ、前記複数のワーキングメモリの
それぞれに書き込む書き込み手段とを備えることを特徴
とするマイクロコンピュータ。 - 【請求項２】 請求項１記載のマイクロコンピュータに
おいて、ワーキングメモリの数は２つであることを特徴
とするマイクロコンピュータ。 - 【請求項３】 請求項２記載のマイクロコンピュータに
おいて、 処理したデータを２つに分割し、それぞれを２つのワー
キングメモリのそれぞれに格納することを特徴とするマ
イクロコンピュータ。 - 【請求項４】 請求項２記載のマイクロコンピュータに
おいて、 処理手段の後段に、処理したデータのビット位置を入れ
替える選択手段をさらに備えることを特徴とするマイク
ロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000093161A JP3541776B2 (ja) | 2000-03-30 | 2000-03-30 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000093161A JP3541776B2 (ja) | 2000-03-30 | 2000-03-30 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001282504A true JP2001282504A (ja) | 2001-10-12 |
| JP3541776B2 JP3541776B2 (ja) | 2004-07-14 |
Family
ID=18608381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000093161A Expired - Fee Related JP3541776B2 (ja) | 2000-03-30 | 2000-03-30 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3541776B2 (ja) |
-
2000
- 2000-03-30 JP JP2000093161A patent/JP3541776B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3541776B2 (ja) | 2004-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6209017B1 (en) | High speed digital signal processor | |
| US6138135A (en) | Propagating NaNs during high precision calculations using lesser precision hardware | |
| KR900011167A (ko) | 디지탈신호 처리장치 및 움직임 보상연산방법 | |
| KR970022770A (ko) | 데이타처리장치 | |
| JPS5862746A (ja) | 割算装置 | |
| JP2001005675A (ja) | プログラム変換装置及びプロセッサ | |
| KR100222032B1 (ko) | 디지탈 신호 처리기에서의 2배 정밀도 곱셈연산 수행방법 | |
| JP4002151B2 (ja) | 情報処理装置 | |
| JPS6227412B2 (ja) | ||
| US4754424A (en) | Information processing unit having data generating means for generating immediate data | |
| JP2001282504A (ja) | マイクロコンピュータ | |
| JP2006072961A (ja) | 演算処理装置のメモリ回路 | |
| JP2002229970A (ja) | Ｓｉｍｄ積和演算方法、積和演算回路、および、半導体集積回路装置 | |
| KR101110167B1 (ko) | 연산처리장치 | |
| JPS6148174B2 (ja) | ||
| JP2008003663A (ja) | データ処理装置、データ処理方法 | |
| JPS6115233A (ja) | 乗算器 | |
| JP2007122209A (ja) | ３次元グラフィックス描画装置、その方法及びプログラム | |
| ES437893A1 (es) | Perfeccionamientos introducidos en un equipo para tratamien-to de datos electricos. | |
| WO2022204620A2 (en) | Systems and methods for efficient accumulate and multiply-accumulate operations of floating-point numbers in a unified register file | |
| JPH02230320A (ja) | データ処理装置 | |
| GB2345562A (en) | Digital signal processor for performing fixed-point and/or integer arithmetic | |
| JPH07248894A (ja) | 浮動小数点演算装置 | |
| JPH08272605A (ja) | アドレス分岐回路、マイクロコンピュータ及びそのアドレス分岐方法 | |
| JPH1139282A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040322 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080409 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110409 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |