JP2001268141A

JP2001268141A - 双方向リピータ回路

Info

Publication number: JP2001268141A
Application number: JP2000076026A
Authority: JP
Inventors: Munehito Mushiga; 賀宗人虫; Masayuki Koizumi; 泉正幸小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-03-17
Filing date: 2000-03-17
Publication date: 2001-09-28

Abstract

(57)【要約】【課題】ＬＳＩ等の素子の配置や素子間の配線を自動
レイアウトする際に自動挿入可能な双方向リピータ回路
を提供する。【解決手段】双方向リピータ回路１００は、ＬＳＩチ
ップの素子配置や素子間の配線を自動的にレイアウトす
る際に生じるロングパス１に信号遅延または劣化の防止
のために自動挿入され、一端側の第１ノード１０１と他
端側の第２ノード１０２を有する。リピータ回路１００
は、両方のノードが同一である状態から一方のノードが
異なる信号レベルに変化したときに変化前に出力してい
た信号レベルを保持する保持部１５３と、前記保持部が
変化前の信号レベルを保持している間に他方のノードの
信号レベルを変化前の信号レベルから変化後の信号レベ
ルに設定する出力設定部１５１，１５２とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、双方向リピータ回
路に係り、特にバス等の双方向に信号が伝達されるロン
グパスに挿入される双方向リピータ回路に関するもので
ある。

【０００２】

【従来の技術】近年、システムの高集積化技術の進歩に
より、大規模集積回路（以下、ＬＳＩ―Large Scale In
tegrated circuit―と略記する）のチップサイズの増大
が著しくなってきている。ＬＳＩレイアウト手段の１つ
である自動配置配線プログラムによるＬＳＩの設計は、
完全自動化により充分に満足する結果を得ることが難し
いのが現状である。例えば、チップ内のあちこちに分散
された多数のゲートまたは素子に接続される配線は長く
（ロングパス）なってしまうため、その配線抵抗や負荷
容量に起因して伝達される信号は著しく遅延されてしま
う。このような現象の発生を防止するために、配置配線
後に生じたロングパスにリピータ回路を挿入する等の対
策を講じている。

【０００３】このように、回路配置配線自動化プログラ
ムにより設計されたチップ内の配線がロングパスとなっ
てしまったときには、ロングパスにリピータ回路を自動
挿入して信号の劣化や遅延を回避している。ここでリピ
ータ回路とは、自動配置配線におけるレイアウトにより
発生する可能性のあるロングパスに生じる配線抵抗や寄
生容量による信号の遅延や劣化を回避するために、配線
途中に自動挿入される波形整形回路のことである。以
下、この明細書においては、このような配線途中に自動
挿入される波形整形回路のことをリピータ回路という名
称を用いて統一的に説明する。

【０００４】このリピータ回路は、以下のようなアルゴ
リズムにより自動挿入されている。すなわち、回路素子
間を接続する配線の長さを算出して、その配線の抵抗値
を算出すると共に、その配線の寄生容量値を算出し、算
出された抵抗値と容量値とから遅延値を算出し、この遅
延値が最小になるポイントを決定して、決定されたポイ
ントにリピータ回路を自動挿入するようにしている。こ
のようにして自動挿入された従来のリピータ回路につい
て、図２１を参照しながら説明する。

【０００５】図２１において、自動配線により信号伝達
経路がロングパスとなった場合に、ロングパスである配
線１の途中にリピータ回路２が挿入される。配線１を流
れる信号は、リピータ回路２の入力ノード３方向から出
力ノード４方向へと伝達されるものとする。図２１に示
された従来のリピータ回路のように、信号の伝達経路に
おける伝達方向が一方向である場合には、回路配置配線
自動化プログラムにより簡単にリピータ回路を配線中に
自動挿入することができる。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
単方向のリピータ回路は、信号の伝達方向が一方向に限
定されている配線がロングパスとなった場合には、所定
のアルゴリズムにより求められた位置に自動挿入するこ
とが可能であるが、その配線が例えばバスのように双方
向に信号を伝達するようなものである場合には、自動挿
入するためのアルゴリズムが複雑になってしまい、自動
挿入が行なえないという問題があった。

【０００７】特に、リピータ回路を挿入する場所におけ
る信号の伝達方向を識別し、その信号伝達経路を制御す
る制御信号を生成する外部制御信号生成回路を自動挿入
するアルゴリズムを構築することは、自動配置配線後の
論理合成および生成に必要な信号配線の引き回しが非常
に困難であると考えられている。したがって、配線がロ
ングパスとなった場合に双方向リピータ回路を自動挿入
することができないという問題があった。

【０００８】本発明は上記従来の問題点を克服するため
に為されたものであり、制御信号の生成を内部または外
部の生成回路により可能とすることによりＬＳＩ等の素
子の配置や素子間の配線を自動レイアウトした場合に自
動挿入が可能な双方向リピータ回路を提供することを目
的としている。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の基本構成に係る双方向リピータ回路は、Ｌ
ＳＩチップの素子配置や素子間の配線を自動的にレイア
ウトする際に生じるロングパスに信号遅延または劣化の
防止のために自動挿入されると共に一端側の第１ノード
と他端側の第２ノードを有するリピータ回路であって、
前記第１および第２ノードが第１信号レベルで同一であ
る状態から第１ノードが第１信号レベルとは異なる第２
信号レベルに変化したときに変化する前に出力していた
信号レベルを保持する保持部と、前記保持部が前記第１
信号レベルを保持している間に前記第２ノードの信号レ
ベルを第１信号レベルから第２信号レベルに設定する出
力設定部と、を備えることを特徴としている。

【００１０】上記基本構成において、前記保持部は、前
記第１ノードと第２ノードの信号レベルが同一であると
きに出力していた信号レベルを制御信号として出力する
制御信号生成回路を備え、前記出力設定部は、第１ノー
ドの信号レベルが第１信号レベルから第２信号レベルに
変化したときに前記制御信号生成回路より出力される前
記制御信号と前記第１ノードの信号とに基づいて前記第
２ノードの信号レベルを第１信号レベルから第２信号レ
ベルに切り替える第１方向リピータ回路と、第２ノード
の信号レベルが第１信号レベルから第２信号レベルに変
化したときに前記制御信号生成回路より出力される前記
制御信号と前記第２ノードの信号とに基づいて前記第１
ノードの信号レベルを第１信号レベルから第２信号レベ
ルに切り替える第２方向リピータ回路と、を備えること
を特徴としている。

【００１１】この構成においては、制御信号生成回路
は、双方向リピータ回路の内部で制御信号を生成するよ
うにしても良い。すなわち、前記制御信号生成回路は、
双方向リピータ回路の内部に設けられ、前記第１ノード
の信号レベルと前記第２ノードの信号レベルとを常時検
出し、何れかの信号レベルが変化したときにその変化前
に出力していた信号レベルの制御信号を前記第１方向リ
ピータ回路および第２方向リピータ回路に出力する内部
制御信号生成回路よりなる。

【００１２】上記構成において、前記内部制御信号生成
回路は、前記第１ノードの信号と前記第２ノードの信号
とを２入力としてその否定積を出力するＮＡＮＤ回路
と、このＮＡＮＤ回路の出力がそのゲートに接続される
ｐ形トランジスタと、前記第１ノードの信号と前記第２
ノードの信号とを２入力としてその否定和を出力するＮ
ＯＲ回路と、このＮＯＲ回路の出力がそのゲートに接続
されるｎ形トランジスタと、を備え、前記ｐ形トランジ
スタと前記ｎ形トランジスタの接続点より前記制御信号
が出力されるようにしても良い。

【００１３】上記構成において、前記第１方向リピータ
回路は、前記第１ノードの信号と前記制御信号とを２入
力としてその否定積を出力するＮＡＮＤ回路と、このＮ
ＡＮＤ回路の出力がそのゲートに接続されるｐ形トラン
ジスタと、前記第１ノードの信号と前記制御信号とを２
入力としてその否定和を出力するＮＯＲ回路と、このＮ
ＯＲ回路の出力がそのゲートに接続されるｎ形トランジ
スタと、を備えるようにしても良い。

【００１４】上記構成において、前記第２方向リピータ
回路は、前記第２ノードの信号と前記制御信号とを２入
力としその否定積を出力するＮＡＮＤ回路と、このＮＡ
ＮＤ回路の出力がそのゲートに接続されるｐ形トランジ
スタと、前記第２ノードの信号と前記制御信号とを２入
力としてその否定和を出力するＮＯＲ回路と、このＮＯ
Ｒ回路の出力がそのゲートに接続されるｎ形トランジス
タと、を備えるようにしても良い。

【００１５】上記構成において、前記内部制御信号生成
回路は、前記第１ノードの信号がそのゲートに接続され
た第１ｐ形トランジスタと、前記第２ノードの信号がそ
のゲートに接続された第２ｐ形トランジスタと、前記第
１ノードの信号がそのゲートに接続された第１ｎ形トラ
ンジスタと、前記第２ノードの信号がそのゲートに接続
された第２ｎ形トランジスタと、を備え、ｐ形トランジ
スタとｎ形トランジスタの接続点より前記制御信号が出
力されるようにしても良い。

【００１６】上記構成において、前記第１方向リピータ
回路は、前記第１ノードの信号がそのゲートに接続され
た第１ｐ形トランジスタと、前記制御信号がそのゲート
に接続された第２ｐ形トランジスタと、前記第１ノード
の信号がそのゲートに接続された第１ｎ形トランジスタ
と、前記制御信号がそのゲートに接続された第２ｎ形ト
ランジスタと、を備え、ｐ形トランジスタとｎ形トラン
ジスタの接続点が前記第２ノードに接続されるようにし
ても良い。

【００１７】上記構成において、前記第２方向リピータ
回路は、前記第２ノードの信号がそのゲートに接続され
た第１ｐ形トランジスタと、前記制御信号がそのゲート
に接続された第２ｐ形トランジスタと、前記第２ノード
の信号がそのゲートに接続された第１ｎ形トランジスタ
と、前記制御信号がそのゲートに接続された第２ｎ形ト
ランジスタと、を備え、ｐ形トランジスタとｎ形トラン
ジスタの接続点が前記第１ノードに接続されるようにし
ても良い。

【００１８】上記構成において、前記ｐ形トランジスタ
と前記ｎ形トランジスタの接続点より出力される前記制
御信号を保持する保持回路をさらに備えていても良い。

【００１９】上記構成において、前記第１ノードと前記
第２ノードには、それぞれの電位を静的に保持する保持
回路を設けるようにしても良い。

【００２０】上記構成において、前記制御信号生成回路
は、前記第１ノード側に接続された複数の３ステートバ
ッファをそれぞれ制御する複数のコントローラの制御出
力に基づいて前記第１方向リピータ回路に出力する前記
制御信号を生成する第１の外部制御信号生成回路と、前
記第２ノード側に接続された複数の３ステートバッファ
をそれぞれ制御する複数のコントローラの制御出力に基
づいて前記第２方向リピータ回路に出力する前記制御信
号を生成する第２の外部制御信号生成回路と、を備える
ようにしても良い。

【００２１】上記構成において、前記第１方向リピータ
回路は、前記第１の外部制御信号生成回路より供給され
る前記制御信号により前記第１ノードから前記第２ノー
ドに信号を伝達する３ステートバッファにより構成さ
れ、前記第２方向リピータ回路は、前記第２の外部制御
信号生成回路より供給される前記制御信号により前記第
２ノードから前記第１ノードに信号を伝達する３ステー
トバッファにより構成されていても良い。

【００２２】

【発明の実施の形態】以下、本発明に係る双方向リピー
タ回路の実施形態について添付図面を用いて詳細に説明
する。まず、図１ないし図８を用いてこの発明の第１実
施形態に係る双方向リピータ回路の基本的な構成を説明
する。

【００２３】図１は、第１実施形態に係る双方向リピー
タ回路の構成を示すブロック図であり、同図において、
双方向リピータ回路１００はバス等のように信号の伝達
方向が双方向のロングパスの配線１の所定の位置に介挿
されている。双方向リピータ回路１００は、第１ノード
１０１と第２ノード１０２を有している。第１ノード１
０１側には、複数の３ステートバッファ１１０および１
２０等がそれぞれ接続されており、第２ノード１０２側
には、複数の３ステートバッファ１３０および１４０等
がそれぞれ接続されている。３ステートバッファ１１
０，１２０，１３０，１４０は、それぞれコントローラ
１１１，１２１，１３１，１４１により制御されて動作
している。

【００２４】図２は、双方向リピータ回路１００の詳細
な構成を示すブロック図である。同図において、双方向
リピータ回路１００は、第１ノード１０１から第２ノー
ド１０２へと信号を伝達する第１方向リピータ回路１５
１と、第２ノード１０２から第１ノード１０１へと信号
を伝達する第２方向リピータ回路１５２と、第１ノード
１０１と第２ノード１０２の信号のレベルを検出して何
れかのノードの信号レベルが変化したときに制御信号１
５４を出力する内部コントローラ１５３と、を備えてい
る。

【００２５】図３は第１方向リピータ回路１５１および
第２方向リピータ回路１５２の詳細な構成の一例を示す
回路図である。同図において、第１方向リピータ回路１
５１と第２方向リピータ１５２は対応する同一構成を有
しており、第１方向リピータ回路１５１は、第１ノード
からの信号１５５と制御信号１５４を２入力として否定
積を取るＮＡＮＤ回路１１と、ＮＡＮＤ回路１１の出力
がそのゲートに接続されたｐ形トランジスタ１２と、信
号１５５と制御信号１５４を２入力として否定和を取る
ＮＯＲ回路１３と、ＮＯＲ回路１３の出力がそのゲート
に接続されたｎ形トランジスタ１４とを備えている。第
２方向リピータ回路１５２は、ＮＡＮＤ回路１１および
ＮＯＲ回路１３へ制御信号１５４以外の入力が、それぞ
れ第２ノード１０２からの信号１５７である構成のみが
第１方向リピータ回路１５１とは異なっている。

【００２６】図４は内部コントローラ１５３の詳細な構
成の一例を示す回路図である。同図において、内部コン
トローラ１５３は図３に示した第１および第２方向リピ
ータ回路の回路構成と同一の構成を有している。ＮＡＮ
Ｄ回路１１およびＮＯＲ回路１３には、第１ノード１０
１の信号１６１と第２ノード１０２の信号１６２がそれ
ぞれ入力されている。ｐ形トランジスタ１２とｎ形トラ
ンジスタ１４の接続点より制御信号１５４が出力されて
いる。図４に示す内部コントローラ１５３は、第１ノー
ド１０１と第２ノード１０２の信号１６１および１６２
を入力とし、生成された制御信号１５４を出力とする３
ステートバッファ回路である。

【００２７】図１ないし図４を参照しながら第１実施形
態に係る双方向リピータ回路の動作について説明する。
図１における第１ノード１０１と第２ノード１０２の状
態から図２の内部コントローラ１５３により内部制御信
号１５４を生成する。第１方向リピータ回路１５１は、
第１ノード１０１の信号１５５を内部コントローラ１５
３からの制御信号１５４によって、第２ノード１０２側
に信号１５６として伝達するか、その出力をオープンに
するかしている。内部コントローラ１５３は、第１ノー
ド１０１の信号１６１と第２ノード１０２の信号１６２
の状態が同じときには、新たな制御信号を生成し、信号
１６１と１６２が互いに違う状態のときには、違う状態
になる前に生成した信号を保持している。

【００２８】例えば、第１ノード１０１および第２ノー
ド１０２の信号１６１，１６２の電位が共にＬレベルの
とき、出力としての制御信号１５４の信号レベルはＬレ
ベルである。第１ノード１０１の信号１６１の電位がＬ
レベルからＨレベルに変化すると制御信号１５４を出力
するノードはオープンの状態になり、変化する前の信号
レベルが維持される。一方のノードの電位が変化したと
きに、内部コントローラ１５３の出力する制御信号１５
４がリピータ回路１５１，１５２の信号伝達時間よりも
速く変化しないように、内部コントローラ１５３の駆動
力はリピータ回路１５１，１５２よりも弱くしておく必
要がある。

【００２９】第１および第２のリピータ回路１５１，１
５２は、図３に示すように、第１ノード１０１の信号１
５５または第２ノード１０２の信号１５７と内部コント
ローラ１５３からの制御信号１５４の信号電位が同じ場
合には他方のノード１０２または１０１に一方のノード
と同じ電位の信号が出力される。例えば、第１ノード１
０１の信号１５５と制御信号１５４の電位が共にＬレベ
ルの場合、第２ノード１０２の信号１５６の電位はＬレ
ベルである。

【００３０】なお、上述した第１実施形態に係る双方向
リピータ回路は、第１，第２方向リピータ回路１５１，
１５２および内部コントローラ１５３を、図３および図
４に示すように、論理回路とトランジスタとにより構成
する第１の構成により説明したが、本発明はこれに限定
されず、第１，第２方向リピータ回路１５１，１５２お
よび内部コントローラ１５３を、図５および図６に示す
ようにｐ形トランジスタ１５とｎ形トランジスタ１６の
対と、ｐ形トランジスタ１７とｎ形トランジスタ１８の
対とにより第２の構成例により構成しても良い。

【００３１】図５に示す第２の構成例において、第１方
向リピータ回路１５１は、第１ノード１０１の信号１５
５がそれぞれのゲートに接続されたｐ形トランジスタ１
５およびｎ形トランジスタ１６と、制御信号１５４がそ
れぞれのゲートに接続されたｐ形トランジスタ１７およ
びｎ形トランジスタ１８と、を備え、トランジスタ１７
と１８の接続点より第２ノード１０２への信号１５６が
出力されている。また第２方向リピータ回路１５２は、
第２ノード１０２の信号１５７がそれぞれのゲートに接
続されたｐ形トランジスタ１５およびｎ形トランジスタ
１６と、制御信号１５４がそれぞれのゲートに接続され
たｐ形トランジスタ１７およびｎ形トランジスタ１８
と、を備え、トランジスタ１７と１８の接続点より第１
ノード１０１への信号１５８が出力されている。

【００３２】第１方向リピータ回路においては、第１ノ
ード１０１の信号１５５と制御信号１５４との電位が同
じ場合、第１ノード１０１の電位が反転した信号１５６
が第２ノード１０２に出力される。第２方向リピータ回
路１５２においては、第２ノード１０２の信号１５７と
制御信号１５４との電位が同じ場合、第２ノード１０２
の電位が反転した信号１５８が第１ノード１０１に出力
される。例えば、第１ノードの信号１５５と制御信号１
５４の電位が共にＬレベルの場合、第２ノード１０２に
はＨレベルの信号１５６が出力される。

【００３３】図６には内部コントローラ１５３を図５と
同様の２対のトランジスタを用いた第２の構成例が示さ
れている。図６において、第１ノード１０１の信号１６
１がそれぞれのゲートに接続されたｐ形トランジスタ１
５およびｎ形トランジスタ１６と、第２ノード１０２の
信号１６２がそれぞれのゲートに接続されたｐ形トラン
ジスタ１７およびｎ形トランジスタ１８と、を備え、ト
ランジスタ１６と１７の接続点より制御信号１５４が出
力されている。

【００３４】なお、上述した構成例においては、何れも
制御信号１５４は、内部制御信号生成回路１５３の駆動
力を第１，第２方向リピータ回路１５１，１５２の駆動
力よりも弱くしておくことにより静的に保持されるよう
に構成されていたが、本発明はこれに限定されず、内部
制御信号生成回路１５３の出力側に、図７または図８に
示されているような静的な電位保持回路１７０Ａまたは
１７０Ｂを接続するようにしても良い。

【００３５】図７に示す第１のタイプの保持回路１７０
Ａは、制御信号１５４の入力ノード１７１の電位状態を
２つのインバータ１７２および１７３によりスタティッ
クに保持している。また、図８に示す第２のタイプの保
持回路１７０Ｂは、ノード１７１の電位の反転した電位
をノード１７４に出力し、各ノード１７１および１７４
の電位状態をスタティックに保持する逆並列接続された
２つのインバータ１７５，１７６により構成されてい
る。このような保持回路１７０Ａまたは１７０Ｂを内部
制御信号生成回路１５３の出力側に介挿することによ
り、制御信号１５４を静的に保持することができる。

【００３６】次に、図９ないし図１５を参照しながら本
発明の第１実施形態に係る双方向リピータ回路の具体的
な回路構成としての第１ないし第７実施例を示す回路図
である。第１方向リピータ回路１５１，第２方向リピー
タ回路１５２，内部制御信号生成回路１５３をそれぞれ
図３および図４に示した３ステートバッファよりなる第
１の構成例または図５および図６に示した２対のトラン
ジスタよりなる第２の構成例の中から組み合わせを変え
て構成したものである。ただし、第１および第２方向リ
ピータ回路１５１および１５２は同一の構成例により構
成されているものとする。

【００３７】図９に示す第１実施例は、リピータ回路１
５１，１５２が図３に示す第１の構成例であり、内部制
御信号生成回路１５３が図６に示す第２の構成例の回路
によりそれぞれ構成されている。第１ノード１０１と第
２ノード１０２の状態から内部制御信号生成回路１５３
により内部制御信号１５４を生成している。３ステート
バッファよりなる第１方向リピータ回路１５１は、第１
ノード１０１側の信号１５５を内部制御信号１５４によ
り第２ノード１０２側に伝達するか、あるいはその出力
をオープンにする。逆に、３ステートバッファよりなる
第２方向リピータ回路１５２は、第２ノード１０２側の
信号１５７を内部制御信号によって第１ノード１０１側
に伝達するか、あるいはその出力をオープンにしてい
る。内部制御信号生成回路１５３は、第１ノード１０１
と第２ノード１０２の信号状態が同じときにはその反転
信号を生成し、何れかのノードの信号状態が変化したと
きには変化前に出力していた信号を保持するようにして
いる。

【００３８】例えば、第１ノード１０１と第２ノード１
０２の状態が互いにＨレベルとすると、内部制御信号１
５４はＬレベルである。そこで、第１ノード１０１の状
態がＨレベルからＬレベルに変化すると、内部制御信号
生成回路１５３は、変化前の状態であるＬレベルを保持
し、内部制御信号１５４により３ステートバッファの第
１方向リピータ回路１５１を介して第２ノード１０２の
信号１５６の状態がＬレベルへと変わることになる。そ
の逆に、第２ノード１０２の信号１５７の状態がＨレベ
ルからＬレベルに変化すると、内部制御信号１５４によ
り３ステートバッファの第２方向リピータ回路１５２を
介して第１ノード１０１の信号１５８の状態がＬレベル
へと変わることになる。このように第１ノード１０１お
よび第２ノード１０２間の信号の伝達方向が何れであっ
ても、信号状態が変化したノードの信号と同じレベルに
他方のノードの信号の状態を追従させて変更することが
できる。

【００３９】図１０に示す第２実施例は、リピータ回路
１５１，１５２を図５に示す第２の構成例により構成
し、内部制御信号生成回路１５３も図６に示す第２の構
成例により構成した回路である。第１方向リピータ回路
１５１により伝達される信号の論理を正しくするために
インバータ１８１が介挿されている。第２方向リピータ
回路１５２により伝達される信号の論理を正しくするた
めにインバータ１８２が介挿されている。内部制御信号
生成回路１５３に供給される信号もインバータ１８１お
よび１８２を通過した信号である。

【００４０】図１１に示す第３実施例は、リピータ回路
１５１，１５２を図３に示す第１の構成例により構成
し、内部制御信号生成回路１５３を図４に示す第１の構
成例により構成した回路である。リピータ回路１５１，
１５２により伝達される信号の論理を正しくするため、
内部制御信号生成回路の出力にインバータ１７０が介挿
されている。

【００４１】図１２に示す第４実施例は、リピータ回路
１５１，１５２を図５に示す第２の構成例により構成
し、内部制御信号生成回路１５３を図４に示す第１の構
成例により構成した回路図である。第１方向リピータ回
路１５１の第１ノード１０１側および第２方向リピータ
回路１５２の第２ノード１０２側には、それぞれのリピ
ータ回路に入力される信号の論理を正しくするためにイ
ンバータ１８１および１８２がそれぞれ介挿されてい
る。

【００４２】図１３に示す第５実施例は、図９に示した
第１実施例の回路構成において、内部制御信号生成回路
１５３の出力である制御信号１５４をスタティックに保
持するために、図７に示す第１のタイプの保持回路１７
０Ａが介挿されている。その他の構成および動作は図９
の第１実施例と同様である。

【００４３】図１４に示す第６実施例は、図１０に示し
た第２実施例の回路構成において、内部制御信号生成回
路１５３の出力する制御信号１５４をスタティックに保
持するために、図７に示す第１のタイプの保持回路１７
０Ａが介挿されている。その他の構成および動作は図１
０の第２実施例と同様である。

【００４４】図１５に示す第７実施例は、図１１に示し
た第３実施例の回路構成において、リピータ回路１５
１，１５２が出力する伝達信号１０２，１０１の論理を
正しくするため、および内部で生成される制御信号１５
４をスタティックに保持するため、図８に示した第２の
タイプの保持回路１７０Ｂを介挿している。その他の構
成および動作は図１１の第３実施例と同様である。

【００４５】図１６に示す第８実施例は、図１２に示し
た第４実施例の回路構成において、内部制御信号生成回
路１５３の出力する制御信号１５４をスタティックに保
持するために、図７に示す第１のタイプの保持回路１７
０Ａが介挿されている。その他の構成および動作は図１
２の第４実施例と同様である。

【００４６】さらに、図９ないし図１６に示した第１な
いし第８実施例の回路構成においては、第１方向リピー
タ回路１５１および第２方向リピータ回路１５２は、図
３に示す第１の構成例または図５に示す第２の構成例の
何れかにより、２つのリピータ回路を同一の回路構成に
するものとして説明したが、本発明はこれにも限定され
ず、第１方向リピータ回路１５１を図３に示すＮＡＮＤ
回路回路１１およびｐ形トランジスタ１２と、ＮＯＲ回
路１３およびｎ形トランジスタ１４より構成し、第２方
向リピータ回路１５２を図５に示す４つのトランジスタ
１５〜１８により構成するようにしても良い。

【００４７】また、上記変形例とは逆に、第１方向リピ
ータ回路１５１を図５に示す４つのトランジスタ１５〜
１８により構成し、第２方向リピータ回路１５２を図３
に示すＮＡＮＤ回路回路１１およびｐ形トランジスタ１
２と、ＮＯＲ回路１３およびｎ形トランジスタ１４より
構成するようにしても良い。これらの変形例のように第
１方向リピータ回路１５１と第２方向リピータ回路１５
２を異なる回路構成とした場合には、図５の第２の構成
例としての回路における回路内の論理を正しくするため
に、図１０，図１２，図１４および図１６に示すような
インバータ１８１および１８２を第２の構成例のリピー
タ回路回路のノード入力に介挿しておく必要がある。

【００４８】以上説明した第１実施形態に係る双方向リ
ピータ回路においては、第１ノード１０１および第２ノ
ード１０２の電位を保持する構成は設けられていなかっ
た。しかしながら、双方向リピータ回路１００を実際に
使用する場合には、双方向リピータ回路の第１ノード１
０１および第２ノード１０２の電位はスタティックに保
持されている必要がある。図１７は、このような問題を
克服した第２実施形態に係る双方向リピータ回路が示さ
れている。

【００４９】図１７に示す第２実施形態においては、ロ
ングパスの配線１に介挿された双方向リピータ回路１０
０の両端の第１ノード１０１および第２ノード１０２
に、図７で示されたような第１のタイプ１７０Ａより構
成される第１の電位保持回路１７７および第２の電位保
持回路１７８が介挿されている。リピータ回路は一方の
ノードの電位が変化して他方へ信号が伝達されるとき以
外は、その出力ノードがオープンになってしまうため
に、各ノード毎に１つの電位保持（ホルダ）回路が必要
であり、この保持回路１７７および１７８によりそれぞ
れのノードの出力電位が保持されることになる。

【００５０】図９ないし図１６を用いて説明した第１実
施例ないし第８実施例の具体的な回路構成例は、この第
２実施形態に係る双方向リピータ回路に適用することも
可能である。その場合、各実施例の第１ノード１０１お
よび第２ノード１０２に図１７に示す第１および第２の
電位保持回路１７７および１７８をそれぞれ介挿するだ
けで良い。

【００５１】なお、上述した第１および第２実施形態に
係る双方向リピータ回路においては制御信号１５４は内
部制御信号生成回路１５３により生成されているものと
して説明したが、本発明はこれにも限定されず、制御信
号は双方向リピータ回路の内部で生成するのではなく、
チップを構成している他の素子やゲート等の動作状態を
検出して制御信号を生成する外部制御信号生成回路によ
り生成するようにしても良い。図１８は第３実施形態に
係る双方向リピータ回路の構成を示すブロック図であ
り、図１９はその論理構成の一例を示す論理回路図であ
る。

【００５２】図１８において、双方向リピータ回路２０
０は、バス等の信号の伝達経路が双方向である場合に配
線の途中に自動挿入されるものであり、第１ノード２０
１側から第２ノード２０２側へ信号が伝達される場合に
は、制御信号２０５を生成する外部制御信号生成回路２
０３が必要であり、第２ノード２０２側から第１ノード
２０１側に信号が伝達される場合には、外部制御信号生
成回路２０４が必要である。この具体的な実施例として
の論理回路構成について図１９を用いて説明する。

【００５３】図１９において、第３実施形態の具体的実
施例に係る双方向リピータ回路２００は、ロングパスと
なった配線１の任意の箇所に介挿されている。双方向リ
ピータ回路２００の両端は、第１ノード２０１と第２ノ
ード２０２となっている。配線１は例えばバスであり、
このバスへ信号を伝達する複数の３ステートバッファ２
１０，２２０，２３０，２４０等が接続されている。３
ステートバッファ２１０，２２０，２３０，２４０は、
コントローラ２１１，２２１，２３１，２４１からの制
御信号によりそれぞれ制御されている。なお、第１ノー
ド２０１および第２ノード２０２にそれぞれ接続されて
いる３ステートバッファの個数は図示のものに限定され
ないことは勿論である。

【００５４】双方向リピータ回路２００用の外部制御信
号生成回路２０３および２０４は、上記コントローラ２
１１，２２１，２３１，２４１より出力される３ステー
トバッファ２１０，２２０，２３０，２４０用の制御信
号に基づいて制御信号を生成している。第１ノード２０
１側から第２ノード２０２側へ信号を伝達するときに
は、３ステートバッファ２１０および２２０を制御する
コントローラ２１１および２２１より出力されている制
御信号に基づいて制御信号２０５を生成する第１の外部
制御信号生成回路２０３が必要となる。反対に、第２ノ
ード２０２側から第１ノード２０１側へと信号が伝達さ
れるときには、３ステートバッファ２３０および２４０
を制御するコントローラ２３１および２４１より出力さ
れている制御信号に基づいて制御信号２０６を生成する
第２の外部制御信号生成回路２０４が必要となる。

【００５５】図１９に示す第３実施形態に係る双方向リ
ピータ回路２００は、例えば図２０に示すような構成を
有する３ステートバッファ回路により構成されている。
図２０において、双方向リピータ回路２００は、第１ノ
ード２０１と第２ノード２０２間に逆並列に接続された
３ステートバッファ２０７および２０８により構成され
ている。３ステートバッファ２０７には第１の外部制御
信号生成回路２０３により生成された制御信号２０５が
供給されており、３ステートバッファ回路２０８には第
２の外部制御信号生成回路２０４により生成された制御
信号２０６が供給されている。

【００５６】以上のような構成を有する外部制御信号生
成回路２０３および２０４によって生成された双方向リ
ピータ回路２００の外部からの制御信号によって第１ノ
ード２０１および第２ノード２０２の一方のノードの信
号レベルが変化したときに、他方のノードの信号を追従
させて変化させることができ、第１実施形態に係る双方
向リピータ回路と同様の効果が得られる。

【００５７】なお、図示説明は控えるが図１９に示す第
３実施形態に係る双方向リピータ回路においても、第２
実施形態と同様のノード電位保持回路を第１ノード２０
１および第２ノード２０２に設けるようにしても良い。
このノード電位保持回路を設けることにより第２実施形
態と同様に、出力側ノードとして機能しているノードの
出力電位を保持することができ、回路動作の安定化を図
ることができる。

【００５８】

【発明の効果】以上詳細に説明したように、本発明に係
る双方向リピータ回路によれば、制御信号の生成を内部
または外部の生成回路により可能とすることによりＬＳ
Ｉ等の素子の配置や素子間の配線を自動レイアウトする
場合に自動挿入可能な双方向リピータ回路を提供するこ
とができる。特に、内部制御信号生成回路を用いる場合
には、自動挿入するためのアルゴリズムがそれほど複雑
にはならずに、自動挿入が充分に実現可能な双方向リピ
ータ回路を提供できる。また、なるべく回路構成が複雑
にならないような双方向リピータ回路を予め用意してお
いて、バス等の信号伝達方向が双方向である配線が生じ
た場合には、自動挿入することができるようにしておく
ことにより、回路配置配線の自動化を容易に行なうこと
が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る双方向リピータ回
路の構成を示すブロック図。

【図２】第１実施形態の双方向リピータ回路の内部構成
を示すブロック図。

【図３】第１実施形態におけるリピータ回路の第１の構
成例を示す回路図。

【図４】第１実施形態における制御信号生成回路の第１
の構成例を示す回路図。

【図５】第１実施形態におけるリピータ回路の第２の構
成例を示す回路図。

【図６】第１実施形態における制御信号生成回路の第２
の構成例を示す回路図。

【図７】双方向リピータ回路に介挿される電位保持回路
の第１のタイプを示す回路図。

【図８】双方向リピータ回路に介挿される電位保持回路
の第２のタイプを示す回路図。

【図９】本発明の第１実施例に係る双方向リピータ回路
の構成を示す回路図。

【図１０】本発明の第２実施例に係る双方向リピータ回
路の構成を示す回路図。

【図１１】本発明の第３実施例に係る双方向リピータ回
路の構成を示す回路図。

【図１２】本発明の第４実施例に係る双方向リピータ回
路の構成を示す回路図。

【図１３】本発明の第５実施例に係る双方向リピータ回
路の構成を示す回路図。

【図１４】本発明の第６実施例に係る双方向リピータ回
路の構成を示す回路図。

【図１５】本発明の第７実施例に係る双方向リピータ回
路の構成を示す回路図。

【図１６】本発明の第８実施例に係る双方向リピータ回
路の構成を示す回路図。

【図１７】本発明の第２実施形態に係る双方向リピータ
回路の構成を示すブロック図。

【図１８】本発明の第３実施形態に係る双方向リピータ
回路の構成を示すブロック図。

【図１９】本発明の第３実施形態に係る双方向リピータ
回路の論理回路構成を示す論理回路図。

【図２０】第２実施形態に係る双方向リピータ回路の詳
細構成を示す回路図。

【図２１】従来のリピータ回路の一例を示す回路図。

【符号の説明】

１配線（ロングパス）１００，２００双方向リピータ回路１０１，２０１第１ノード１０２，２０２第２ノード１５１第１方向リピータ回路１５２第２方向リピータ回路１５３内部制御信号生成回路（内部コントローラ）１５４内部制御信号１７０Ａ電位保持回路（第１のタイプ）１７０Ｂ電位保持回路（第２のタイプ）１７７電位保持回路１７８電位保持回路

Claims

【特許請求の範囲】

【請求項１】ＬＳＩチップの素子配置や素子間の配線を
自動的にレイアウトする際に生じるロングパスに信号遅
延または劣化の防止のために自動挿入されると共に一端
側の第１ノードと他端側の第２ノードを有するリピータ
回路であって、前記第１および第２ノードが第１信号レ
ベルで同一である状態から第１ノードが第１信号レベル
とは異なる第２信号レベルに変化したときに変化する前
に出力していた信号レベルを保持する保持部と、前記保
持部が前記第１信号レベルを保持している間に前記第２
ノードの信号レベルを第１信号レベルから第２信号レベ
ルに設定する出力設定部と、を備えることを特徴とする
双方向リピータ回路。
【請求項２】前記保持部は、前記第１ノード側の信号レ
ベルと第２ノード側の信号レベルが同一であるときに出
力していた信号レベルを制御信号として出力する制御信
号生成回路を備え、前記出力設定部は、第１ノードの信
号レベルが第１信号レベルから第２信号レベルに変化し
たときに前記制御信号生成回路より出力される前記制御
信号と前記第１ノードの信号とに基づいて前記第２ノー
ドの信号レベルを第１信号レベルから第２信号レベルに
切り替える第１方向リピータ回路と、第２ノードの信号
レベルが第１信号レベルから第２信号レベルに変化した
ときに前記制御信号生成回路より出力される前記制御信
号と前記第２ノードの信号とに基づいて前記第１ノード
の信号レベルを第１信号レベルから第２信号レベルに切
り替える第２方向リピータ回路と、を備えることを特徴
とする請求項１に記載の双方向リピータ回路。
【請求項３】前記制御信号生成回路は、双方向リピータ
回路の内部に設けられ、前記第１ノードの信号レベルと
前記第２ノードの信号レベルとを常時検出し、何れかの
信号レベルが変化したときにその変化前に出力していた
信号レベルの制御信号を前記第１方向リピータ回路およ
び第２方向リピータ回路に出力する内部制御信号生成回
路よりなることを特徴とする請求項２に記載の双方向リ
ピータ回路。
【請求項４】前記内部制御信号生成回路は、前記第１ノ
ードの信号と前記第２ノードの信号とを２入力としてそ
の否定積を出力するＮＡＮＤ回路と、このＮＡＮＤ回路
の出力がそのゲートに接続されるｐ形トランジスタと、
前記第１ノードの信号と前記第２ノードの信号とを２入
力としてその否定和を出力するＮＯＲ回路と、このＮＯ
Ｒ回路の出力がそのゲートに接続されるｎ形トランジス
タと、を備え、前記ｐ形トランジスタと前記ｎ形トラン
ジスタの接続点より前記制御信号が出力される請求項３
に記載の双方向リピータ回路。
【請求項５】前記第１方向リピータ回路は、前記第１ノ
ードの信号と前記制御信号とを２入力としてその否定積
を出力するＮＡＮＤ回路と、このＮＡＮＤ回路の出力が
そのゲートに接続されるｐ形トランジスタと、前記第１
ノードの信号と前記制御信号とを２入力としてその否定
和を出力するＮＯＲ回路と、このＮＯＲ回路の出力がそ
のゲートに接続されるｎ形トランジスタと、を備える請
求項２に記載の双方向リピータ回路。
【請求項６】前記第２方向リピータ回路は、前記第２ノ
ードの信号と前記制御信号とを２入力としその否定積を
出力するＮＡＮＤ回路と、このＮＡＮＤ回路の出力がそ
のゲートに接続されるｐ形トランジスタと、前記第２ノ
ードの信号と前記制御信号とを２入力としてその否定和
を出力するＮＯＲ回路と、このＮＯＲ回路の出力がその
ゲートに接続されるｎ形トランジスタと、を備える請求
項２に記載の双方向リピータ回路。
【請求項７】前記制御信号生成回路は、前記第１ノード
の信号がそのゲートに接続された第１ｐ形トランジスタ
と、前記第２ノードの信号がそのゲートに接続された第
２ｐ形トランジスタと、前記第１ノードの信号がそのゲ
ートに接続された第１ｎ形トランジスタと、前記第２ノ
ードの信号がそのゲートに接続された第２ｎ形トランジ
スタと、を備え、ｐ形トランジスタとｎ形トランジスタ
の接続点より前記制御信号が出力されることを特徴とす
る請求項２に記載の双方向リピータ回路。
【請求項８】前記第１方向リピータ回路は、前記第１ノ
ードの信号がそのゲートに接続された第１ｐ形トランジ
スタと、前記制御信号がそのゲートに接続された第２ｐ
形トランジスタと、前記第１ノードの信号がそのゲート
に接続された第１ｎ形トランジスタと、前記制御信号が
そのゲートに接続された第２ｎ形トランジスタと、を備
え、ｐ形トランジスタとｎ形トランジスタの接続点が前
記第２ノードに接続されることを特徴とする請求項２に
記載の双方向リピータ回路。
【請求項９】前記第２方向リピータ回路は、前記第２ノ
ードの信号がそのゲートに接続された第１ｐ形トランジ
スタと、前記制御信号がそのゲートに接続された第２ｐ
形トランジスタと、前記第２ノードの信号がそのゲート
に接続された第１ｎ形トランジスタと、前記制御信号が
そのゲートに接続された第２ｎ形トランジスタと、を備
え、ｐ形トランジスタとｎ形トランジスタの接続点が前
記第１ノードに接続されることを特徴とする請求項２に
記載の双方向リピータ回路。
【請求項１０】前記ｐ形トランジスタと前記ｎ形トラン
ジスタの接続点より出力される前記制御信号を保持する
保持回路をさらに備える請求項４または請求項７に記載
の双方向リピータ回路。
【請求項１１】前記第１ノードと前記第２ノードには、
それぞれの電位を静的に保持する保持回路が設けられて
いることを特徴とする請求項１ないし請求項１０の何れ
かに記載の双方向リピータ回路。
【請求項１２】前記制御信号生成回路は、前記第１ノー
ド側に接続された複数の３ステートバッファをそれぞれ
制御する複数のコントローラの制御出力に基づいて前記
第１方向リピータ回路に出力する前記制御信号を生成す
る第１の外部制御信号生成回路と、前記第２ノード側に
接続された複数の３ステートバッファをそれぞれ制御す
る複数のコントローラの制御出力に基づいて前記第２方
向リピータ回路に出力する前記制御信号を生成する第２
の外部制御信号生成回路と、を備えることを特徴とする
請求項２に記載の双方向リピータ回路。
【請求項１３】前記第１方向リピータ回路は、前記第１
の外部制御信号生成回路より供給される前記制御信号に
より前記第１ノードから前記第２ノードに信号を伝達す
る第１の３ステートバッファにより構成され、前記第２
方向リピータ回路は、前記第２の外部制御信号生成回路
より供給される前記制御信号により前記第２ノードから
前記第１ノードに信号を伝達する第２の３ステートバッ
ファにより構成されると共に、前記第１および第２の３
ステートバッファ回路は逆並列に接続されていることを
特徴とする請求項１２に記載の双方向リピータ回路。