JPH10508132A - 非同期に制御されるパイプラインを具えるデータ処理システム - Google Patents

Abstract

(57)【要約】 データ処理システムは、データを、パイプラインの連続するステージを経てデータを伝送する。可能ならばいつも、前記ステージを透過モードにし、利用可能になったデータが前記パイプラインを通じて最短の遅延で進むことができるようにする。データの到着を、前のステージによって、該ステージとの導電接続部における電位をハイにすることによって合図する。それに応じて、前記ステージは、新たなデータをその入力部において、前記データが通過する前であっても利用可能にする保持モードに切り替わる。前記ステージは、次のステージとの導電接続部をハイにし、前のステージとの導電接続部における電位を再びロウにし、レジスタをセットする。前記データが取り上げられたことを表す、その後継者からの承認信号を受けるとすぐ、前記レジスタはリセットされ、前記ステージは再び透過になる。前記レジスタがセット状態にある間は、前記ステージは、前のステージとの接続部における電位がハイになることに、前記ステージそれ自体が前記接続部における電位をハイに保持し始めることを除けば応じない。

Description

【発明の詳細な説明】 非同期に制御されるパイプラインを具えるデータ処理システム 本発明は、連続するステージのパイプラインを具え、前記ステージの各々をデ ータ保持モードおよびデータ透過モード間で切り替えることができ、前記ステー ジを、前記パイプラインを通じてデータの伝送およびハンドシェークするための 結合部によってカスケードに結合し、各々のハンドシェークが要求信号および承 認信号を具え、各々の連続するステージが、前記データ透過モードにあるか、前 記データ透過モードになるとすぐ、要求信号を受け取った後、承認信号を返し、 前記要求信号を前記パイプラインを通じて伝送し、前記各々のステージを、前記 要求信号の通過に応じて前記データ保持モードに切り替え、前記返された承認信 号の受け取りに応じて前記データ透過モードに切り替える、データ処理システム に関係する。 この種類のシステムは、“ＡＣＭの通信（Communications of the ACM）”、 第３２巻、６号、７２０ないし７３８ページにおけＩ．Ｅ．サザーランド（Suth erland）による刊行物から既知である。前記パイプラインを通じてのデータ伝送 は非同期であり、前記要求信号はデータの利用度を示すが、承認信号は、前記デ ータが（前記保持モードにおいて）取り上げられたことを示す。 可能ならばいつも、前記ステージを透過モードにし、利用可能なデータが前記 パイプラインを通じて最短の遅延によって進むことができるようにする。前記進 むデータに続いて、前記ステージを保持モードに切り替え、前記データが前記パ イプライン全体を通過する前であっても、新たなデータを利用できるようにする 。次に、各々のステージは、前記データが引き継がれたことを表す、その後継者 からの承認信号の受け取りに応じて再び透過になる。 前記既知の回路は、前記パイプラインにおける各々のステージ用の要求入力部 および承認出力部を具える。前記要求信号を、前記要求入力部における電位にレ ベル変化を生じさせることによって発生し、前記ステージは、前記承認信号を、 前記承認出力部における電位にレベル変化を生じさせることによって発生する。 論理ハイから論理ロウへの変化と、論理ロウから論理ハイへの変化とを、前記承 認信号または要求信号として使用することができる。 前記２つの形式の変化の使用は、前記要求信号を処理することができる最高速 度を低下させる、ある程度複雑な回路の使用を必要とする。しかしながら、１つ の形式の電位レベル変化のみを前記要求信号または承認信号として使用する場合 、前記電位を、新たな要求信号または承認信号が可能になる前に、その元のレベ ルに復帰させなければならない。これは、前記回路を減速させる。 したがって、本発明の目的は、より高速であり、さらに複雑でない、上述した 形式のシステムを提供することである。 本発明によるデータ処理システムは、同期化回路を配置し、前記結合部の少な くとも１つにおける前記要求信号および承認信号を、全く同一の導体における電 位のレベルにおける互いに逆の変化として交換することを特徴とする。全く同一 の導体における逆の電位変化を発生することによって、前記要求信号用および前 記承認信号用以外の電位変化を必要とすることなく、前記承認信号の後の電位を 、前記要求信号の前に有効なレベルに戻す。前記パイプラインの動作は、より速 いことが分かった。 本発明によるデータ処理回路の一実施形態は、前記同期化回路が、レジスタと 、前記承認信号の応答に応じて前記レジスタにおける論理ビットをセットし、前 記パイプラインからの他の承認信号の受け取りに応じて関連した論理ビットをリ セットするセットおよびリセット手段とを具え、前記要求信号の通過に応じて、 前記セットに関する優先権をリセットし、前記同期化回路が、前記要求信号の通 過と、前記論理ビットがセットされている間の前記承認信号の応答とを不能にす る不能化手段を具えることを特徴とする。前記レジスタは、通過した要求信号が 前記パイプラインを経て承認される前に、新たな要求信号が処理されないことを 保証する。 本発明によるデータ処理回路の他の実施形態は、前記同期化回路が、前記要求 信号を受け、前記承認信号を返す受動接続部と、前記要求信号を通過させ、それ に応じて承認信号を受ける能動接続部と、第１および第２電源接続部とを具え、 前記承認信号が、前記電位を前記第１電源接続部における第１電源電位に切り替 え、前記要求信号が、前記電位を前記第２電源接続部における第２電源電位に切 り替え、前記同期化回路が、前記能動接続部における電位が前記第２電源電位に 引かれ、前記論理ビットがリセットされている間、前記第１電源接続部と前記受 動接続部との間に導電接続を確立する手段を具えることを特徴とする。結果とし て、前記回路は、極めて高速になる。 本発明によるデータ処理回路の他の実施形態において、複数のパイプラインを 前記導体に並列に接続する。このように、パイプラインの数を並列に制御するこ とができる。 本発明のこれらのおよび他の態様は、以下に記述する実施形態の参照によって 明らかになるであろう。 図において、 図１は、本発明によるデータ処理システム用パイプラインを示し、 図２は、パイプライン用ステージを示し、 図３は、同期化回路を示し、 図４は、図３の同期化回路を実現する回路の一実施形態を示し、 図４ａは、図４に示す回路の一変形例を示し、 図５は、ソースを、接続部５５、５６を経て、複数のパイプライン５１、５２ 、５３、５４に並列に結合した、本発明による回路を示し、 図６は、図５に示す回路において使用するパイプラインの第１ステージ６０を 示し、 図７は、図５に示す回路において使用するパイプラインの最終ステージ用同期 化回路を示す。 図１は、本発明によるデータ処理システム用パイプラインを示す。前記パイプ ラインは、第１ステージ１２に結合した入力結合部１１を具える。図示したパイ プラインは、各々を、個々の結合部１３、１７を経て上位のステージに結合した ２つの次のステージ１６、１９も具える。もし望むなら、組み合わせ論理回路（ 図示せず）を、前記ステージ間に接続してもよい。通常、前記ステージを、１つ の半導体基板上に１つに集積する。 第１ステージ１２は、ラッチ１２ａおよび同期化回路１０を具える。入力結合 部１１は、ラッチ１２ａの入力部に結合したデータ接続部と、同期化回路１０の 受動ハンドシェーク接続部Ｐに結合したハンドシェーク接続部とを具える。前記 パイプラインにおける次のステージ１６に対する結合部１３は、ラッチ１２ａの 出力部に結合したデータ接続部と、同期化回路１０の能動ハンドシェーク接続部 Ａに結合したハンドシェーク接続部とを具える。（以下の説明から明らかなよう に、“受動”および“能動”という呼称は、能動接続部は要求信号を発生するが 、受動接続部Ｐは要求信号を承認することを、明白に述べている。これは、同期 化回路１０の種々のハンドシェーク接続を区別することを意図している。したが って、“受動”および“能動”という呼称は、慣例的な回路に用いられる意味を 有していない。）同期化回路１０の能動ハンドシェーク接続Ａを、ラッチ１２ａ の制御入力部にも結合する。 同期化回路１０は、同期化回路１０の受動ハンドシェーク接続部Ｐと第１電源 接続部Ｖｓｓとの間に結合したプルダウン回路１０２を具える。同期化回路１０ は、同期化回路１０の能動ハンドシェーク接続部Ａと第２電源接続部Ｖｄｄとの 間に結合したプルアップ回路１０６も具える。さらに、同期化回路１０の受動ハ ンドシェーク接続部Ｐおよび能動ハンドシェーク接続部Ａを、レジスタ１０４の セット入力部およびリセット入力部に、各々接続する。プルアップ回路１０６は 、同期化回路１０の能動ハンドシェーク接続部Ａに結合した入力部と、レジスタ １０４の出力部に結合した制御入力部とを有する。 前記パイプラインの第２および第３ステージ１６、１９は、第１ステージ１２ と同じ構造を有し、すなわち、同期化回路１４、１８とラッチ１６ａ、１９ａと を具える。これらの同期化回路も同じ構造を有する。これを、同期化回路１４に 関してのみ図示する。 動作中、データを、前記データ接続部を経て、ラッチ１２ａの入力部に与える 。ラッチ１２ａの制御入力部における信号は、前記ラッチを、“保持”モードお よび“透過”モード間で前後に切り替える。前記透過モードにおいて、ラッチ１ ２ａは、その入力部において受けたのと同じデータを出力する。ラッチ１２ａを “保持”モードに切り替えた場合、その瞬時においてデータの最終値を固定し、 出力部において出力する。“保持”モードにおいて、ラッチ１２ａは、このデー タの最終値を前記出力部に出力し続ける。 入力結合部１１におけるデータが有効な場合、有効性を入力結合部１１を経て 外部要求信号によって合図する。この要求信号に応じて、同期化回路１０は、承 認信号を発生し、入力結合部１１を経て応答し、結合部１３における他の要求信 号を第２ステージ１６に印加する。この他の要求信号も、ラッチ１２ａを前記保 持モードに切り替える。第２ステージ１６から結合部１３を経て他の承認信号を 受け取った後、ラッチ１２ａは前記透過モードに再び切り替わる。前記他の承認 信号を第２ステージ１６からまだ受けていない間は、入力結合部１１における新 たな要求信号は承認されず、前記第２ステージに対する他の要求信号は発生され ない。 もし望むなら、組み合わせ論理回路（図示せず）を、ステージ１２、１６、１ ９間に挿入してもよい。このとき、前記データ接続部を、前記組み合わせ論理回 路を経て延在させる。この場合、遅延回路（図示せず）を前記同期化回路間に挿 入し、前記遅延回路は、対応する組み合わせ論理化回路の遅延に対応する遅延を 有するようにする。 このようにして、前記組み合わせ論理回路は、入力結合部１１に連続的に与え られるデータ項目を処理する。図１のパイプラインは、種々のデータ項目の処理 の結果を、前記パイプラインの出力部における要求信号を基礎として、前記パイ プラインの終端において区別できるようにすることを保証する。前記出力部にお ける受け取りを、承認信号によって承認する。 データ項目が前記パイプラインにおいて処理されない場合、前記データ項目は 、遅れることなく前記パイプライン全体を通過することができる。より多くのデ ータ項目を処理するにつれて、ラッチが前記保持モードに保持され、要求信号が 即時に承認されないため、データ項目はより遅延する。この手順全体は、非同期 において、すなわち、前記ラッチを駆動する中心的なクロックなしに実現される 。 各々の要求信号を、前記ハンドシェーク入力部に接続した導体における電位レ ベルにおける個々の変化によって形成する。この電位変化は、前記電位レベルを 、第１電源接続部Ｖｓｓのレベルから第２電源接続部Ｖｄｄのレベルに切り替え る。各々の承認信号は、関係した先行する要求信号を受けた導体における逆の電 位変化を構成する。このように、ハンドシェーク（要求信号および関係する承認 信号）後、前記導体における電位レベルは、前記ハンドシェークの前に有効なレ ベルに戻る。 同期化回路１０の動作は、受動ハンドシェーク接続部Ｐにおける電位と能動ハ ンドシェーク接続部における電位とが位置する電位レベル範囲に依存する。２つ の電位レベル範囲、すなわち、Ｖｓｓ範囲およびＶｄｄ範囲を区別することがで きる。Ｖｓｓ範囲は、第１電源接続部Ｖｓｓの電位レベルと、第１および第２電 源接続部Ｖｓｓ、Ｖｄｄの電位レベル間の範囲の隣接部分とを具える。Ｖｄｄ範 囲は、第２電源接続部Ｖｄｄの電位レベルと、第１および第２電源接続部Ｖｓｓ 、Ｖｄｄの電位レベル間の範囲の隣接部分とを具える。Ｖｄｄ範囲およびＶｓｓ 範囲間に間隔があってもよい。 プルダウン回路１０２は、同期化回路１０の能動ハンドシェーク接続部Ａにお ける電位レベルがＶｄｄ範囲にあり、レジスタ１０４がリセット状態にある場合 、同期化回路１０の受動ハンドシェーク接続部Ｐにおける電位レベルを、第１電 源接続部Ｖｓｓの電位レベルに引く。プルダウン回路１０２は、前記レジスタが リセットされた同期化回路１０の能動ハンドシェーク接続部Ａにおいて要求信号 が発生された後、承認信号を発生する。 プルアップ回路１０６は、同期化回路１０の受動ハンドシェーク接続部Ｐにお ける電位レベルがＶｄｄ範囲にあり、レジスタ１０４がリセットされた場合、同 期化回路１０の受動ハンドシェーク接続部Ｐにおける電位レベルを第２電源接続 部Ｖｄｄの電位レベルに引く。このように、プルアップ回路１０６は、前記レジ スタがリセットされた同期化回路１０の受動ハンドシェーク接続部Ｐにおいて要 求信号が発生された後、要求信号を発生する。 レジスタ１０４は、リセットされた場合、同期化回路１０が受動接続部Ｐ１１ における要求信号を処理する準備ができたことを示すビットを格納する。レジス タ１０４は、同期化回路１０の能動ハンドシェーク接続部Ａにおける電位レベル がＶｓｓ範囲にある場合、すなわち、前記能動接続部における要求信号が承認さ れた場合、リセットされる。レジスタ１０４は、同期化回路１０の受動ハンドシ ェーク接続部Ｐにおける電位レベルがＶｓｓ範囲にある場合、セットされる。セ ットおよびリセットが同時に生じた場合、リセットを優先する。レジスタ１０４ は、能動ハンドシェーク接続部Ａにおける前の要求信号が承認される前に、同期 化回路１０の受動ハンドシェーク接続部Ｐにおける要求信号の受け取りに応じて 、この信号が承認される、または、要求信号が能動ハンドシェーク接続部Ａにお いて発生されることを防止する。 図２は、入力結合部２１と、同期化回路２０と、ラッチ２１と、出力結合部２ ３とを具える、パイプライン用ステージを示す。図２のステージは、多くの点に おいて図１の第１ステージに似ている。例えば、同期化回路２０も、図１の対応 する回路と同様の機能を有する、プルダウン回路２０２と、レジスタ２０４と、 プルアップ回路２０６とを具える。主な違いは、承認出力部を具えるラッチを使 用する点である。図１とは反対に、同期化回路２０の能動ハンドシェーク接続部 Ａの代わりに、ラッチ２２の承認出力部をレジスタ２０４のリセット入力部およ びプルダウン回路２０２に結合する。 動作中、ラッチ２２０は、保持から透過へのまたはその逆のモード変化が完了 するたびごとに、前記承認出力部における電位レベル変化を発生する。前記電位 がＶｄｄ範囲にある場合、保持モードへの変化が完了し、前記電位がＶｓｓ範囲 にある場合、透過モードへの変化が完了する。 このように、図２の回路は、同期化回路２０の受動ハンドシェーク接続部Ｐに おける要求信号が、ラッチ２２の保持モードへのモード変化が完了する前に承認 されないことを保証する。これは、多数のビットを同時に並列に保持することが できる大きいラッチ２２を使用する場合、明白に有利である。その場合、モード の切り替えに必要な時間は、比較的長くなる。図２の回路がない場合、問題が生 じるであろう。 図３は、図２の同期化回路２０と同様の部品に加え、追加のプルアップ回路３ ０３および追加のプルダウン回路３０７を具える同期化回路を示す。追加のプル アップ回路３０３を、前記同期化回路の受動ハンドシェーク接続部Ｐと、第２電 源接続部Ｖｄｄとの間に結合する。追加のプルアップ回路３０３の制御入力部を 、前記同期化回路の受動ハンドシェーク接続部Ｐおよびレジスタ３０４の各々に 、プルダウン回路３０２の制御入力部と共に結合する。追加のプルダウン回路３ ０７を、前記同期化回路の能動ハンドシェーク接続部Ａと、第１電源接続部Ｖｓ ｓとの間に結合する。追加のプルダウン回路３０７の制御入力部を、前記同期化 回路の能動ハンドシェーク接続部Ａおよびレジスタ３０４の各々に、プルアップ 回路３０６の制御入力部と共に結合する。 動作中、レジスタ３０４がセット状態にあり、受動接続部Ｐにおける電位がＶ ｄｄ範囲または僅かにより広い範囲（例えば、Ｖｓｓに０．１Ｖより近い）にあ る場合、追加のプルアップ回路３０２は導通する。前記追加のプルアップ回路は 、要求信号後に、前記同期化回路の受動ハンドシェーク接続部Ｐにおける電位の レベルを、第２電源接続部における電位Ｖｄｄのレベルにおいて保持するために 働く。このように、追加のプルアップ回路３０３は、前記同期化回路の受動ハン ドシェーク接続部Ｐに接続された導体における妨害パルスが、承認信号と混同す する恐れがある“疑似”電位レベル変化を引き起こさないことを保証する。追加 のプルアップ回路３０３は、前記回路の論理状態が、漏れ電流によって妨害され る恐れがないことも保証する。これらの危険は、前記要求信号が、レジスタ３０ ４かセットされているために延長された期間、承認されないままである場合、顕 著に存在する。 動作中、前記受動および能動接続部における電位の双方が、Ｖｓｓ範囲または 前記能動接続部に関しては僅かに広い範囲（例えば、Ｖｄｄに０．１Ｖより近い ）にある場合、追加のプルダウン回路３０７は導通する。追加のプルダウン回路 ３０７は、前記同期化回路の能動ハンドシェーク接続部における電位のレベルを 、第１電源接続部Ｖｓｓにおける電位のレベルに保持するために働く。このよう に、追加のプルダウン回路３０７は、前記同期化回路の能動ハンドシェーク接続 部Ａに接続された導体における妨害パルスが、要求信号と混同する恐れがある“ 疑似”電位レベル変化を引き起こさないことを保証する。追加プルダウン回路３ ０７は、前記回路の論理状態が、漏れ電流によって妨害される恐れがないことも 保証する。これらの危険は、要求信号がまだ受動接続部Ｐにおいて受けられてい ないために延長された期間、要求信号が能動接続部Ａにおいて期待できない場合 、顕著に存在する。 同様の機能を有する前記追加のプルアップ回路および追加のプルダウン回路を 、図１の同期化回路１０において類似に含めることができる。 図４は、図３の同期化回路を実現する回路の一例を示す。この回路は、各々， 、受動接続部Ｐを制御し、前記レジスタを実現し、能動接続部Ａを制御する、３ つの枝路４１ａ−ｄ、４２ａ−ｃおよび４３ａ−ｄを具える。 第１枝路４１ａ−ｄは、電源接続部ＶｄｄおよびＶｓｓ間に接続した、第１お よび第２ＰＭＯＳトランジスタ４１ａ、ｂのチャネルの第１直列接続と、第１お よび第２ＮＭＯＳトランジスタ４１ｃ、ｄのチャネルの第２直列接続とを連続し て具える。受動接続部Ｐを、前記第１および第２直列接続の接続点に接続する。 第２枝路４２ａ−ｃは、電源接続部ＶｄｄおよびＶｓｓ間に接続した、第１お よび第２ＰＭＯＳトランジスタ４２ａ、ｂのチャネルの第３直列接続と、ＮＭＯ Ｓトランジスタのチャネルとを連続して具える。 第３枝路４３ａ−ｄは、電源接続部ＶｄｄおよびＶｓｓ間に接続した、第１お よび第２ＰＭＯＳトランジスタ４３ａ、ｂのチャネルの第４直列接続と、第１お よび第２ＮＭＯＳトランジスタ４３ｃ、ｄのチャネルの第５直列接続とを連続し て具える。 受動接続部Ｐを、前記第１および第２直列接続の接続点に接続する。受動接続 部Ｐを、前記第３直列接続の第１ＰＭＯＳトランジスタ４２ａのゲートにも接続 する。さらに、能動接続部Ａ ４０を、インバータ４６を経て、前記第１および 第４直列接続の第１ＰＭＯＳトランジスタ４１ａ、４３ａのゲートと、前記第５ 直列接続における第２ＮＭＯＳトランジスタ４３ｄのゲートとに接続する。 第２枝路４２ａ−ｃにおける第３直列接続４２ａ−ｂとＮＭＯＳトランジスタ ４２ｃのチャネルとの間の接続点を、第４直列接続４３ａ−ｂにおける第２ＰＭ ＯＳトランジスタ４３ｂのゲートに接続し、インバータを経て、第１枝路４１ａ −ｄにおける第２ＰＭＯＳトランジスタ４１ｂおよび第１ＮＭＯＳトランジスタ ４１ｃのゲートに接続する。 能動接続部Ａを、前記第４および第５直列接続の接続点に接続する。前記回路 は、入力部４５も具える。入力部４５を、図１に示す実施形態を採用した場合、 能動出力部４４に接続する。図２に示す実施形態を採用する場合、能動接続部Ａ をラッチ２２に接続し、このラッチの応答信号を入力部４５に印加する。 動作中、図４に示す回路は、受動接続部Ｐにおいて要求信号を受けると共に承 認し、要求信号を能動接続部Ａに伝送し、この伝送した要求信号の承認信号を受 ける。第２枝路４２ａ−ｃは、前記回路が受動接続部Ｐにおける次の要求信号を 処理する準備ができているかどうかを示すビットを格納する動的レジスタとして 作用する。前記回路を、前記第２枝路における接続点の電位がロウ（Ｖｓｓにお ける）である場合、すなわち、前記レジスタがリセット状態にある場合、準備が できているとみなす。 前記要求信号は、受動接続部ＰにおけるＶｓｓからＶｄｄへの電位の変化から 成る。 前記第３枝路における第４直列接続は、レジスタ４２ａ−ｃが、前記回路が第 ２枝路４２ａ−ｃにおける第３直列接続４２ａ、ｂとＮＭＯＳトランジスタ４２ ｃとの間の接続部における電位をロウにする準備ができていることを示すのに応 じて、能動接続部Ａにおける同様の変化を発生する働きをする。 第２直列接続４１ｃ−ｄは、受動接続部Ｐにおける要求信号を、入力部４５に おける電位（ある実施形態における能動出力部４４における電位に等しい）がハ イになり、レジスタ４２ａ−ｃが、前記回路が要求信号を処理する準備ができた ことを再び示すとすぐ、この出力部においてＶｄｄからＶｓｓへの変化を発生す ることによって承認する。 第３直列接続４２ａ、ｂは、承認の目的のために、受動接続部Ｐにおける電位 が再びロウになった場合、入力部４５における電位が再びロウにならない間は、 レジスタ４２ａ、ｃをセットする働きをする。したがって、第２枝路４２ａ−ｃ の接続点における電位はハイになる。 前記第２枝路におけるＮＭＯＳトランジスタ４２ｃは、入力部４５における電 位がロウになり、能動接続部Ａにおける要求信号が処理されたことを表すとすぐ 、レジスタ４２ａ、ｃをリセットする働きをする。このとき、第２枝路４２ａ− ｃにおける接続点における電位は再びロウになる。 第１直列接続４１ａ、ｂは、受動接続部Ｐにおける電位を、要求信号によって ハイにされた後、レジスタ４２ａ、ｃが、前記回路が前記要求信号を処理する準 備がまだできていないことを示す間、ハイに保持する働きをする。これは、前記 回路のでこぼこさを増すが、論理機能を必要としない。 第５直列接続部４３ｃ、ｄは、能動接続部Ａにおける電位を、承認信号によっ てロウにされた後、新たな要求信号が受動接続部Ｐにおいて受けられない間、ロ ウに保持する働きをする。これは、前記回路のでこぼこさを増すが、論理機能を 必要としない。 このように、第１直列接続４１ａ、ｂおよび第５直列接続４３ｃ、ｄは、各々 、追加のプルアップ回路３０３および追加のプルアップ回路３０７として働く。 前記回路のでこぼこさに関して、要求信号に応じて、追加のプルアップ回路３０ ３が、前記要求信号を発生するプルアップ回路が非導通になる前に、導通する場 合も有利である。さらに、前記回路のでこぼこさに関して、承認信号の受け取り に応じて、追加のプルアップ回路３０７が、前記承認信号を発生するプルアップ 回路が非導通になる前に、導通する場合も有利である。このように、前記変化の 間、前記プルダウン回路が前記追加のプルダウン回路と簡単に導通するか、前記 プルアップ回路が前記追加のプルアップ回路と簡単に導通するため、前記電位が 電位変化の途中で浮動する恐れがないことが保証される。 この目的のために、第１直列接続４１ａ、ｂにおけるＰＭＯＳトランジスタ４ １ａのターンオンを制御するインバータ４６のしきい値電位を、能動接続部Ａに おける要求信号の発生後に、第４直列接続４３ａ、ｂのターンオフを制御するイ ンバータ４７のしきい値電位より低くなるように選択する。前記しきい値電圧間 の差を、例えば、０．１Ｖまたはそれ以上にする。受動接続部Ｐにおける要求信 号を、図４に示す種類の回路によって発生するとすると、意図する結果は、要求 信号の受け取りに応じて、追加のプルアップ回路３０３が、前記注意信号を発生 するプルアップ回路が非導通になる前に、導通することである。 インバータ４６、４７のしきい値電位のこの選択は、他の電位変化に関しても 、追加のプルアップ回路３０３および追加のプルダウン回路３０７が、前記対応 するプルアップ回路およびプルダウン回路と各々協働して、前記接続部における 電位を簡単に制御するという結果を有する。 図４において、これは、すべての状況におけるすべての電位変化に対しては保 たれない。レジスタ４２ａ−ｄがセットされていない場合、受動接続部Ｐにおけ る電位がハイになっても、明らかに、前記第１直列接続は導通しない。さらに、 受動接続部Ｐにおける電位がハイの場合、前記能動接続部ラインにおける電位が ロウになっても、第５直列接続４３ｃ、ｄは導通しない。 図４ａは、同じ数のステップを選択して、これらの状況においても接続部４０ 、４４の制御が引き継がれることを保証する、図４の回路の変形例を示す。前記 第１ステップは、第１直列接続４１ａ、ｂにおいて他のＰＭＯＳトランジスタ４ １０を含む。他のトランジスタ４１０を、そのドレインおよびソースが第２ＰＭ ＯＳトランジスタ４１ｂのドレインおよびソースに各々接続されるように配置す る。他のＰＭＯＳトランジスタ４１０のゲートを、入力部４５に接続する。結果 として、レジスタ４２ａ−ｃがセットされていないが、入力部４５における電位 がロウである場合も、前記第１直列接続は導通する。したがって、受動接続部Ｐ ４４が、要求信号および前記レジスタの状態の論理“ＯＲ”後に前記電位であり 、入力部４５における信号の逆が“真”である場合、プルアップが起こる。結果 として、受動接続部Ｐにおける電位は、要求信号の後すぐに、前記回路がこの信 号を処理する準備ができているか否かにかかわらず、常にプルアップされる。 前記第２ステップは、第５直列接続４３ｃ、ｄに（好適だが必然ではなく、他 のＰＭＯＳトランジスタと組み合わせて）他のＮＭＯＳトランジスタ４３０を含 む。他のＮＭＯＳトランジスタ４３０のドレインおよびソースを、第２ＮＭＯＳ トランジスタ４３ｄのドレインおよびソースに各々接続する。前記他のＮＭＯＳ トランジスタのゲートを、第２枝路４２ａ−ｃにおける第３直列接続４２ａ、ｂ とＮＭＯＳトランジスタ４２ｃとの接続点に接続する。したがって、能動接続部 Ａが、承認信号および前記レジスタの状態の論理“ＯＲ”後の電位を伝え、受動 接続部Ｐにおける信号の逆が“真”である場合、プルダウンが起こる。このよう に、第５直列接続４３ｃ、ｄは、承認信号後すぐに、要求信号が受動接続部Ｐに おいて存在するか否かにかかわらず、常にプルダウンされる。 さらに、前記第２枝路における受動接続部Ｐと第１ＰＭＯＳトランジスタ４２ ａとの間の接続部４９において、第２枝路４２ａ−ｃにおけるＰＭＯＳトランジ スタ４２ａを、受動接続部Ｐにおける電位がしきい値電位より下に低下した後に のみターンオンするしきい値回路４９０を挿入する。このＰＭＯＳトランジスタ がターンオンすると、（入力部４５における電位がハイだとして）前記レジスタ がセットされる。したがって、インバータ４８を経て、第２直列接続部４１ｃ、 ｄはスイッチオフされる。これは、前記承認信号の発生を完成する。 前記承認信号を、前記パイプラインにおいて上位のステージの一部を形成し、 一般的に図３に示すのと同じ構造を有する他の同期化回路によって受ける。しき い値回路４９０のしきい値電位を、前記他の同期化回路におけるプルダウン回路 ４３ｃ、ｄが活性化する電位より低くなるように適切に選択する。結果として、 前記同期化回路は、受動接続部Ｐにおける電位を、前記他の同期化回路がすでに この電位をＶｄｄの電位に引きはじめた後にのみ、浮動させる。 しきい値回路４９０を、例えば、２つのインバータの直列接続によって、すで にあるインバータ４６をその第１インバータとして適切に使用して実現する。し きい値回路４９０の存在は、前記信号が最初に前記しきい値回路を通過しなけれ ばならないため、前記同期化回路を僅かにより遅くする。 明らかに、前記同期化回路の所望の機能を、他の論理回路によって実現するこ ともできる。例えば、レジスタ４２ａ−ｃを、静的フリップフロップに置き換え てもよい。前記同期化回路が、前記レジスタが、前記同期化回路がこの目的に対 して準備できていることを示す場合、受動接続部Ｐにおける電位レベル変化と、 能動接続部Ａにおける電位変化とに応じて、受動接続部Ｐにおいて逆の電位変化 を発生することだけが必須である。これらの信号の発生後、前記同期化回路は、 能動接続部Ａにおける電位において逆の変化が生じるまで、これらの信号を発生 する準備をしない。これを、前記レジスタによって保持する。 しかしながら、図３および４に示す本発明の実施形態は、これらの機能の極め て高速な実現を提供する。 図５は、ソースを複数のパイプライン５１、５２、５３、５４に接続部５５、 ５６を経て並列に結合した、本発明による回路を示す。これらの出力部において 、パイプライン５１、５２、５３、５４を、共通受信機５８およびアービタ５９ に並列に接続する。 動作中、ソース５０は、要求信号およびデータ／アドレスをパイプライン５１ 、５２、５３、５４にそのたびごとに伝送する。前記供給信号は、導体５５にお ける電位変化である。各々のパイプライン５１、５２、５３、５４は、前記アド レスを受け、このアドレスが関連したパイプラインを選択するかどうかを検知す る。選択されたパイプライン５１、５２、５３、５４は、前記データを受け、そ の結果として、導体５５における電位を前記要求信号の直前に有効な電位レベル に戻すことによって、前記要求信号を承認する。したがって、別のパイプライン は、前記アドレスに応じてデータを受けることができる。 しかしながら、接続部５５、５６を使用して、多数のパイプライン５１、５２ 、５３、５４を共通ソース５０に並列に結合する構成は、パイプラインに限定さ れず、他の回路も（または排他的に）、接続部５５、５６に並列に接続してもよ く、選択された場合、前記データを受け、前記要求信号を承認してもよい。 図６は、図５に示す回路において使用するパイプラインの第１ステージ６０を 示す。第１ステージ６０は、同期化回路６１と、ラッチ６２と、デコーダ６３と を具える。ラッチ６２およびアドレスデコーダ６３は、前記データ／アドレスを 受ける。アドレスデコーダ６３は、同期化回路６１におけるＡＮＤゲート６４の 第１入力部に結合したイネーブル信号用出力部を具える。残りに関して、ラッチ ６２と前記同期化回路との間の接続は、図１に示す接続に対応する。しかしなが ら、これは必須ではなく、図２の構成をこの場合に使用することもできる。 一般的に言って、同期化回路６１は、図３に示すものと類似している。図３と の違いは、受動接続部ＰをＡＮＤゲート６４の第２入力部に結合したことにある 。前記ＡＮＤゲートの出力部を、受動接続部Ｐのプルダウン回路３０３と、能動 接続部Ａのプルアップ回路３０６と、能動接続部Ａのプルダウン回路３０７とに 結合する。受動接続部Ｐを、レジスタ３０４のセット入力部に結合し、ＡＮＤゲ ート６４をバイパスする。 アドレスおよび要求信号を、接続部５６、５５において動作中に発生する。前 記要求信号を、前記アドレスが利用可能になった後に発生し、前記アドレスを、 前記要求信号が承認されるまで変更しない。デコーダ６３は、前記アドレスをデ コードし、前記アドレスが関係するステージを選択するかどうかを検知する。選 択する場合、デコーダ６３は、イネーブル信号を同期化回路６１に印加する。 上述したようなアドレスによる選択の代わりに、選択を、異なった方法、例え ば、連続する要求信号に対して次のパイプライン５１、５２、５３、５４をその たびごとに選択し、この動作を周期的に繰り返すことによって実現することもで きる。前記アドレスをデコードし、イネーブル信号を種々のパイプラインに印加 する中央選択ユニットを使用することもできる。 前記イネーブル信号がある場合、同期化回路６１は、図３の参照と共に記述し たように正確に動作する。 前記イネーブル信号がない場合、同期化回路６１は、入ってくる要求信号を受 け取らず、その場合において、受動接続部Ｐにおける要求信号に応じて、要求信 号を能動接続部Ａにおいて発生せず、承認信号を受動接続部Ｐにおいて発生せず 、受動接続部Ｐの電位をハイに保持しない。 しかしながら、前記イネーブル信号がない場合、同期化回路６１は、能動接続 部Ａに到達する承認信号を処理し、前記承認信号後、レジスタ６４をリセットし 、能動接続部Ａにおける電位をロウに保持する。能動接続部Ａにおける要求信号 の発生後、レジスタ６４もセットされる。 明らかに、ＡＮＤゲート６４の論理機能を、他の方法、例えば、図４において 、受動接続部Ｐによって制御されるトランジスタ４１ａ、４３ａ、４３ｄに各々 のトランジスタを追加し、前記追加のトランジスタのゲートを前記イネーブル信 号によって制御することによって実現することもできる。例えば、そのたびごと に、前記追加のＰＭＯＳトランジスタを、第１枝路４１ａ−ｄにおけるＰＭＯＳ トランジスタ４１ａのチャネルに直列に接続し、前記第３枝路におけるＰＭＯＳ トランジスタ４３ａのチャネルに直列に接続し、追加のＮＭＯＳトランジスタを 接続することができる第３枝路４３ａ−ｄにおけるＮＭＯＳトランジスタ４３ｄ のチャネルと並列に接続することができる。前記追加のトランジスタのゲートを 、逆の前記イネーブル信号によって制御する。 パイプライン５１、５２、５３、５４以外の回路を接続部５５、５６に並列に 接続した場合、明らかに、これらの回路も、関連した回路が選択されていない場 合、前記接続部における要求信号の受け取りを阻止するように配置すべきである 。他方では、選択がないときに内部動作を抑制する必要はなく、すなわち、これ らが選択されていない場合でも、これらの回路は、該回路の選択された状態にお いて到達しているデータおよびアドレスを処理し続けてもよい。 図５は、共通受信機５８も示す。動作中、アービタ５９は、そのたびごとに、 前記パイプラインの１つを受信機５８に対するデータの伝送に対して選択する。 選択されたパイプラインは、受信機５８に対して要求信号およびデータを発生す る。このとき、選択されないパイプラインは、データラインを三状態モードにお いて動作する。前記要求信号は、前記パイプラインおよび受信機５８に相互接続 する導体５７における電位変化である。受信機５８は、前記データを受け、その 結果として、前記要求信号を、導体５７における電位を前記要求信号の直前に有 効な電位レベルに戻すことによって承認する。このように、例えば、異なったパ イプラインが、データを前記受信機に交互に送信することができる。 しかしながら、多数のパイプライン５１、５２、５３、５４を並列に共通受信 機５８に結合する接続部を使用する構成は、パイプラインに限定されず、他の回 路を、接続部に並列に接続することができ、選択に応じてデータを伝送し、要求 信号を発生することができる。 例えば、前記アービタは、種々のパイプラインを交互に選択することができる 。前記パイプラインを、ソース５０の側においても交互に選択する場合、データ レート低減回路が得られ、前記パイプラインにおけるデータレートは、接続部５ ６におけるデータレートの一部となる。他の機構、例えば、種々のパイプライン 間の接続機構を、調停に使用することができる。これらの場合において、前記パ イプラインは、それら自体の間での調停を、外部アービタを必要とすることなく 決定することができる。 図７は、図５に示す回路において使用するパイプラインの最終ステージ用同期 化回路を示す。 一般的に言って、前記同期化回路は、図６に示すのと同様である。図６との違 いは、能動接続部Ａの代わりに、イネーブル入力部を前記レジスタのリセット入 力部に結合したことである。前記イネーブル入力部を、さらに、インバータを経 て、ＡＮＤゲート６４の第１入力部に結合する。 動作中、前記同期化回路は、前記イネーブル入力部において、前記アービタか ら反転イネーブル信号を受ける。前記反転イネーブル信号を、前記能動入力部に おける電位が（承認信号の後）ロウになった瞬時において発生し、この電位が、 要求信号および関係する承認信号の後に再びロウに成った後にのみ除去する。 前記同期化回路の動作は、実際的に、図６の参照と共に記述したのと同様であ る。前記アービタが前記同期化回路を選択する場合のみ、要求信号を能動接続部 Ａにおいて受動接続部Ｐにおける要求信号に応じて発生することができる。しか しながら、能動接続部Ａにおけるこの要求信号が承認された場合、レジスタ３０ ４は、すぐにはリセットしない。結果として、受動接続部Ｐにおける新たな要求 信号を処理することができない。前記アービタが前記イネーブル信号を除去した 後にのみ、レジスタ３０４はリセットされる。したがって、受動接続部Ｐからの 他の要求信号も許容することができない。このように、イネーブル信号ごとに１ つのハンドシェークのみが、能動接続部Ａにおいて行われる。

Claims (1)

1. 【特許請求の範囲】 １．連続するステージのパイプラインを具え、前記ステージの各々をデータ保持 モードおよびデータ透過モード間で切り替えることができ、前記ステージを、前 記パイプラインを通じてデータの伝送およびハンドシェークするための結合部に よってカスケードに結合し、各々のハンドシェークが要求信号および承認信号を 具え、各々の連続するステージが、前記データ透過モードにあるか、前記データ 透過モードになるとすぐ、要求信号を受け取った後、承認信号を返し、前記要求 信号を前記パイプラインを通じて伝送し、前記各々のステージを、前記要求信号 の通過に応じて前記データ保持モードに切り替え、前記返された承認信号の受け 取りに応じて前記データ透過モードに切り替える、データ処理システムにおいて 、同期化回路を配置し、前記結合部の少なくとも１つにおける前記要求信号およ び承認信号を、全く同一の導体における電位のレベルにおける互いに逆の変化と して交換することを特徴とするデータ処理システム。 ２．請求の範囲１に記載のデータ処理システムにおいて、前記各々のステージが ラッチを具え、このラッチを経て前記データの伝送を行い、前記ステージが前記 要求信号を伝える前記導体を、前記ラッチの保持／透過制御入力部に結合したこ とを特徴とするデータ処理システム。 ３．請求の範囲２に記載のデータ処理システムにおいて、前記ラッチが、前記ラ ッチによるモード切り替えを承認する承認出力部を具え、前記ステージを、前記 モード切り替えの承認の受け取り後にのみ前記要求信号を承認するように配置し たことを特徴とするデータ処理システム。 ４．請求の範囲１ないし３のいずれか１つに記載のデータ処理システムにおいて 、前記同期化回路が、レジスタと、前記承認信号の応答に応じて前記レジスタに おける論理ビットをセットし、前記パイプラインからの他の承認信号の受け取り に応じて関連した論理ビットをリセットするセットおよびリセット手段とを具え 、前記要求信号の通過に応じて、前記セットに関する優先権をリセットし、前記 同期化回路が、前記要求信号の通過と、前記論理ビットがセットされている間の 前記承認信号の応答とを不能にする不能化手段を具えることを特徴 とするデータ処理システム。 ５．請求の範囲４に記載のデータ処理システムにおいて、前記同期化回路が、前 記要求信号を受け、前記承認信号を返す受動接続部と、前記要求信号を通過させ 、それに応じて承認信号を受ける能動接続部と、第１および第２電源接続部とを 具え、前記承認信号が、前記電位を前記第１電源接続部における第１電源電位に 切り替え、前記要求信号が、前記電位を前記第２電源接続部における第２電源電 位に切り替え、前記同期化回路が、前記能動接続部における電位が前記第２電源 電位に引かれ、前記論理ビットがリセットされている間、前記第１電源接続部と 前記受動接続部との間に導電接続を確立する手段を具えることを特徴とするデー タ処理システム。 ６．請求の範囲５に記載のデータ処理システムにおいて、前記受動接続部におけ る電位が前記第２電源電位に引かれ、前記論理ビットがセット状態にある場合、 前記受動接続部と前記第２電源接続部との間の第１の他の導電接続を確立する要 求保持手段を具えることを特徴とするデータ処理システム。 ７．請求の範囲６に記載のデータ処理システムにおいて、前記要求保持手段を、 前記受動接続部における電位がしきい値電位を越えたらすぐに前記第１の他の導 電接続を確立するように配置し、前記セット手段およびリセット手段を、前記能 動接続部における電位が他のしきい値を越えた場合、前記レジスタのリセットを 停止するように配置し、前記しきい値を、前記他のしきい値より前記第１電源電 位に近く位置させたことを特徴とするデータ処理システム。 ８．請求の範囲７に記載のデータ処理システムにおいて、前記要求処理手段を、 前記能動接続部における電位が前記第２電源電位に引かれ、前記受動接続部にお ける電位が前記第２電源電位に引かれた場合も、前記第１の他の導電接続を確立 するように配置したことを特徴とするデータ処理システム。 ９．請求の範囲５、６、７または８に記載のデータ処理システムにおいて、前記 能動接続部における電位が前記第１電源電位に引かれ、前記受動接続部における 電位が前記第２電源電位に引かれた場合、前記能動接続部と前記第１電源接続部 との間の第２の他の導電接続を確立する承認保持手段を具えることを特徴とする データ処理システム。 １０．請求の範囲９に記載のデータ処理システムにおいて、前記承認保持手段を 、前記能動接続部における電位がしきい値電位を越えたらすぐに前記第２の他の 導電接続を確立するように配置し、前記セット手段およびリセット手段を、前記 受動接続部における電位が他のしきい値を越えた場合、前記レジスタをセットす るように配置し、前記しきい値を、前記他のしきい値より前記第１電源電位に近 く位置させたことを特徴とするデータ処理システム。 １１．請求の範囲１０に記載のデータ処理システムにおいて、前記承認保持回路 を、前記能動接続部における電位が前記第１電源電位に引かれ、前記論理ビット がセット状態にある場合も、前記能動接続部と前記第１電源接続部との間の第２ の他の導電接続を確立するように配置したことを特徴とするデータ処理システム 。 １２．請求の範囲１ないし１０のいずれか１つに記載のデータ処理システムにお いて、複数のパイプラインを前記導体に並列に接続したことを特徴とするデータ 処理システム。