JP2001267905A - 半導体スイッチ駆動回路 - Google Patents
半導体スイッチ駆動回路Info
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- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches
Abstract
(57)【要約】
【課題】 安定した導通状態・遮断状態の維持、高速な
スイッチング動作ができ、スイッチタイミングのずれが
最小限、簡単な回路の半導体スイッチ駆動回路を提供す
る。 【解決手段】 スイッチ素子（ＩＧＢＴ）が多段接続さ
れた半導体スイッチを駆動する半導体スイッチ駆動回路
１００は、トランス１０３と、その一次側領域１０１
と、二次側領域１０２とから構成され、スイッチ素子１
３３ａ（１３３ｂ）のゲートとエミッタとの間の電圧を
連続して正電圧に維持でき、かつ、該ゲートとエミッタ
との間の電圧を連続して負電圧に維持でき、かつ、該ゲ
ートとエミッタとの間の電圧を正電圧と負電圧とが交互
に高速スイッチングして維持できる構成とする。
スイッチング動作ができ、スイッチタイミングのずれが
最小限、簡単な回路の半導体スイッチ駆動回路を提供す
る。 【解決手段】 スイッチ素子（ＩＧＢＴ）が多段接続さ
れた半導体スイッチを駆動する半導体スイッチ駆動回路
１００は、トランス１０３と、その一次側領域１０１
と、二次側領域１０２とから構成され、スイッチ素子１
３３ａ（１３３ｂ）のゲートとエミッタとの間の電圧を
連続して正電圧に維持でき、かつ、該ゲートとエミッタ
との間の電圧を連続して負電圧に維持でき、かつ、該ゲ
ートとエミッタとの間の電圧を正電圧と負電圧とが交互
に高速スイッチングして維持できる構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体スイッチ駆
動回路に関し、特に、除細動器などの電気的治療装置に
使用される半導体スイッチの制御に適した半導体スイッ
チ駆動回路に関する。
動回路に関し、特に、除細動器などの電気的治療装置に
使用される半導体スイッチの制御に適した半導体スイッ
チ駆動回路に関する。
【０００２】
【従来の技術】高電圧の制御が可能な半導体スイッチ用
の素子として、絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が
一般的に用いられている。この絶縁ゲート型バイポーラ
トランジスタ（以下、ＩＧＢＴと記す）で構成された半
導体スイッチを駆動する回路は、制御信号とＩＧＢＴの
ゲートを直接駆動する回路部分とは、電気的絶縁を行う
ために、フォトカプラまたはトランスを介して接続する
ように構成されている。
の素子として、絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が
一般的に用いられている。この絶縁ゲート型バイポーラ
トランジスタ（以下、ＩＧＢＴと記す）で構成された半
導体スイッチを駆動する回路は、制御信号とＩＧＢＴの
ゲートを直接駆動する回路部分とは、電気的絶縁を行う
ために、フォトカプラまたはトランスを介して接続する
ように構成されている。
【０００３】以下、従来の半導体スイッチ駆動回路につ
いて、フォトカプラを用いた例と、パルストランスを用
いた例とを、図を用いて説明する。
いて、フォトカプラを用いた例と、パルストランスを用
いた例とを、図を用いて説明する。
【０００４】図３は、フォトカプラを用いた半導体スイ
ッチ駆動回路の回路図である。図３において、１段目の
スイッチ素子（ＩＧＢＴ）２０８ａを駆動する部分は、
フォトカプラ２０１ａ、コンパレーター２０２ａ、正電
圧電源２０３ａ、トランジスタ２０４ａ、２０５ａ、負
電圧電源２０６ａ、抵抗２０７ａからなり、接地端子は
ＧＮＤ１に接続されている。また、２段目のスイッチ素
子（ＩＧＢＴ）２０８ｂを駆動する部分は、フォトカプ
ラ２０１ｂ、コンパレーター２０２ｂ、正電圧電源２０
３ｂ、トランジスタ２０４ｂ、２０５ｂ、負電圧電源２
０６ｂ、抵抗２０７ｂで構成され、接地端子はＧＮＤ２
に接続され、次段以降も同様に駆動回路が構成できる。
ッチ駆動回路の回路図である。図３において、１段目の
スイッチ素子（ＩＧＢＴ）２０８ａを駆動する部分は、
フォトカプラ２０１ａ、コンパレーター２０２ａ、正電
圧電源２０３ａ、トランジスタ２０４ａ、２０５ａ、負
電圧電源２０６ａ、抵抗２０７ａからなり、接地端子は
ＧＮＤ１に接続されている。また、２段目のスイッチ素
子（ＩＧＢＴ）２０８ｂを駆動する部分は、フォトカプ
ラ２０１ｂ、コンパレーター２０２ｂ、正電圧電源２０
３ｂ、トランジスタ２０４ｂ、２０５ｂ、負電圧電源２
０６ｂ、抵抗２０７ｂで構成され、接地端子はＧＮＤ２
に接続され、次段以降も同様に駆動回路が構成できる。
【０００５】図４は、パルストランスを用いた半導体ス
イッチ駆動回路の回路図である。図４において、パルス
トランス２５１の二次側に接続された、１段目のスイッ
チ素子（ＩＧＢＴ）２５７ａを駆動する部分は、トラン
ジスタ２５５ａ、ダイオード２５２ａ、２５３ａ、抵抗
２５４ａ、２５６ａで構成され、２段目のスイッチ素子
（ＩＧＢＴ）２５７ｂを駆動する部分は、トランジスタ
２５５ｂ、ダイオード２５２ｂ、２５３ｂ、抵抗２５４
ｂ、２５６ｂで構成され、次段以降も同様に駆動回路が
構成できる。
イッチ駆動回路の回路図である。図４において、パルス
トランス２５１の二次側に接続された、１段目のスイッ
チ素子（ＩＧＢＴ）２５７ａを駆動する部分は、トラン
ジスタ２５５ａ、ダイオード２５２ａ、２５３ａ、抵抗
２５４ａ、２５６ａで構成され、２段目のスイッチ素子
（ＩＧＢＴ）２５７ｂを駆動する部分は、トランジスタ
２５５ｂ、ダイオード２５２ｂ、２５３ｂ、抵抗２５４
ｂ、２５６ｂで構成され、次段以降も同様に駆動回路が
構成できる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体スイッチ駆動回路は、以下のような問題点を生ず
る。図３の半導体スイッチ駆動回路は、駆動するスイッ
チ素子（ＩＧＢＴ）の一段毎に、フォトカプラと、正電
圧電源と、負電圧電源と、ＧＮＤとをそれぞれ備えてい
る例である。多段構成の半導体スイッチの従来の方式で
は、スイッチ素子（ＩＧＢＴ）のスイッチングのタイミ
ングがずれてしまうという問題がある。スイッチングの
タイミングがずれてしまうと図３に示すようにスイッチ
素子が直列に接続されている場合はスイッチ素子に過電
圧がかかり、またスイッチ素子が並列に接続されている
場合は、スイッチ素子に過電流がかかり、いずれの場合
も、スイッチ素子が破壊されてしまう恐れがある。ま
た、スイッチ素子（ＩＧＢＴ）の段数分だけ、フォトカ
プラと、正電圧電源と、負電圧電源と、ＧＮＤの部品数
とが必要となるので、回路規模が大きくなり、装置全体
のコストが高くなってしまうという問題がある。
半導体スイッチ駆動回路は、以下のような問題点を生ず
る。図３の半導体スイッチ駆動回路は、駆動するスイッ
チ素子（ＩＧＢＴ）の一段毎に、フォトカプラと、正電
圧電源と、負電圧電源と、ＧＮＤとをそれぞれ備えてい
る例である。多段構成の半導体スイッチの従来の方式で
は、スイッチ素子（ＩＧＢＴ）のスイッチングのタイミ
ングがずれてしまうという問題がある。スイッチングの
タイミングがずれてしまうと図３に示すようにスイッチ
素子が直列に接続されている場合はスイッチ素子に過電
圧がかかり、またスイッチ素子が並列に接続されている
場合は、スイッチ素子に過電流がかかり、いずれの場合
も、スイッチ素子が破壊されてしまう恐れがある。ま
た、スイッチ素子（ＩＧＢＴ）の段数分だけ、フォトカ
プラと、正電圧電源と、負電圧電源と、ＧＮＤの部品数
とが必要となるので、回路規模が大きくなり、装置全体
のコストが高くなってしまうという問題がある。
【０００７】また、図４の半導体スイッチ駆動回路は、
駆動するスイッチ素子（ＩＧＢＴ）のゲートに対して、
正電圧または負電圧を連続して供給することができない
ものである。また、逆バイアス（正電圧から負電圧、ま
たは、負電圧から正電圧）への切り換えが遅いという問
題点がある。さらに、正電圧または負電圧の電圧値をそ
れぞれ独立した値に設定することができない、低周波ス
イッチング用途ではトランスのサイズが大きくなる、な
どの問題点も抱えている。
駆動するスイッチ素子（ＩＧＢＴ）のゲートに対して、
正電圧または負電圧を連続して供給することができない
ものである。また、逆バイアス（正電圧から負電圧、ま
たは、負電圧から正電圧）への切り換えが遅いという問
題点がある。さらに、正電圧または負電圧の電圧値をそ
れぞれ独立した値に設定することができない、低周波ス
イッチング用途ではトランスのサイズが大きくなる、な
どの問題点も抱えている。
【０００８】本発明は、前記従来の技術の問題点に鑑み
てなされたものであって、少ない部品数でもって、駆動
するスイッチ素子（ＩＧＢＴ）のゲートに対して、正電
圧または負電圧を連続して供給することができ、逆バイ
アスへの切り換えが高速にでき、各段のスイッチングの
タイミングのずれを小さくできることで、特に、電気的
治療装置に使用される半導体スイッチの制御に適した半
導体スイッチ駆動回路を提供することを目的とする。
てなされたものであって、少ない部品数でもって、駆動
するスイッチ素子（ＩＧＢＴ）のゲートに対して、正電
圧または負電圧を連続して供給することができ、逆バイ
アスへの切り換えが高速にでき、各段のスイッチングの
タイミングのずれを小さくできることで、特に、電気的
治療装置に使用される半導体スイッチの制御に適した半
導体スイッチ駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の半導体スイッチ駆動回路は、少なく
ともトランスを有する半導体スイッチ駆動回路であっ
て、前記トランスの一次側に、半導体スイッチを制御す
るための制御信号により、前記トランスの一次側電流を
制御する一次側領域を具備し、前記トランスの二次側
に、スイッチ素子を直接駆動する二次側領域を具備し、
前記スイッチ素子のゲートとエミッタとの間の電圧を連
続して正電圧に維持でき、かつ、該ゲートとエミッタと
の間の電圧を連続して負電圧に維持でき、かつ、該ゲー
トとエミッタとの間の電圧を正電圧と負電圧とが交互に
高速スイッチングして維持できる構成をとる。
に、請求項１記載の半導体スイッチ駆動回路は、少なく
ともトランスを有する半導体スイッチ駆動回路であっ
て、前記トランスの一次側に、半導体スイッチを制御す
るための制御信号により、前記トランスの一次側電流を
制御する一次側領域を具備し、前記トランスの二次側
に、スイッチ素子を直接駆動する二次側領域を具備し、
前記スイッチ素子のゲートとエミッタとの間の電圧を連
続して正電圧に維持でき、かつ、該ゲートとエミッタと
の間の電圧を連続して負電圧に維持でき、かつ、該ゲー
トとエミッタとの間の電圧を正電圧と負電圧とが交互に
高速スイッチングして維持できる構成をとる。
【００１０】請求項２記載の半導体スイッチ駆動回路
は、前記一次側領域は、制御信号を入力し、複数のスイ
ッチ素子を制御するための電力を、前記二次側領域に伝
達し、前記トランスを流れる電流が遮断されたときに発
生する逆起電力を吸収するように構成され、前記二次側
領域は、前記一次側領域から供給された電力を受け、複
数のスイッチ素子を制御するための電力を前記複数のス
イッチ素子に伝達し、前記複数のスイッチ素子を、半導
体スイッチ駆動回路の前記二次側領域から供給された電
力を受けて、スイッチ経路の導通または遮断を行うよう
に構成されたことで、入力する制御信号に同期して動作
する。
は、前記一次側領域は、制御信号を入力し、複数のスイ
ッチ素子を制御するための電力を、前記二次側領域に伝
達し、前記トランスを流れる電流が遮断されたときに発
生する逆起電力を吸収するように構成され、前記二次側
領域は、前記一次側領域から供給された電力を受け、複
数のスイッチ素子を制御するための電力を前記複数のス
イッチ素子に伝達し、前記複数のスイッチ素子を、半導
体スイッチ駆動回路の前記二次側領域から供給された電
力を受けて、スイッチ経路の導通または遮断を行うよう
に構成されたことで、入力する制御信号に同期して動作
する。
【００１１】請求項３記載の半導体スイッチ駆動回路
は、ＪタイプＰ型ＭＯＳＦＥＴのソースが電源端子に接
続され、前記ＪタイプＰ型ＭＯＳＦＥＴのドレインが、
ダイオードのアノードに接続され、前記ダイオードのカ
ソードが、トランスの一次巻き線の一端の端子に接続さ
れ、前記ＪタイプＰ型ＭＯＳＦＥＴを導通することによ
り、前記トランスの一次巻き線の一端の端子と、前記ト
ランスの一次巻き線の他端の端子との間の逆起電力が抑
制できるように構成されている。
は、ＪタイプＰ型ＭＯＳＦＥＴのソースが電源端子に接
続され、前記ＪタイプＰ型ＭＯＳＦＥＴのドレインが、
ダイオードのアノードに接続され、前記ダイオードのカ
ソードが、トランスの一次巻き線の一端の端子に接続さ
れ、前記ＪタイプＰ型ＭＯＳＦＥＴを導通することによ
り、前記トランスの一次巻き線の一端の端子と、前記ト
ランスの一次巻き線の他端の端子との間の逆起電力が抑
制できるように構成されている。
【００１２】請求項４記載の半導体スイッチ駆動回路
は、前記一次側領域は、制御信号入力端子が、並列接続
された抵抗とコンデンサとを介して、ＮＰＮバイポーラ
トランジスタのベースに接続され、ＮＰＮバイポーラト
ランジスタのベースとエミッタが、抵抗を介して接続さ
れ、該エミッタが接地端子に接続され、ＮＰＮバイポー
ラトランジスタのコレクタが、抵抗を介して、Ｊタイプ
Ｐ型ＭＯＳＦＥＴのゲートに接続され、ＪタイプＰ型Ｍ
ＯＳＦＥＴのゲートとソースとが、抵抗を介して接続さ
れ、該ソースが電源端子に接続され、ＪタイプＰ型ＭＯ
ＳＦＥＴのドレインが、ダイオードのアノードに接続さ
れ、ダイオードのカソードが、ＫタイプＮ型ＭＯＳＦＥ
Ｔのドレイン及びトランスの一次巻き線端子に接続さ
れ、ＫタイプＮ型ＭＯＳＦＥＴのゲートとソースとが、
抵抗を介して接続され、該ソースが接地端子に接続さ
れ、制御信号入力端子が、このＫタイプＮ型ＭＯＳＦＥ
Ｔのゲートに抵抗を介して接続され、制御信号入力端子
が、並列接続された抵抗とコンデンサとを介して、ＮＰ
Ｎバイポーラトランジスタのベースに接続され、ＮＰＮ
バイポーラトランジスタのベースとエミッタが、抵抗を
介して接続され、該エミッタが接地端子に接続され、Ｎ
ＰＮバイポーラトランジスタのコレクタが、抵抗を介し
て、ＪタイプＰ型ＭＯＳＦＥＴのゲートに接続され、Ｊ
タイプＰ型ＭＯＳＦＥＴのゲートとソースが、抵抗を介
して接続され、該ソースが電源端子に接続され、Ｊタイ
プＰ型ＭＯＳＦＥＴのドレインが、ダイオードのアノー
ドに接続され、ダイオードのカソードが、ＫタイプＮ型
ＭＯＳＦＥＴのドレイン及びトランスの一次巻き線端子
接続され、ＫタイプＮ型ＭＯＳＦＥＴのゲートとソース
が、抵抗を介して接続され、該ソースが接地端子に接続
され、制御信号入力端子が、このＫタイプＮ型ＭＯＳＦ
ＥＴのゲートに抵抗を介して接続され、トランスの一次
巻き線端子が、センタータップに接続され、該センター
タップが電源端子に接続され、該センタータップがコン
デンサを介して接地端子に接続されていることで、制御
信号を入力することにより、複数のスイッチ素子を制御
するための電力を、二次側領域に伝達し、トランスを流
れる電流が遮断されたときに発生する逆起電力を吸収す
る。
は、前記一次側領域は、制御信号入力端子が、並列接続
された抵抗とコンデンサとを介して、ＮＰＮバイポーラ
トランジスタのベースに接続され、ＮＰＮバイポーラト
ランジスタのベースとエミッタが、抵抗を介して接続さ
れ、該エミッタが接地端子に接続され、ＮＰＮバイポー
ラトランジスタのコレクタが、抵抗を介して、Ｊタイプ
Ｐ型ＭＯＳＦＥＴのゲートに接続され、ＪタイプＰ型Ｍ
ＯＳＦＥＴのゲートとソースとが、抵抗を介して接続さ
れ、該ソースが電源端子に接続され、ＪタイプＰ型ＭＯ
ＳＦＥＴのドレインが、ダイオードのアノードに接続さ
れ、ダイオードのカソードが、ＫタイプＮ型ＭＯＳＦＥ
Ｔのドレイン及びトランスの一次巻き線端子に接続さ
れ、ＫタイプＮ型ＭＯＳＦＥＴのゲートとソースとが、
抵抗を介して接続され、該ソースが接地端子に接続さ
れ、制御信号入力端子が、このＫタイプＮ型ＭＯＳＦＥ
Ｔのゲートに抵抗を介して接続され、制御信号入力端子
が、並列接続された抵抗とコンデンサとを介して、ＮＰ
Ｎバイポーラトランジスタのベースに接続され、ＮＰＮ
バイポーラトランジスタのベースとエミッタが、抵抗を
介して接続され、該エミッタが接地端子に接続され、Ｎ
ＰＮバイポーラトランジスタのコレクタが、抵抗を介し
て、ＪタイプＰ型ＭＯＳＦＥＴのゲートに接続され、Ｊ
タイプＰ型ＭＯＳＦＥＴのゲートとソースが、抵抗を介
して接続され、該ソースが電源端子に接続され、Ｊタイ
プＰ型ＭＯＳＦＥＴのドレインが、ダイオードのアノー
ドに接続され、ダイオードのカソードが、ＫタイプＮ型
ＭＯＳＦＥＴのドレイン及びトランスの一次巻き線端子
接続され、ＫタイプＮ型ＭＯＳＦＥＴのゲートとソース
が、抵抗を介して接続され、該ソースが接地端子に接続
され、制御信号入力端子が、このＫタイプＮ型ＭＯＳＦ
ＥＴのゲートに抵抗を介して接続され、トランスの一次
巻き線端子が、センタータップに接続され、該センター
タップが電源端子に接続され、該センタータップがコン
デンサを介して接地端子に接続されていることで、制御
信号を入力することにより、複数のスイッチ素子を制御
するための電力を、二次側領域に伝達し、トランスを流
れる電流が遮断されたときに発生する逆起電力を吸収す
る。
【００１３】請求項５記載の半導体スイッチ駆動回路
は、前記二次側領域が、前記スイッチ素子と、該スイッ
チ素子を直接駆動するゲート駆動部と、を複数有し、前
記スイッチ素子が直列接続された構成であることで、半
導体スイッチの高電圧印可に対する耐圧が、各段のスイ
ッチ素子自体の耐圧を加算した値となる。
は、前記二次側領域が、前記スイッチ素子と、該スイッ
チ素子を直接駆動するゲート駆動部と、を複数有し、前
記スイッチ素子が直列接続された構成であることで、半
導体スイッチの高電圧印可に対する耐圧が、各段のスイ
ッチ素子自体の耐圧を加算した値となる。
【００１４】請求項６記載の半導体スイッチ駆動回路
は、前記スイッチ素子が絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）であることで、バイポーラトランジ
スタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイ
ッチング特性を併せ持つ素子（ＩＧＢＴ）を使用する。
は、前記スイッチ素子が絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）であることで、バイポーラトランジ
スタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイ
ッチング特性を併せ持つ素子（ＩＧＢＴ）を使用する。
【００１５】請求項７記載の半導体スイッチ駆動回路
は、前記トランスの一次巻き線に発生する逆起電力によ
って二次巻き線に発生する起電力を遮断するための定電
圧ツェナーダイオードを、前記二次側領域に有する。
は、前記トランスの一次巻き線に発生する逆起電力によ
って二次巻き線に発生する起電力を遮断するための定電
圧ツェナーダイオードを、前記二次側領域に有する。
【００１６】請求項８記載の半導体スイッチ駆動回路
は、前記二次側領域が、前記トランスの二次巻き線の一
端の端子が、第一の定電圧ツェナーダイオードのアノー
ドに接続され、前記第一の定電圧ツェナーダイオードと
互いにカソード同士が向かい合わせで接続された第二の
定電圧ツェナーダイオードのアノードが、第一の抵抗を
介して、特定のスイッチ素子のゲートに接続され、前記
トランスの二次巻き線の他端の端子が、前記特定のスイ
ッチ素子のエミッタに接続され、前記第二の定電圧ツェ
ナーダイオードのアノードと、前記特定のスイッチ素子
のエミッタ間に、第二の抵抗およびコンデンサが、それ
ぞれ接続され、前記特定のスイッチ素子を複数備えてい
ることで、一次側領域から供給された電力を受け、複数
のスイッチ素子を制御するための電力を複数のスイッチ
素子に伝達する。
は、前記二次側領域が、前記トランスの二次巻き線の一
端の端子が、第一の定電圧ツェナーダイオードのアノー
ドに接続され、前記第一の定電圧ツェナーダイオードと
互いにカソード同士が向かい合わせで接続された第二の
定電圧ツェナーダイオードのアノードが、第一の抵抗を
介して、特定のスイッチ素子のゲートに接続され、前記
トランスの二次巻き線の他端の端子が、前記特定のスイ
ッチ素子のエミッタに接続され、前記第二の定電圧ツェ
ナーダイオードのアノードと、前記特定のスイッチ素子
のエミッタ間に、第二の抵抗およびコンデンサが、それ
ぞれ接続され、前記特定のスイッチ素子を複数備えてい
ることで、一次側領域から供給された電力を受け、複数
のスイッチ素子を制御するための電力を複数のスイッチ
素子に伝達する。
【００１７】請求項９記載の電気的治療装置は、請求項
１〜８のいずれかに記載の半導体スイッチ駆動回路を、
高電圧の電気パルスを発生させる回路の半導体スイッチ
に用いたことで、電気的治療装置の出力端子から、高電
圧の電気パルスを外部の生体へ供給する。
１〜８のいずれかに記載の半導体スイッチ駆動回路を、
高電圧の電気パルスを発生させる回路の半導体スイッチ
に用いたことで、電気的治療装置の出力端子から、高電
圧の電気パルスを外部の生体へ供給する。
【００１８】
【発明の実施の形態】以下に、本発明の半導体スイッチ
駆動回路の実施の形態について、図面を参照しながら詳
細に説明する。図１は、本発明に係る半導体スイッチ駆
動回路の実施の形態を説明するための回路図である。図
１において、スイッチ素子（ＩＧＢＴ）が多段接続され
た半導体スイッチを駆動する半導体スイッチ駆動回路１
００は、トランス１０３と、その一次側領域１０１と、
二次側領域１０２とから構成されている。
駆動回路の実施の形態について、図面を参照しながら詳
細に説明する。図１は、本発明に係る半導体スイッチ駆
動回路の実施の形態を説明するための回路図である。図
１において、スイッチ素子（ＩＧＢＴ）が多段接続され
た半導体スイッチを駆動する半導体スイッチ駆動回路１
００は、トランス１０３と、その一次側領域１０１と、
二次側領域１０２とから構成されている。
【００１９】一次側領域１０１は、以下に述べるように
構成されている。制御入力端子及びその信号ＰＬは、並
列接続された抵抗１０５とコンデンサ１０４とを介し
て、ＮＰＮバイポーラトランジスタ１０８のベースに接
続され、ＮＰＮバイポーラトランジスタ１０８のベース
とエミッタは、抵抗１０６を介して接続されかつ接地端
子ＧＮＤに接続されている。また、ＮＰＮバイポーラト
ランジスタ１０８のコレクタは、抵抗１０７を介して、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートに接続され、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートとソースは、
抵抗１０９を介して接続されかつ電源端子ＶＤＤに接続
されている。また、ＪタイプＰ型ＭＯＳＦＥＴ１１０の
ドレインは、ダイオード１１１のアノードに接続され、
ダイオード１１１のカソードは、ＫタイプＮ型ＭＯＳＦ
ＥＴ１１４のドレイン及びトランス１０３の一次巻き線
の端子１２７ａに接続されている。また、ＫタイプＮ型
ＭＯＳＦＥＴ１１４のゲートとソースは、抵抗１１３を
介して接続されかつ接地端子ＧＮＤに接続されている。
また、制御入力端子及びその信号Ｎは、このＫタイプＮ
型ＭＯＳＦＥＴ１１４のゲートに抵抗１１２を介して接
続されている。また、制御入力端子及びその信号ＮＬ
は、並列接続された抵抗１１７とコンデンサ１１６とを
介して、ＮＰＮバイポーラトランジスタ１２０のベース
に接続され、ＮＰＮバイポーラトランジスタ１２０のベ
ースとエミッタは、抵抗１１８を介して接続されかつ接
地端子ＧＮＤに接続されている。また、ＮＰＮバイポー
ラトランジスタ１２０のコレクタは、抵抗１１９を介し
て、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートに接続さ
れ、このＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートとソ
ースは、抵抗１２１を介して接続されかつ電源端子ＶＤ
Ｄに接続されている。また、ＪタイプＰ型ＭＯＳＦＥＴ
１２２のドレインは、ダイオード１２３のアノードに接
続され、ダイオード１２３のカソードは、ＫタイプＮ型
ＭＯＳＦＥＴ１２６のドレイン及びトランス１０３の一
次巻き線の端子１２７ｄに接続されている。また、Ｋタ
イプＮ型ＭＯＳＦＥＴ１２６のゲートとソースは、抵抗
１２５を介して接続されかつ接地端子ＧＮＤに接続され
ている。また、制御入力端子及びその信号Ｐは、このＫ
タイプＮ型ＭＯＳＦＥＴ１２６のゲートに抵抗１２４を
介して接続されている。また、トランス１０３の一次巻
き線の端子１２７ｂ、１２７ｃは、センタータップ１３
５に接続され、さらにセンタータップ１３５は電源端子
ＶＤＤに接続されかつコンデンサ１１５を介して接地端
子ＧＮＤに接続されている。
構成されている。制御入力端子及びその信号ＰＬは、並
列接続された抵抗１０５とコンデンサ１０４とを介し
て、ＮＰＮバイポーラトランジスタ１０８のベースに接
続され、ＮＰＮバイポーラトランジスタ１０８のベース
とエミッタは、抵抗１０６を介して接続されかつ接地端
子ＧＮＤに接続されている。また、ＮＰＮバイポーラト
ランジスタ１０８のコレクタは、抵抗１０７を介して、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートに接続され、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のゲートとソースは、
抵抗１０９を介して接続されかつ電源端子ＶＤＤに接続
されている。また、ＪタイプＰ型ＭＯＳＦＥＴ１１０の
ドレインは、ダイオード１１１のアノードに接続され、
ダイオード１１１のカソードは、ＫタイプＮ型ＭＯＳＦ
ＥＴ１１４のドレイン及びトランス１０３の一次巻き線
の端子１２７ａに接続されている。また、ＫタイプＮ型
ＭＯＳＦＥＴ１１４のゲートとソースは、抵抗１１３を
介して接続されかつ接地端子ＧＮＤに接続されている。
また、制御入力端子及びその信号Ｎは、このＫタイプＮ
型ＭＯＳＦＥＴ１１４のゲートに抵抗１１２を介して接
続されている。また、制御入力端子及びその信号ＮＬ
は、並列接続された抵抗１１７とコンデンサ１１６とを
介して、ＮＰＮバイポーラトランジスタ１２０のベース
に接続され、ＮＰＮバイポーラトランジスタ１２０のベ
ースとエミッタは、抵抗１１８を介して接続されかつ接
地端子ＧＮＤに接続されている。また、ＮＰＮバイポー
ラトランジスタ１２０のコレクタは、抵抗１１９を介し
て、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートに接続さ
れ、このＪタイプＰ型ＭＯＳＦＥＴ１２２のゲートとソ
ースは、抵抗１２１を介して接続されかつ電源端子ＶＤ
Ｄに接続されている。また、ＪタイプＰ型ＭＯＳＦＥＴ
１２２のドレインは、ダイオード１２３のアノードに接
続され、ダイオード１２３のカソードは、ＫタイプＮ型
ＭＯＳＦＥＴ１２６のドレイン及びトランス１０３の一
次巻き線の端子１２７ｄに接続されている。また、Ｋタ
イプＮ型ＭＯＳＦＥＴ１２６のゲートとソースは、抵抗
１２５を介して接続されかつ接地端子ＧＮＤに接続され
ている。また、制御入力端子及びその信号Ｐは、このＫ
タイプＮ型ＭＯＳＦＥＴ１２６のゲートに抵抗１２４を
介して接続されている。また、トランス１０３の一次巻
き線の端子１２７ｂ、１２７ｃは、センタータップ１３
５に接続され、さらにセンタータップ１３５は電源端子
ＶＤＤに接続されかつコンデンサ１１５を介して接地端
子ＧＮＤに接続されている。
【００２０】二次側領域１０２は、以下に述べるように
構成されている。一段目のスイッチ素子（ＩＧＢＴ）１
３３ａのエミッタと、二段目のスイッチ素子（ＩＧＢ
Ｔ）１３３ｂのコレクタとが接続され、図示しないが、
二段目以降のスイッチ素子（ＩＧＢＴ）がある場合も同
様に接続され、多段のスイッチ素子（ＩＧＢＴ）が直列
接続される。
構成されている。一段目のスイッチ素子（ＩＧＢＴ）１
３３ａのエミッタと、二段目のスイッチ素子（ＩＧＢ
Ｔ）１３３ｂのコレクタとが接続され、図示しないが、
二段目以降のスイッチ素子（ＩＧＢＴ）がある場合も同
様に接続され、多段のスイッチ素子（ＩＧＢＴ）が直列
接続される。
【００２１】これらスイッチ素子（ＩＧＢＴ）のゲート
とエミッタとの間の電圧を直接制御するゲート駆動部１
３６ａ、１３６ｂは以下のとおり構成されている。ゲー
ト駆動部１３６ａは、トランス１０３の二次巻き線の一
端の端子１２７ｅに、（第一の）定電圧ツェナーダイオ
ード１２８ａのアノードに接続され、互いにカソード同
士が向かい合わせで接続された（第二の）定電圧ツェナ
ーダイオード１２９ａのアノードが、（第一の）抵抗１
３２ａを介して、スイッチ素子（ＩＧＢＴ）１３３ａの
ゲートに接続され、二次巻き線の他端の端子１２７ｆが
スイッチ素子（ＩＧＢＴ）１３３ａのエミッタに接続さ
れ、（第二の）定電圧ツェナーダイオード１２９ａのア
ノードと、スイッチ素子（ＩＧＢＴ）１３３ａのエミッ
タとの間に、（第二の）抵抗１３０ａおよびコンデンサ
１３１ａが、それぞれ接続されている。
とエミッタとの間の電圧を直接制御するゲート駆動部１
３６ａ、１３６ｂは以下のとおり構成されている。ゲー
ト駆動部１３６ａは、トランス１０３の二次巻き線の一
端の端子１２７ｅに、（第一の）定電圧ツェナーダイオ
ード１２８ａのアノードに接続され、互いにカソード同
士が向かい合わせで接続された（第二の）定電圧ツェナ
ーダイオード１２９ａのアノードが、（第一の）抵抗１
３２ａを介して、スイッチ素子（ＩＧＢＴ）１３３ａの
ゲートに接続され、二次巻き線の他端の端子１２７ｆが
スイッチ素子（ＩＧＢＴ）１３３ａのエミッタに接続さ
れ、（第二の）定電圧ツェナーダイオード１２９ａのア
ノードと、スイッチ素子（ＩＧＢＴ）１３３ａのエミッ
タとの間に、（第二の）抵抗１３０ａおよびコンデンサ
１３１ａが、それぞれ接続されている。
【００２２】ゲート駆動部１３６ｂは、トランス１０３
の二次巻き線の一端の端子１２７ｇに、（第一の）定電
圧ツェナーダイオード１２８ｂのアノードに接続され、
互いにカソード同士が向かい合わせで接続された（第二
の）定電圧ツェナーダイオード１２９ｂのアノードが、
（第一の）抵抗１３２ｂを介して、スイッチ素子（ＩＧ
ＢＴ）１３３ｂのゲートに接続され、二次巻き線の他端
の端子１２７ｈがスイッチ素子（ＩＧＢＴ）１３３ｂの
エミッタに接続され、（第二の）定電圧ツェナーダイオ
ード１２９ｂのアノードと、スイッチ素子（ＩＧＢＴ）
１３３ｂのエミッタとの間に、（第二の）抵抗１３０ｂ
およびコンデンサ１３１ｂが、それぞれ接続されてい
る。図示しないが、二段目以降のゲート駆動部がある場
合も同様に構成される。
の二次巻き線の一端の端子１２７ｇに、（第一の）定電
圧ツェナーダイオード１２８ｂのアノードに接続され、
互いにカソード同士が向かい合わせで接続された（第二
の）定電圧ツェナーダイオード１２９ｂのアノードが、
（第一の）抵抗１３２ｂを介して、スイッチ素子（ＩＧ
ＢＴ）１３３ｂのゲートに接続され、二次巻き線の他端
の端子１２７ｈがスイッチ素子（ＩＧＢＴ）１３３ｂの
エミッタに接続され、（第二の）定電圧ツェナーダイオ
ード１２９ｂのアノードと、スイッチ素子（ＩＧＢＴ）
１３３ｂのエミッタとの間に、（第二の）抵抗１３０ｂ
およびコンデンサ１３１ｂが、それぞれ接続されてい
る。図示しないが、二段目以降のゲート駆動部がある場
合も同様に構成される。
【００２３】次に、各領域の機能の説明を以下に記す。
半導体スイッチ駆動回路の一次側領域１０１は、制御信
号を入力し、複数のスイッチ素子（ＩＧＢＴ）１３３
ａ、１３３ｂを制御するための電力を半導体スイッチ駆
動回路の二次側領域１０２に伝達する。また、トランス
１０３の一次巻線を流れる電流が遮断されたときに発生
する逆起電力を吸収する。
半導体スイッチ駆動回路の一次側領域１０１は、制御信
号を入力し、複数のスイッチ素子（ＩＧＢＴ）１３３
ａ、１３３ｂを制御するための電力を半導体スイッチ駆
動回路の二次側領域１０２に伝達する。また、トランス
１０３の一次巻線を流れる電流が遮断されたときに発生
する逆起電力を吸収する。
【００２４】半導体スイッチ駆動回路の二次側領域１０
２は、半導体スイッチ駆動回路一次側領域１０１から供
給された電力を受け、複数のスイッチ素子（ＩＧＢＴ）
１３３ａ、１３３ｂを制御するための電力を複数のスイ
ッチ素子（ＩＧＢＴ）１３３ａ、１３３ｂに伝達する。
そして、これら各段のスイッチ素子（ＩＧＢＴ）１３３
ａ、１３３ｂを、二次側領域１０２から供給された電力
を受けて、スイッチ経路１３４の導通または遮断を行
う。
２は、半導体スイッチ駆動回路一次側領域１０１から供
給された電力を受け、複数のスイッチ素子（ＩＧＢＴ）
１３３ａ、１３３ｂを制御するための電力を複数のスイ
ッチ素子（ＩＧＢＴ）１３３ａ、１３３ｂに伝達する。
そして、これら各段のスイッチ素子（ＩＧＢＴ）１３３
ａ、１３３ｂを、二次側領域１０２から供給された電力
を受けて、スイッチ経路１３４の導通または遮断を行
う。
【００２５】さらに、各回路部品の機能の説明を以下に
記す。コンデンサ１０４は、バイボーラトランジスタ１
０８のターンオン／ターンオフ時のスピードアップを図
る。抵抗１０５は、バイボーラトランジスタ１０８のベ
ース電流制限を行う。抵抗１０６は、バイボーラトラン
ジスタ１０８のベース電位をエミッタと同電位にする。
抵抗１０７は、バイボーラトランジスタ１０８のコレク
タ電流制限を行う。バイボーラトランジスタ１０８は、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のオン／オフ制御を行
う。抵抗１０９は、ＪタイプＰ型ＭＯＳＦＥＴ１１０の
ゲート電位をソースと同電位にする。ＪタイプＰ型ＭＯ
ＳＦＥＴ１１０は、ＫタイプＮ型ＭＯＳＦＥＴ１２６タ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を抑制する。ダイ
オード１１１は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のタ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を最適なレベルに
抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１２６のオ
ン時にトランス１０３の端子１２７ａに発生する電源電
圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１１
０に逆向きの電流が流れるのを防ぐ。抵抗１１２は、Ｋ
タイプＮ型ＭＯＳＦＥＴ１１４のゲート電流制限を行
う。抵抗１１３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４の
ゲート電位をソースと同電位にする。ＫタイプＮ型ＭＯ
ＳＦＥＴ１１４は、トランス１０３の一次巻線への電流
供給制御を行う。コンデンサ１１５は、トランス１０３
へ供給する電源電圧の平滑化を行う。コンデンサ１１６
は、バイボーラトランジスタ１２０のターンオン／ター
ンオフ時のスピードアップに寄与する。抵抗１１７は、
バイボーラトランジスタ１２０のべ一ス電流制限をおこ
なう。抵抗１１８は、バイボーラトランジスタ１２０の
ベース電位をコレクタと同電位にする。抵抗１１９は、
バイボーラトランジスタ１２０のコレクタ電流制限を行
う。バイボーラトランジスタ１２０は、ＪタイプＰ型Ｍ
ＯＳＦＥＴ１２２のオン／オフ制御を行う。抵抗１２１
は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲート電位をソ
ースと同電位にする。ＪタイプＰ型ＭＯＳＦＥＴ１２２
は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆
起電力によってトランス１０３の一次巻き線の端子１２
７ｄに発生する電圧を抑制する。ダイオード１２３は、
ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電
力によってトランス１０３の一次巻き線の端子１２７ｄ
に発生する電圧を最適なレベルに抑制する。また、Ｋタ
イプＮ型ＭＯＳＦＥＴ１１４オン時にトランス１０３の
端子１２７ｄに発生する電源電圧より高い電圧により、
ＪタイプＰ型ＭＯＳＦＥＴ１２２に逆向きの電流が流れ
るのを防ぐ。抵抗１２４は、ＫタイプＮ型ＭＯＳＦＥＴ
１２６のベース電流制限を行う。抵抗１２５は、Ｋタイ
プＮ型ＭＯＳＦＥＴ１２６のゲート電位をソースと同電
位にする。ＫタイプＮ型ＭＯＳＦＥＴ１２６は、トラン
ス１０３一次巻線への電流供給制御を行う。トランス１
０３は、半導体スイッチ駆動回路の一次側−二次側間の
絶縁、二次側−二次側間の絶縁、および一次側から二次
側への電力の伝達を行う。定電圧ツェナーダイオード１
２８ａは、スイッチ素子（ＩＧＢＴ）１３３ａへの正電
圧供給経路の接続、およびトランス１０３の逆起電力に
よってトランス１０３の二次巻き線の端子１２７ｅ、１
２７ｆ間に発生する電圧の遮断を行う。定電圧ツェナー
ダイオード１２９ａは、スイッチ（ＩＧＢＴ）１３３ａ
への負電圧供給経路の接続、およびトランス１０３の逆
起電力によってトランス１０３の二次巻き線の端子１２
７ｅ、１２７ｆ間に発生する電圧の遮断を行う。抵抗１
３０ａは、スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電位をエミッタと同電位にする。コンデンサ１３１ａ
は、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧保
持、および複数接続されたスイッチ素子（ＩＧＢＴ）１
３３ａ、１３３ｂ間のゲート容量のばらつき補正する。
抵抗１３２ａは、スイッチ素子（ＩＧＢＴ）１３３ａの
ゲート電流を制限する。スイッチ素子（ＩＧＢＴ）１３
３ａは、スイッチ経路１３４を導通／遮断する。また、
二段目のスイッチ素子（ＩＧＢＴ）１３３ｂの駆動部分
（定電圧ツェナーダイオード１２８ｂ、１２９ｂ、抵抗
１３０ｂ、コンデンサ１３１ｂ、抵抗１３２ｂ）も同様
に機能する。
記す。コンデンサ１０４は、バイボーラトランジスタ１
０８のターンオン／ターンオフ時のスピードアップを図
る。抵抗１０５は、バイボーラトランジスタ１０８のベ
ース電流制限を行う。抵抗１０６は、バイボーラトラン
ジスタ１０８のベース電位をエミッタと同電位にする。
抵抗１０７は、バイボーラトランジスタ１０８のコレク
タ電流制限を行う。バイボーラトランジスタ１０８は、
ＪタイプＰ型ＭＯＳＦＥＴ１１０のオン／オフ制御を行
う。抵抗１０９は、ＪタイプＰ型ＭＯＳＦＥＴ１１０の
ゲート電位をソースと同電位にする。ＪタイプＰ型ＭＯ
ＳＦＥＴ１１０は、ＫタイプＮ型ＭＯＳＦＥＴ１２６タ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を抑制する。ダイ
オード１１１は、ＫタイプＮ型ＭＯＳＦＥＴ１２６のタ
ーンオフ時の逆起電力によってトランス１０３の一次側
巻き線の端子１２７ａに発生する電圧を最適なレベルに
抑制する。また、ＫタイプＮ型ＭＯＳＦＥＴ１２６のオ
ン時にトランス１０３の端子１２７ａに発生する電源電
圧より高い電圧により、ＪタイプＰ型ＭＯＳＦＥＴ１１
０に逆向きの電流が流れるのを防ぐ。抵抗１１２は、Ｋ
タイプＮ型ＭＯＳＦＥＴ１１４のゲート電流制限を行
う。抵抗１１３は、ＫタイプＮ型ＭＯＳＦＥＴ１１４の
ゲート電位をソースと同電位にする。ＫタイプＮ型ＭＯ
ＳＦＥＴ１１４は、トランス１０３の一次巻線への電流
供給制御を行う。コンデンサ１１５は、トランス１０３
へ供給する電源電圧の平滑化を行う。コンデンサ１１６
は、バイボーラトランジスタ１２０のターンオン／ター
ンオフ時のスピードアップに寄与する。抵抗１１７は、
バイボーラトランジスタ１２０のべ一ス電流制限をおこ
なう。抵抗１１８は、バイボーラトランジスタ１２０の
ベース電位をコレクタと同電位にする。抵抗１１９は、
バイボーラトランジスタ１２０のコレクタ電流制限を行
う。バイボーラトランジスタ１２０は、ＪタイプＰ型Ｍ
ＯＳＦＥＴ１２２のオン／オフ制御を行う。抵抗１２１
は、ＪタイプＰ型ＭＯＳＦＥＴ１２２のゲート電位をソ
ースと同電位にする。ＪタイプＰ型ＭＯＳＦＥＴ１２２
は、ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆
起電力によってトランス１０３の一次巻き線の端子１２
７ｄに発生する電圧を抑制する。ダイオード１２３は、
ＫタイプＮ型ＭＯＳＦＥＴ１１４ターンオフ時の逆起電
力によってトランス１０３の一次巻き線の端子１２７ｄ
に発生する電圧を最適なレベルに抑制する。また、Ｋタ
イプＮ型ＭＯＳＦＥＴ１１４オン時にトランス１０３の
端子１２７ｄに発生する電源電圧より高い電圧により、
ＪタイプＰ型ＭＯＳＦＥＴ１２２に逆向きの電流が流れ
るのを防ぐ。抵抗１２４は、ＫタイプＮ型ＭＯＳＦＥＴ
１２６のベース電流制限を行う。抵抗１２５は、Ｋタイ
プＮ型ＭＯＳＦＥＴ１２６のゲート電位をソースと同電
位にする。ＫタイプＮ型ＭＯＳＦＥＴ１２６は、トラン
ス１０３一次巻線への電流供給制御を行う。トランス１
０３は、半導体スイッチ駆動回路の一次側−二次側間の
絶縁、二次側−二次側間の絶縁、および一次側から二次
側への電力の伝達を行う。定電圧ツェナーダイオード１
２８ａは、スイッチ素子（ＩＧＢＴ）１３３ａへの正電
圧供給経路の接続、およびトランス１０３の逆起電力に
よってトランス１０３の二次巻き線の端子１２７ｅ、１
２７ｆ間に発生する電圧の遮断を行う。定電圧ツェナー
ダイオード１２９ａは、スイッチ（ＩＧＢＴ）１３３ａ
への負電圧供給経路の接続、およびトランス１０３の逆
起電力によってトランス１０３の二次巻き線の端子１２
７ｅ、１２７ｆ間に発生する電圧の遮断を行う。抵抗１
３０ａは、スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電位をエミッタと同電位にする。コンデンサ１３１ａ
は、スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧保
持、および複数接続されたスイッチ素子（ＩＧＢＴ）１
３３ａ、１３３ｂ間のゲート容量のばらつき補正する。
抵抗１３２ａは、スイッチ素子（ＩＧＢＴ）１３３ａの
ゲート電流を制限する。スイッチ素子（ＩＧＢＴ）１３
３ａは、スイッチ経路１３４を導通／遮断する。また、
二段目のスイッチ素子（ＩＧＢＴ）１３３ｂの駆動部分
（定電圧ツェナーダイオード１２８ｂ、１２９ｂ、抵抗
１３０ｂ、コンデンサ１３１ｂ、抵抗１３２ｂ）も同様
に機能する。
【００２６】次に、本実施の形態に係る半導体スイッチ
駆動回路の動作を、図１の回路図及び図２のタイミング
図の（ａ）〜（ｃ）を参照して説明する。 ａ．半導体スイッチの導通状態を維持する（正電圧の連
続供給）動作（図２の（ａ）参照、） 本動作における、半導体スイッチ駆動回路の一次側領域
１０１の動作は、以下の（ａ−１〜ａ−８）のとおりで
ある。 ａ−１：半導体スイッチ駆動回路の一次側領域１０１の
入力信号Ｎ、ＮＬを回路上の０Ｖレベルに保つ。 ａ−２：入力信号ＰＬを、０Ｖレベルからバイボーラト
ランジスタ１０８がオンできるレベル（例えば＋５Ｖ）
に設定する。 ａ−３：バイボーラトランジスタ１０８が導通状態とな
る。 ａ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態に
なる。 ａ−５：ａ−１において、入力信号ＮＬを０Ｖレベルに
設定してから、バイボーラトランジスタ１２０およびＪ
タイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な時
間が経過した後（例えば１μｓ後）に、入力信号Ｐを０
ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６がオンで
きるレベル（例えば＋５Ｖ）に設定する。 ａ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態に
なる。 ａ−７：トランス１０３の一次巻き線に、センタータッ
プ１３５からＫタイプＮ型ＭＯＳＦＥＴ１２６に向かっ
て１２７ｃから１２７ｄへ電流が流れる。 ａ−８：トランス１０３の各二次巻き線両端に、端子１
２７ｅ側を正、端子１２７ｆ側を負、（同様に端子１２
７ｇ側が正、端子１２７ｈ側を負）とした起電力Ｖ２p
が発生する（数１参照）。
駆動回路の動作を、図１の回路図及び図２のタイミング
図の（ａ）〜（ｃ）を参照して説明する。 ａ．半導体スイッチの導通状態を維持する（正電圧の連
続供給）動作（図２の（ａ）参照、） 本動作における、半導体スイッチ駆動回路の一次側領域
１０１の動作は、以下の（ａ−１〜ａ−８）のとおりで
ある。 ａ−１：半導体スイッチ駆動回路の一次側領域１０１の
入力信号Ｎ、ＮＬを回路上の０Ｖレベルに保つ。 ａ−２：入力信号ＰＬを、０Ｖレベルからバイボーラト
ランジスタ１０８がオンできるレベル（例えば＋５Ｖ）
に設定する。 ａ−３：バイボーラトランジスタ１０８が導通状態とな
る。 ａ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態に
なる。 ａ−５：ａ−１において、入力信号ＮＬを０Ｖレベルに
設定してから、バイボーラトランジスタ１２０およびＪ
タイプＰ型ＭＯＳＦＥＴ１２２がオフするのに十分な時
間が経過した後（例えば１μｓ後）に、入力信号Ｐを０
ＶレベルからＫタイプＮ型ＭＯＳＦＥＴ１２６がオンで
きるレベル（例えば＋５Ｖ）に設定する。 ａ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態に
なる。 ａ−７：トランス１０３の一次巻き線に、センタータッ
プ１３５からＫタイプＮ型ＭＯＳＦＥＴ１２６に向かっ
て１２７ｃから１２７ｄへ電流が流れる。 ａ−８：トランス１０３の各二次巻き線両端に、端子１
２７ｅ側を正、端子１２７ｆ側を負、（同様に端子１２
７ｇ側が正、端子１２７ｈ側を負）とした起電力Ｖ２p
が発生する（数１参照）。
【００２７】
【数１】Ｖ２ｐ＝Ｖｌ×Ｎ２／Ｎｌ
【００２８】なお、数１において、Ｖｌは、トランス１
０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌ
は、トランス１０３の端子１２７ｃ、１２７ｄ間（およ
び１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１
０３の端子１２７ｅ、１２７ｆ間（および１２７ｇ、１
２７ｈ間）の巻数である。
０３の端子１２７ｃ、１２７ｄ間にかかる電圧、Ｎｌ
は、トランス１０３の端子１２７ｃ、１２７ｄ間（およ
び１２７ａ、１２７ｂ間）の巻数、Ｎ２は、トランス１
０３の端子１２７ｅ、１２７ｆ間（および１２７ｇ、１
２７ｈ間）の巻数である。
【００２９】次に、本動作における、半導体スイッチ駆
動回路の二次側領域１０２の動作は、以下の（ａ−９〜
ａ−１８）のとおりである。なお、複数段の半導体スイ
ッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａ
の駆動部分について述べるが、他段のスイッチ素子（Ｉ
ＧＢＴ）１３３ｂ等の動作も同様である。
動回路の二次側領域１０２の動作は、以下の（ａ−９〜
ａ−１８）のとおりである。なお、複数段の半導体スイ
ッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａ
の駆動部分について述べるが、他段のスイッチ素子（Ｉ
ＧＢＴ）１３３ｂ等の動作も同様である。
【００３０】ａ−９：各二次巻き線両端の起電力Ｖ２ｐ
が増加し、定電圧ツェナーダイオード１２９ａのツェナ
ー電圧Ｖz29と定電圧ツェナーダイオード１２８ａの順
方向ドロップ電圧Ｖf28を加えた電圧を越える（数２参
照）。
が増加し、定電圧ツェナーダイオード１２９ａのツェナ
ー電圧Ｖz29と定電圧ツェナーダイオード１２８ａの順
方向ドロップ電圧Ｖf28を加えた電圧を越える（数２参
照）。
【００３１】
【数２】Ｖ２ｐ＞Ｖz29＋Ｖf28
【００３２】ａ−１０：定電圧ツェナーダイオード１２
９ａが導通状態になる。 ａ−１１：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が正）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が正）が行われる。 ａ−１２：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGEがゲートしきい値電圧ＶGE(TH)を越え（数３の
条件）、スイッチ素子（ＩＧＢＴ）１３３ａが導通状態
になる。
９ａが導通状態になる。 ａ−１１：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が正）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が正）が行われる。 ａ−１２：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGEがゲートしきい値電圧ＶGE(TH)を越え（数３の
条件）、スイッチ素子（ＩＧＢＴ）１３３ａが導通状態
になる。
【００３３】
【数３】ＶGE33＞ＶGE(TH)
【００３４】ａ−１３：スイッチ素子（ＩＧＢＴ）１３
３ａのゲート電圧ＶGE33が、導通状態を保つのに十分な
レベル（例えば＋１５Ｖ）になった後（例えば２．５μ
ｓ後）に、入力信号Ｐを０Ｖレベルに設定する。 ａ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が遮断状態
になる。 ａ−１５：トランス１０３の一次巻き線に、端子１２７
ｄ側が正、端子１２７ａ側を負とした逆起電力が発生す
るが、巻き線の片側の端子１２７ａ側が、導通状態のＪ
タイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によ
って電源に接続されているため、端子１２７ａ、１２７
ｄ間に発生する逆起電力Ｖ１revは、数４に示すように
抑制される。
３ａのゲート電圧ＶGE33が、導通状態を保つのに十分な
レベル（例えば＋１５Ｖ）になった後（例えば２．５μ
ｓ後）に、入力信号Ｐを０Ｖレベルに設定する。 ａ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が遮断状態
になる。 ａ−１５：トランス１０３の一次巻き線に、端子１２７
ｄ側が正、端子１２７ａ側を負とした逆起電力が発生す
るが、巻き線の片側の端子１２７ａ側が、導通状態のＪ
タイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によ
って電源に接続されているため、端子１２７ａ、１２７
ｄ間に発生する逆起電力Ｖ１revは、数４に示すように
抑制される。
【００３５】
【数４】Ｖ１rev＝（Ｖds10＋Ｖf11）×２
【００３６】なお、Ｖds10は、ＪタイプＰ型ＭＯＳＦＥ
Ｔ１１０のドロップ電圧、Ｖf11は、ダイオード１１１
の順方向のドロップ電圧である。
Ｔ１１０のドロップ電圧、Ｖf11は、ダイオード１１１
の順方向のドロップ電圧である。
【００３７】ａ−１６：トランス１０３の一次巻き線に
発生する逆起電力Ｖ１revによって、二次巻き線にも端
子１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ
２ｐ revが発生するが、そのレベルは定電圧ツェナーダ
イオード１２８ａのツェナー電圧Ｖz28以下であり、二
次側回路は定電圧ツェナーダイオード１２８ａによって
遮断された状態になる（数５参照）。
発生する逆起電力Ｖ１revによって、二次巻き線にも端
子１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ
２ｐ revが発生するが、そのレベルは定電圧ツェナーダ
イオード１２８ａのツェナー電圧Ｖz28以下であり、二
次側回路は定電圧ツェナーダイオード１２８ａによって
遮断された状態になる（数５参照）。
【００３８】
【数５】 Ｖ２ｐrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz28
【００３９】ａ−１７：スイッチ素子（ＩＧＢＴ）１３
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
減少する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の問、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、導通状態を保のに十分な電圧を維持し続けられるよ
うに決定されている。 ａ−１８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGE35がゲートしきい値電圧ＶGE(TH)以下に下がる
よりも前、かつ、トランス１０３のコアに蓄積された磁
気エネルギが消費された後に、入力信号Ｐを０Ｖレベル
からＫタイプＮ型ＭＯＳＦＥＴ１２６がオンできるレベ
ル（例えば＋５Ｖ）に設定する。
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
減少する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の問、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、導通状態を保のに十分な電圧を維持し続けられるよ
うに決定されている。 ａ−１８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGE35がゲートしきい値電圧ＶGE(TH)以下に下がる
よりも前、かつ、トランス１０３のコアに蓄積された磁
気エネルギが消費された後に、入力信号Ｐを０Ｖレベル
からＫタイプＮ型ＭＯＳＦＥＴ１２６がオンできるレベ
ル（例えば＋５Ｖ）に設定する。
【００４０】以降、ａ−６〜ａ−１８を繰り返す。な
お、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動
部分でも同じ動作が、同じタイミングで行われる。
お、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動
部分でも同じ動作が、同じタイミングで行われる。
【００４１】ｂ．半導体スイッチの遮断状態を維持する
（負電圧の連続供給）動作（図２の（ｂ）参照） 本動作における、半導体スイッチ駆動回路の一次側領域
１０１の動作は、以下の（ｂ−１〜ｂ−８）のとおりで
ある。 ｂ−１：半導体スイッチ駆動回路の一次側領域１０１の
入力信号Ｐ、ＰＬを回路上の０Ｖレベルに保つ。 ｂ−２：入力信号ＮＬを、０Ｖレベルからバイボーラト
ランジスタ１２０がオンできるレベル（例えば＋５Ｖ）
に設定する。 ｂ−３：バイポーラトランジスタ１２０が導通状態とな
る。 ｂ−４：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態に
なる。 ｂ−５：入力信号ＰＬを０Ｖレベルに設定してから、バ
イボーラトランジスタ１０８およびＪタイプＰ型ＭＯＳ
ＦＥＴ１１０がオフするのに十分な時間が経過した後
（例えば１μｓ後）に、入力信号Ｎを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１１４がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｂ−６：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態に
なる。 ｂ−７：トランス１０３の一次巻き線に、センタータッ
プからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって（１
２７ｂから１２７ａへ）電流が流れる。 ｂ−８：トランス１０３の各二次巻き線両端に、端子１
２７ｆ側を正、端子１２７ｅ側を負、（同様に端子１２
７ｈ側が正、端子１２７ｇ側が負）とした起電力Ｖ２n
が発生する（以下、数６参照）。
（負電圧の連続供給）動作（図２の（ｂ）参照） 本動作における、半導体スイッチ駆動回路の一次側領域
１０１の動作は、以下の（ｂ−１〜ｂ−８）のとおりで
ある。 ｂ−１：半導体スイッチ駆動回路の一次側領域１０１の
入力信号Ｐ、ＰＬを回路上の０Ｖレベルに保つ。 ｂ−２：入力信号ＮＬを、０Ｖレベルからバイボーラト
ランジスタ１２０がオンできるレベル（例えば＋５Ｖ）
に設定する。 ｂ−３：バイポーラトランジスタ１２０が導通状態とな
る。 ｂ−４：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態に
なる。 ｂ−５：入力信号ＰＬを０Ｖレベルに設定してから、バ
イボーラトランジスタ１０８およびＪタイプＰ型ＭＯＳ
ＦＥＴ１１０がオフするのに十分な時間が経過した後
（例えば１μｓ後）に、入力信号Ｎを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１１４がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｂ−６：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態に
なる。 ｂ−７：トランス１０３の一次巻き線に、センタータッ
プからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって（１
２７ｂから１２７ａへ）電流が流れる。 ｂ−８：トランス１０３の各二次巻き線両端に、端子１
２７ｆ側を正、端子１２７ｅ側を負、（同様に端子１２
７ｈ側が正、端子１２７ｇ側が負）とした起電力Ｖ２n
が発生する（以下、数６参照）。
【００４２】
【数６】Ｖ２n＝Ｖｌ×Ｎ２／Ｎｌ
【００４３】なお、Ｖｌは、トランス１０３の端子１２
７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０
３端子１２７ａ、１２７ｂ間（および１２７ｃ、１２７
ｄ間）の巻数、Ｎ２は、トランス１０３端子１２７ｅ、
１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数であ
る。
７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０
３端子１２７ａ、１２７ｂ間（および１２７ｃ、１２７
ｄ間）の巻数、Ｎ２は、トランス１０３端子１２７ｅ、
１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数であ
る。
【００４４】次に、本動作における、半導体スイッチ駆
動回路の二次側領域１０２の動作は、以下の（ｂ−９〜
ｂ−１８）のとおりである。なお、複数段の半導体スイ
ッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａ
の駆動部分について述べるが、他段のスイッチ素子（Ｉ
ＧＢＴ）１３３ｂ等の動作も同様である。
動回路の二次側領域１０２の動作は、以下の（ｂ−９〜
ｂ−１８）のとおりである。なお、複数段の半導体スイ
ッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａ
の駆動部分について述べるが、他段のスイッチ素子（Ｉ
ＧＢＴ）１３３ｂ等の動作も同様である。
【００４５】ｂ−９：各二次巻き線両端の起電力Ｖ２ｎ
が増加し、定電圧ツェナーダイオード１２８ａのツェナ
ー電圧Ｖz28と定電圧ツェナーダイオード１２９ａの順
方向ドロップ電圧Ｖf29を加えた電圧を越える。
が増加し、定電圧ツェナーダイオード１２８ａのツェナ
ー電圧Ｖz28と定電圧ツェナーダイオード１２９ａの順
方向ドロップ電圧Ｖf29を加えた電圧を越える。
【００４６】
【数７】Ｖ２ｎ＞Ｖz28＋Ｖf29
【００４７】ｂ−１０：定電圧ツェナーダイオード１２
８ａが導通状態になる。 ｂ−１１：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が負）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が負）が行われる。 ｂ−１２：スイッチ素子１３３ａのゲート電圧ＶGEが負
になり、強制的な遮断状態となる。 ｂ−１３：スイッチ素子１３３ａのゲート電圧ＶGEが遮
断状態を保つのに十分なレベル（例えば−１５Ｖ）にな
った後（例えば２．５μｓ後）に、入力信号Ｎを０Ｖレ
ベルに設定する。 ｂ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態
になる。 ｂ−１５：トランス１０３の一次巻き線に、端子１２７
ａ側を正、端子１２７ｄ側を負とした逆起電力が発生す
るが、巻き線の片端の端子１２７ｄ側が、導通状態のＪ
タイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によ
って電源に接続されているため、発生する逆起電力Ｖ１
revは、以下の数８に示すように抑制される。
８ａが導通状態になる。 ｂ−１１：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が負）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が負）が行われる。 ｂ−１２：スイッチ素子１３３ａのゲート電圧ＶGEが負
になり、強制的な遮断状態となる。 ｂ−１３：スイッチ素子１３３ａのゲート電圧ＶGEが遮
断状態を保つのに十分なレベル（例えば−１５Ｖ）にな
った後（例えば２．５μｓ後）に、入力信号Ｎを０Ｖレ
ベルに設定する。 ｂ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態
になる。 ｂ−１５：トランス１０３の一次巻き線に、端子１２７
ａ側を正、端子１２７ｄ側を負とした逆起電力が発生す
るが、巻き線の片端の端子１２７ｄ側が、導通状態のＪ
タイプＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によ
って電源に接続されているため、発生する逆起電力Ｖ１
revは、以下の数８に示すように抑制される。
【００４８】
【数８】Ｖ１rev＝（Ｖds22＋Ｖf23）×２
【００４９】なお、Ｖds22は、ＪタイプＰ型ＭＯＳＦＥ
Ｔ１２２の電圧ドロップ、Ｖf23は、ダイオード１２３
の順方向の電圧ドロップである。
Ｔ１２２の電圧ドロップ、Ｖf23は、ダイオード１２３
の順方向の電圧ドロップである。
【００５０】ｂ−１６：トランス１０３一次巻き線に発
生する逆起電力Ｖ１revによって、二次巻き線にも端子
１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ２
ｎre vが発生するが、そのレベルは定電圧ツェナーダイ
オード１２９ａのツェナー電圧Ｖz29以下であり、二次
側回路は定電圧ツェナーダイオード１２９ａによって遮
断された状態になる（数９参照）。
生する逆起電力Ｖ１revによって、二次巻き線にも端子
１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ２
ｎre vが発生するが、そのレベルは定電圧ツェナーダイ
オード１２９ａのツェナー電圧Ｖz29以下であり、二次
側回路は定電圧ツェナーダイオード１２９ａによって遮
断された状態になる（数９参照）。
【００５１】
【数９】 Ｖ２ｎrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz29
【００５２】ｂ−１７：スイッチ素子（ＩＧＢＴ）１３
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
増加する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の間、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、遮断状態を保つのに十分な電圧を維持し続けられる
ように決定されている。 ｂ−１８：スイッチ素子（ＩＧＢＴ）１３３のゲート電
圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、かつ、
トランス１０３のコアに蓄積された磁気エネルギが消費
された後に、入力信号Ｎを０ＶレベルからＫタイプＮ型
ＭＯＳＦＥＴ１１４がオンできるレベル（例えば＋５
Ｖ）に設定する。
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
増加する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の間、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、遮断状態を保つのに十分な電圧を維持し続けられる
ように決定されている。 ｂ−１８：スイッチ素子（ＩＧＢＴ）１３３のゲート電
圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、かつ、
トランス１０３のコアに蓄積された磁気エネルギが消費
された後に、入力信号Ｎを０ＶレベルからＫタイプＮ型
ＭＯＳＦＥＴ１１４がオンできるレベル（例えば＋５
Ｖ）に設定する。
【００５３】以降、ｂ−６〜ｂ−１８を繰り返す。な
お、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動
部分でも同じ動作が、同じタイミングで行われる。
お、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動
部分でも同じ動作が、同じタイミングで行われる。
【００５４】ｃ．半導体スイッチのスイッチング動作
（正負電圧の切り換えによるＩＧＢＴスイッチング動
作）（図２の（ｃ）） 本動作における、半導体スイッチ駆動回路の一次側領域
１０１の動作は、以下の（ｃ−１〜ｃ−８）のとおりで
ある。 ｃ−１：半導体スイッチ駆動回路の一次側領域１０１の
入力信号Ｎ、ＮＬを回路上の０Ｖレベルに設定する。 ｃ−２：入力信号ＰＬを、０Ｖレベルからバイポーラト
ランジスタ１０８がオンできるレベル（例えば＋５Ｖ）
に設定する。 ｃ−３：バイボーラトランジスタ１０８が導通状態とな
る。 ｃ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態に
なる。 ｃ−５：入力信号ＮＬを０Ｖレベルに設定してから、バ
イボーラトランジスタ１２０およびＪタイプＰ型ＭＯＳ
ＦＥＴ１２２がオフするのに十分な時間が経過した後
（例えば１μｓ後）に、入力信号Ｐを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１２６がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｃ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態に
なる。 ｃ−７：トランス１０３の一次巻き線に、センタータッ
プからＫタイプＮ型ＭＯＳＦＥＴ１２６に向かって（１
２７ｃから１２７ｄへ）電流が流れる。 ｃ−８：トランス１０３の各二次巻き線両端に、端子１
２７ｅ側を正、端子１２７ｆ側を負、（同様に端子１２
７ｇ側が正、端子１２７ｈ側を負）とした起電力Ｖ２p
が発生する。
（正負電圧の切り換えによるＩＧＢＴスイッチング動
作）（図２の（ｃ）） 本動作における、半導体スイッチ駆動回路の一次側領域
１０１の動作は、以下の（ｃ−１〜ｃ−８）のとおりで
ある。 ｃ−１：半導体スイッチ駆動回路の一次側領域１０１の
入力信号Ｎ、ＮＬを回路上の０Ｖレベルに設定する。 ｃ−２：入力信号ＰＬを、０Ｖレベルからバイポーラト
ランジスタ１０８がオンできるレベル（例えば＋５Ｖ）
に設定する。 ｃ−３：バイボーラトランジスタ１０８が導通状態とな
る。 ｃ−４：ＪタイプＰ型ＭＯＳＦＥＴ１１０が導通状態に
なる。 ｃ−５：入力信号ＮＬを０Ｖレベルに設定してから、バ
イボーラトランジスタ１２０およびＪタイプＰ型ＭＯＳ
ＦＥＴ１２２がオフするのに十分な時間が経過した後
（例えば１μｓ後）に、入力信号Ｐを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１２６がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｃ−６：ＫタイプＮ型ＭＯＳＦＥＴ１２６が導通状態に
なる。 ｃ−７：トランス１０３の一次巻き線に、センタータッ
プからＫタイプＮ型ＭＯＳＦＥＴ１２６に向かって（１
２７ｃから１２７ｄへ）電流が流れる。 ｃ−８：トランス１０３の各二次巻き線両端に、端子１
２７ｅ側を正、端子１２７ｆ側を負、（同様に端子１２
７ｇ側が正、端子１２７ｈ側を負）とした起電力Ｖ２p
が発生する。
【００５５】
【数１０】Ｖ２p＝Ｖｌ×Ｎ２／Ｎｌ
【００５６】なお、Ｖｌは、トランス１０３の端子１２
７ｃ、１２７ｄ間にかかる電圧、Ｎｌは、トランス１０
３端子の１２７ｃ、１２７ｄ間（および１２７ａ、１２
７ｂ間）の巻数、Ｎ２は、トランス１０３の端子１２７
ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数
である。
７ｃ、１２７ｄ間にかかる電圧、Ｎｌは、トランス１０
３端子の１２７ｃ、１２７ｄ間（および１２７ａ、１２
７ｂ間）の巻数、Ｎ２は、トランス１０３の端子１２７
ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数
である。
【００５７】次に、本動作における、半導体スイッチ駆
動回路の二次側領域１０２の動作は、以下の（ｃ−９〜
ｃ−３４）のとおりである。なお、複数段の半導体スイ
ッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａ
の駆動部分について述べるが、他段のスイッチ素子（Ｉ
ＧＢＴ）１３３ｂ等の動作も同様である。
動回路の二次側領域１０２の動作は、以下の（ｃ−９〜
ｃ−３４）のとおりである。なお、複数段の半導体スイ
ッチのうちの一つのスイッチ素子（ＩＧＢＴ）１３３ａ
の駆動部分について述べるが、他段のスイッチ素子（Ｉ
ＧＢＴ）１３３ｂ等の動作も同様である。
【００５８】ｃ−９：各二次巻き線両端の起電力Ｖ２p
が増加し、定電圧ツェナーダイオード１２９ａのツェナ
ー電圧Ｖz29と定電圧ツェナーダイオード１２８ａの順
方向ドロップ電圧Ｖf28とを加えた電圧を越える。
が増加し、定電圧ツェナーダイオード１２９ａのツェナ
ー電圧Ｖz29と定電圧ツェナーダイオード１２８ａの順
方向ドロップ電圧Ｖf28とを加えた電圧を越える。
【００５９】
【数１１】Ｖ２p＞Ｖz29＋Ｖf28
【００６０】ｃ−１０：定電圧ツェナーダイオード１２
９ａが導通状態になる。 ｃ−１１：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が正）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が正）が行われる。 ｃ−１２：スイッチ素子（ＩＧＢＴ）１３３のゲート電
圧ＶGE33がゲートしきい値電圧ＶGE(TH)を越え（数１
２）、スイッチ素子（ＩＧＢＴ）１３３ａが導通状態に
なる。
９ａが導通状態になる。 ｃ−１１：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が正）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が正）が行われる。 ｃ−１２：スイッチ素子（ＩＧＢＴ）１３３のゲート電
圧ＶGE33がゲートしきい値電圧ＶGE(TH)を越え（数１
２）、スイッチ素子（ＩＧＢＴ）１３３ａが導通状態に
なる。
【００６１】
【数１２】ＶGE33＞ＶGE(TH)
【００６２】ｃ−１３：スイッチ素子（ＩＧＢＴ）１３
３ａのゲート電圧ＶGE33が、導通状態を保つのに十分な
レベル（例えば＋１５Ｖ）になった後（例えば２．５μ
ｓ後）に、入力信号Ｐを０Ｖレベルに設定する。 ｃ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が遮断状態
になる。 ｃ−１５：トランス１０３の一次巻き線に、端子１２７
ｄ側が正、端子１２７ａ側を負とした逆起電力が発生す
るが、巻き線の片端の端子１２７ａ側が、導通状態のＪ
タイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によ
って電源に接続されているため、端子１２７ａ、１２７
ｄ間に発生する逆起電力Ｖ１revは、以下の数１３に示
すとおり抑制される。
３ａのゲート電圧ＶGE33が、導通状態を保つのに十分な
レベル（例えば＋１５Ｖ）になった後（例えば２．５μ
ｓ後）に、入力信号Ｐを０Ｖレベルに設定する。 ｃ−１４：ＫタイプＮ型ＭＯＳＦＥＴ１２６が遮断状態
になる。 ｃ−１５：トランス１０３の一次巻き線に、端子１２７
ｄ側が正、端子１２７ａ側を負とした逆起電力が発生す
るが、巻き線の片端の端子１２７ａ側が、導通状態のＪ
タイプＰ型ＭＯＳＦＥＴ１１０とダイオード１１１によ
って電源に接続されているため、端子１２７ａ、１２７
ｄ間に発生する逆起電力Ｖ１revは、以下の数１３に示
すとおり抑制される。
【００６３】
【数１３】Ｖ１rev＝（Ｖds10＋Ｖf11）×２
【００６４】なお、Ｖds10は、ＪタイプＰ型ＭＯＳＦＥ
Ｔ１１０の電圧ドロップ、Ｖf11 は、ダイオード１１１
の順方向の電圧ドロップである。
Ｔ１１０の電圧ドロップ、Ｖf11 は、ダイオード１１１
の順方向の電圧ドロップである。
【００６５】ｃ−１６：トランス１０３一次巻き線に発
生する逆起電力Ｖ１revによって、二次巻き線にも端子
１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ２
prevが発生するが、そのレベルは定電圧ツェナーダイオ
ード１２８ａのツェナー電圧Ｖz28以下であり、二次側
回路は定電圧ツェナーダイオード１２８ａによって遮断
された状態になる。
生する逆起電力Ｖ１revによって、二次巻き線にも端子
１２７ｆ側を正、端子１２７ｅ側を負とした起電力Ｖ２
prevが発生するが、そのレベルは定電圧ツェナーダイオ
ード１２８ａのツェナー電圧Ｖz28以下であり、二次側
回路は定電圧ツェナーダイオード１２８ａによって遮断
された状態になる。
【００６６】
【数１４】 Ｖ２prev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz28
【００６７】ｃ−１７：スイッチ素子（ＩＧＢＴ）１３
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
減少する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の間、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、導通状態を保つのに十分な電圧を維持し続けられる
ように決定されている。 ｃ−１８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGE33がゲートしきい値電圧ＶGE(TH)以下に下がる
よりも前、かつ、トランス１０３のコアに蓄積された磁
気エネルギーが消費された後に、入力信号ＰＬを０Ｖレ
ベルに設定する。同時に入力信号ＮＬを０Ｖレベルから
バイボーラトランジスタ１２０がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｃ−１９：バイポーラトランジスタ１２０が導通状態と
なる。 ｃ−２０：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態
になる。 ｃ−２１：入力信号ＰＬを０Ｖレベルに設定してから、
バイボーラトランジスタ１０８およびＪタイプＰ型ＭＯ
ＳＦＥＴ１１０がオフするのに十分な時間が経過した後
（例えば１μｓ後）に、入力信号Ｎを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１１４がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｃ−２２：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態
になる。 ｃ−２３：トランス１０３の一次巻き線に、センタータ
ップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって
（１２７ｂから１２７ａへ）電流が流れる。 ｃ−２４：トランス１０３の各二次巻き線両端に、端子
１２７ｆ側を正、端子１２７ｅ側を負、（同様に端子１
２７ｈ側が正、端子１２７ｇ側が負）とした起電力Ｖ２
nが発生する（数１５）。
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
減少する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の間、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、導通状態を保つのに十分な電圧を維持し続けられる
ように決定されている。 ｃ−１８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGE33がゲートしきい値電圧ＶGE(TH)以下に下がる
よりも前、かつ、トランス１０３のコアに蓄積された磁
気エネルギーが消費された後に、入力信号ＰＬを０Ｖレ
ベルに設定する。同時に入力信号ＮＬを０Ｖレベルから
バイボーラトランジスタ１２０がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｃ−１９：バイポーラトランジスタ１２０が導通状態と
なる。 ｃ−２０：ＪタイプＰ型ＭＯＳＦＥＴ１２２が導通状態
になる。 ｃ−２１：入力信号ＰＬを０Ｖレベルに設定してから、
バイボーラトランジスタ１０８およびＪタイプＰ型ＭＯ
ＳＦＥＴ１１０がオフするのに十分な時間が経過した後
（例えば１μｓ後）に、入力信号Ｎを０ＶレベルからＫ
タイプＮ型ＭＯＳＦＥＴ１１４がオンできるレベル（例
えば＋５Ｖ）に設定する。 ｃ−２２：ＫタイプＮ型ＭＯＳＦＥＴ１１４が導通状態
になる。 ｃ−２３：トランス１０３の一次巻き線に、センタータ
ップからＫタイプＮ型ＭＯＳＦＥＴ１１４に向かって
（１２７ｂから１２７ａへ）電流が流れる。 ｃ−２４：トランス１０３の各二次巻き線両端に、端子
１２７ｆ側を正、端子１２７ｅ側を負、（同様に端子１
２７ｈ側が正、端子１２７ｇ側が負）とした起電力Ｖ２
nが発生する（数１５）。
【００６８】
【数１５】Ｖ２n＝Ｖｌ×Ｎ２／Ｎｌ
【００６９】なお、Ｖｌは、トランス１０３の端子１２
７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０
３の端子１２７ａ、２７ｂ間（および１２７ｃ、１２７
ｄ間）の巻数、Ｎ２は、トランス１０３の端子１２７
ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数
である。
７ｂ、１２７ａ間にかかる電圧、Ｎｌは、トランス１０
３の端子１２７ａ、２７ｂ間（および１２７ｃ、１２７
ｄ間）の巻数、Ｎ２は、トランス１０３の端子１２７
ｅ、１２７ｆ間（および１２７ｇ、１２７ｈ間）の巻数
である。
【００７０】ｃ−２５：各二次巻き線両端の起電力Ｖ２
nが増加し、定電圧ツェナーダイオード１２８ａのツェ
ナー電圧Ｖz28と定電圧ツェナーダイオード１２９ａの
順方向ドロップ電圧Ｖf29を加えた電圧を越える。
nが増加し、定電圧ツェナーダイオード１２８ａのツェ
ナー電圧Ｖz28と定電圧ツェナーダイオード１２９ａの
順方向ドロップ電圧Ｖf29を加えた電圧を越える。
【００７１】
【数１６】Ｖ２ｎ＞Ｖz28＋Ｖf29
【００７２】ｃ−２６：定電圧ツェナーダイオード１２
８ａが導通状態になる。 ｃ−２７：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が負）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が負）が行われる。 ｃ−２８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGEが負になり、強制的な遮断状態となる。 ｃ−２９：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGEが、遮断状態を保つのに十分なレベル（例えば
−１５Ｖ）になった後（例えば２．５μｓ後）に、入力
信号Ｎを０Ｖレベルに設定する。 ｃ−３０：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態
になる。 ３１：トランス１０３の一次巻き線に、端子１２７ａ側
を正、端子１２７ｄ側を負とした逆起電力が発生する
が、巻き線の片端の端子１２７ｄが、導通状態のＪタイ
プＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によって
電源に接続されているため、発生する逆起電力Ｖ１rev
は、数１７に示すように抑制される。
８ａが導通状態になる。 ｃ−２７：コンデンサ１３１ａへの充電（定電圧ツェナ
ーダイオード１２９ａ側が負）と、抵抗１３２ａを通し
たスイッチ素子（ＩＧＢＴ）１３３ａのゲート容量に対
する充電（ゲート側が負）が行われる。 ｃ−２８：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGEが負になり、強制的な遮断状態となる。 ｃ−２９：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGEが、遮断状態を保つのに十分なレベル（例えば
−１５Ｖ）になった後（例えば２．５μｓ後）に、入力
信号Ｎを０Ｖレベルに設定する。 ｃ−３０：ＫタイプＮ型ＭＯＳＦＥＴ１１４が遮断状態
になる。 ３１：トランス１０３の一次巻き線に、端子１２７ａ側
を正、端子１２７ｄ側を負とした逆起電力が発生する
が、巻き線の片端の端子１２７ｄが、導通状態のＪタイ
プＰ型ＭＯＳＦＥＴ１２２とダイオード１２３によって
電源に接続されているため、発生する逆起電力Ｖ１rev
は、数１７に示すように抑制される。
【００７３】
【数１７】Ｖ１rev＝（Ｖds22＋Ｖf23）×２
【００７４】なお、Ｖds22は、ＪタイプＰ型ＭＯＳＦＥ
Ｔ１２２の電圧ドロップ、Ｖf23は、ダイオード１２３
の順方向の電圧ドロップである。
Ｔ１２２の電圧ドロップ、Ｖf23は、ダイオード１２３
の順方向の電圧ドロップである。
【００７５】ｃ−３２：トランス１０３の一次巻き線に
発生する逆起電力Ｖ１revによって、二次巻き線にも端
子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ
２ｎ revが発生するが、そのレベルは定電圧ツェナーダ
イオード１２９ａのツェナー電圧Ｖz29以下であり、二
次側領域は定電圧ツェナーダイオード１２９ａによって
遮断された状態になる。
発生する逆起電力Ｖ１revによって、二次巻き線にも端
子１２７ｅ側を正、端子１２７ｆ側を負とした起電力Ｖ
２ｎ revが発生するが、そのレベルは定電圧ツェナーダ
イオード１２９ａのツェナー電圧Ｖz29以下であり、二
次側領域は定電圧ツェナーダイオード１２９ａによって
遮断された状態になる。
【００７６】
【数１８】 Ｖ２ｎrev＝（Ｖ１rev×Ｎ２／Ｎｌ）＜Ｖz29
【００７７】ｃ−３３：スイッチ素子（ＩＧＢＴ）１３
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
増加する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の間、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、遮断状態を保つのに十分な電圧を維持し続けられる
ように決定されている。 ｃ−３４：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、か
⊃、トランス１０３のコアに蓄積された磁気エネルギが
消費された後に、入力信号ＮＬを０Ｖレベルに設定す
る。同時に入力信号ＰＬを０Ｖレベルからバイボーラト
ランジスタ１０８がオンできるレベル（例えば＋５Ｖ）
に設定する。
３ａのゲート電圧ＶGE33が、抵抗１３０ａ、コンデンサ
１３１ａ、抵抗１３２ａ、およびスイッチ素子（ＩＧＢ
Ｔ）１３３ａのゲート容量によって決定される時定数で
増加する。この時定数は、トランス１０３のコアに蓄積
された磁気エネルギが消費されるのに十分な時間の間、
スイッチ素子（ＩＧＢＴ）１３３ａのゲート電圧ＶGE33
が、遮断状態を保つのに十分な電圧を維持し続けられる
ように決定されている。 ｃ−３４：スイッチ素子（ＩＧＢＴ）１３３ａのゲート
電圧ＶGE33がしきい値０Ｖ以上に上がるよりも前、か
⊃、トランス１０３のコアに蓄積された磁気エネルギが
消費された後に、入力信号ＮＬを０Ｖレベルに設定す
る。同時に入力信号ＰＬを０Ｖレベルからバイボーラト
ランジスタ１０８がオンできるレベル（例えば＋５Ｖ）
に設定する。
【００７８】以降、ｃ−３〜ｃ−３４を繰り返す。な
お、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動
部分でも同じ動作が、同じタイミングで行われる。
お、他段のスイッチ素子（ＩＧＢＴ）１３３ｂ等の駆動
部分でも同じ動作が、同じタイミングで行われる。
【００７９】上述の本実施の形態に係る半導体スイッチ
駆動回路は、高電圧の電気パルスを発生させる回路の半
導体スイッチに用いることができるので、この半導体ス
イッチを具備した電気的治療装置の出力端子から、高電
圧の電気パルスを外部の生体へ安定して供給することが
できるものである。
駆動回路は、高電圧の電気パルスを発生させる回路の半
導体スイッチに用いることができるので、この半導体ス
イッチを具備した電気的治療装置の出力端子から、高電
圧の電気パルスを外部の生体へ安定して供給することが
できるものである。
【００８０】
【発明の効果】以上詳述したとおり、請求項１記載の半
導体スイッチ駆動回路は、スイッチ素子のゲートとエミ
ッタとの間の電圧を連続して正電圧に維持でき、かつ、
ゲートとエミッタとの間の電圧を連続して負電圧に維持
でき、かつ、ゲートとエミッタとの間の電圧を正電圧と
負電圧とが交互に高速スイッチングして維持できるの
で、半導体スイッチの安定した導通状態の維持ができ、
かつ、半導体スイッチの安定した遮断状態の維持がで
き、かつ、半導体スイッチの高速なスイッチング動作が
できるものである。
導体スイッチ駆動回路は、スイッチ素子のゲートとエミ
ッタとの間の電圧を連続して正電圧に維持でき、かつ、
ゲートとエミッタとの間の電圧を連続して負電圧に維持
でき、かつ、ゲートとエミッタとの間の電圧を正電圧と
負電圧とが交互に高速スイッチングして維持できるの
で、半導体スイッチの安定した導通状態の維持ができ、
かつ、半導体スイッチの安定した遮断状態の維持がで
き、かつ、半導体スイッチの高速なスイッチング動作が
できるものである。
【００８１】請求項２記載の半導体スイッチ駆動回路
は、制御信号を入力することにより、スイッチ経路の導
通または遮断を行うことで、入力する制御信号に同期し
て動作可能な半導体スイッチが実現できるものである。
は、制御信号を入力することにより、スイッチ経路の導
通または遮断を行うことで、入力する制御信号に同期し
て動作可能な半導体スイッチが実現できるものである。
【００８２】請求項３記載の半導体スイッチ駆動回路
は、ＪタイプＰ型ＭＯＳＦＥＴのソースが電源端子に接
続され、前記ＪタイプＰ型ＭＯＳＦＥＴのドレインが、
ダイオードのアノードに接続され、前記ダイオードのカ
ソードが、トランスの一次巻き線の一端の端子に接続さ
れ、前記ＪタイプＰ型ＭＯＳＦＥＴを導通することによ
り、前記トランスの一次巻き線の一端の端子と、前記ト
ランスの一次巻き線の他端の端子との間の逆起電力が抑
制できるように構成されているので、この逆起電力を抑
制することにより、安定した動作が可能な半導体スイッ
チを実現できるものである。
は、ＪタイプＰ型ＭＯＳＦＥＴのソースが電源端子に接
続され、前記ＪタイプＰ型ＭＯＳＦＥＴのドレインが、
ダイオードのアノードに接続され、前記ダイオードのカ
ソードが、トランスの一次巻き線の一端の端子に接続さ
れ、前記ＪタイプＰ型ＭＯＳＦＥＴを導通することによ
り、前記トランスの一次巻き線の一端の端子と、前記ト
ランスの一次巻き線の他端の端子との間の逆起電力が抑
制できるように構成されているので、この逆起電力を抑
制することにより、安定した動作が可能な半導体スイッ
チを実現できるものである。
【００８３】請求項４記載の半導体スイッチ駆動回路
は、上述の一次側領域の回路構成により、複数のスイッ
チ素子を制御するための電力を、二次側領域に伝達し、
トランスを流れる電流が遮断されたときに発生する逆起
電力を吸収することができ、安定した動作ができる半導
体スイッチが、簡単な回路かつ少ない部品数で実現でき
るものである。
は、上述の一次側領域の回路構成により、複数のスイッ
チ素子を制御するための電力を、二次側領域に伝達し、
トランスを流れる電流が遮断されたときに発生する逆起
電力を吸収することができ、安定した動作ができる半導
体スイッチが、簡単な回路かつ少ない部品数で実現でき
るものである。
【００８４】請求項５記載の半導体スイッチ駆動回路
は、前記二次側領域が、前記スイッチ素子と、該スイッ
チ素子を直接駆動するゲート駆動部と、を複数有し、前
記スイッチ素子が直列接続された構成であることで、半
導体スイッチの高電圧印可に対する耐圧が、各段のスイ
ッチ素子自体の耐圧を加算した値となり、高耐圧の半導
体スイッチが実現できるものである。
は、前記二次側領域が、前記スイッチ素子と、該スイッ
チ素子を直接駆動するゲート駆動部と、を複数有し、前
記スイッチ素子が直列接続された構成であることで、半
導体スイッチの高電圧印可に対する耐圧が、各段のスイ
ッチ素子自体の耐圧を加算した値となり、高耐圧の半導
体スイッチが実現できるものである。
【００８５】請求項６記載の半導体スイッチ駆動回路
は、前記スイッチ素子が絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）であることで、バイポーラトランジ
スタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイ
ッチング特性を併せ持つ素子（ＩＧＢＴ）を使用するこ
とができる半導体スイッチを実現できるものである。
は、前記スイッチ素子が絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）であることで、バイポーラトランジ
スタの低飽和電圧特性、パワーＭＯＳＦＥＴの高速スイ
ッチング特性を併せ持つ素子（ＩＧＢＴ）を使用するこ
とができる半導体スイッチを実現できるものである。
【００８６】請求項７記載の半導体スイッチ駆動回路
は、前記トランスの一次巻き線に発生する逆起電力によ
って二次巻き線に発生する起電力を遮断するための定電
圧ツェナーダイオードを、前記二次側領域に有すること
で、安定した動作が可能な半導体スイッチを実現できる
ものである。
は、前記トランスの一次巻き線に発生する逆起電力によ
って二次巻き線に発生する起電力を遮断するための定電
圧ツェナーダイオードを、前記二次側領域に有すること
で、安定した動作が可能な半導体スイッチを実現できる
ものである。
【００８７】請求項８記載の半導体スイッチ駆動回路
は、前記二次側領域が、前記トランスの二次巻き線の一
端の端子が、第一の定電圧ツェナーダイオードのアノー
ドに接続され、前記第一の定電圧ツェナーダイオードと
互いにカソード同士が向かい合わせで接続された第二の
定電圧ツェナーダイオードのアノードが、第一の抵抗を
介して、特定のスイッチ素子のゲートに接続され、前記
トランスの二次巻き線の他端の端子が、前記特定のスイ
ッチ素子のエミッタに接続され、前記第二の定電圧ツェ
ナーダイオードのアノードと、前記特定のスイッチ素子
のエミッタ間に、第二の抵抗およびコンデンサが、それ
ぞれ接続され、前記特定のスイッチ素子を複数備えてい
ることで、一次側領域から供給された電力を受け、複数
のスイッチ素子を制御するための電力を複数のスイッチ
素子に伝達することができ、スイッチ素子間のスイッチ
タイミングのずれを小さくできる安定性の高い半導体ス
イッチが簡単な回路かつ少ない部品数で実現できるもの
である。
は、前記二次側領域が、前記トランスの二次巻き線の一
端の端子が、第一の定電圧ツェナーダイオードのアノー
ドに接続され、前記第一の定電圧ツェナーダイオードと
互いにカソード同士が向かい合わせで接続された第二の
定電圧ツェナーダイオードのアノードが、第一の抵抗を
介して、特定のスイッチ素子のゲートに接続され、前記
トランスの二次巻き線の他端の端子が、前記特定のスイ
ッチ素子のエミッタに接続され、前記第二の定電圧ツェ
ナーダイオードのアノードと、前記特定のスイッチ素子
のエミッタ間に、第二の抵抗およびコンデンサが、それ
ぞれ接続され、前記特定のスイッチ素子を複数備えてい
ることで、一次側領域から供給された電力を受け、複数
のスイッチ素子を制御するための電力を複数のスイッチ
素子に伝達することができ、スイッチ素子間のスイッチ
タイミングのずれを小さくできる安定性の高い半導体ス
イッチが簡単な回路かつ少ない部品数で実現できるもの
である。
【００８８】請求項９記載の電気的治療装置は、請求項
１〜８のいずれかに記載の半導体スイッチ駆動回路を、
高電圧の電気パルスを発生させる回路の半導体スイッチ
に用いたことで、半導体スイッチの安定した導通状態の
維持ができ、半導体スイッチの安定した遮断状態の維持
ができ、半導体スイッチの高速なスイッチング動作がで
き、各スイッチ素子のスイッチタイミングのずれが最小
限に押さえ込まれ、半導体スイッチが簡単な回路かつ少
ない部品数で済むため、動作安定性が高く、コストを低
減できる電気的治療装置が提供できるものである。
１〜８のいずれかに記載の半導体スイッチ駆動回路を、
高電圧の電気パルスを発生させる回路の半導体スイッチ
に用いたことで、半導体スイッチの安定した導通状態の
維持ができ、半導体スイッチの安定した遮断状態の維持
ができ、半導体スイッチの高速なスイッチング動作がで
き、各スイッチ素子のスイッチタイミングのずれが最小
限に押さえ込まれ、半導体スイッチが簡単な回路かつ少
ない部品数で済むため、動作安定性が高く、コストを低
減できる電気的治療装置が提供できるものである。
【図１】本実施の形態の係る半導体スイッチ駆動回路の
回路図である。
回路図である。
【図２】本実施の形態の係る半導体スイッチ駆動回路の
各動作におけるタイミング図である。
各動作におけるタイミング図である。
【図３】従来のフォトカプラを用いた半導体スイッチ駆
動回路の回路図である。
動回路の回路図である。
【図４】従来のパルストランスを用いた半導体スイッチ
駆動回路の回路図である。
駆動回路の回路図である。
１００ 半導体スイッチ駆動回路 １０１ 一次側領域 １０２ 二次側領域 １０３ トランス １０４、１１５、１１６ コンデンサ １０５、１０６、１０７、１０９、１１２、１１３ 抵
抗 １０８、１２０ バイボーラトランジスタ １１０、１２２ ＪタイプＰ型ＭＯＳＦＥＴ １１１、１２３ ダイオード １１４、１２６ ＫタイプＮ型ＭＯＳＦＥＴ １１７、１１８、１１９、１２１、１２４、１２５ 抵
抗 １２７ａ、１２７ｂ、１２７ｃ、１２７ｄ 端子 １２７ｅ、１２７ｆ、１２７ｇ、１２７ｈ 端子 １２８ａ、１２８ｂ、１２９ａ、１２９ｂ 定電圧ツェ
ナーダイオード １３０ａ、１３０ｂ、１３２ａ、１３２ｂ 抵抗 １３１ａ、１３１ｂ コンデンサ １３３ａ、１３３ｂ スイッチ素子（ＩＧＢＴ） １３４ スイッチ経路 １３５ センタータップ １３６ａ、１３６ｂ ゲート駆動部 ２０１ａ、２０１ｂ フォトカプラ ２０２ａ、２０２ｂ コンパレーター ２０３ａ、２０３ｂ 正電圧電源 ２０４ａ、２０４ｂ、２０５ａ、２０５ｂ トランジス
タ ２０６ａ、２０６ｂ 負電圧電源 ２０７ａ、２０７ｂ 抵抗 ２０８ａ、２０８ｂ、２５７ａ、２５７ｂ スイッチ素
子（ＩＧＢＴ） ２５１ パルストランス ２５２ａ、２５２ｂ、２５３ａ、２５３ｂ ダイオード ２５４ａ、２５４ｂ、２５６ａ、２５６ｂ 抵抗 ２５５ａ、２５５ｂ トランジスタ ＧＮＤ、ＧＮＤ１、ＧＮＤ２ 接地端子 ＮＬ、Ｎ、ＰＬ、Ｐ 入力信号 ＶＤＤ 電源端子
抗 １０８、１２０ バイボーラトランジスタ １１０、１２２ ＪタイプＰ型ＭＯＳＦＥＴ １１１、１２３ ダイオード １１４、１２６ ＫタイプＮ型ＭＯＳＦＥＴ １１７、１１８、１１９、１２１、１２４、１２５ 抵
抗 １２７ａ、１２７ｂ、１２７ｃ、１２７ｄ 端子 １２７ｅ、１２７ｆ、１２７ｇ、１２７ｈ 端子 １２８ａ、１２８ｂ、１２９ａ、１２９ｂ 定電圧ツェ
ナーダイオード １３０ａ、１３０ｂ、１３２ａ、１３２ｂ 抵抗 １３１ａ、１３１ｂ コンデンサ １３３ａ、１３３ｂ スイッチ素子（ＩＧＢＴ） １３４ スイッチ経路 １３５ センタータップ １３６ａ、１３６ｂ ゲート駆動部 ２０１ａ、２０１ｂ フォトカプラ ２０２ａ、２０２ｂ コンパレーター ２０３ａ、２０３ｂ 正電圧電源 ２０４ａ、２０４ｂ、２０５ａ、２０５ｂ トランジス
タ ２０６ａ、２０６ｂ 負電圧電源 ２０７ａ、２０７ｂ 抵抗 ２０８ａ、２０８ｂ、２５７ａ、２５７ｂ スイッチ素
子（ＩＧＢＴ） ２５１ パルストランス ２５２ａ、２５２ｂ、２５３ａ、２５３ｂ ダイオード ２５４ａ、２５４ｂ、２５６ａ、２５６ｂ 抵抗 ２５５ａ、２５５ｂ トランジスタ ＧＮＤ、ＧＮＤ１、ＧＮＤ２ 接地端子 ＮＬ、Ｎ、ＰＬ、Ｐ 入力信号 ＶＤＤ 電源端子
フロントページの続き (72)発明者 津村 育洋 東京都新宿区西落合１丁目31番４号 日本 光電工業株式会社内 Ｆターム(参考） 5H740 BA11 BB01 BB06 BC01 BC02 JA01 JB02 KK03 5J055 AX02 AX44 AX63 AX64 AX66 BX16 CX00 CX07 DX09 DX42 DX52 DX72 EX04 EX11 EX29 EY01 EY08 EY09 EY10 EY12 EY13 EY17 EY21 GX01 GX04
Claims (9)
- 【請求項１】 少なくともトランスを有する半導体スイ
ッチ駆動回路であって、 前記トランスの一次側に、半導体スイッチを制御するた
めの制御信号により、前記トランスの一次側電流を制御
する一次側領域を具備し、 前記トランスの二次側に、スイッチ素子を直接駆動する
二次側領域を具備し、 前記スイッチ素子のゲートとエミッタとの間の電圧を連
続して正電圧に維持でき、かつ、該ゲートとエミッタと
の間の電圧を連続して負電圧に維持でき、かつ、該ゲー
トとエミッタとの間の電圧を正電圧と負電圧とが交互に
高速スイッチングして維持できる構成であること、を特
徴とする半導体スイッチ駆動回路。 - 【請求項２】 請求項１に記載の半導体スイッチ駆動回
路において、前記一次側領域は、制御信号を入力し、複
数のスイッチ素子を制御するための電力を、前記二次側
領域に伝達し、前記トランスを流れる電流が遮断された
ときに発生する逆起電力を吸収するように構成され、 前記二次側領域は、前記一次側領域から供給された電力
を受け、複数のスイッチ素子を制御するための電力を前
記複数のスイッチ素子に伝達し、前記複数のスイッチ素
子を、半導体スイッチ駆動回路の前記二次側領域から供
給された電力を受けて、スイッチ経路の導通または遮断
を行うように構成されたことを特徴とする半導体スイッ
チ駆動回路。 - 【請求項３】 請求項１または２に記載の半導体スイッ
チ駆動回路において、ＪタイプＰ型ＭＯＳＦＥＴのソー
スが電源端子に接続され、前記ＪタイプＰ型ＭＯＳＦＥ
Ｔのドレインが、ダイオードのアノードに接続され、前
記ダイオードのカソードが、トランスの一次巻き線の一
端の端子に接続され、前記ＪタイプＰ型ＭＯＳＦＥＴを
導通することにより、前記トランスの一次巻き線の一端
の端子と、前記トランスの一次巻き線の他端の端子との
間の逆起電力が抑制されるように構成されたことを特徴
とする半導体スイッチ駆動回路。 - 【請求項４】 請求項１〜３のいずれかに記載の半導体
スイッチ駆動回路において、前記一次側領域は、制御信
号入力端子（ＰＬ）が、並列接続された抵抗（１０５）
とコンデンサ（１０４）とを介して、ＮＰＮバイポーラ
トランジスタ（１０８）のベースに接続され、 ＮＰＮバイポーラトランジスタ（１０８）のベースとエ
ミッタが、抵抗（１０６）を介して接続され、該エミッ
タが接地端子（ＧＮＤ）に接続され、 ＮＰＮバイポーラトランジスタ（１０８）のコレクタ
が、抵抗（１０７）を介して、ＪタイプＰ型ＭＯＳＦＥ
Ｔ（１１０）のゲートに接続され、 ＪタイプＰ型ＭＯＳＦＥＴ（１１０）のゲートとソース
とが、抵抗（１０９）を介して接続され、該ソースが電
源端子（ＶＤＤ）に接続され、 ＪタイプＰ型ＭＯＳＦＥＴ（１１０）のドレインが、ダ
イオード（１１１）のアノードに接続され、 ダイオード（１１１）のカソードが、ＫタイプＮ型ＭＯ
ＳＦＥＴ（１１４）のドレイン及びトランス（１２７）
の一次巻き線の端子（１２７ａ）に接続され、 ＫタイプＮ型ＭＯＳＦＥＴ（１１４）のゲートとソース
とが、抵抗（１１３）を介して接続され、該ソースが接
地端子ＧＮＤに接続され、 制御信号入力端子（Ｎ）が、このＫタイプＮ型ＭＯＳＦ
ＥＴ（１１４）のゲートに抵抗（１１２）を介して接続
され、 制御信号入力端子（ＮＬ）が、並列接続された抵抗（１
１７）とコンデンサ（１１６）とを介して、ＮＰＮバイ
ポーラトランジスタ（１２０）のベースに接続され、 ＮＰＮバイポーラトランジスタ（１２０）のベースとエ
ミッタが、抵抗（１１８）を介して接続され、該エミッ
タが接地端子（ＧＮＤ）に接続され、 ＮＰＮバイポーラトランジスタ（１２０）のコレクタ
が、抵抗（１１９）を介して、ＪタイプＰ型ＭＯＳＦＥ
Ｔ（１２２）のゲートに接続され、 ＪタイプＰ型ＭＯＳＦＥＴ（１２２）のゲートとソース
が、抵抗（１２１）を介して接続され、該ソースが電源
端子（ＶＤＤ）に接続され、 ＪタイプＰ型ＭＯＳＦＥＴ（１２２）のドレインが、ダ
イオード（１２３）のアノードに接続され、 ダイオード（１２３）のカソードが、ＫタイプＮ型ＭＯ
ＳＦＥＴ（１２６）のドレイン及びトランス（１２７）
の一次巻き線の端子（１２７ｄ）に接続され、 ＫタイプＮ型ＭＯＳＦＥＴ（１２６）のゲートとソース
が、抵抗（１２５）を介して接続され、該ソースが接地
端子ＧＮＤに接続され、 入力信号（Ｐ）が、このＫタイプＮ型ＭＯＳＦＥＴ（１
２６）のゲートに抵抗（１２４）を介して接続され、 トランス（１２７）の一次巻き線の端子（１２７ｂ、１
２７ｃ）が、センタータップ（１３５）に接続され、該
センタータップ（１３５）が電源端子（ＶＤＤ）に接続
され、該センタータップ（１３５）がコンデンサ（１１
５）を介して接地端子（ＧＮＤ）に接続されていること
を特徴とする半導体スイッチ駆動回路。 - 【請求項５】 請求項１〜４に記載の半導体スイッチ駆
動回路において、前記二次側領域は、前記スイッチ素子
と、該スイッチ素子を直接駆動するゲート駆動部と、を
複数有し、前記スイッチ素子が直列接続された構成であ
ることを特徴とする半導体スイッチ駆動回路。 - 【請求項６】 請求項５に記載の半導体スイッチ駆動回
路において、前記スイッチ素子が絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）であることを特徴とする半
導体スイッチ駆動回路。 - 【請求項７】 請求項５または６に記載の半導体スイッ
チ駆動回路において、前記トランスの一次巻き線に発生
する逆起電力によって二次巻き線に発生する起電力を遮
断するための定電圧ツェナーダイオードを、前記二次側
領域に有することを特徴とする半導体スイッチ駆動回
路。 - 【請求項８】 請求項１〜７のいずれかに記載の半導体
スイッチ駆動回路において、前記二次側領域は、前記ト
ランスの二次巻き線の一端の端子が、第一の定電圧ツェ
ナーダイオードのアノードに接続され、 前記第一の定電圧ツェナーダイオードと互いにカソード
同士が向かい合わせで接続された第二の定電圧ツェナー
ダイオードのアノードが、第一の抵抗を介して、特定の
スイッチ素子のゲートに接続され、 前記トランスの二次巻き線の他端の端子が、前記特定の
スイッチ素子のエミッタに接続され、 前記第二の定電圧ツェナーダイオードのアノードと、前
記特定のスイッチ素子のエミッタ間に、第二の抵抗およ
びコンデンサが、それぞれ接続され、 前記特定のスイッチ素子を複数備えていることを特徴と
する半導体スイッチ駆動回路。 - 【請求項９】 請求項１〜８のいずれかに記載の半導体
スイッチ駆動回路を、高電圧の電気パルスを発生させる
回路の半導体スイッチに用いたことを特徴とする電気的
治療装置。
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