JP2001251060A - 多層型プリント配線基板 - Google Patents
多層型プリント配線基板Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
- H01P3/00—Waveguides; Transmission lines of the waveguide type
- H01P3/02—Waveguides; Transmission lines of the waveguide type with two longitudinal conductors
- H01P3/08—Microstrips; Strip lines
- H01P3/088—Stacked transmission lines
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 配線パターンのインピーダンスを容易に管理
する。 【解決手段】 内層基板６，７と、内層基板６，７の一
方の面に設けられるＣＰＵモジュール２と主記憶用メモ
リモジュール３，３との間のデータ伝送パターン４，５
と、データ伝送パターン４，５上に設けられるプリプレ
グ１０，１１とを備え、データ伝送用配線パターン４，
５の両面に設けられる絶縁層６，７，１０，１１は、正
規分布の標準偏差σが３σの条件で、測定周波数が１Ｇ
Ｈｚにおいて比誘電率が所定値に対して±４％以下であ
り、厚さが所定値に対して±１５％以下であり、データ
伝送用配線パターン４，５は、正規分布の標準偏差σが
３σの条件で、幅が所定値に対して±５％以下であり、
厚みが所定値に対して±３０％以下である。
する。 【解決手段】 内層基板６，７と、内層基板６，７の一
方の面に設けられるＣＰＵモジュール２と主記憶用メモ
リモジュール３，３との間のデータ伝送パターン４，５
と、データ伝送パターン４，５上に設けられるプリプレ
グ１０，１１とを備え、データ伝送用配線パターン４，
５の両面に設けられる絶縁層６，７，１０，１１は、正
規分布の標準偏差σが３σの条件で、測定周波数が１Ｇ
Ｈｚにおいて比誘電率が所定値に対して±４％以下であ
り、厚さが所定値に対して±１５％以下であり、データ
伝送用配線パターン４，５は、正規分布の標準偏差σが
３σの条件で、幅が所定値に対して±５％以下であり、
厚みが所定値に対して±３０％以下である。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ（central
processing unit）モジュールとメモリモジュール間で
高速データ伝送を可能としたデータ伝送パターンが設け
られた多層型プリント配線基板に関する。
processing unit）モジュールとメモリモジュール間で
高速データ伝送を可能としたデータ伝送パターンが設け
られた多層型プリント配線基板に関する。
【０００２】
【従来の技術】従来、家庭用ゲーム機、携帯型電話機等
の電子機器には、その筐体内に、ＣＰＵ（central proc
essing unit）モジュールや上記ＣＰＵモジュールの主
記憶用メモリモジュール等が実装されたプリント配線基
板が配設されている。ここで、ＣＰＵモジュールとメモ
リモジュールとは、プリント配線基板に設けられるデー
タ伝送パターンにより接続されている。
の電子機器には、その筐体内に、ＣＰＵ（central proc
essing unit）モジュールや上記ＣＰＵモジュールの主
記憶用メモリモジュール等が実装されたプリント配線基
板が配設されている。ここで、ＣＰＵモジュールとメモ
リモジュールとは、プリント配線基板に設けられるデー
タ伝送パターンにより接続されている。
【０００３】
【発明が解決しようとする課題】ところで、このプリン
ト配線基板のデータ伝送用配線パターンの設計は、ＣＰ
Ｕモジュールやメモリモジュールが安定して動作をする
ように、データ伝送パターンの特性インピーダンスがプ
リント配線基板に実装されるＣＰＵモジュールやメモリ
モジュールの仕様で定められた特性インピーダンスに合
うように行う必要がある。
ト配線基板のデータ伝送用配線パターンの設計は、ＣＰ
Ｕモジュールやメモリモジュールが安定して動作をする
ように、データ伝送パターンの特性インピーダンスがプ
リント配線基板に実装されるＣＰＵモジュールやメモリ
モジュールの仕様で定められた特性インピーダンスに合
うように行う必要がある。
【０００４】ＣＰＵモジュールとメモリモジュールとの
間で高速データ伝送を行う場合には、データ伝送パター
ンの伝送周波数も高くなることから、省電力化のため、
データ伝送パターンの特性インピーダンスを低く設定す
る必要もあり、また、データ伝送パターンの特性インピ
ーダンスを設計値になるように管理する必要もある。
間で高速データ伝送を行う場合には、データ伝送パター
ンの伝送周波数も高くなることから、省電力化のため、
データ伝送パターンの特性インピーダンスを低く設定す
る必要もあり、また、データ伝送パターンの特性インピ
ーダンスを設計値になるように管理する必要もある。
【０００５】そこで、本発明の目的は、配線パターンの
特性インピーダンスを容易に管理することができる多層
型プリント配線基板を提供することにある。
特性インピーダンスを容易に管理することができる多層
型プリント配線基板を提供することにある。
【０００６】また、本発明の目的は、ＣＰＵモジュール
とメモリモジュールとの間のデータ伝送を、データ伝送
パターンの特性インピーダンスを管理することで安定し
た状態で高速に行うことができる多層型プリント配線基
板を提供することにある。
とメモリモジュールとの間のデータ伝送を、データ伝送
パターンの特性インピーダンスを管理することで安定し
た状態で高速に行うことができる多層型プリント配線基
板を提供することにある。
【０００７】更に、本発明の目的は、ＣＰＵモジュール
とメモリモジュールとの間のデータ伝送パターンの特性
インピーダンスを低くすることができる多層型プリント
配線基板を提供することにある。
とメモリモジュールとの間のデータ伝送パターンの特性
インピーダンスを低くすることができる多層型プリント
配線基板を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係る多層型プリ
ント配線基板は、上述した課題を解決すべく、内層基板
と、内層基板の少なくとも一方の面に設けられるＣＰＵ
モジュールとＣＰＵモジュールの主記憶用メモリモジュ
ールとの間のデータ伝送パターンと、データ伝送パター
ン上に設けられる絶縁基板とを備えるストリップライン
型の多層型プリント配線基板であり、データ伝送用配線
パターンの両面に設けられる絶縁層は、正規分布の標準
偏差σが３σの条件で、測定周波数が１ＧＨｚにおいて
比誘電率が所定値に対して±４％以下であり、厚さが所
定値に対して±１５％以下であり、データ伝送用配線パ
ターンは、正規分布の標準偏差σが３σの条件で、幅が
所定値に対して±５％以下であり、厚みが所定値に対し
て±３０％以下であることを特徴とするものである。本
発明は、データ伝送パターンをこのような値にすること
で、データ伝送パターンの特性インピーダンスを容易に
制御することができる。
ント配線基板は、上述した課題を解決すべく、内層基板
と、内層基板の少なくとも一方の面に設けられるＣＰＵ
モジュールとＣＰＵモジュールの主記憶用メモリモジュ
ールとの間のデータ伝送パターンと、データ伝送パター
ン上に設けられる絶縁基板とを備えるストリップライン
型の多層型プリント配線基板であり、データ伝送用配線
パターンの両面に設けられる絶縁層は、正規分布の標準
偏差σが３σの条件で、測定周波数が１ＧＨｚにおいて
比誘電率が所定値に対して±４％以下であり、厚さが所
定値に対して±１５％以下であり、データ伝送用配線パ
ターンは、正規分布の標準偏差σが３σの条件で、幅が
所定値に対して±５％以下であり、厚みが所定値に対し
て±３０％以下であることを特徴とするものである。本
発明は、データ伝送パターンをこのような値にすること
で、データ伝送パターンの特性インピーダンスを容易に
制御することができる。
【０００９】
【発明の実施の形態】以下、本発明が適用された多層型
プリント配線基板について図面を参照して説明する。本
発明が適用されたプリント配線基板１は、導電層が６層
設けられた多層型のプリント配線基板であり、家庭用の
ゲーム機に用いられる。
プリント配線基板について図面を参照して説明する。本
発明が適用されたプリント配線基板１は、導電層が６層
設けられた多層型のプリント配線基板であり、家庭用の
ゲーム機に用いられる。
【００１０】この多層型プリント配線基板１は、図１に
示すように、一方の面に、ＣＰＵ（central processing
unit）モジュール２と、ＣＰＵモジュール２のメモリ
モジュール３，３が実装されている。このＣＰＵモジュ
ール２は、動作周波数が通常のＣＰＵに比べ高速であ
り、例えば６６００万ポリゴン／秒の高速画像処理を行
うことができるように約２９０ＭＨｚ以上、例えば３０
０ＭＨｚ〜４００ＭＨｚで駆動する。また、メモリモジ
ュール３，３は、ＣＰＵモジュール２の主記憶用のメモ
リであり、１つのメモリモジュール３が１２８Ｍバイト
の記憶容量を有している。このメモリモジュール３，３
は、ＣＰＵモジュール２とのデータ伝送を直列式で高速
に行うことができるものであり、例えばＲＤＲＡＭ（Di
rect Rambus Dynamic Random-access Memory:Rambus Te
chnology社製）が用いられる。
示すように、一方の面に、ＣＰＵ（central processing
unit）モジュール２と、ＣＰＵモジュール２のメモリ
モジュール３，３が実装されている。このＣＰＵモジュ
ール２は、動作周波数が通常のＣＰＵに比べ高速であ
り、例えば６６００万ポリゴン／秒の高速画像処理を行
うことができるように約２９０ＭＨｚ以上、例えば３０
０ＭＨｚ〜４００ＭＨｚで駆動する。また、メモリモジ
ュール３，３は、ＣＰＵモジュール２の主記憶用のメモ
リであり、１つのメモリモジュール３が１２８Ｍバイト
の記憶容量を有している。このメモリモジュール３，３
は、ＣＰＵモジュール２とのデータ伝送を直列式で高速
に行うことができるものであり、例えばＲＤＲＡＭ（Di
rect Rambus Dynamic Random-access Memory:Rambus Te
chnology社製）が用いられる。
【００１１】このようなＣＰＵモジュール３とメモリモ
ジュール４が実装されるプリント配線基板１には、図２
に示すように、内層の第２層と第４層にＣＰＵモジュー
ル２とメモリモジュール３とのデータ伝送バスとなるデ
ータ伝送パターン４，５が設けられている。このデータ
伝送パターン４，５は、ＣＰＵモジュール２とメモリモ
ジュール３との間のデータ伝送を高速に行うことができ
るように伝送周波数がＣＰＵモジュール２の動作周波数
と同じ若しくはこれ以上となるように形成され、具体的
には伝送周波数が３００ＭＨｚ〜４００ＭＨｚで駆動す
るＣＰＵモジュール２に対応して４００ＭＨｚとなるよ
うに形成されている。
ジュール４が実装されるプリント配線基板１には、図２
に示すように、内層の第２層と第４層にＣＰＵモジュー
ル２とメモリモジュール３とのデータ伝送バスとなるデ
ータ伝送パターン４，５が設けられている。このデータ
伝送パターン４，５は、ＣＰＵモジュール２とメモリモ
ジュール３との間のデータ伝送を高速に行うことができ
るように伝送周波数がＣＰＵモジュール２の動作周波数
と同じ若しくはこれ以上となるように形成され、具体的
には伝送周波数が３００ＭＨｚ〜４００ＭＨｚで駆動す
るＣＰＵモジュール２に対応して４００ＭＨｚとなるよ
うに形成されている。
【００１２】また、このデータ伝送パターン４，５は、
高速データ伝送を行う際の消費電力を少なくするため、
また、ＣＰＵモジュール２とメモリモジュール３とが信
号を正確に識別することができるようにするため、誤差
を含めＣＰＵモジュール２やメモリモジュール３，３の
仕様で定められた特性インピーダンスの許容範囲に収ま
るように形成されている。ここでは、データ伝送パター
ン４，５は、ＣＰＵモジュール２やメモリモジュール
３，３の仕様で定められた特性インピーダンスの許容範
囲である約４０Ωに設定されている。
高速データ伝送を行う際の消費電力を少なくするため、
また、ＣＰＵモジュール２とメモリモジュール３とが信
号を正確に識別することができるようにするため、誤差
を含めＣＰＵモジュール２やメモリモジュール３，３の
仕様で定められた特性インピーダンスの許容範囲に収ま
るように形成されている。ここでは、データ伝送パター
ン４，５は、ＣＰＵモジュール２やメモリモジュール
３，３の仕様で定められた特性インピーダンスの許容範
囲である約４０Ωに設定されている。
【００１３】このように構成されている多層型プリント
配線基板１の層構造について説明すると、図２に示すよ
うに、この多層型プリント配線基板１は、第１及び第２
の内層基板６，７を有する。内層基板６は、一方の面に
第２層となるデータ伝送パターン４が形成され、他方の
面に第３層を構成するＧＮＤ層となる配線パターン８が
形成されている。また、内層基板７には、一方の面に第
４層となるデータ伝送パターン５が形成され、他方の面
に、第５層を構成する電源層となる配線パターン９が形
成されている。このような内層基板６，７は、第３層と
なる配線パターン８と第４層となるデータ伝送パターン
５とを対向させ、これらの間にガラス繊維にエポキシ樹
脂を含浸させてなるプリプレグ１０を介在させてプレス
され、貼り合わされる。
配線基板１の層構造について説明すると、図２に示すよ
うに、この多層型プリント配線基板１は、第１及び第２
の内層基板６，７を有する。内層基板６は、一方の面に
第２層となるデータ伝送パターン４が形成され、他方の
面に第３層を構成するＧＮＤ層となる配線パターン８が
形成されている。また、内層基板７には、一方の面に第
４層となるデータ伝送パターン５が形成され、他方の面
に、第５層を構成する電源層となる配線パターン９が形
成されている。このような内層基板６，７は、第３層と
なる配線パターン８と第４層となるデータ伝送パターン
５とを対向させ、これらの間にガラス繊維にエポキシ樹
脂を含浸させてなるプリプレグ１０を介在させてプレス
され、貼り合わされる。
【００１４】また、内層基板６上には、プリプレグ１１
を介して第１層となるＧＮＤ層を構成する配線パターン
１２が形成されている。また、内層基板７上には、プリ
プレグ１３を介して第６層となる信号層を構成する配線
パターン１４が形成されている。そして、配線パターン
１２，１５とは、基板に貫通孔１５を設け、この貫通孔
１５の内面にめっき層１６を設けることで電気的に接続
されている。すなわち、この多層型プリント配線基板１
は、データ伝送パターン４の両側に絶縁層を構成する内
層基板６とプリプレグ１１が設けられ、この絶縁層の両
側に配線パターン８，１２が設けられ、また、データ伝
送パターン５の両側に絶縁層を構成する内層基板７とプ
リプレグ１０が設けられ、この絶縁層の両側に配線パタ
ーン８，９が設けられたストリップライン構造を有す
る。
を介して第１層となるＧＮＤ層を構成する配線パターン
１２が形成されている。また、内層基板７上には、プリ
プレグ１３を介して第６層となる信号層を構成する配線
パターン１４が形成されている。そして、配線パターン
１２，１５とは、基板に貫通孔１５を設け、この貫通孔
１５の内面にめっき層１６を設けることで電気的に接続
されている。すなわち、この多層型プリント配線基板１
は、データ伝送パターン４の両側に絶縁層を構成する内
層基板６とプリプレグ１１が設けられ、この絶縁層の両
側に配線パターン８，１２が設けられ、また、データ伝
送パターン５の両側に絶縁層を構成する内層基板７とプ
リプレグ１０が設けられ、この絶縁層の両側に配線パタ
ーン８，９が設けられたストリップライン構造を有す
る。
【００１５】ところで、このような多層型プリント配線
基板１のデータ伝送パターン４，５は、上述したように
特性インピーダンスＺ0が低く、例えば４０Ωとなるよ
うに形成する必要がある。ここで、データ伝送パターン
４，５等の配線パターンの特性インピーダンスＺ0は、
図３に示すように、データ伝送パターン４，５を挟む内
層基板６，７とプリプレグ１０，１１とから構成される
絶縁層の厚みＨと、絶縁層を構成する内層基板６，７や
プリプレグ１０，１１の比誘電率ε、データ伝送パター
ン４，５のパターン幅Ｗと厚みｔとによって決定され
る。図４に示すように、特性インピーダンスＺ0とデー
タ伝送パターン４，５を挟む絶縁層の厚みＨの関係は、
絶縁層の厚みＨが大きくなるに連れて特性インピーダン
スＺ0が大きくなり、図５に示すように、特性インピー
ダンスＺ0と絶縁層の比誘電率εの関係は、比誘電率ε
が大きくなるに連れて特性インピーダンスＺ0が小さく
なる。また、図６に示すように、特性インピーダンスＺ
0と配線パターンのパターン幅Ｗとの関係は、パターン
幅Ｗの値が大きくなるに連れて特性インピーダンスＺ0
が小さくなり、図７に示すように、特性インピーダンス
Ｚ0と配線パターンの厚みｔとの関係は、厚みｔが大き
くなるに連れて特性インピーダンスＺ0が小さくなる。
基板１のデータ伝送パターン４，５は、上述したように
特性インピーダンスＺ0が低く、例えば４０Ωとなるよ
うに形成する必要がある。ここで、データ伝送パターン
４，５等の配線パターンの特性インピーダンスＺ0は、
図３に示すように、データ伝送パターン４，５を挟む内
層基板６，７とプリプレグ１０，１１とから構成される
絶縁層の厚みＨと、絶縁層を構成する内層基板６，７や
プリプレグ１０，１１の比誘電率ε、データ伝送パター
ン４，５のパターン幅Ｗと厚みｔとによって決定され
る。図４に示すように、特性インピーダンスＺ0とデー
タ伝送パターン４，５を挟む絶縁層の厚みＨの関係は、
絶縁層の厚みＨが大きくなるに連れて特性インピーダン
スＺ0が大きくなり、図５に示すように、特性インピー
ダンスＺ0と絶縁層の比誘電率εの関係は、比誘電率ε
が大きくなるに連れて特性インピーダンスＺ0が小さく
なる。また、図６に示すように、特性インピーダンスＺ
0と配線パターンのパターン幅Ｗとの関係は、パターン
幅Ｗの値が大きくなるに連れて特性インピーダンスＺ0
が小さくなり、図７に示すように、特性インピーダンス
Ｚ0と配線パターンの厚みｔとの関係は、厚みｔが大き
くなるに連れて特性インピーダンスＺ0が小さくなる。
【００１６】そして、配線パターンの特性インピーダン
スＺ0は、以上のような影響因子に基づいて次のような
近似式により算出することができる。
スＺ0は、以上のような影響因子に基づいて次のような
近似式により算出することができる。
【００１７】Ｚ0＝３０／ε1/2×ｌｎ｛１＋Ａ／２〔Ａ
＋（Ａ2＋６．２７）1/2〕｝ ここで、Ａ＝８（Ｈ−ｔ）／π（Ｗ＋Ｗ0） Ｗ0＝０．１×Ｗ したがって、上述のようにデータ伝送パターン４，５の
特性インピーダンスＺ0を４０Ωとする場合、例えば絶
縁層を構成する内層基板６，７やプリプレグ１０，１１
の厚みＨは、０．２ｍｍとされ、内層基板６，７やプリ
プレグ１０，１１を構成する絶縁層の誘電率εは、測定
周波数が１ＧＨｚにおいて４．１５とされる。また、デ
ータ伝送パターン４，５のパターン幅Ｗは、０．３０５
ｍｍとされ、厚みｔは、０．０１８ｍｍとされる。
＋（Ａ2＋６．２７）1/2〕｝ ここで、Ａ＝８（Ｈ−ｔ）／π（Ｗ＋Ｗ0） Ｗ0＝０．１×Ｗ したがって、上述のようにデータ伝送パターン４，５の
特性インピーダンスＺ0を４０Ωとする場合、例えば絶
縁層を構成する内層基板６，７やプリプレグ１０，１１
の厚みＨは、０．２ｍｍとされ、内層基板６，７やプリ
プレグ１０，１１を構成する絶縁層の誘電率εは、測定
周波数が１ＧＨｚにおいて４．１５とされる。また、デ
ータ伝送パターン４，５のパターン幅Ｗは、０．３０５
ｍｍとされ、厚みｔは、０．０１８ｍｍとされる。
【００１８】ところで、上述した影響因子は、表１及び
表２に示すように、特性インピーダンスＺ0に影響を与
える。なお、表１は、正規分布で標準偏差σが３σで算
出した場合を示し、表２は、標準偏差σが４σで算出し
た場合を示す。
表２に示すように、特性インピーダンスＺ0に影響を与
える。なお、表１は、正規分布で標準偏差σが３σで算
出した場合を示し、表２は、標準偏差σが４σで算出し
た場合を示す。
【００１９】
【表１】
【００２０】
【表２】
【００２１】この表１及び表２でＴＯＴＡＬばらつき
は、下式により算出される。
は、下式により算出される。
【００２２】
【数１】
【００２３】上記表１より、各影響因子は、絶縁層の厚
みＨ＞データ伝送パターン４，５のパターン幅Ｗ＞絶縁
層の比誘電率ε＞データ伝送パターン４，５の厚みｔの
順で特性インピーダンスＺ0に影響を与える。一方、特
性インピーダンスＺ0は、データ伝送パターン４，５
は、ＣＰＵモジュール２やメモリモジュール３，３の仕
様に基づき所定値に対して１０％、すなわち４０±４Ω
以下にする必要がある。そこで、各影響因子のばらつき
は、表３のようになる。
みＨ＞データ伝送パターン４，５のパターン幅Ｗ＞絶縁
層の比誘電率ε＞データ伝送パターン４，５の厚みｔの
順で特性インピーダンスＺ0に影響を与える。一方、特
性インピーダンスＺ0は、データ伝送パターン４，５
は、ＣＰＵモジュール２やメモリモジュール３，３の仕
様に基づき所定値に対して１０％、すなわち４０±４Ω
以下にする必要がある。そこで、各影響因子のばらつき
は、表３のようになる。
【００２４】
【表３】
【００２５】そして、各影響因子のばらつきを少なくと
も正規分布で３σの条件で上記表１に示す範囲内に納め
ることで、特性インピーダンスＺ0は、所定値に対して
１０％、すなわち４０±４Ω以下にされる。
も正規分布で３σの条件で上記表１に示す範囲内に納め
ることで、特性インピーダンスＺ0は、所定値に対して
１０％、すなわち４０±４Ω以下にされる。
【００２６】すなわち、データ伝送パターン４，５の特
性インピーダンスＺ0は、図８に示すように、内層基板
６，７やプリプレグ１０，１１により構成される絶縁層
の比誘電率εを、測定周波数が１ＧＨｚの条件で所定値
に対して±４％以下の範囲に収め、この絶縁層の厚みＨ
を所定値に対して±１５％以下の範囲に収め、データ伝
送配線パターン４，５のパターン幅Ｗを所定値に対して
±５％以下の範囲に収め、パターンの厚みｔを所定値に
対して±１０％の範囲に収めることで、±１０％の範囲
内に納めることができる。換言すると、データ伝送パタ
ーン４，５の特性インピーダンスＺ0は、絶縁層を構成
する各絶縁基板、すなわち内層基板６，７やプリプレグ
１０，１１の比誘電率εを、測定周波数が１ＧＨｚの条
件で４．１５に対して±０．１６６以下に収め、絶縁層
を構成する内層基板６，７やプリプレグ１０，１１の厚
みｈを０．２ｍｍに対して±０．０３ｍｍ以下に収め、
データ伝送配線パターン４，５のパターン幅Ｗを０．３
０５ｍｍに対して±０．０１５ｍｍ以下に収め、パター
ンの厚みｔを０．０１８に対して±０．００１８ｍｍ以
下に収めることで、４０±４Ω以下に納めることができ
る。
性インピーダンスＺ0は、図８に示すように、内層基板
６，７やプリプレグ１０，１１により構成される絶縁層
の比誘電率εを、測定周波数が１ＧＨｚの条件で所定値
に対して±４％以下の範囲に収め、この絶縁層の厚みＨ
を所定値に対して±１５％以下の範囲に収め、データ伝
送配線パターン４，５のパターン幅Ｗを所定値に対して
±５％以下の範囲に収め、パターンの厚みｔを所定値に
対して±１０％の範囲に収めることで、±１０％の範囲
内に納めることができる。換言すると、データ伝送パタ
ーン４，５の特性インピーダンスＺ0は、絶縁層を構成
する各絶縁基板、すなわち内層基板６，７やプリプレグ
１０，１１の比誘電率εを、測定周波数が１ＧＨｚの条
件で４．１５に対して±０．１６６以下に収め、絶縁層
を構成する内層基板６，７やプリプレグ１０，１１の厚
みｈを０．２ｍｍに対して±０．０３ｍｍ以下に収め、
データ伝送配線パターン４，５のパターン幅Ｗを０．３
０５ｍｍに対して±０．０１５ｍｍ以下に収め、パター
ンの厚みｔを０．０１８に対して±０．００１８ｍｍ以
下に収めることで、４０±４Ω以下に納めることができ
る。
【００２７】なお、各影響因子の特性インピーダンスＺ
0への影響は、上述したように、絶縁層の厚みＨ＞デー
タ伝送パターン４，５のパターン幅Ｗ＞絶縁層の比誘電
率ε＞データ伝送パターン４，５の厚みｔの順で特性イ
ンピーダンスＺ0に影響を与える。そこで、先ず材料因
子となる絶縁層の厚み及び比誘電率が材料コストが製造
レベルに合わせて定められ、次いで、データ伝送パター
ン４，５を形成する際のプロセス因子、すなわちエッチ
ングにより影響されるパターン幅と厚さが定められる。
ここで、パターンの厚みは、表１及び表２に示すよう
に、特性インピーダンスＺ0に与える影響が小さいこと
から、パターン幅よりばらつき許容度を大きくすること
ができる。
0への影響は、上述したように、絶縁層の厚みＨ＞デー
タ伝送パターン４，５のパターン幅Ｗ＞絶縁層の比誘電
率ε＞データ伝送パターン４，５の厚みｔの順で特性イ
ンピーダンスＺ0に影響を与える。そこで、先ず材料因
子となる絶縁層の厚み及び比誘電率が材料コストが製造
レベルに合わせて定められ、次いで、データ伝送パター
ン４，５を形成する際のプロセス因子、すなわちエッチ
ングにより影響されるパターン幅と厚さが定められる。
ここで、パターンの厚みは、表１及び表２に示すよう
に、特性インピーダンスＺ0に与える影響が小さいこと
から、パターン幅よりばらつき許容度を大きくすること
ができる。
【００２８】以上のような多層型プリント配線基板１
は、図９に示すように製造される。先ず、図９（Ａ）に
示すように、板厚ｈが０．２±０．０２ｍｍで比誘電率
εが４．１５（１ＧＨｚ）±０．１６６以下の内層基板
６，７の両面に厚さｔが０．０１８±０．００１８ｍｍ
の導電層を構成する銅箔４ａ，８ａ，５ａ，９ａが形成
される。この銅箔４ａは、第２層のデータ伝送パターン
４となるものであり、銅箔８ａは、第３層のＧＮＤ層を
構成する配線パターン８となるものであり、銅箔５ａ
は、第４層のデータ伝送パターン５となるものであり、
銅箔９ａは、第５層の電源層を構成する配線パターン９
となるものである。この後、銅箔４ａ，８ａ，５ａ，９
ａには、ドライフィルムが貼り合わされ、露光現像が行
われ、次いでエッチングが行われる。これにより、内層
基板６には、図９（Ｂ）に示すように、一方の面に、デ
ータ伝送パターン４が形成され、他方の面に、ＧＮＤ層
となる配線パターン８が形成される。また、内層基板７
には、一方の面に、データ伝送パターン５が形成され、
他方の面に、電源層となる配線パターン９が形成され
る。
は、図９に示すように製造される。先ず、図９（Ａ）に
示すように、板厚ｈが０．２±０．０２ｍｍで比誘電率
εが４．１５（１ＧＨｚ）±０．１６６以下の内層基板
６，７の両面に厚さｔが０．０１８±０．００１８ｍｍ
の導電層を構成する銅箔４ａ，８ａ，５ａ，９ａが形成
される。この銅箔４ａは、第２層のデータ伝送パターン
４となるものであり、銅箔８ａは、第３層のＧＮＤ層を
構成する配線パターン８となるものであり、銅箔５ａ
は、第４層のデータ伝送パターン５となるものであり、
銅箔９ａは、第５層の電源層を構成する配線パターン９
となるものである。この後、銅箔４ａ，８ａ，５ａ，９
ａには、ドライフィルムが貼り合わされ、露光現像が行
われ、次いでエッチングが行われる。これにより、内層
基板６には、図９（Ｂ）に示すように、一方の面に、デ
ータ伝送パターン４が形成され、他方の面に、ＧＮＤ層
となる配線パターン８が形成される。また、内層基板７
には、一方の面に、データ伝送パターン５が形成され、
他方の面に、電源層となる配線パターン９が形成され
る。
【００２９】ここで、データ伝送パターン４，５を形成
するための露光現像工程では、高精度フォトツールを用
い、また、エッチング工程では、データ伝送パターン
４，５のパターン幅Ｗの平均値を抜き取り検査（ｎ≧
６）にて０．３０２〜０．３０８ｍｍとなるようにエッ
チングコンベアのスピード調整を行い、ばらつきを従来
の１／２程度とすることで、データ伝送パターン４，５
は、パターン幅Ｗが０．３０５±０．０１５ｍｍに形成
される。
するための露光現像工程では、高精度フォトツールを用
い、また、エッチング工程では、データ伝送パターン
４，５のパターン幅Ｗの平均値を抜き取り検査（ｎ≧
６）にて０．３０２〜０．３０８ｍｍとなるようにエッ
チングコンベアのスピード調整を行い、ばらつきを従来
の１／２程度とすることで、データ伝送パターン４，５
は、パターン幅Ｗが０．３０５±０．０１５ｍｍに形成
される。
【００３０】次いで、図９（Ｃ）に示すように、銅箔４
ａ，８ａがパターニングされた内層基板６と、銅箔５
ａ，９ａがパターニングされた内層基板７と、更に第１
層を構成する銅箔１２ａが貼り付けられた外層基板とな
るプリプレグ１１と、第６層を構成する銅箔１４ａが貼
り付けられた外層基板となるプリプレグ１３とが、一体
化されるようにプレスされ成形される。ここで、プリプ
レグ１０，１１，１３は、公称厚みが０．２ｍｍのもの
が用いられる。そして、内層基板６，７とプリプレグ１
０，１１，１３は、これらの厚さを合わせた絶縁層全体
の厚みＴが所定値に対して±０．０６ｍｍ、すなわち所
定の厚みの±１５％以下となるようにプレス加工され
る。
ａ，８ａがパターニングされた内層基板６と、銅箔５
ａ，９ａがパターニングされた内層基板７と、更に第１
層を構成する銅箔１２ａが貼り付けられた外層基板とな
るプリプレグ１１と、第６層を構成する銅箔１４ａが貼
り付けられた外層基板となるプリプレグ１３とが、一体
化されるようにプレスされ成形される。ここで、プリプ
レグ１０，１１，１３は、公称厚みが０．２ｍｍのもの
が用いられる。そして、内層基板６，７とプリプレグ１
０，１１，１３は、これらの厚さを合わせた絶縁層全体
の厚みＴが所定値に対して±０．０６ｍｍ、すなわち所
定の厚みの±１５％以下となるようにプレス加工され
る。
【００３１】次いで、一体化された基板には、図９
（Ｃ）に示すように、第１層の導電層を構成する銅箔１
２ａと第６層の導電層を構成する銅箔１４ａとの電気的
接続を図るため、ドリルにより貫通孔１５が形成され
る。そして、図９（Ｄ）に示すように、貫通孔１５の内
壁を含む銅箔１２ａ，１４ａの全面には、電解めっき法
や無電解めっき法によりめっき層１６が形成され、銅箔
１２ａ，１４ａの電気的接続が図られる。次いで、銅箔
１２ａ，１４ａ上には、ドライフィルムが貼り合わさ
れ、露光現像が行われ、次いでエッチングが行われる。
これにより、プリプレグ１１上には、図２に示すよう
に、ＧＮＤ層となる配線パターン１２が形成され、プリ
プレグ１４上には、信号層となる配線パターン１４が形
成される。
（Ｃ）に示すように、第１層の導電層を構成する銅箔１
２ａと第６層の導電層を構成する銅箔１４ａとの電気的
接続を図るため、ドリルにより貫通孔１５が形成され
る。そして、図９（Ｄ）に示すように、貫通孔１５の内
壁を含む銅箔１２ａ，１４ａの全面には、電解めっき法
や無電解めっき法によりめっき層１６が形成され、銅箔
１２ａ，１４ａの電気的接続が図られる。次いで、銅箔
１２ａ，１４ａ上には、ドライフィルムが貼り合わさ
れ、露光現像が行われ、次いでエッチングが行われる。
これにより、プリプレグ１１上には、図２に示すよう
に、ＧＮＤ層となる配線パターン１２が形成され、プリ
プレグ１４上には、信号層となる配線パターン１４が形
成される。
【００３２】以上のような多層型プリント配線基板１
は、内層基板６，、７やプリプレグ１０，１１により構
成される絶縁層の比誘電率εを、測定周波数が１ＧＨｚ
の条件で所定値に対して±４％以下に収め、この絶縁層
の厚みＨを所定値に対して±１５％以下に収め、データ
伝送配線パターン４，５のパターン幅Ｗを所定値に対し
て±５％以下に収め、パターンの厚みｔを所定値に対し
て±３０％以下に収めることで、データ伝送パターン
４，５の特性インピーダンスＺ0を所定値の±１０％以
下に収めることができ、特性インピーダンスＺ0の管理
を容易に行うことができる。
は、内層基板６，、７やプリプレグ１０，１１により構
成される絶縁層の比誘電率εを、測定周波数が１ＧＨｚ
の条件で所定値に対して±４％以下に収め、この絶縁層
の厚みＨを所定値に対して±１５％以下に収め、データ
伝送配線パターン４，５のパターン幅Ｗを所定値に対し
て±５％以下に収め、パターンの厚みｔを所定値に対し
て±３０％以下に収めることで、データ伝送パターン
４，５の特性インピーダンスＺ0を所定値の±１０％以
下に収めることができ、特性インピーダンスＺ0の管理
を容易に行うことができる。
【００３３】具体的に、この多層型プリント配線基板１
では、絶縁層を構成する各絶縁基板、すなわち内層基板
６，７やプリプレグ１０，１１の比誘電率εを、測定周
波数が１ＧＨｚの条件で４．１５に対して±０．１６６
以下に収め、絶縁層を構成する内層基板６，７やプリプ
レグ１０，１１の厚みｈを０．２ｍｍに対して±０．０
３ｍｍ以下に収め、データ伝送配線パターン４，５のパ
ターン幅Ｗを０．３０５ｍｍに対して±０．０１５ｍｍ
以下に収め、パターンの厚みｔを０．０１８に対して±
０．００５４ｍｍ以下に収めることで、データ伝送パタ
ーン４，５の特性インピーダンスＺ0を従来より低い４
０±４Ω以下の範囲にすることができる。したがって、
多層型プリント配線基板１では、ＣＰＵモジュール２と
メモリモジュール３とのデータ伝送パターン４，５の伝
送周波数を、ＣＰＵモジュール２の動作周波数と同じ若
しくはそれ以上、例えば約２９０ＭＨｚ以上で駆動する
ＣＰＵモジュール２に対して伝送周波数を約４００ＭＨ
ｚに高めることができ、ＣＰＵモジュール２とメモリモ
ジュール３との間で高速データ伝送を行うことができる
とともに、従来より特性インピーダンスＺ0を低くする
ことができ、省電力化を図ることができる。
では、絶縁層を構成する各絶縁基板、すなわち内層基板
６，７やプリプレグ１０，１１の比誘電率εを、測定周
波数が１ＧＨｚの条件で４．１５に対して±０．１６６
以下に収め、絶縁層を構成する内層基板６，７やプリプ
レグ１０，１１の厚みｈを０．２ｍｍに対して±０．０
３ｍｍ以下に収め、データ伝送配線パターン４，５のパ
ターン幅Ｗを０．３０５ｍｍに対して±０．０１５ｍｍ
以下に収め、パターンの厚みｔを０．０１８に対して±
０．００５４ｍｍ以下に収めることで、データ伝送パタ
ーン４，５の特性インピーダンスＺ0を従来より低い４
０±４Ω以下の範囲にすることができる。したがって、
多層型プリント配線基板１では、ＣＰＵモジュール２と
メモリモジュール３とのデータ伝送パターン４，５の伝
送周波数を、ＣＰＵモジュール２の動作周波数と同じ若
しくはそれ以上、例えば約２９０ＭＨｚ以上で駆動する
ＣＰＵモジュール２に対して伝送周波数を約４００ＭＨ
ｚに高めることができ、ＣＰＵモジュール２とメモリモ
ジュール３との間で高速データ伝送を行うことができる
とともに、従来より特性インピーダンスＺ0を低くする
ことができ、省電力化を図ることができる。
【００３４】
【発明の効果】本発明に係る多層型プリント配線基板に
よれば、データ伝送用配線パターンの両面に設けられる
絶縁層が、正規分布の標準偏差σが３σの条件で、測定
周波数が１ＧＨｚにおいて比誘電率が所定値に対して±
４％以下にされ、厚さが所定値に対して±１５％以下に
され、データ伝送用配線パターンが、正規分布の標準偏
差σが３σの条件で、幅が所定値に対して±５％以下に
され、厚みが所定値に対して±３０％以下にされること
で、データ伝送パターンの特性インピーダンスを容易に
制御することができる。
よれば、データ伝送用配線パターンの両面に設けられる
絶縁層が、正規分布の標準偏差σが３σの条件で、測定
周波数が１ＧＨｚにおいて比誘電率が所定値に対して±
４％以下にされ、厚さが所定値に対して±１５％以下に
され、データ伝送用配線パターンが、正規分布の標準偏
差σが３σの条件で、幅が所定値に対して±５％以下に
され、厚みが所定値に対して±３０％以下にされること
で、データ伝送パターンの特性インピーダンスを容易に
制御することができる。
【図１】本発明が適用された多層型プリント配線基板の
要部平面図である。
要部平面図である。
【図２】上記多層型プリント配線基板の要部断面図であ
る。
る。
【図３】上記多層型プリント配線基板のスペックを説明
するための図である。
するための図である。
【図４】絶縁層の厚みと特性インピーダンスとの関係を
示す図である。
示す図である。
【図５】絶縁層の比誘電率と特性インピーダンスとの関
係を示す図である。
係を示す図である。
【図６】データ伝送パターンのパターン幅と特性インピ
ーダンスとの関係を示す図である。
ーダンスとの関係を示す図である。
【図７】データ伝送パターンの厚みと特性インピーダン
スとの関係を示す図である。
スとの関係を示す図である。
【図８】データ伝送パターンのヒストグラムを示す図で
ある。
ある。
【図９】上記多層型プリント配線基板の製造順序を説明
するための要部断面図である。
するための要部断面図である。
１ 多層型プリント配線基板、２ ＣＰＵモジュール、
３ メモリモジュール、４，５ データ伝送パターン、
６，７ 内層基板、８，９，１２、１４ 配線パター
ン、１０，１１，１３ プリプレグ、１５ 貫通孔、１
６ めっき層
３ メモリモジュール、４，５ データ伝送パターン、
６，７ 内層基板、８，９，１２、１４ 配線パター
ン、１０，１１，１３ プリプレグ、１５ 貫通孔、１
６ めっき層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 隆夫 石川県能美郡根上町赤井町は86番 ソニー 根上株式会社内 (72)発明者 堀江 昭二 石川県能美郡根上町赤井町は86番 ソニー 根上株式会社内 Ｆターム(参考） 5E346 AA12 AA15 AA23 AA32 BB02 BB03 BB04 BB06 BB07 BB15 CC02 CC08 CC31 EE02 EE06 EE07 EE09 EE14 FF45 GG28 GG40 HH02 HH03
Claims (7)
- 【請求項１】 内層基板と、上記内層基板の少なくとも
一方の面に設けられるＣＰＵモジュールと上記ＣＰＵモ
ジュールの主記憶用メモリモジュールとの間のデータ伝
送パターンと、上記データ伝送パターン上に設けられる
絶縁基板とを備えるストリップライン型の多層型プリン
ト配線基板において、 上記データ伝送用配線パターンの両面に設けられる絶縁
層は、正規分布の標準偏差σが３σの条件で、測定周波
数が１ＧＨｚにおいて比誘電率が所定値に対して±４％
以下であり、厚さが所定値に対して±１５％以下であ
り、 上記データ伝送用配線パターンは、正規分布の標準偏差
σが３σの条件で、幅が所定値に対して±５％以下であ
り、厚みが所定値に対して±３０％以下であることを特
徴とする多層型プリント配線基板。 - 【請求項２】 上記内層基板と上記絶縁基板は、測定周
波数が１ＧＨｚにおいて、比誘電率が４．１５±０．１
６６以下であり、厚さが０．２±０．０３ｍｍ以下であ
り、 上記データ伝送用配線パターンは、幅が０．３０５±
０．０１５ｍｍ以下であり、厚みが０．０１８±０．０
０５４ｍｍ以下であることを特徴とする請求項１記載の
多層型プリント配線基板。 - 【請求項３】 上記データ伝送パターンは、特性インピ
ーダンスが所定値に対して±１０％以下であることをを
特徴とする請求項１記載の多層型プリント配線基板。 - 【請求項４】 上記データ伝送パターンは、特性インピ
ーダンスが４０±４Ω以下であることをを特徴とする請
求項２記載の多層型プリント配線基板。 - 【請求項５】 上記データ伝送パターンの伝送周波数
は、上記ＣＰＵモジュールの動作周波数より同じ若しく
は高いことをを特徴とする請求項１記載の多層型プリン
ト配線基板。 - 【請求項６】 上記ＣＰＵモジュールのの動作周波数
は、２９０ＭＨｚ以上であることを特徴とする請求項１
記載の多層型プリント配線基板。 - 【請求項７】 上記データ伝送パターンの伝送周波数
は、略４００ＭＨｚであることを特徴とする請求項１記
載の多層型プリント配線基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061875A JP2001251060A (ja) | 2000-03-02 | 2000-03-02 | 多層型プリント配線基板 |
| TW090104710A TW486929B (en) | 2000-03-02 | 2001-03-01 | Multilayer type printed-wiring board and method of manufacturing multilayer type printed-wiring board |
| US09/795,445 US20020000901A1 (en) | 2000-03-02 | 2001-03-01 | Multilayer type printed-wiring board and method of manufacturing multilayer type printed-wiring board |
| CN01117328.9A CN1326313A (zh) | 2000-03-02 | 2001-03-02 | 多层印制线路板和制造多层印制线路板的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000061875A JP2001251060A (ja) | 2000-03-02 | 2000-03-02 | 多層型プリント配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001251060A true JP2001251060A (ja) | 2001-09-14 |
Family
ID=18581956
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000061875A Withdrawn JP2001251060A (ja) | 2000-03-02 | 2000-03-02 | 多層型プリント配線基板 |
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| Country | Link |
|---|---|
| US (1) | US20020000901A1 (ja) |
| JP (1) | JP2001251060A (ja) |
| CN (1) | CN1326313A (ja) |
| TW (1) | TW486929B (ja) |
Cited By (3)
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|---|---|---|---|---|
| KR20030047381A (ko) * | 2001-12-10 | 2003-06-18 | 주식회사 심텍 | 씨림용 인쇄회로기판 |
| JP2013062546A (ja) * | 2007-04-30 | 2013-04-04 | Samsung Electro-Mechanics Co Ltd | 回路転写用キャリア部材、これを用いたコアレスプリント基板、及びその製造方法 |
| WO2016163436A1 (ja) * | 2015-04-09 | 2016-10-13 | 株式会社村田製作所 | 複合伝送線路および電子機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4209130B2 (ja) * | 2002-04-09 | 2009-01-14 | 株式会社ザナヴィ・インフォマティクス | 多層モジュール基板 |
| EP2887776A1 (en) * | 2013-12-18 | 2015-06-24 | Advanced Digital Broadcast S.A. | A PCB with RF signal paths |
| CN118102600B (zh) * | 2024-04-22 | 2024-06-21 | 成都光创联科技有限公司 | 高速光器件电路板的设计方法 |
-
2000
- 2000-03-02 JP JP2000061875A patent/JP2001251060A/ja not_active Withdrawn
-
2001
- 2001-03-01 US US09/795,445 patent/US20020000901A1/en not_active Abandoned
- 2001-03-01 TW TW090104710A patent/TW486929B/zh not_active IP Right Cessation
- 2001-03-02 CN CN01117328.9A patent/CN1326313A/zh active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030047381A (ko) * | 2001-12-10 | 2003-06-18 | 주식회사 심텍 | 씨림용 인쇄회로기판 |
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