JP2001250960A - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法Info
- Publication number
- JP2001250960A JP2001250960A JP2001025569A JP2001025569A JP2001250960A JP 2001250960 A JP2001250960 A JP 2001250960A JP 2001025569 A JP2001025569 A JP 2001025569A JP 2001025569 A JP2001025569 A JP 2001025569A JP 2001250960 A JP2001250960 A JP 2001250960A
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon film
- amorphous silicon
- concentration
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＬＤＤ（低濃度ドレイン）構造を有する特性
の優れた結晶性シリコン薄膜トランジスタ（ＴＦＴ）お
よび、そのようなＴＦＴを製造する方法を提供する。 【解決手段】絶縁基板上にアモルファスシリコン膜１２
を形成し、前記アモルファスシリコン膜の結晶化を促進
させる元素を前記アモルファスシリコン膜１２に注入
し、前記アモルファスシリコン膜と前記元素を熱アニー
ルして前記アモルファスシリコン膜を結晶化し、前記結
晶化したシリコン膜１２ａに選択的に第１の不純物を注
入し、前記第１の不純物と同じ導電型であり、前記第１
の不純物濃度より濃度の大きい第２の不純物を選択的に
前記シリコン膜に注入し、ソース領域１８ａ、ドレイン
領域１８ｂ及び低濃度不純物領域１６ａ，１６ｂ中の前
記第１及び第２の不純物を活性化するために前記シリコ
ン膜を熱アニールすることを特徴とする半導体装置の作
製方法である。
の優れた結晶性シリコン薄膜トランジスタ（ＴＦＴ）お
よび、そのようなＴＦＴを製造する方法を提供する。 【解決手段】絶縁基板上にアモルファスシリコン膜１２
を形成し、前記アモルファスシリコン膜の結晶化を促進
させる元素を前記アモルファスシリコン膜１２に注入
し、前記アモルファスシリコン膜と前記元素を熱アニー
ルして前記アモルファスシリコン膜を結晶化し、前記結
晶化したシリコン膜１２ａに選択的に第１の不純物を注
入し、前記第１の不純物と同じ導電型であり、前記第１
の不純物濃度より濃度の大きい第２の不純物を選択的に
前記シリコン膜に注入し、ソース領域１８ａ、ドレイン
領域１８ｂ及び低濃度不純物領域１６ａ，１６ｂ中の前
記第１及び第２の不純物を活性化するために前記シリコ
ン膜を熱アニールすることを特徴とする半導体装置の作
製方法である。
Description
【０００１】
【産業上の利用分野】本発明は、非単結晶半導体薄膜を
有する薄膜トランジスタ（ＴＦＴ）およびその作製方法
に関するものである。本発明によって作製される薄膜ト
ランジスタは、ガラス等の絶縁基板上、単結晶シリコン
等の半導体基板上、いずれにも形成される。特に本発明
は、熱アニールによる結晶化、活性化を経て作製される
薄膜トランジスタに関する。
有する薄膜トランジスタ（ＴＦＴ）およびその作製方法
に関するものである。本発明によって作製される薄膜ト
ランジスタは、ガラス等の絶縁基板上、単結晶シリコン
等の半導体基板上、いずれにも形成される。特に本発明
は、熱アニールによる結晶化、活性化を経て作製される
薄膜トランジスタに関する。
【０００２】
【従来の技術】最近、絶縁基板上に、薄膜状の活性層
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、利用する半導体の材料
・結晶状態によって、アモルファスシリコンＴＦＴや結
晶性シリコンＴＦＴというように区別されている。結晶
性シリコンとは言っても、単結晶ではない非単結晶のも
のである。
（活性領域ともいう）を有する絶縁ゲイト型の半導体装
置の研究がなされている。特に、薄膜状の絶縁ゲイトト
ランジスタ、いわゆる薄膜トランジスタ（ＴＦＴ）が熱
心に研究されている。これらは、利用する半導体の材料
・結晶状態によって、アモルファスシリコンＴＦＴや結
晶性シリコンＴＦＴというように区別されている。結晶
性シリコンとは言っても、単結晶ではない非単結晶のも
のである。
【０００３】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＭＯＳのＴＦＴ）を作製することができ
ず、したがって、Ｎチャネル型ＴＦＴ（ＮＭＯＳのＴＦ
Ｔ）と組み合わせて、相補型のＭＯＳ回路（ＣＭＯＳ）
を形成することができない。
【０００４】一方、結晶半導体は、アモルファス半導体
よりも電界移動度が大きく、したがって、高速動作が可
能である。結晶性シリコンでは、ＮＭＯＳのＴＦＴだけ
でなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯ
Ｓ回路を形成することが可能である。また、より良い特
性を得るには、単結晶半導体のＭＯＳＩＣでおこなわれ
ているようなＬＤＤ（低濃度ドレイン）構造を設けるこ
とが好ましいと指摘されている。
よりも電界移動度が大きく、したがって、高速動作が可
能である。結晶性シリコンでは、ＮＭＯＳのＴＦＴだけ
でなく、ＰＭＯＳのＴＦＴも同様に得られるのでＣＭＯ
Ｓ回路を形成することが可能である。また、より良い特
性を得るには、単結晶半導体のＭＯＳＩＣでおこなわれ
ているようなＬＤＤ（低濃度ドレイン）構造を設けるこ
とが好ましいと指摘されている。
【０００５】
【発明が解決しようとする課題】ＬＤＤ構造を得るため
には、以下のプロセスが必要である。 島状半導体領域、ゲイト絶縁膜の形成 ゲイト電極の形成 低濃度の不純物の導入（イオン注入法もしくはイオ
ンドーピング法による） ＬＤＤ領域のマスクの形成（ゲイト電極を覆う絶縁
膜の異方性エッチングもしくはゲイト電極の陽極酸化等
の選択的酸化法による） 高濃度の不純物の導入（イオン注入法もしくはイオ
ンドーピング法による） 不純物の活性化（レーザーアニールもしくは熱アニ
ールによる）
には、以下のプロセスが必要である。 島状半導体領域、ゲイト絶縁膜の形成 ゲイト電極の形成 低濃度の不純物の導入（イオン注入法もしくはイオ
ンドーピング法による） ＬＤＤ領域のマスクの形成（ゲイト電極を覆う絶縁
膜の異方性エッチングもしくはゲイト電極の陽極酸化等
の選択的酸化法による） 高濃度の不純物の導入（イオン注入法もしくはイオ
ンドーピング法による） 不純物の活性化（レーザーアニールもしくは熱アニ
ールによる）
【０００６】これらのプロセスの中で最大の問題点は
の工程である。レーザーアニールとは、レーザーもしく
はそれと同等な強光を照射することによってアモルファ
スシリコンを活性化させる方法であるが、レーザーの出
力の不安定性や極めて短時間のプロセスであることに由
来する不安定性のために量産実用化の目処がついていな
い。また、レーザー光はゲイト電極の上から照射される
ので、ＬＤＤ領域はの工程で形成されたマスクに遮ら
れて十分な活性化が期待できない。
の工程である。レーザーアニールとは、レーザーもしく
はそれと同等な強光を照射することによってアモルファ
スシリコンを活性化させる方法であるが、レーザーの出
力の不安定性や極めて短時間のプロセスであることに由
来する不安定性のために量産実用化の目処がついていな
い。また、レーザー光はゲイト電極の上から照射される
ので、ＬＤＤ領域はの工程で形成されたマスクに遮ら
れて十分な活性化が期待できない。
【０００７】現在、実用的に採用できると考えられる方
法は、熱によってシリコン中の不純物を活性化させる方
法である。この方法では、ＬＤＤの領域も十分に活性化
され、バッチ間のばらつきも少ない。しかし、通常、シ
リコン膜中の不純物を活性化させるには６００℃程度の
温度での長時間のアニールか、もしくは１０００℃以上
の高温でのアニールが必要であった。後者の方法を採用
すれば選択できる基板が石英に限られ、基板コストが非
常に高くなった。前者の方法では基板選択の余地は拡が
るが、安価な基板を使用すれば、熱アニールの際の基板
の収縮等が問題となり、マスク合わせ失敗等による歩留
り低下が指摘され、より低温での処理が求められてい
る。具体的には、基板として用いられる各種無アルカリ
ガラスの歪み温度以下（好ましくはガラスの歪み温度よ
り５０℃以上低い温度）でおこなうことが望まれてい
る。本発明はこのような困難な課題に対して解答を与え
んとするものである。
法は、熱によってシリコン中の不純物を活性化させる方
法である。この方法では、ＬＤＤの領域も十分に活性化
され、バッチ間のばらつきも少ない。しかし、通常、シ
リコン膜中の不純物を活性化させるには６００℃程度の
温度での長時間のアニールか、もしくは１０００℃以上
の高温でのアニールが必要であった。後者の方法を採用
すれば選択できる基板が石英に限られ、基板コストが非
常に高くなった。前者の方法では基板選択の余地は拡が
るが、安価な基板を使用すれば、熱アニールの際の基板
の収縮等が問題となり、マスク合わせ失敗等による歩留
り低下が指摘され、より低温での処理が求められてい
る。具体的には、基板として用いられる各種無アルカリ
ガラスの歪み温度以下（好ましくはガラスの歪み温度よ
り５０℃以上低い温度）でおこなうことが望まれてい
る。本発明はこのような困難な課題に対して解答を与え
んとするものである。
【０００８】
【課題を解決するための手段】本発明者の研究の結果、
実質的にアモルファス状態のシリコン被膜に微量の触媒
元素を添加することによって結晶化を促進させ、結晶化
温度を低下させ、結晶化時間を短縮できることが明らか
になった。触媒元素としては、ニッケル（Ｎｉ）、鉄
（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）が好まし
い。具体的には、これら触媒元素の単体、もしくはそれ
らの珪化物等の化合物被膜をアモルファスシリコンに密
着させ、あるいはイオン注入法等の方法によってアモル
ファスシリコン膜中にこれらの触媒元素を導入し、その
後、これを適当な温度、典型的には５８０℃以下の温度
で熱アニールすることによって結晶化させることができ
る。
実質的にアモルファス状態のシリコン被膜に微量の触媒
元素を添加することによって結晶化を促進させ、結晶化
温度を低下させ、結晶化時間を短縮できることが明らか
になった。触媒元素としては、ニッケル（Ｎｉ）、鉄
（Ｆｅ）、コバルト（Ｃｏ）、白金（Ｐｔ）が好まし
い。具体的には、これら触媒元素の単体、もしくはそれ
らの珪化物等の化合物被膜をアモルファスシリコンに密
着させ、あるいはイオン注入法等の方法によってアモル
ファスシリコン膜中にこれらの触媒元素を導入し、その
後、これを適当な温度、典型的には５８０℃以下の温度
で熱アニールすることによって結晶化させることができ
る。
【０００９】当然のことであるが、アニール温度が高い
ほど結晶化時間は短いという関係がある。また、ニッケ
ル、鉄、コバルト、白金の濃度が大きいほど結晶化温度
が低く、結晶化時間が短いという関係がある。本発明人
の研究では、結晶化を進行させるには、これらのうちの
少なくとも１つの元素の濃度が１×１０15ｃｍ-3以上、
好ましくは５×１０18ｃｍ-3以上存在することが必要で
あることがわかった。
ほど結晶化時間は短いという関係がある。また、ニッケ
ル、鉄、コバルト、白金の濃度が大きいほど結晶化温度
が低く、結晶化時間が短いという関係がある。本発明人
の研究では、結晶化を進行させるには、これらのうちの
少なくとも１つの元素の濃度が１×１０15ｃｍ-3以上、
好ましくは５×１０18ｃｍ-3以上存在することが必要で
あることがわかった。
【００１０】一方、上記触媒材料はいずれもシリコンに
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して２×１０19ｃｍ-3を越え
ないことが望まれる。
とっては好ましくない材料であるので、できるだけその
濃度が低いことが望まれる。本発明人の研究では、これ
らの触媒材料の濃度は合計して２×１０19ｃｍ-3を越え
ないことが望まれる。
【００１１】本発明人は、この触媒元素の効果に着目
し、これを利用することによって上記の問題を解決でき
ることを見出した。すなわち、本発明においては、これ
らの触媒元素を不純物導入によってアモルファス状態と
なったシリコン中に導入することによって、結晶化温度
を低下させ、ドーピング不純物の活性化（再結晶化）の
温度を低下させる。特に本発明人の研究によれば、イオ
ン注入法やイオンドーピング法によって最初から均等に
触媒元素が分布している場合には、極めて結晶化が進行
しやすかった。典型的には５５０℃以下の温度で十分に
結晶化、活性化が可能であり、また、アニール時間も８
時間以内、典型的には４時間以内で十分であることがわ
かった。
し、これを利用することによって上記の問題を解決でき
ることを見出した。すなわち、本発明においては、これ
らの触媒元素を不純物導入によってアモルファス状態と
なったシリコン中に導入することによって、結晶化温度
を低下させ、ドーピング不純物の活性化（再結晶化）の
温度を低下させる。特に本発明人の研究によれば、イオ
ン注入法やイオンドーピング法によって最初から均等に
触媒元素が分布している場合には、極めて結晶化が進行
しやすかった。典型的には５５０℃以下の温度で十分に
結晶化、活性化が可能であり、また、アニール時間も８
時間以内、典型的には４時間以内で十分であることがわ
かった。
【００１２】また、従来の熱アニールによる結晶化では
１０００Å以下のシリコン膜を結晶化させることは困難
であったが、本発明では極めて容易に、しかも、より低
い温度、より短時間に結晶化させることができた。１０
００Å以下、特に５００Å以下の薄い活性領域のＴＦＴ
は特性が優れるだけでなく、段差が小さいためにゲイト
絶縁膜やゲイト電極の段差部での不良が少なく、歩留り
が高いという利点を有していた。しかしながら、従来は
結晶化が困難であるという理由によって、レーザーアニ
ールによる結晶化以外には作製する方法がなかった。本
発明は、それまでレーザーアニールによって独占されて
いた技術領域を熱アニールによって実施でき、また、上
記理由による歩留りを向上できるという意味でも画期的
なものである。以下に実施例を用いて、より詳細に本発
明を説明する。
１０００Å以下のシリコン膜を結晶化させることは困難
であったが、本発明では極めて容易に、しかも、より低
い温度、より短時間に結晶化させることができた。１０
００Å以下、特に５００Å以下の薄い活性領域のＴＦＴ
は特性が優れるだけでなく、段差が小さいためにゲイト
絶縁膜やゲイト電極の段差部での不良が少なく、歩留り
が高いという利点を有していた。しかしながら、従来は
結晶化が困難であるという理由によって、レーザーアニ
ールによる結晶化以外には作製する方法がなかった。本
発明は、それまでレーザーアニールによって独占されて
いた技術領域を熱アニールによって実施でき、また、上
記理由による歩留りを向上できるという意味でも画期的
なものである。以下に実施例を用いて、より詳細に本発
明を説明する。
【００１３】
【実施例】〔実施例１〕 図１に本実施例の作製工程の
断面図を示す。まず、基板（コーニング７０５９）１０
上にスパッタリング法によって厚さ２０００Åの酸化珪
素の下地膜１１を形成した。さらに、プラズマＣＶＤ法
によって、厚さ５００〜１５００Å、例えば１５００Å
の真性（Ｉ型）のアモルファスシリコン膜１２を、さら
にその上にスパッタリング法によって厚さ２００Åの酸
化珪素膜１３を堆積した。そして、このシリコン膜にイ
オン注入法によって、ニッケルイオンを注入した。ドー
ズ量は２×１０13〜２×１０14ｃｍ-2、例えば５×１０
13ｃｍ-2とした。この結果、アモルファスシリコン膜１
２のニッケルの濃度は、５×１０18ｃｍ -3程度になっ
た。この工程は珪化ニッケル膜を５〜１００Å被着させ
ることによっても代用できる。ただし、その際には酸化
珪素膜１３は無いほうが望ましい。（図１（Ａ））
断面図を示す。まず、基板（コーニング７０５９）１０
上にスパッタリング法によって厚さ２０００Åの酸化珪
素の下地膜１１を形成した。さらに、プラズマＣＶＤ法
によって、厚さ５００〜１５００Å、例えば１５００Å
の真性（Ｉ型）のアモルファスシリコン膜１２を、さら
にその上にスパッタリング法によって厚さ２００Åの酸
化珪素膜１３を堆積した。そして、このシリコン膜にイ
オン注入法によって、ニッケルイオンを注入した。ドー
ズ量は２×１０13〜２×１０14ｃｍ-2、例えば５×１０
13ｃｍ-2とした。この結果、アモルファスシリコン膜１
２のニッケルの濃度は、５×１０18ｃｍ -3程度になっ
た。この工程は珪化ニッケル膜を５〜１００Å被着させ
ることによっても代用できる。ただし、その際には酸化
珪素膜１３は無いほうが望ましい。（図１（Ａ））
【００１４】そして、このアモルファスシリコン膜を窒
素雰囲気中、５５０℃、４時間アニールして結晶化させ
た。アニール後、シリコン膜をパターニングして、島状
シリコン領域１２ａを形成し、さらに、スパッタリング
法によって厚さ１０００Åの酸化珪素膜１４をゲイト絶
縁膜として堆積した。スパッタリングには、ターゲット
として酸化珪素を用い、スパッタリング時の基板温度は
２００〜４００℃、例えば２５０℃、スパッタリング雰
囲気は酸素とアルゴンで、アルゴン／酸素＝０〜０．
５、例えば０．１以下とした。
素雰囲気中、５５０℃、４時間アニールして結晶化させ
た。アニール後、シリコン膜をパターニングして、島状
シリコン領域１２ａを形成し、さらに、スパッタリング
法によって厚さ１０００Åの酸化珪素膜１４をゲイト絶
縁膜として堆積した。スパッタリングには、ターゲット
として酸化珪素を用い、スパッタリング時の基板温度は
２００〜４００℃、例えば２５０℃、スパッタリング雰
囲気は酸素とアルゴンで、アルゴン／酸素＝０〜０．
５、例えば０．１以下とした。
【００１５】引き続いて、減圧ＣＶＤ法によって、厚さ
３０００〜８０００Å、例えば６０００Åのシリコン膜
（０．１〜２％の燐を含む）を堆積した。なお、この酸
化珪素とシリコン膜の成膜工程は連続的におこなうこと
が望ましい。そして、シリコン膜をパターニングして、
ゲイト電極１５を形成した。（図１（Ｂ））
３０００〜８０００Å、例えば６０００Åのシリコン膜
（０．１〜２％の燐を含む）を堆積した。なお、この酸
化珪素とシリコン膜の成膜工程は連続的におこなうこと
が望ましい。そして、シリコン膜をパターニングして、
ゲイト電極１５を形成した。（図１（Ｂ））
【００１６】次に、プラズマドーピング法によって、シ
リコン領域にゲイト電極をマスクとして不純物（燐）を
注入した。ドーピングガスとして、フォスフィン（ＰＨ
3 ）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋ
Ｖとした。ドーズ量は１×１０13〜８×１０13ｃｍ-2、
例えば、２×１０13ｃｍ-2とした。この結果、Ｎ型の低
濃度不純物領域１６ａ、１６ｂが形成された。（図１
（Ｃ））
リコン領域にゲイト電極をマスクとして不純物（燐）を
注入した。ドーピングガスとして、フォスフィン（ＰＨ
3 ）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋ
Ｖとした。ドーズ量は１×１０13〜８×１０13ｃｍ-2、
例えば、２×１０13ｃｍ-2とした。この結果、Ｎ型の低
濃度不純物領域１６ａ、１６ｂが形成された。（図１
（Ｃ））
【００１７】続いて、クエン酸溶液（１〜５％）に基板
を浸漬して、ゲイト電極に電流を通じ、ゲイト電極の表
面に陽極酸化物層１７を成長させた。陽極酸化物の厚さ
は１０００〜５０００Å、特に２０００〜３０００Åが
好ましかった。ここでは２５００Åとした。そして、再
び、プラズマドーピング法によって、シリコン領域にゲ
イト電極とその周囲の陽極酸化物をマスクとして不純物
（燐）を注入した。ドーピングガスとして、フォスフィ
ン（ＰＨ3 ）を用い、加速電圧を６０〜９０ｋＶ、例え
ば８０ｋＶとした。ドーズ量は１×１０15〜８×１０15
ｃｍ-2、例えば、２×１０15ｃｍ-2とした。この結果、
Ｎ型の高濃度不純物領域１８ａ、１８ｂが形成された。
また、陽極酸化物がマスクとなって、一部には先に形成
された低濃度不純物領域（ＬＤＤ）が残存した。（図１
（Ｄ））
を浸漬して、ゲイト電極に電流を通じ、ゲイト電極の表
面に陽極酸化物層１７を成長させた。陽極酸化物の厚さ
は１０００〜５０００Å、特に２０００〜３０００Åが
好ましかった。ここでは２５００Åとした。そして、再
び、プラズマドーピング法によって、シリコン領域にゲ
イト電極とその周囲の陽極酸化物をマスクとして不純物
（燐）を注入した。ドーピングガスとして、フォスフィ
ン（ＰＨ3 ）を用い、加速電圧を６０〜９０ｋＶ、例え
ば８０ｋＶとした。ドーズ量は１×１０15〜８×１０15
ｃｍ-2、例えば、２×１０15ｃｍ-2とした。この結果、
Ｎ型の高濃度不純物領域１８ａ、１８ｂが形成された。
また、陽極酸化物がマスクとなって、一部には先に形成
された低濃度不純物領域（ＬＤＤ）が残存した。（図１
（Ｄ））
【００１８】その後、窒素雰囲気中、５００℃で４時間
アニールすることによって、不純物を活性化させた。こ
の活性化の温度は先の結晶化の温度よりも低いことが望
ましい。これは基板の収縮を極力少なくするためであ
る。このとき、シリコン膜中にはニッケルが分布してい
るので、低温のアニールにも関わらず再結晶化が容易に
進行した。こうして不純物領域１６ａ、１６ｂおよび１
８ａ、１８ｂを活性化できた。ここで注目すべきこと
は、この活性化プロセスが熱アニールによるため、レー
ザーアニール法では、十分な活性化が不可能であったＬ
ＤＤも活性化されたことである。また、不純物領域と活
性領域の結晶性も連続的であった。
アニールすることによって、不純物を活性化させた。こ
の活性化の温度は先の結晶化の温度よりも低いことが望
ましい。これは基板の収縮を極力少なくするためであ
る。このとき、シリコン膜中にはニッケルが分布してい
るので、低温のアニールにも関わらず再結晶化が容易に
進行した。こうして不純物領域１６ａ、１６ｂおよび１
８ａ、１８ｂを活性化できた。ここで注目すべきこと
は、この活性化プロセスが熱アニールによるため、レー
ザーアニール法では、十分な活性化が不可能であったＬ
ＤＤも活性化されたことである。また、不純物領域と活
性領域の結晶性も連続的であった。
【００１９】続いて、厚さ６０００Åの酸化珪素膜１９
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
のソース領域、ドレイン領域の電極・配線２０を形成し
た。最後に、１気圧の水素雰囲気で３５０℃、３０分の
アニールをおこなった。以上の工程によって薄膜トラン
ジスタが完成した。（図１（Ｅ））２次イオン質量分析
（ＳＩＭＳ）法によってニッケルの濃度を調べたとこ
ろ、ＴＦＴの不純物領域、活性領域とも、１×１０18〜
５×１０18ｃｍ-3の濃度で検出された。
を層間絶縁物としてプラズマＣＶＤ法によって形成し、
これにコンタクトホールを形成して、金属材料、例え
ば、窒化チタンとアルミニウムの多層膜によってＴＦＴ
のソース領域、ドレイン領域の電極・配線２０を形成し
た。最後に、１気圧の水素雰囲気で３５０℃、３０分の
アニールをおこなった。以上の工程によって薄膜トラン
ジスタが完成した。（図１（Ｅ））２次イオン質量分析
（ＳＩＭＳ）法によってニッケルの濃度を調べたとこ
ろ、ＴＦＴの不純物領域、活性領域とも、１×１０18〜
５×１０18ｃｍ-3の濃度で検出された。
【００２０】〔実施例２〕 図２に本実施例の作製工程
の断面図を示す。まず、基板（コーニング７０５９）２
１上にスパッタリング法によって厚さ２０００Åの酸化
珪素の下地膜２２を形成した。さらに、プラズマＣＶＤ
法によって、厚さ５００〜１５００Å、例えば５００Å
の真性（Ｉ型）のアモルファスシリコン膜を堆積した。
そして、このシリコン膜をパターニングして、島状シリ
コン膜２３を形成した。
の断面図を示す。まず、基板（コーニング７０５９）２
１上にスパッタリング法によって厚さ２０００Åの酸化
珪素の下地膜２２を形成した。さらに、プラズマＣＶＤ
法によって、厚さ５００〜１５００Å、例えば５００Å
の真性（Ｉ型）のアモルファスシリコン膜を堆積した。
そして、このシリコン膜をパターニングして、島状シリ
コン膜２３を形成した。
【００２１】さらに、テトラ・エトキシ・シラン（Ｓｉ
（ＯＣ2 Ｈ5 ）4 、ＴＥＯＳ）と酸素を原料として、プ
ラズマＣＶＤ法によって結晶シリコンＴＦＴのゲイト絶
縁膜として、厚さ１０００Åの酸化珪素２４を形成し
た。原料には、上記ガスに加えて、トリクロロエチレン
（Ｃ2 ＨＣｌ3 ）を用いた。成膜前にチャンバーに酸素
を４００ＳＣＣＭ流し、基板温度３００℃、全圧５Ｐ
ａ、ＲＦパワー１５０Ｗでプラズマを発生させ、この状
態を１０分保った。その後、チャンバーに酸素３００Ｓ
ＣＣＭ、ＴＥＯＳを１５ＳＣＣＭ、トリクロロエチレン
を２ＳＣＣＭを導入して、酸化珪素膜の成膜をおこなっ
た。基板温度、ＲＦパワー、全圧は、それぞれ３００
℃、７５Ｗ、５Ｐａであった。成膜完了後、チャンバー
に１００Ｔｏｒｒの水素を導入し、３５０℃で３５分の
水素アニールをおこなった。
（ＯＣ2 Ｈ5 ）4 、ＴＥＯＳ）と酸素を原料として、プ
ラズマＣＶＤ法によって結晶シリコンＴＦＴのゲイト絶
縁膜として、厚さ１０００Åの酸化珪素２４を形成し
た。原料には、上記ガスに加えて、トリクロロエチレン
（Ｃ2 ＨＣｌ3 ）を用いた。成膜前にチャンバーに酸素
を４００ＳＣＣＭ流し、基板温度３００℃、全圧５Ｐ
ａ、ＲＦパワー１５０Ｗでプラズマを発生させ、この状
態を１０分保った。その後、チャンバーに酸素３００Ｓ
ＣＣＭ、ＴＥＯＳを１５ＳＣＣＭ、トリクロロエチレン
を２ＳＣＣＭを導入して、酸化珪素膜の成膜をおこなっ
た。基板温度、ＲＦパワー、全圧は、それぞれ３００
℃、７５Ｗ、５Ｐａであった。成膜完了後、チャンバー
に１００Ｔｏｒｒの水素を導入し、３５０℃で３５分の
水素アニールをおこなった。
【００２２】引き続いて、スパッタリング法によって、
厚さ３０００〜８０００Å、例えば６０００Åのタンタ
ル膜を堆積した。タンタルの代わりにチタンやタングス
テン、モリブテン、シリコンでもよい。但し、後の活性
化に耐えられるだけの耐熱性が必要である。なお、この
酸化珪素２４とタンタル膜の成膜工程は連続的におこな
うことが望ましい。そして、タンタル膜をパターニング
して、ＴＦＴのゲイト電極２６を形成した。ゲイト電極
の幅（＝チャネル長）は５〜２０μｍとした。（図２
（Ａ））
厚さ３０００〜８０００Å、例えば６０００Åのタンタ
ル膜を堆積した。タンタルの代わりにチタンやタングス
テン、モリブテン、シリコンでもよい。但し、後の活性
化に耐えられるだけの耐熱性が必要である。なお、この
酸化珪素２４とタンタル膜の成膜工程は連続的におこな
うことが望ましい。そして、タンタル膜をパターニング
して、ＴＦＴのゲイト電極２６を形成した。ゲイト電極
の幅（＝チャネル長）は５〜２０μｍとした。（図２
（Ａ））
【００２３】次に、イオン注入法によって、アモルファ
スシリコン領域にゲイト電極をマスクとして不純物
（燐）を注入した。加速電圧は８０ｋＶとした。ドーズ
量は２×１０13ｃｍ-2とした。この結果、Ｎ型の低濃度
不純物領域２６ａ、２６ｂが形成された。（図２
（Ｂ））引き続いて、イオン注入法によって、ゲイト電
極をマスクとしてニッケルを注入した。ドーズ量は２×
１０13〜２×１０14ｃｍ-2、例えば１×１０14ｃｍ-2と
した。この結果、アモルファスシリコン領域２３のニッ
ケルの濃度は、１×１０ 19ｃｍ-3程度になった。（図２
（Ｃ））
スシリコン領域にゲイト電極をマスクとして不純物
（燐）を注入した。加速電圧は８０ｋＶとした。ドーズ
量は２×１０13ｃｍ-2とした。この結果、Ｎ型の低濃度
不純物領域２６ａ、２６ｂが形成された。（図２
（Ｂ））引き続いて、イオン注入法によって、ゲイト電
極をマスクとしてニッケルを注入した。ドーズ量は２×
１０13〜２×１０14ｃｍ-2、例えば１×１０14ｃｍ-2と
した。この結果、アモルファスシリコン領域２３のニッ
ケルの濃度は、１×１０ 19ｃｍ-3程度になった。（図２
（Ｃ））
【００２４】次に、このタンタル配線の表面を陽極酸化
して、表面に酸化物層２７を形成した。陽極酸化は、酒
石酸の１〜５％エチレングリコール溶液中でおこなっ
た。得られた酸化物層の厚さは２０００Åであった。そ
して、再びイオン注入法によって、ゲイト電極をマスク
として不純物（燐）を注入した。加速電圧を８０ｋＶと
し、ドーズ量は２×１０15ｃｍ-2とした。この結果、Ｎ
型の高濃度不純物領域２８ａ、２８ｂが形成された。
（図２（Ｄ））
して、表面に酸化物層２７を形成した。陽極酸化は、酒
石酸の１〜５％エチレングリコール溶液中でおこなっ
た。得られた酸化物層の厚さは２０００Åであった。そ
して、再びイオン注入法によって、ゲイト電極をマスク
として不純物（燐）を注入した。加速電圧を８０ｋＶと
し、ドーズ量は２×１０15ｃｍ-2とした。この結果、Ｎ
型の高濃度不純物領域２８ａ、２８ｂが形成された。
（図２（Ｄ））
【００２５】その後、窒素雰囲気中、５００℃で４時間
アニールすることによって、アモルファスシリコン膜の
結晶化および不純物の活性化をおこなった。このとき、
Ｎ型不純物領域２８ａ、２８ｂおよび２６ａおよび２６
ｂにはニッケルが注入されているので、このアニールに
よって活性化が容易に進行した。一方、ゲイト電極の下
の活性領域にはニッケルは注入されなかったが、不純物
領域２６からニッケルが拡散することによって、結晶化
が進行した。１０μｍ以下のチャネル長では完全に結晶
化することができた。しかし、それ以上のチャネル長で
は完全に結晶化することは困難であった。しかし、アニ
ール温度を５５０℃としたところ、２０μｍのチャネル
長のものでも活性領域の結晶化が認められた。このよう
な横方向の結晶化を促進するには、アニール温度を上げ
るか、アニール時間を長くすると良いことが明らかにな
った。
アニールすることによって、アモルファスシリコン膜の
結晶化および不純物の活性化をおこなった。このとき、
Ｎ型不純物領域２８ａ、２８ｂおよび２６ａおよび２６
ｂにはニッケルが注入されているので、このアニールに
よって活性化が容易に進行した。一方、ゲイト電極の下
の活性領域にはニッケルは注入されなかったが、不純物
領域２６からニッケルが拡散することによって、結晶化
が進行した。１０μｍ以下のチャネル長では完全に結晶
化することができた。しかし、それ以上のチャネル長で
は完全に結晶化することは困難であった。しかし、アニ
ール温度を５５０℃としたところ、２０μｍのチャネル
長のものでも活性領域の結晶化が認められた。このよう
な横方向の結晶化を促進するには、アニール温度を上げ
るか、アニール時間を長くすると良いことが明らかにな
った。
【００２６】続いて、層間絶縁物として厚さ２０００Å
の酸化珪素膜２９をＴＥＯＳを原料とするプラズマＣＶ
Ｄ法によって形成し、これにコンタクトホールを形成し
て、金属材料、例えば、窒化チタンとアルミニウムの多
層膜によってソース、ドレイン電極・配線３０を形成し
た。以上の工程によって半導体回路が完成した。（図２
（Ｅ））
の酸化珪素膜２９をＴＥＯＳを原料とするプラズマＣＶ
Ｄ法によって形成し、これにコンタクトホールを形成し
て、金属材料、例えば、窒化チタンとアルミニウムの多
層膜によってソース、ドレイン電極・配線３０を形成し
た。以上の工程によって半導体回路が完成した。（図２
（Ｅ））
【００２７】作製された薄膜トランジスタの電界効果移
動度は、ゲイト電圧１０Ｖで７０〜１００ｃｍ2 ／Ｖ
ｓ、しきい値は２．５〜４．０Ｖ、ゲイトに−２０Ｖの
電圧を印加したときのリーク電流は１０-13 Ａ以下であ
った。
動度は、ゲイト電圧１０Ｖで７０〜１００ｃｍ2 ／Ｖ
ｓ、しきい値は２．５〜４．０Ｖ、ゲイトに−２０Ｖの
電圧を印加したときのリーク電流は１０-13 Ａ以下であ
った。
【００２８】
【発明の効果】本発明は、例えば、５００〜５５０℃と
いうような低温、かつ、４時間という短時間でアモルフ
ァスシリコン膜の結晶化およびシリコン中のドーピング
不純物の活性化をおこなうことによって、スループット
を向上させることができる。加えて、従来、６００℃以
上のプロセスを採用した場合にはガラス基板の縮みが歩
留り低下の原因として問題となっていたが、本発明を利
用することによってそのような問題点は一気に解消でき
た。
いうような低温、かつ、４時間という短時間でアモルフ
ァスシリコン膜の結晶化およびシリコン中のドーピング
不純物の活性化をおこなうことによって、スループット
を向上させることができる。加えて、従来、６００℃以
上のプロセスを採用した場合にはガラス基板の縮みが歩
留り低下の原因として問題となっていたが、本発明を利
用することによってそのような問題点は一気に解消でき
た。
【００２９】このことは、大面積の基板を一度に処理で
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの半導体
回路（マトリクス回路等）を切りだすことによって単価
を大幅に低下させることができる。これを液晶ディスプ
レーに応用した場合には、量産性の向上と特性の改善が
図られる。
きることを意味するものである。すなわち、大面積基板
を処理することによって、１枚の基板から多くの半導体
回路（マトリクス回路等）を切りだすことによって単価
を大幅に低下させることができる。これを液晶ディスプ
レーに応用した場合には、量産性の向上と特性の改善が
図られる。
【００３０】本明細書においては、実施例を２つ示した
が、特に実施例２のプロセスにおいては、アモルファス
シリコン膜の結晶化と不純物の活性化が同時に行われる
ことが注目される。従来は、実施例１に示したように結
晶化後に、不純物を導入して活性化をおこなうことが普
通であった。しかし、このような方法ではプロセスが重
複するうえ、最初の結晶化によって形成される活性領域
と、不純物導入後に再結晶化されるソース、ドレインに
おいて結晶成長の不連続性が生じ、信頼性に悪影響をも
たらした。実施例２のように、結晶化と活性化が同時に
おこなわれることは、プロセスの簡略化（とそれに伴う
スループットの上昇）および結晶性の連続性による信頼
性向上という効果をもたらした。このように本発明は工
業上有益な発明である。
が、特に実施例２のプロセスにおいては、アモルファス
シリコン膜の結晶化と不純物の活性化が同時に行われる
ことが注目される。従来は、実施例１に示したように結
晶化後に、不純物を導入して活性化をおこなうことが普
通であった。しかし、このような方法ではプロセスが重
複するうえ、最初の結晶化によって形成される活性領域
と、不純物導入後に再結晶化されるソース、ドレインに
おいて結晶成長の不連続性が生じ、信頼性に悪影響をも
たらした。実施例２のように、結晶化と活性化が同時に
おこなわれることは、プロセスの簡略化（とそれに伴う
スループットの上昇）および結晶性の連続性による信頼
性向上という効果をもたらした。このように本発明は工
業上有益な発明である。
【図１】 実施例１の作製工程断面図を示す。
【図２】 実施例２の作製工程断面図を示す。
１０・・・基板 １１・・・下地絶縁膜（酸化珪素） １２・・・アモルファスシリコン膜 １３・・・酸化珪素膜 １２ａ・・島状シリコン領域 １４・・・ゲイト絶縁膜（酸化珪素） １５・・・ゲイト電極（燐ドープされたシリコン） １６・・・低濃度不純物領域（ＬＤＤ） １７・・・陽極酸化物（酸化珪素） １８・・・ソース、ドレイン １９・・・層間絶縁物（酸化珪素） ２０・・・金属配線・電極（窒化チタン／アルミニウ
ム）
ム）
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｆ ６２７Ｅ
Claims (24)
- 【請求項１】ソース領域、ドレイン領域、チャネル形成
領域及び低濃度不純物領域を有する薄膜トランジスタを
含む半導体装置の作製方法において、 絶縁基板上にアモルファスシリコン膜を形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記結晶化したシリコン膜に選択的に第１の不純物を注
入し、 前記第１の不純物と同じ導電型であり、前記第１の不純
物濃度より濃度の大きい第２の不純物を選択的に前記シ
リコン膜に注入し、 前記ソース領域、前記ドレイン領域及び前記低濃度不純
物領域中の前記第１及び第２の不純物を活性化するため
に前記シリコン膜を熱アニールすることを特徴とする半
導体装置の作製方法。 - 【請求項２】請求項１において、 前記元素は、イオン注入法によって注入されることを特
徴とする半導体装置の作製方法。 - 【請求項３】請求項１において、 第１の不純物のドーズ量は、１×１０13〜８×１０13ｃ
ｍ-2であることを特徴とする半導体装置の作製方法。 - 【請求項４】請求項１において、 第２の不純物のドーズ量は、１×１０15〜８×１０15ｃ
ｍ-2であることを特徴とする半導体装置の作製方法。 - 【請求項５】請求項１において、 前記第１及び第２の不純物を活性化する温度は、５００
〜５５０℃であることを特徴とする半導体装置の作製方
法。 - 【請求項６】請求項１において、 前記不純物を活性化するために熱アニールした後、前記
シリコン膜を水素雰囲気中でアニールすることを特徴と
する半導体装置の作製方法。 - 【請求項７】請求項１において、 前記元素は、ニッケル、鉄、コバルト又は白金であるこ
とを特徴とする半導体装置の作製方法。 - 【請求項８】請求項１において、 前記元素は、前記アモルファスシリコン膜上に前記金属
を含む膜を密着させて導入することを特徴とする半導体
装置の作製方法。 - 【請求項９】絶縁基板上にアモルファスシリコン膜を形
成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記結晶化されたシリコン膜のチャネル形成領域上に第
１のマスクを形成し、 前記シリコン膜に前記第１のマスクをマスクとして第１
の不純物を注入して低濃度不純物領域を形成し、 前記チャネル形成領域及び前記低濃度不純物領域を覆う
第２のマスクを形成し、 前記第２のマスクをマスクとして前記シリコン膜に第１
の不純物より濃度が大きく、前記第１の不純物と同じ導
電型の第２の不純物を注入してソース領域及びドレイン
領域を形成し、 前記ソース領域、前記ドレイン領域及び前記低濃度不純
物領域中の第１及び第２の不純物を活性化するために前
記シリコン膜を熱アニールする半導体装置の作製方法で
あって、 前記低濃度不純物領域は、前記ソース領域と前記チャネ
ル形成領域との間及び前記ドレイン領域と前記チャネル
形成領域との間に設けられることを特徴とする半導体装
置の作製方法。 - 【請求項１０】ソース領域、ドレイン領域、チャネル形
成領域及び低濃度不純物領域を有する薄膜トランジスタ
を含む半導体装置の作製方法において、 絶縁基板上にアモルファスシリコン膜を形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域に選択的に第１の不純物を注入
し、 前記第１の不純物と同じ導電型で、前記第１の不純物濃
度より大きい濃度の第２の不純物を選択的に前記島状シ
リコン領域に注入し、 前記ソース領域、ドレイン領域及び低濃度不純物領域中
の前記第１及び第２の不純物を活性化するために前記島
状シリコン領域を熱アニールすることを特徴とする半導
体装置の作製方法。 - 【請求項１１】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域のチャネル形成領域上に第１のマ
スクを形成し、 前記島状シリコン領域に前記第１のマスクをマスクとし
て第１の不純物を注入して低濃度不純物領域を形成し、 前記チャネル形成領域及び前記低濃度不純物領域を覆う
第２のマスクを形成し、 前記第２のマスクをマスクとして前記島状シリコン領域
に第１の不純物より濃度の大きく、前記第１の不純物と
同じ導電型の第２の不純物を前記島状シリコン領域注入
してソース領域及びドレイン領域を形成し、 前記ソース領域、前記ドレイン領域及び前記低濃度不純
物領域中の第１及び第２の不純物を活性化するために前
記島状シリコン領域を熱アニールする半導体装置の作製
方法であって、 前記低濃度不純物領域は、前記ソース領域と前記チャネ
ル形成領域との間及び前記ドレイン領域と前記チャネル
形成領域との間に設けられることを特徴とする半導体装
置の作製方法。 - 【請求項１２】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域上にゲート絶縁膜を形成し、 前記島状シリコン領域のチャネル形成領域上に第１のマ
スクを形成し、 前記第１のマスクをマスクとして第１の濃度で第１の不
純物を注入して低濃度不純物領域を形成し、 前記チャネル形成領域及び前記低濃度不純物領域上に第
２のマスクを形成し、 前記第２のマスクをマスクとして前記第１の不純物と同
じ導電型であり、前記第１の濃度よりも大きい第２の濃
度で第２の不純物を注入して、前記島状シリコン領域中
にソース領域及びドレイン領域を形成し、 前記ソース領域、ドレイン領域及び前記低濃度不純物領
域中の第１及び第２の不純物を活性化するために前記島
状シリコン領域を熱アニールする半導体装置の作製方法
であって、 前記低濃度不純物領域は、前記チャネル形成領域と前記
ソース領域との間及び前記チャネル形成領域と前記ドレ
イン領域との間にあることを特徴とする半導体装置の作
製方法。 - 【請求項１３】請求項１、９、１０、１１又は１２にお
いて、 前記第１及び第２の不純物は、Ｎ型の不純物であること
を特徴とする半導体装置。 - 【請求項１４】請求項１、９、１０、１１又は１２にお
いて、 前記元素の濃度は、２×１０19ｃｍ-3以下であることを
特徴とする半導体装置の作製方法。 - 【請求項１５】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域上にゲート絶縁膜を形成し、 前記島状シリコン領域のチャネル形成領域上に導電膜を
形成し、 前記導電膜をマスクとして前記島状シリコン領域中に第
１の不純物を注入し、 前記導電膜の側面に絶縁膜を形成し、 前記島状シリコン領域に前記第１の不純物と同じ導電型
の第２の不純物を注入して、前記島状の島状シリコン領
域にソース領域、ドレイン領域及び低濃度不純物領域を
形成し、 前記第１及び第２の不純物を活性化するために前記島状
シリコン領域を熱アニールすることを特徴とする半導体
装置の作製方法。 - 【請求項１６】請求項１５において、 前記絶縁膜は陽極酸化法によって形成されることを特徴
とする半導体装置の作製方法。 - 【請求項１７】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記結晶化されたシリコン膜に第１の濃度で選択的にリ
ンを注入して低濃度不純物領域を形成し、 前記結晶化されたシリコン膜に前記第１の濃度より大き
い第２の濃度で選択的にリンを注入してソース領域及び
ドレイン領域を形成し、 前記低濃度不純物領域、前記ソース領域及び前記ドレイ
ン領域中の前記リンを活性化するために前記シリコン膜
を熱アニールすることを特徴とする半導体装置の作製方
法。 - 【請求項１８】請求項１７において、 前記低濃度不純物領域中の前記リンの濃度は１×１０13
〜８×１０13ｃｍ-2であることを特徴とする半導体装置
の作製方法。 - 【請求項１９】請求項１７において、 前記ソース領域及び前記ドレイン領域中の前記リンの濃
度は、１×１０15〜８×１０15ｃｍ-2であることを特徴
とする半導体装置の作製方法。 - 【請求項２０】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記結晶化されたシリコン膜のチャネル形成領域上に第
１のマスクを形成し、 前記第１のマスクをマスクとして前記シリコン膜中に第
１の濃度でリンを注入して低濃度不純物領域を形成し、 前記チャネル形成領域及び前記低濃度不純物領域上に第
２のマスクを形成し、 前記第２のマスクをマスクとして前記シリコン膜中に前
記第１の濃度より大きい第２の濃度でリンを注入してソ
ース領域及びドレイン領域を形成し、 前記ソース領域、前記ドレイン領域及び低濃度不純物領
域中の前記リンを活性化するために熱アニールすること
を特徴とする半導体装置の作製方法。 - 【請求項２１】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域中にプラズマドーピング法によっ
て、第１の濃度でリンを注入して低濃度不純物領域を形
成し、 前記島状シリコン領域中にプラズマドーピング法によっ
て、前記第１の濃度より大きい第２の濃度でリンを注入
してソース領域及びドレイン領域を形成し、 前記ソース領域、前記ドレイン領域及び低濃度不純物領
域中の前記リンを活性化するために熱アニールすること
を特徴とする半導体装置の作製方法。 - 【請求項２２】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域のチャネル形成領域上に第１のマ
スクを形成し、 前記第１のマスクをマスクとして前記島状シリコン領域
中に第１の濃度でリンを注入して低濃度不純物形成領域
を形成し、 前記チャネル形成領域及び前記低濃度不純物形成領域上
に第２のマスクを形成し、 前記島状シリコン領域に前記第１の濃度よりも大きい第
２の濃度で前記リンを注入して、前記島状シリコン領域
にソース領域、ドレイン領域及び低濃度不純物領域を形
成し、 前記ソース領域、前記ドレイン領域及び前記低濃度不純
物形成領域中の前記リンを活性化するために前記島状シ
リコン領域を熱アニールすることを特徴とする半導体装
置の作製方法。 - 【請求項２３】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域上にゲート絶縁膜を形成し、 前記島状シリコン領域のチャネル形成領域上に第１のマ
スクを形成し、 前記第１のマスクをマスクとして、前記島状シリコン領
域中に第１の濃度でリンを注入して低濃度不純物形成領
域を形成し、 前記チャネル形成領域及び前記低濃度不純物形成領域上
に第２のマスクを形成し、 前記島状シリコン領域に前記第１の濃度よりも大きい第
２の濃度で前記リンを注入して、前記島状シリコン領域
にソース領域、ドレイン領域及び低濃度不純物領域を形
成し、 前記ソース領域、前記ドレイン領域及び前記低濃度不純
物形成領域中の前記リンを活性化するために前記島状シ
リコン領域を熱アニールすることを特徴とする半導体装
置の作製方法。 - 【請求項２４】絶縁基板上にアモルファスシリコン膜を
形成し、 前記アモルファスシリコン膜の結晶化を促進させる元素
を前記アモルファスシリコン膜に注入し、 前記アモルファスシリコン膜と前記元素を熱アニールし
て前記アモルファスシリコン膜を結晶化し、 前記シリコン膜を複数の島状シリコン領域にパターニン
グし、 前記島状シリコン領域上にゲート絶縁膜を形成し、 前記島状シリコン領域のチャネル形成領域上に導電膜を
形成し、 前記導電膜をマスクとして、前記島状シリコン領域中に
第１の濃度でリンを注入して低濃度不純物形成領域を形
成し、 前記導電膜の側面に絶縁膜を形成し、 前記島状シリコン領域に前記第１の濃度よりも大きい第
２の濃度で前記リンを注入して、前記島状シリコン領域
にソース領域、ドレイン領域及び低濃度不純物領域を形
成し、 前記ソース領域、前記ドレイン領域及び前記低濃度不純
物形成領域中の前記リンを活性化するために前記島状シ
リコン領域を熱アニールすることを特徴とする半導体装
置の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001025569A JP3535465B2 (ja) | 1993-03-22 | 2001-02-01 | 半導体装置の作製方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-86748 | 1993-03-22 | ||
| JP8674893 | 1993-03-22 | ||
| JP2001025569A JP3535465B2 (ja) | 1993-03-22 | 2001-02-01 | 半導体装置の作製方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001014643A Division JP3535463B2 (ja) | 1993-03-22 | 2001-01-23 | 半導体回路の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001250960A true JP2001250960A (ja) | 2001-09-14 |
| JP3535465B2 JP3535465B2 (ja) | 2004-06-07 |
Family
ID=26427834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001025569A Expired - Lifetime JP3535465B2 (ja) | 1993-03-22 | 2001-02-01 | 半導体装置の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3535465B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040044726A (ko) * | 2002-11-21 | 2004-05-31 | 삼성전자주식회사 | 박막 트랜지스터 및 이의 제조 방법 |
| JP2005532685A (ja) * | 2002-07-05 | 2005-10-27 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｔｆｔ電子装置とその製造 |
| KR100815894B1 (ko) * | 2001-09-21 | 2008-03-21 | 엘지.필립스 엘시디 주식회사 | Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법 |
-
2001
- 2001-02-01 JP JP2001025569A patent/JP3535465B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100815894B1 (ko) * | 2001-09-21 | 2008-03-21 | 엘지.필립스 엘시디 주식회사 | Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법 |
| JP2005532685A (ja) * | 2002-07-05 | 2005-10-27 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｔｆｔ電子装置とその製造 |
| KR20040044726A (ko) * | 2002-11-21 | 2004-05-31 | 삼성전자주식회사 | 박막 트랜지스터 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3535465B2 (ja) | 2004-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3535205B2 (ja) | 薄膜トランジスタの作製方法 | |
| KR100203982B1 (ko) | 반도체장치 및 그의 제작방법 | |
| US6261875B1 (en) | Transistor and process for fabricating the same | |
| US5858823A (en) | Semiconductor circuit for electro-optical device and method of manufacturing the same | |
| JP2000174289A (ja) | 半導体装置およびその作製方法 | |
| JP3869189B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3402380B2 (ja) | 半導体回路およびその作製方法 | |
| US6709907B1 (en) | Method of fabricating a thin film transistor | |
| JPH06275808A (ja) | 半導体回路およびその作製方法 | |
| JP3369244B2 (ja) | 薄膜トランジスタ | |
| JP3359691B2 (ja) | 薄膜トランジスタの作製方法 | |
| JPH06275806A (ja) | 半導体回路およびその作製方法 | |
| JP2001250960A (ja) | 半導体装置の作製方法 | |
| JPH0832074A (ja) | 半導体装置およびその製造方法 | |
| JPH06275640A (ja) | 薄膜トランジスタおよびその作製方法 | |
| JP2001244475A (ja) | 半導体回路 | |
| JP3333489B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP3181901B2 (ja) | 薄膜トランジスタ | |
| JP3181817B2 (ja) | 薄膜トランジスタ | |
| JP3362023B2 (ja) | 半導体装置の作製方法 | |
| JP3369530B2 (ja) | 薄膜トランジスタの作製方法 | |
| JP2000269502A (ja) | 半導体装置 | |
| JPH11330488A (ja) | 半導体装置およびその作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040309 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040311 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |