JP2001250390A - 不揮発性半導体メモリおよびそのスレシホールド電圧制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 所望の範囲を逸脱してシフトされたセルのス
レシホールド電圧を、誤動作や誤検知の発生を抑制しつ
つ、かつ動作の高速性を損なわずに、所望の範囲に回復
させること。 【解決手段】 複数のメモリセルのスレシホールド電圧
Ｖ_THを、消去ベリファイ電圧Ｖ_EVを上限としたある範囲
に一括してシフトさせる。この後、ある範囲に一括して
シフトされたスレシホールド電圧Ｖ_THの下限を、消去ベ
リファイ電圧Ｖ_EVに近い第１の過消去ベリファイ電圧Ｖ
_OEV1にシフトさせる。この後、第１の過消去ベリファイ
電圧Ｖ_OEV1にシフトされたスレシホールド電圧Ｖ_THの下
限を、さらに消去ベリファイ電圧Ｖ_EVに近い第２の過消
去ベリファイ電圧Ｖ_OEV2にシフトさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性半導体メ
モリのスレシホールド電圧を制御する技術に係わり、特
に過消去セルのスレシホールド電圧を、適正なスレシホ
ールド電圧の範囲にシフトする技術に関する。

【０００２】

【従来の技術】従来、不揮発性半導体メモリ（フラッシ
ュメモリ）では、選択されたメモリセル（以下単にセル
という）に対し、ホットエレクトロンをドレイン側から
浮遊ゲートに注入してデータを書き込み、ファウラー−
ノルドハイム（Fowler-Nordheim）トンネル電流のメカ
ニズムにより、エレクトロンを浮遊ゲートからソース拡
散層に、あるいはチャネル全面を介して基板に引き抜い
てデータを消去する方式が用いられてきた。セルは、た
とえば６４ｋバイト（５１２ｋビット）といった単位
で、一つのブロックを構成している。消去時には、デー
タを、たとえばブロック単位で一括消去する。この一括
消去時のセルのスレシホールド電圧の分布について、図
２２を参照して説明する。

【０００３】図２２に示すように、消去動作は、最も消
去が遅いビットが、所望のスレシホールド電圧Ｖ_THとな
るまで繰り返し行われる。この電圧を消去ベリファイ電
圧Ｖ _EVと呼ぶ。消去ベリファイ電圧Ｖ_EVの値は、できる
限り低くすることが望まれる。データ読み出し時に選択
ワード線に与える電圧と、消去ベリファイ電圧Ｖ_EVの値
との差ΔＶを大きくするためである。この電圧差ΔＶが
大きい程、データ読み出し時、セルが流すオン電流が大
きくなり、データを、より高速に読み出すことができ、
不揮発性半導体メモリの性能が向上する。

【０００４】ところで、ブロック単位で一括消去を行っ
た場合、消去速度がセル毎にばらついているため、一括
消去後のスレシホールド電圧Ｖ_THは、図２２に示すよう
に、ある分布幅Ｄを有してばらつく。このようなスレシ
ホールド電圧Ｖ_THのばらつきは、いろいろな要因で起こ
るが、ゲート酸化膜中へのトラップの発生や、その消滅
も関係する。このため、書き換えを繰り返すと、突然、
あるセルの消去速度が速くなったり、それがまた元に戻
ったりする現象が起こる。

【０００５】消去速度が速くて、スレシホールド電圧Ｖ
_THが下がり過ぎたセル、たとえばスレシホールド電圧Ｖ
_THが、データ読み出し時に非選択ワード線に与える電圧
以下に下がったセル（以下過消去セルと呼ぶ）が発生す
ると、その後の書き込み動作時や、読み出し動作時に、
いくつかの問題が発生する。

【０００６】図２３は、不揮発性半導体メモリ（フラッ
シュメモリ）のセルアレイを示す回路図である。

【０００７】図２３に示すように、セルＭＣは、セルア
レイ中にマトリクス状に配置され、そのドレイン端子Ｄ
は、図中横方向に走るビット線ＢＬ（ＢＬ１、ＢＬ２、
ＢＬ３、ＢＬ４、…）に接続され、その制御ゲートＣＧ
は、図中縦方向に走るワード線ＷＬ（ＷＬ１、ＷＬ２、
ＷＬ３、ＷＬ４、…）に接続されている。また、そのソ
ース端子は、図中縦方向に走るソース線ＳＬに接続され
ている。

【０００８】ここで、過消去セルがセルアレイ中に発生
した場合の問題を、図２４を参照して説明する。なお、
図２４は、書き込み動作時のセルアレイのバイアス状態
を示している。

【０００９】図２４に示すように、過消去セル（たとえ
ば図２４中のセルＭＣ32）がセルアレイ中に発生してい
るとする。過消去セルＭＣ32は、過大なリーク電流Ｉ
_LEAKを、そのドレイン端子Ｄからそのソース端子Ｓに向
けて流す。このため、過消去セルＭＣ32が接続されてい
るビット線ＢＬ２には、その後の動作において、過大な
リーク電流Ｉ_LEAKが流れることになる。たとえばこの過
大なリーク電流Ｉ_LEAKは、一般的に消去動作の次に行わ
れる書き込み動作において、ビット線ＢＬ２の電圧を降
下させる。このため、ビット線ＢＬ２に接続されてい
る、あるセル（たとえば図２４中のセルＭＣ12）にデー
タを書き込もうとしたとき、書き込み時間の増大や、場
合によっては書き込み不可能等の問題を発生させる。

【００１０】また、最近の不揮発性半導体メモリでは、
書き込み動作時にビット線ＢＬに与えるバイアス電圧
を、チャージポンプ回路を用いて、低い電源電圧から昇
圧して発生させている。このような不揮発性半導体メモ
リでは、リーク電流Ｉ_LEAKに起因したビット線ＢＬの電
圧の降下が、特に発生しやすい。

【００１１】また、書き込みができたとしても、読み出
し動作時にビット線ＢＬにリーク電流Ｉ_LEAKが流れる
と、そのビット線ＢＬにドレイン端子を接続した全ての
セルのデータが、データ“１”と誤検知されたりする。
あるいはデータ“１”と誤検知される程ひどくなくて
も、リーク電流Ｉ_LEAKによって、データ“０”のセルか
らの読み出し速度が遅くなったりする問題が発生する。

【００１２】このような過消去セルの発生頻度は、消去
ベリファイ電圧Ｖ_EVを下げる程、高まる。

【００１３】しかし、その一方で、上述したように、消
去ベリファイ電圧Ｖ_EVを下げる程、不揮発性半導体メモ
リの性能を向上できるために、できる限り消去ベリファ
イ電圧Ｖ_EVは下げたい、という要求がある。

【００１４】そこで、不揮発性半導体メモリに、一括消
去の後、下がり過ぎたスレシホールド電圧Ｖ_THを、所望
の値まで回復させる機能を搭載することが提案されてい
る。

【００１５】その一つは、スレシホールド電圧Ｖ_THが下
がり過ぎたセルが接続されているビット線ＢＬを検知し
て、ワード線ＷＬの電圧を例えば０Ｖ近辺の電位に固定
しつつ、そのビット線ＢＬに高い電圧を印加する。これ
により、下がり過ぎたスレシホールド電圧Ｖ_THを、所望
の値に上昇させる、という方法である。この方法は、S.
Yamadaらにより、IEDM Tech. Dig. pp307-310(1991)に
開示されており、現在では、自己収束（Self-convergen
ce）法と呼ばれている。自己収束動作時のセルのバイア
ス状態の一例を図２５に示しておく。

【００１６】しかし、自己収束法では、スレシホールド
電圧Ｖ_THを所望の値に上昇させるのに、その所望のスレ
シホールド電圧が比較的高い値にある場合、たとえば通
常の書き込み動作に比較し、非常に時間がかかる。上記
文献に開示されているデータからも判るように、スレシ
ホールド電圧Ｖ_THを０Ｖ以上に上昇させるのには数ｍｓ
以下の時間で良いが、１Ｖ以上に上昇させるためには数
十ｍｓ以上といった時間がかかる事になっている。メモ
リセルのチャネル長が短い最近のセルでは、−１V〜０V
付近までは、さらに短い時間で上昇し、例えば1ms程度
で０V付近まで上昇し、−１Vであればずっと短い時間で
上昇するが、それ以上のスレシホールド電圧に上昇させ
るのは、上昇速度が飽和するので、微細化しても長い時
間がかかってしまう場合が多い。このため、スレシホー
ルド電圧Ｖ_THを上昇させなくてはいけないセルの数が多
いと、この方法のみを用いて、これら全てのセルのスレ
シホールド電圧Ｖ_THを所望の、例えば１Vあるいはそれ
以上といった値に上昇させるのには、チップ全体で、非
現実的な時間がかかることになる。

【００１７】また、一つのビット線ＢＬに、複数の過消
去セルが接続されていた場合、複数の過消去セルを介し
てリーク電流が流れる。このため、自己収束動作時にビ
ット線ＢＬの電圧が降下し、それだけで、スレシホール
ド電圧Ｖ_THを所望の値に上昇させるまでの時間が非常に
長くなってしまうこともある。

【００１８】また、他の方法として、過消去セルを、ワ
ード線ＷＬの電圧を一定電圧でスキャンして検知し、検
知した過消去セルを選択し、選択した過消去セルに接続
されているワード線ＷＬとビット線ＢＬとにそれぞれ所
望の電圧を与えて、過消去セルのスレシホールド電圧Ｖ
_THを所望の値になるまでデータを書き込む、という方法
がある。この方法は、S.Atsumiらにより、U.S. Patent
No.5,568,419（対応日本出願特許公開番号：特開平８−
４５２８４号）に開示されており、一般に弱プログラム
（Weak-program）法と呼ばれている。弱プログラム動作
時の選択セルのバイアス状態の一例を図２６Ａに示して
おく。

【００１９】この弱プログラム法では、過消去セルに接
続されているワード線ＷＬとビット線ＢＬとにそれぞれ
所望の電圧を積極的に与えることで、ドレインから電子
を浮遊ゲートに注入する。このため、通常の書き込み動
作と同様に、たとえばμｓ単位の書き込みパルスを、選
択ワード線およびビット線に対して与えることで、スレ
シホールド電圧Ｖ_THを高速に所望の値に上昇させること
ができる。

【００２０】また、弱プログラム法では、自己収束法と
異なり、過消去セルを選択して弱い書き込みを行う。こ
のため、図２６Ｂに示すように、非選択セルにおいて
は、そのワード線ＷＬ（非選択ワード線）の電圧を、た
とえば−１Ｖといった電圧に設定でき、同一ビット線Ｂ
Ｌに存在する他の過消去セルが流す電流を最小限に抑え
ることができる。

【００２１】しかし、弱プログラム法では、スレシホー
ルド電圧Ｖ_THが、非常に低い値まで低下したセルが発生
した場合、実際に過消去セルの検知がうまくいかずに、
誤動作を引き起こす可能性がある。これについて、図２
７を参照して説明する。

【００２２】図２７に示すように、まず、非選択ワード
線（図２７ではＷＬ２、ＷＬ３、ＷＬ４、…）は、たと
えば−１Ｖといった電圧にされる。これにより、非選択
ワード線に接続されているセルはそれぞれ、そのスレシ
ホールド電圧Ｖ_THが−１Ｖを超えていれば、カットオフ
される。

【００２３】一方、選択ワード線（図２７ではＷＬ１）
の電圧は、たとえば検知したいスレシホールド電圧Ｖ_TH
より一定量高い値に設定し、選択ビット線（図２７では
ＢＬ２）に読み出し用バイアス電圧、たとえば０．５Ｖ
を与えて読み出し動作をさせる。たとえばスレシホール
ド電圧Ｖ_THが１Ｖ以下のセルを検知したいのであれば、
選択ワード線ＷＬ１には、たとえば２Ｖの電圧を与え
る。また、選択ビット線ＢＬ２には、０．５Ｖの電圧を
与える。非選択ビット線（図２７ではＢＬ１、ＢＬ３、
ＢＬ４、…）は、たとえば開放する（OPEN）。

【００２４】このようなバイアス状態により、検知しよ
うとするセル（図２７ではセルＭＣ12）が選択され、ビ
ット線ＢＬ２に規定値以上のオン電流Ｉ_ONが流れるか否
かを検知する。流れなければスレシホールド電圧Ｖ_THは
“１Ｖを超える”と判断され、“弱プログラムの必要無
し”と判断される。

【００２５】規定値以上のオン電流Ｉ_ONが流れれば、ス
レシホールド電圧Ｖ_THは“１Ｖ以下”と判断され、“弱
プログラムの必要有り”と判断される。

【００２６】このようにして選択セルＭＣ12が過消去か
否かが検知され、もし過消去であれば、選択セルＭＣ12
に対して弱プログラムが行われる。

【００２７】ところが、同じビット線ＢＬ２に、スレシ
ホールド電圧Ｖ_THが−２Ｖ未満のセルが接続されていた
とする（たとえば図２７中のセルＭＣ42）。この場合、
非選択ワード線ＷＬ４の電圧は−１Ｖであるため、非選
択セルＭＣ42は、規定値以上のオン電流Ｉ_ONを流す。こ
の結果、検知しようとしているセルＭＣ12のスレシホー
ルド電圧Ｖ_THの状態に係わらず、そのスレシホールド電
圧Ｖ_THは“１Ｖ以下”と判断されてしまう。

【００２８】もし、選択セルＭＣ12のスレシホールド電
圧Ｖ_THが１Ｖを超え、適正値であった場合、これは、選
択セルＭＣ12のスレシホールド電圧Ｖ_THを誤検知したこ
とになる。このため、適正なスレシホールド電圧Ｖ_THで
ある選択セルＭＣ12に対して、弱プログラムが行われて
しまう。

【００２９】上記誤検知に起因した弱プログラム動作
は、非選択セルＭＣ42が規定値以上のオン電流Ｉ_ONを流
す限り、繰り返し続けられる。この結果、選択セルＭＣ
12のスレシホールド電圧Ｖ_THは、どんどん上昇し、消去
ベリファイ電圧Ｖ_EVを超え、やがて、そのスレシホール
ド電圧Ｖ_THは、データ読み出し時に“１”読み出しとな
る値を超えてしまう可能性がある。

【００３０】スレシホールド電圧Ｖ_THが、“１”読み出
しとなる値を超えてしまえば、データを消去したにも関
わらず（データ読み出し時に“１”読み出しとなる）、
データが消去されていないこと（データ読み出し時に
“０”読み出しとなる）を意味する。このような現象が
起きてしまったチップは“不良”である。

【００３１】また、図２８に示すように、同じビット線
ＢＬ２に、スレシホールド電圧Ｖ_THが−２Ｖ以上ではあ
るが、−１Ｖ未満のセル（たとえば図２８中のセルＭＣ
32）が接続されていた、とする。この場合、図２７を参
照して説明したような誤検知とはならないが、非選択セ
ルＭＣ32は、リーク電流Ｉ_LEAKを流す。このリーク電流
Ｉ_LEAKは、検知しようとしている選択セルＭＣ12が流す
電流に加算されることになる。これもまた、選択ＭＣ12
への書き込み過ぎの原因となる。

【００３２】たとえば選択ワード線ＷＬ１の電圧を２Ｖ
とし、選択ビット線ＢＬ２に流れるオン電流Ｉ_ONが、た
とえば１０μＡ以下になれば、選択セルＭＣ12のスレシ
ホールド電圧Ｖ_THが１Ｖを越えたとして、弱プログラム
動作を終了する設計になっていたとする。

【００３３】ところが、非選択セルＭＣ32が５μＡのリ
ーク電流Ｉ_LEAKを流していたとすると、選択セルＭＣ12
のオン電流Ｉ_ONが５μＡ以下にならないと、弱プログラ
ム動作は終了しない。これは、選択セルＭＣ12のスレシ
ホールド電圧Ｖ_THが、既に１Ｖを越え、適正値になって
いるのに、弱プログラム動作が終了しないことを意味す
る。これは、選択セルＭＣ12に対して、書き込み過ぎを
発生させる可能性がある。

【００３４】もし、書き込み過ぎが発生してしまうと、
上記データを消去したにも関わらず、データが消去され
ていないという現象を起こす。

【００３５】また、“１”読み出しとなるスレシホール
ド電圧Ｖ_THの値を超えないまでも、スレシホールド電圧
Ｖ_THが消去ベリファイ電圧Ｖ_EV以上になってしまうと、
それは電圧差ΔＶの不足、即ち読み出し電流のマージン
不足を招く。マージン不足は、読み出し動作を遅くさせ
る。

【００３６】また、非選択セルＭＣ32がリーク電流Ｉ
_LEAKを流していた場合、このリーク電流Ｉ_LEAKによって
ビット線ＢＬ２の電圧は、元の設定値より下がってしま
う。

【００３７】弱プログラム動作時、非選択ワード線はそ
れぞれ−１Ｖに固定されているが、ビット線ＢＬ２を、
選択セルＭＣ12と共有する非選択セルＭＣ22、ＭＣ32、
ＭＣ42、…はそれぞれ、そのドレインに電圧がかかって
いる。このため、これら非選択セルにおいては、そのス
レシホールド電圧Ｖ_THが、たとえば自己収束と同じメカ
ニズムによって上昇する。非選択セルＭＣ32のスレシホ
ールド電圧Ｖ_THが上昇し、−１Ｖを超えると、非選択セ
ルＭＣ32は“カットオフ状態”となり、リーク電流Ｉ
_LEAKは突然減る。この結果、元の設定値より下がってい
たビット線ＢＬ２の電圧は、元の設定値に突然回復する
（突然上昇する）といった現象が起きる。

【００３８】このようにスレシホールド電圧Ｖ_THが−１
Ｖ未満の非選択セルＭＣ32が接続されているビット線Ｂ
Ｌ２では、その電圧が突然上昇することがあり、弱プロ
グラムの書き込み速度や、書き込み量の制御が、設計通
りにいかなくなる。ビット線ＢＬ２の電圧が突然上昇し
た結果、選択セルＭＣ12には、データが所望のスレシホ
ールド電圧Ｖ_THを超えて書き込まれる、といった現象が
起きることもある。

【００３９】この現象は、弱プログラム動作に、ステッ
プアップ（Step-up）法を併用していた場合に、特に顕
著である。ステップアップ法とは、選択セルＭＣ12に対
して弱プログラムを繰り返すごとに、ワード線ＷＬ１の
電圧をステップアップする、という方法である。ステッ
プアップ法は、たとえばH. Shigaらにより、Symposium
of VLSI Circuit Technical digest pp33-36(1999)に開
示されている。

【００４０】ステップアップ法は、選択ワード線ＷＬ１
の電圧を一定としたまま弱プログラムを繰り返す方法に
比べて、スレシホールド電圧Ｖ_THを、ずっと高速に所望
の値まで上昇させることができる。

【００４１】しかし、スレシホールド電圧Ｖ_THが−１Ｖ
未満のセルＭＣ32が接続されたビット線ＢＬ２では、リ
ーク電流Ｉ_LEAKが流れるために、その電圧が元の設定値
よりも下がってしまい、弱プログラムの速度が低下す
る。このため、弱プログラム動作の繰り返し回数が増
え、選択ワード線ＷＬ１の電圧のステップアップ回数は
増加する。この結果、選択ワード線ＷＬ１の電圧は、非
常に高い値まで上昇してしまうことになる。

【００４２】このようなステップアップ法を用いていた
場合、ビット線ＢＬ２の電圧が、上記メカニズムによっ
て突然上昇すると、非常に大きな書き込みが行われるこ
とになる。よって、データが所望のスレシホールド電圧
Ｖ_THを超えて書き込まれる、といった現象が特に顕著で
ある。

【００４３】同様の現象は、複数のビット線に対して、
同時にデータを読み書きする不揮発性半導体メモリの場
合に、特に起き易い。このような不揮発性半導体メモリ
のブロック図を図２９に示す。

【００４４】図２９に示すように、複数のビット線に対
して、同時にデータを読み書きする不揮発性半導体メモ
リは、１ブロック内に複数のＩ／Ｏ回路１０９を持つ。
これらＩ／Ｏ回路１０９にはそれぞれ、カラムセレクタ
１０７を介して何本かずつのビット線、たとえば１６本
ずつのビット線ＢＬ１〜ＢＬ１６、ＢＬ１７〜ＢＬ３
２、…が接続されている。カラムデコーダ１０８は、カ
ラムアドレスに応じたカラム選択信号を、カラム選択線
（ＣＳＬ１〜ＣＳＬ１６）を介して、複数のカラムセレ
クタ１０７それぞれに供給する。複数のカラムセレクタ
１０７はそれぞれ、たとえば１６本のビット線のうちの
１本を、カラム選択信号に応じて選択し、選択したビッ
ト線をＩ／Ｏ回路１０９に接続する。Ｉ／Ｏ回路１０９
とカラムセレクタ１０７とを接続する接続経路にはそれ
ぞれ、一つのチャージポンプ回路１０４の出力が接続さ
れている。弱プログラム時、書き込み用ビット線バイア
ス電圧は、一つのチャージポンプ回路１０４から、複数
のビット線に対して同時に供給される。

【００４５】このような不揮発性半導体メモリでは、選
択された複数のビット線のうちの一本にでも過大なリー
ク経路があれば、チャージポンプ回路１０４から出力さ
れた電圧が低下する。この結果、選択された複数のビッ
ト線全てにおいて、その電圧は元の設定値よりも下がっ
てしまう。

【００４６】また、図２９に示す不揮発性半導体メモリ
においては、自己収束法を用いた場合においても、自己
収束に要する時間の増大を招く。つまり、上述したよう
に選択された複数のビット線のうちの一本にでも過大な
リーク経路があれば、選択された複数のビット線全てに
おいて、その電圧は元の設定値よりも下がってしまうか
らである。

【００４７】また、上記説明は全て、説明を簡単にする
ために、同一ビット線に、非常にスレシホールド電圧の
低いセルが１個存在した場合について説明しているが、
実際にはスレシホールド電圧が低めのセルが多数存在す
る場合でも、そのリーク電流の総和が大きくなると、同
様の誤動作問題が起きることになる。

【００４８】これらに対して、Weak-programの時の誤動
作を対策する方法として、リークのあるビット線を検知
後、まず、そのビット線の全セルにWeak-program動作を
行ない、リークがなくなった後に、所望のスレシホール
ド電圧より低いセルを検知して、最初のWeak-programと
同一のバイアス条件で、Weak−programを行なう方法が
特開平８−１０６７９３号公報に高橋らにより開示され
ている。しかしながら、この方法も２つの大きな問題が
ある。一つには、Weak-programと同一のバイアス条件
で、全セルに書き込みを行なうと、もともとスレシホー
ルド電圧が消去verify電圧に近い、スレシホールドの高
いセルにも書き込み動作が行なわれる為に、そのセルも
さらに書き込みをされて、消去Verifyレベルを超えてし
まう事である。特開平８−１０６７９３号公報の図１７
には、高いスレシホールド電圧のセルのスレシホールド
電圧はWeak-program動作で低下していくと示されている
が、実際のデバイスの例えば2.5V以下の消去verify電圧
と、Weak-program時のワード線電圧４Vの条件では通常
上昇してしまう場合が多い。その実際の特性は、例え
ば、H. ShigaらによるSymposium of VLSI Circuit Tech
nical digest pp33-36(1999)にも示されている。また全
セルに順次、Weak-program動作をかけると長い時間がか
かってしまう問題も発生する。１つのセルへの書き込み
時間を短くできたとしても、同一ビット線に接続される
セルは、1K〜2K個あり、どのセルに書き込みが必要かは
判別できないので、そのビット線上の全セルのワード線
を順次上げて書き込みを行なう必要がある為である。実
際のメモリセルへの印加時間に加えて、ワード線をスイ
ッチングして上げ下げするにも時間を要する。従って、
例えば最初は同一ビット線上の全てのセル、次に必要な
セルの２段階でスレシホールド電圧を一定範囲に入れよ
うとする場合も、従来開示されている両段階を同様の電
位で実行するのは、誤動作の発生の危険性及び動作速度
の両面から、望ましくないものであった。

【００４９】

【発明が解決しようとする課題】この発明は、上記の事
情に鑑み為されたもので、その主要な目的は、所望の範
囲を逸脱したメモリセルのスレシホールド電圧を、誤動
作や誤検知の発生を抑制しつつ、かつ動作の高速性を損
なわずに、所望の範囲に回復させることが可能な不揮発
性半導体メモリおよびそのスレシホールド電圧制御方法
を提供することにある。

【００５０】

【課題を解決するための手段】上記目的を達成するため
に、この発明では、複数のメモリセルのスレシホールド
電圧を、第１のレベルを上限および下限の一方としたあ
る範囲に一括してシフトさせた後、シフトされたスレシ
ホールド電圧の上限および下限の他方を、前記第１のレ
ベルに近い第２のレベルに、第２のレベルを逸脱するメ
モリセルを含む複数のメモリセルを第一のバイアス条件
で一括してまずシフトさせる。この時のバイアス条件
は、実際には第二のレベルを逸脱していないセルに印加
されても問題を引き起こさず、さらに第二のレベルを逸
脱しているセルは高速に第二のレベルに到達する適切な
バイアス条件を印加する。具体的にはワード線を０〜―
１Vといった低い電圧に設定し、第二の範囲を逸脱した
セルが含まれると検知されたビット線には４〜５V等の
電圧を印加する、いわゆる自己収束法を用いる。

【００５１】なお、この動作において、回路動作を簡略
にする為、第二のレベルを逸脱するメモリセルを含まな
いビット線にもバイアスが印加される事があっても構わ
ない。

【００５２】この後、前記第２のレベルにシフトされた
スレシホールド電圧の上限および下限の他方を、前記第
２のレベルよりもさらに第１のレベルに近い第３のレベ
ルに第一のバイアス条件とは異なる第二のバイアス条件
でシフトさせる。例えば、第三のレベルを逸脱したセル
のみを選択し、そのセルのワード線に２V、ドレインに
４〜５Vを印加する。このように第二のバイアス条件で
は、第一と第二で同様の電荷注入メカニズムを用いる場
合は、第一のバイアス条件よりもワード線の電圧を高く
設定する。ワード線電圧は、セルの書き込み速度をモニ
タしつつ順次上昇させていくステップアップ法を用いる
と、さらに短時間に所望の第三のレベルに入れる事がで
きる。なお、非選択ワード線には、第二のレベルに入っ
ているメモリセルであれば問題になるようなリーク電流
を発生させない電圧に固定する。例えば、−１V〜０Vと
いった電圧である。

【００５３】このような不揮発性半導体メモリである
と、複数のメモリセルのスレシホールド電圧の上限およ
び下限の他方を、まず、第２のレベルに短時間で一括に
シフトさせる。このため、スレシホールド電圧の上限お
よび下限の他方を、第３のレベルにシフトさせる際、複
数のメモリセルを上記第２のレベルに基いて、非選択ワ
ード線に適切なバイアスを印加する事で確実にカットオ
フさせることが可能となる。このため、スレシホールド
電圧の上限および下限の他方を、第３のレベルにシフト
させる際、たとえば弱プログラム法を用いたとしても、
たとえば誤動作や、誤検知の発生を抑制しつつ、所望の
範囲にシフトさせることができる。

【００５４】また、スレシホールド電圧の上限および下
限の他方を、段階的にシフトさせ、かつそれぞれのシフ
トに最適なバイアス条件を用いるため、一度に第３のレ
ベルまで上昇させる場合に比べて、それぞれのシフト量
は僅かで済む。このため、第２のレベルにシフトさせる
際、たとえば全ワード線を全て０Vあるいはその前後の
電位とし、同一ビット線上の全セルのビット線に一括し
て電圧をかける自己収束法を用いたとしても、スレシホ
ールド電圧をシフトさせる動作の高速性が損なわれ難
い。さらに第三のレベルから逸脱したセルを確実に検知
できる状態にした後に、第三のレベルから逸脱したメモ
リセルを検知して、このメモリセルに対しては、第二の
レベルに入れる場合とは異なったバイアス条件を設定し
て、短時間に所望の値にスレシホールド電圧をもってい
くものである。

【００５５】

【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。

【００５６】以下の説明では、データを読み出したと
き、ビット線に流れた電流が既定値以上（即ちセルが
“オン”）の場合をデータ“１”、あるいは“１”読み
出し、反対に既定値未満（即ちセルが“オフ”）の場合
をデータ“０”、あるいは“０”読み出しとする。な
お、データ“１”か“０”かを記憶する二値メモリを例
示するが、この発明は、多値メモリにも当然適用でき
る。

【００５７】［第１の実施形態］図１Ａは、この発明が
適用される不揮発性半導体メモリの一例を概略的に示す
ブロック図である。

【００５８】図１Ａに示すように、不揮発性半導体メモ
リは、メモリセルアレイ１（以下、単にセルアレイとい
う）を有する。セルアレイ１には、複数のメモリセル
（以下単にセルという）ＭＣがマトリクス状に配置され
ている。図１Ｂにセルアレイ１の等価回路図を示す。図
１Ｂには、一例としてＮＯＲ型フラッシュメモリのセル
アレイ１が示されている。

【００５９】図１Ｂに示すように、セルＭＣのドレイン
端子Ｄはビット線ＢＬに接続され、そのソース端子Ｓは
ソース線ＳＬに接続され、そのゲート（制御ゲートＣ
Ｇ）はワード線ＷＬに接続されている。セルＭＣは、チ
ャネルと制御ゲートＣＧとの間に、電子を蓄積する浮遊
ゲートＦＧを有する。セルＭＣは、浮遊ゲートに蓄積す
る電子の量を変えることで、スレシホールド電圧Ｖ_THを
可変に設定できる。データが“１”か“０”かは、スレ
シホールド電圧Ｖ_THに応じて設定され、セルＭＣに記憶
される。

【００６０】制御回路２は、外部から供給されたコマン
ドＣＭＤに基づいて、データ書き込み時、またはデータ
消去時にセルＭＣのスレシホールド電圧を制御する。た
とえば制御回路２は、特にビット線バイアス回路３、ソ
ース線制御回路４，およびワード線バイアス回路５など
を制御し、セルアレイ１のバイアス状態を変える。セル
アレイ１のバイアス状態を変えることで、セルＭＣのス
レシホールド電圧Ｖ_THが制御される。

【００６１】ビット線バイアス回路３は、ビット線ＢＬ
に対してビット線バイアス電圧を供給する。ビット線バ
イアス回路３は、たとえば制御回路２からの制御信号に
基づいて、ビット線バイアス電圧を、データ読み出し時
とデータ書き込み時とで互いに切り替える。

【００６２】ソース線バイアス回路４は、ソース線ＳＬ
に対してソース線バイアス電圧を供給する。ソース線バ
イアス電圧は、通常“０Ｖ”である。ただし、電子をソ
ース線ＳＬに対して放出させてデータ消去を行う方式の
場合、たとえば制御回路２からの制御信号に基づいて、
データ消去時、ソース線バイアス電圧Ｖ_SLを“０Ｖ”よ
り高い電圧とする。

【００６３】ワード線バイアス回路５は、ローデコーダ
６によって選択されたワード線ＷＬ、あるいは全てのワ
ード線ＷＬに対してワード線バイアス電圧を供給する。
ワード線バイアス回路５は、データ読み出し時、データ
書き込み時、データ消去時、たとえば制御回路２からの
制御信号に基づいて、ワード線バイアス電圧を、それぞ
れ切り替える。

【００６４】カラムセレクタ７は、カラムデコーダ８に
よって選択されたビット線ＢＬを、Ｉ／Ｏ回路９に接続
する。

【００６５】Ｉ／Ｏ回路９は、たとえばデータ読み出し
時、選択されたビット線ＢＬに流れた電流を既定値Ｉ
_REFと比較し、データ“０”かデータ“１”かの判断を
行う。

【００６６】アドレスバッファ１０は、ローアドレスを
ローデコーダ６に供給するとともに、カラムアドレスを
カラムデコーダ８に供給する。

【００６７】アドレスカウンタ１１は、通常、外部から
供給されるアドレスを、チップ内部で発生させる必要が
あるとき、たとえば制御回路２からの制御信号に基づい
て、アドレスをチップ内部で発生させる。アドレスカウ
ンタ１１は、アドレスをインクリメントし、異なるアド
レスを順次発生させてアドレスバッファ１０に供給す
る。

【００６８】ベリファイ回路１２は、データ書き込み
時、データ消去時に、スレシホールド電圧Ｖ_THが所望の
レベルであるか否かを検知する回路である。たとえばベ
リファイ回路１２は、データ書き込み後、またはデータ
消去後にベリファイを行った際、Ｉ／Ｏ回路９がデータ
“０”と判断したかデータ“１”と判断したかに基づい
て、スレシホールド電圧Ｖ_THが所望のレベルであるか否
かを検知する。

【００６９】図２は、この発明の第１の実施形態に係る
不揮発性半導体メモリのスレシホールド電圧制御方法を
示す流れ図で、特にデータ消去シークエンスに適用した
例を示している。

【００７０】まず、図２中のＳＴ．１に示すように、デ
ータ消去に先立ち、消去前プログラムを行う。消去前プ
ログラムでは、データを消去するブロック内の全て、も
しくは一部のワード線およびビット線に対して書き込み
パルスを与え、全てのセルにデータ“０”かデータ
“１”かのいずれかに揃える。図３Ａは、消去前プログ
ラム終了後のスレシホールド電圧Ｖ_THの分布を示してい
る。

【００７１】図３Ａに示すように、本例では、全てのセ
ルのスレシホールド電圧Ｖ_THが、スレシホールド電圧Ｖ
_THの分布がデータ消去後とは逆の分布となるようにデー
タ“０”の方向にシフトされる。

【００７２】次に、ＳＴ．２に示すように、データ消去
（ERASE）を行う。これにより、全てのセルのスレシホ
ールド電圧は、データ“０”からデータ“１”の方向に
シフトされる。

【００７３】本例では、データ消去に自動消去（AUTO-E
RASE）と呼ばれる方式を採用している。自動消去では、
データを消去した後（ＳＴ．２１）、消去ベリファイを
行い（ＳＴ．２２）、セルのスレシホールド電圧Ｖ_THが
消去ベリファイ電圧Ｖ_EV未満か否かを判断する（ＳＴ．
２３）。スレシホールド電圧Ｖ_THが消去ベリファイ電圧
Ｖ_EV以上である場合（ＮＯ．）には、データ消去を繰り
返す。図３Ｂは自動消去中のスレシホールド電圧Ｖ_THの
分布を示し、図３Ｃは自動消去終了後のスレシホールド
電圧Ｖ_THの分布を示している。

【００７４】このように消去ベリファイとデータ消去と
を繰り返すことで、図３Ｃに示すように、全てのセルの
スレシホールド電圧Ｖ_THは、まず、“Ｖ_TH＜Ｖ_EV”に規
定される。

【００７５】ここまでの工程は、周知の方法を使用する
ことが可能である。

【００７６】また、消去前プログラムについては必ずし
も行う必要は無いので、必要に応じて行われれば良い。

【００７７】次に、ＳＴ．３に示すように、スレシホー
ルド電圧Ｖ_THの分布幅を縮小化する。ここで、第１の実
施形態では、スレシホールド電圧Ｖ_THの下限値Ｖ_THMIN
を、少なくとも２段階以上に分けて段階的に上昇させ、
その分布幅を縮小化していく。

【００７８】その一例として本例では、図２に示すよう
に、下限値Ｖ_THMINを第一のバイアス条件で第１の下限
値に上昇させる第１の工程（ＳＴ．３１）と、この第１
の下限値を、第二のバイアス条件でさらに消去ベリファ
イ電圧Ｖ_EVに近い、第２の下限値に上昇させる第２の工
程（ＳＴ．３２）とを具備している。

【００７９】以下、第１の工程（ＳＴ．３１）、および
第２の工程（ＳＴ．３２）の具体例を説明する。

【００８０】第１の工程（ＳＴ．３１）では、スレシホ
ールド電圧Ｖ_THの下限値Ｖ_THMINを、第１の過消去ベリ
ファイ電圧Ｖ_OEV1以上に規定する。これにより、全ての
セルのスレシホールド電圧Ｖ_THは“Ｖ_OEV1＜Ｖ_TH＜
Ｖ_EV”に規定される。

【００８１】このように規定するための一例は、データ
が消去されるブロック内の全てのワード線に、ある一定
のバイアス電圧を印加した状態で、ビット線に流れるビ
ット線電流を、既定値Ｉ_REF-LEAK以下に減らすことであ
る。

【００８２】全てのワード線に印加する、ある一定のバ
イアス電圧の例は、第１の過消去ベリファイ電圧Ｖ_OEV1
であり、その数値例は“−１Ｖ”である。このとき、ス
レシホールド電圧Ｖ_THを“−１Ｖ”以上にするために
は、既定値Ｉ_REF-LEAKを、データ読み出し時の既定値Ｉ
_REFより小さく設定すると良い。

【００８３】たとえばワード線の電圧がセルのスレシホ
ールド電圧Ｖ_THより“１Ｖ”以上高くなったとき、ビッ
ト線に“１０μＡ”以上の電流が流れる、とする。この
“１０μＡ”を、データ読み出し時に、“０”読み出し
か“１”読み出しかを区別するための既定値Ｉ_REFとす
る。この場合、ビット線電流が“１０μＡ”以上の電流
が流れれば“１”読み出しとなり、反対に“１０μＡ”
未満ならば“０”読み出しとなる。

【００８４】このように読み出し時の既定値Ｉ_REFを
“１０μＡ”としたとき、リーク電流検知時（以下リー
クビット線チェックという）の既定値Ｉ_REF-LEAKを“１
０μＡ”未満、たとえば“１μＡ”に設定される。即
ち、リークビット線チェック時、ビット線に“１μＡ”
以上の電流が流れれば“１”読み出しとなり、反対に
“１μＡ”未満であれば“０”読み出しとなる。この状
態を目視化したものが図４Ａであり、これを実現するた
めの一回路構成例が図４Ｂである。

【００８５】図４Ｂに示すように、既定値発生回路１３
は、たとえばＩ／Ｏ回路９に対して既定値を供給する。
既定値発生回路１３には、たとえば制御回路２から出力
されたリークビット線チェックを制御する信号Ｓ_LEAKを
受けたとき、既定値を“１０μＡ”から“１μＡ”に切
り替える。

【００８６】いま、ワード線に印加される、ある一定の
バイアス電圧は“−１Ｖ”であるから、ビット線電流Ｉ
が“Ｉ≧１０μＡ”であれば、セルのスレシホールド電
圧Ｖ _THは“Ｖ_TH≦−２Ｖ”である、と想定できる。

【００８７】また、ビット線に流れる電流Ｉが“１０μ
Ａ＞Ｉ≧１μＡ”であれば、セルのスレシホールド電圧
Ｖ_THは“−２Ｖ＜Ｖ_TH≦−１Ｖ”である、と想定でき
る。

【００８８】よって、ビット線に流れる電流Ｉを“Ｉ＜
１μＡ”とすれば、セルのスレシホールド電圧Ｖ_THは
“Ｖ_TH＞−１Ｖ”にできる。

【００８９】このように“０”読み出しか“１”読み出
しかを区別するための既定値を、リークビット線チェッ
ク時に、読み出し時よりも厳しくし、たとえばビット線
に流れる電流を“１μＡ”未満とする。これにより、ス
レシホールド電圧Ｖ_THを、たとえば第１の過消去ベリフ
ァイ電圧Ｖ_OEV1以上にすることができる。

【００９０】なお、既定値Ｉ_REF-LEAKは“１μＡ”に設
定したが、この値は、ビット線の容量等、いくつかの要
素を勘案して適切に設定されればよい。

【００９１】ビット線に流れる電流を“１μＡ”未満と
する方法としては、自己収束法を好ましく用いることが
できる。以下、ＳＴ．３１に自己収束法を用いた場合の
一例を説明する。

【００９２】図２中のＳＴ．３１-1において、まず、カ
ラムアドレスを初期化する。

【００９３】次に、ＳＴ．３１-2において、リークビッ
ト線チェックを行う。これは、初期化されたカラムアド
レスによってビット線ＢＬ１を選択し、この選択ビット
線ＢＬ１のリーク電流を検知する。このときの既定値Ｉ
_REF-LEAKは、読み出し時の既定値Ｉ_REF未満の、たとえ
ば“１μＡ”とする。図５Ａに、リーク電流検知時のセ
ルアレイ１のバイアス状態を示す。

【００９４】図５Ａに示すように、データが消去される
ブロック内の全てのワード線ＷＬ１、ＷＬ２、ＷＬ３、
ＷＬ４、…は非選択とされ、たとえば非選択バイアス電
圧が印加されている。非選択バイアス電圧の数値例は
“−１Ｖ”である。選択ビット線ＢＬ１には、読み出し
用バイアス電圧が印加されている。読み出し用バイアス
電圧の数値例は“０．５Ｖ”である。非選択ビット線Ｂ
Ｌ２、ＢＬ３、ＢＬ４、…は開放状態（OPEN）か、ある
いは“０Ｖ”とする。また、ソース線ＳＬは“０Ｖ”と
する。

【００９５】次に、ＳＴ．３１-3において、図５Ａに示
すバイアス状態で、選択ビット線ＢＬ１に流れたリーク
電流が“１μＡ”未満か否かを判断する。これは、選択
ビット線ＢＬ１に流れたリーク電流を、既定値Ｉ
_REF-LEAKと比較して、“０”読み出しか“１”読み出し
かで判断する。

【００９６】この判断の結果、“０”読み出し、即ちリ
ーク電流は“１μＡ”未満と判断された場合（ＹＥ
Ｓ．）、ＳＴ．３１-4に進む。

【００９７】ＳＴ．３１-4では、カラムアドレスが最終
カラムアドレスであるか否かが判断される。ＳＴ．３１
-4において、“最終カラムアドレスではない”と判断さ
れた場合（ＮＯ．）、ＳＴ．３１-5に進む。

【００９８】ＳＴ．３１-5では、カラムアドレスがイン
クリメントされる。これは、たとえば現在のカラムアド
レスに“＋１”すれば良い。カラムアドレスをインクリ
メントした後、再度、ＳＴ．３１-2に戻る。

【００９９】ＳＴ．３１-2では、図５Ｂに示すように、
ビット線ＢＬ１に代わって、ビット線ＢＬ２が、インク
リメントされたカラムアドレスによって選択され、選択
ビット線ＢＬ２には読み出し用バイアス電圧（０．５
Ｖ）が印加される。

【０１００】次に、ＳＴ．３１-3において、図５Ｂに示
すバイアス状態で、選択ビット線ＢＬ２に流れたリーク
電流が、“１μＡ”未満か否かを判断する。

【０１０１】この判断の結果、“１”読み出し、即ちリ
ーク電流が“１μＡ”以上と判断された場合（Ｎ
Ｏ．）、ビット線ＢＬ２には、図５Ｂに示すようにスレ
シホールド電圧Ｖ_THが“−１Ｖ”以下のセル（図５Ｂで
はＭＣ32）が接続されている、と想定することができ
る。

【０１０２】よって、リーク電流は“１μＡ”以上と判
断された場合（ＮＯ．）、ＳＴ．３１-6に進む。

【０１０３】ＳＴ．３１-6では、自己収束動作を行う。
図５Ｃに、自己収束動作時のセルアレイ１のバイアス状
態を示す。

【０１０４】図５Ｃに示すように、ビット線ＢＬ２に、
読み出し用バイアス電圧よりも高い自己収束用バイアス
電圧（自己収束パルス）を印加する。自己収束用バイア
ス電圧の例は、たとえば書き込み用バイアス電圧と同じ
電圧であり、その数値例は“５Ｖ”である。

【０１０５】なお、ワード線ＷＬ１、ＷＬ２、ＷＬ３、
ＷＬ４、…には、自己収束に最適なバイアス電圧、たと
えば実際には“０Ｖ〜−１Ｖ”といった電圧を印加し、
非選択ビット線ＢＬ１、ＢＬ３、ＢＬ４、…は開放状態
（OPEN）か、あるいは“０Ｖ”、ソース線ＳＬは“０
Ｖ”とする。

【０１０６】図５Ｃに示すバイアス状態とすることで、
セルＭＣ32に対して自己収束がかかり、そのスレシホー
ルド電圧Ｖ_THは、一般に自己収束スレシホールド電圧Ｖ
_TH ^*と呼ばれる値に向かって上昇していく。

【０１０７】ここで、自己収束スレシホールド電圧Ｖ_TH
^*について説明しておく。この自己収束スレシホールド
電圧Ｖ_TH ^*は、たとえば紫外線消去後のセルのスレシホ
ールド電圧Ｖ_TH-UVに比例する。つまり、自己収束スレ
シホールド電圧Ｖ_TH ^*は、たとえばセルのチャネルの不
純物濃度を調節することで制御することが可能である
（参考文献： S.Yamada et al,“A SELF-CONVERGENCE E
RASING SCHEME FOR A SINPLE STACKED GATE FLASH EEPR
OM”, IEDM Tech. Dig. pp307-310(1991)）。

【０１０８】この第１の実施形態では、セルの自己収束
スレシホールド電圧Ｖ_TH ^*が、第１の過消去ベリファイ
電圧Ｖ_OEV1以上になるように、チャネルの不純物濃度が
調節されることが好ましい。これにより、スレシホール
ド電圧V_THが“−１Ｖ”以下であるセルについては、自
己収束のメカニズムによって、第１の過消去ベリファイ
電圧Ｖ_OEV1を上回る値に上昇する。

【０１０９】なお、自己収束スレシホールド電圧Ｖ_TH ^*
は、第１の過消去ベリファイ電圧Ｖ_{O EV1}以上、かつ消去
ベリファイ電圧Ｖ_EV未満の範囲内に設定されるのが好ま
しい。自己収束のメカニズムによって、セルのスレシホ
ールド電圧Ｖ_THが、消去ベリファイ電圧Ｖ_EV以上になっ
てしまうことを防ぐ観点からである。

【０１１０】自己収束動作を終えた後、再度、ＳＴ．３
１-2に進み、再度、図５Ｂに示すバイアス状態とする。

【０１１１】次に、ＳＴ．３１-3において、図５Ｂに示
すバイアス状態で、選択ビット線ＢＬ１に流れたリーク
電流が、“１μＡ”未満か否かを判断する。

【０１１２】この判断の結果、再度“１”読み出し、即
ちリーク電流が“１μＡ”以上と判断された場合（Ｎ
Ｏ．）には、再度、自己収束動作を繰り返す。

【０１１３】また、反対に“０”読み出し、即ちリーク
電流は“１μＡ”未満と判断された場合（ＹＥＳ．）に
は、ＳＴ．３１-4に進む。

【０１１４】ＳＴ．３１-4では、最終カラムアドレスか
否かが判断される。“最終カラムアドレスではない”
（ＮＯ．）と判断されたとき、ＳＴ．３１-5に進み、カ
ラムアドレスをインクリメントしたうえで、ＳＴ．３１
-2以降の動作を繰り返す。

【０１１５】また、反対に“最終カラムアドレスであ
る”（ＹＥＳ．）と判断されたとき、第１の工程（Ｓ
Ｔ．３１）が終了する。図３Ｄに第１の工程（ＳＴ．３
１）終了後のスレシホールド電圧Ｖ_THの分布を示す。

【０１１６】図３Ｄに示すように、第１の工程（ＳＴ．
３１）終了後、全てのセルのスレシホールド電圧Ｖ_THは
“Ｖ_OEV1＜Ｖ_TH＜Ｖ_EV”に規定される。

【０１１７】次に、第２の工程（ＳＴ．３２）に進む。

【０１１８】この第２の工程（ＳＴ．３２）には、弱プ
ログラム法を好ましく用いることができる。以下、第２
の工程（ＳＴ．３２）に、弱プログラム法を用いた場合
の一例を説明する。

【０１１９】まず、図２に示すＳＴ．３２-1において、
アドレスを初期化する。

【０１２０】次に、ＳＴ．３２-2において、過消去ベリ
ファイを行う。図６Ａに、リーク電流検知時のセルアレ
イ１のバイアス状態を示す。

【０１２１】これには、まず、図６Ａに示すように、初
期化されたアドレスによって選択されたワード線ＷＬ１
に、過消去ベリファイ用バイアス電圧を印加する。過消
去ベリファイ用バイアス電圧の数値例は、第２の過消去
ベリファイ電位Ｖ_OEV2を“１．５Ｖ”としたとき、これ
に“１Ｖ”を付加した“２．５Ｖ”である。“１Ｖ”を
付加する理由は、ワード線の電圧がセルのスレシホール
ド電圧Ｖ_THよりも“１Ｖ”以上高くなったときに、ビッ
ト線に流れる電流を“１０μＡ”とし、これを過消去ベ
リファイ時の既定値Ｉ_REFとするからである。この既定
値Ｉ_REFは、読み出し時と同じである。

【０１２２】なお、非選択ワード線ＷＬ２、ＷＬ３、Ｗ
Ｌ４、…には非選択バイアス電圧を印加しておく。非選
択バイアス電圧の数値例は、たとえば“−１Ｖ”であ
る。

【０１２３】次に、初期化されたアドレスによって選択
されたビット線ＢＬ１に、読み出し用バイアス電圧
（０．５Ｖ）を印加する。これにより、セルＭＣ11は、
過消去ベリファイの対象セルとして選択される。

【０１２４】なお、非選択ビット線ＢＬ２、ＢＬ３、Ｂ
Ｌ４、…は開放状態（OPEN）か、あるいは“０Ｖ”と
し、ソース線は“０Ｖ”とする。

【０１２５】次に、ＳＴ．３２-3において、図６Ａに示
すバイアス状態で、選択ビット線ＢＬ１に流れるオン電
流が、たとえば“１０μＡ”未満か否かを判断する。こ
れは、選択ビット線ＢＬ１のオン電流を、既定値Ｉ_REF
と比較して、“０”読み出しか“１”読み出しかで判断
する。

【０１２６】この判断の結果、“０”読み出し、即ちオ
ン電流は“１０μＡ”未満と判断された場合（ＹＥ
Ｓ．）、ＳＴ．３２-4に進む。

【０１２７】ＳＴ．３２-4では、アドレスが最終アドレ
スであるか否かが判断される。“最終アドレスではな
い”と判断された場合（ＮＯ．）、ＳＴ．３２-5に進
む。

【０１２８】ＳＴ．３２-5では、アドレスがインクリメ
ントされる。これは、たとえば現在のアドレスに“＋
１”すれば良い。アドレスをインクリメントした後、再
度、ＳＴ．３２-2に戻る。

【０１２９】このＳＴ．３２-2では、図６Ｂに示すよう
に、ビット線ＢＬ１に代わって、インクリメントされた
アドレスによって選ばれた選択ビット線ＢＬ２に、読み
出し用バイアス電圧（０．５Ｖ）を印加する。これによ
り、セルＭＣ12が、過消去ベリファイの対象セルとして
選択される。

【０１３０】次に、ＳＴ．３２-3において、図６Ｂに示
すバイアス状態で、ビット線ＢＬ２に流れたオン電流
が、“１０μＡ”未満か否かを判断する。

【０１３１】この判断の結果、“１”読み出し、即ちオ
ン電流が“１０μＡ”以上と判断された場合（Ｎ
Ｏ．）、選択セルＭＣ12のスレシホールド電圧Ｖ_THが
“１．５Ｖ”以下である、と想定することができる。

【０１３２】したがって、オン電流は“１０μＡ”以上
と判断された場合（ＮＯ．）、ＳＴ．３２-6に進む。

【０１３３】ＳＴ．３２-6では、弱プログラム動作が行
われる。図６Ｃに、弱プログラム動作時のセルアレイ１
のバイアス状態を示す。

【０１３４】図６Ｃに示すように、選択ワード線ＷＬ１
に、弱プログラム用ワード線バイアス電圧（弱プログラ
ムパルス）を印加する。弱プログラム用バイアス電圧の
数値例は“３Ｖ”である。

【０１３５】また、選択ビット線ＢＬ２には弱プログラ
ム用ビット線バイアス電圧（弱プログラムパルス）を印
加する。弱プログラム用ビット線バイアス電圧の例は、
書き込み用バイアス電圧と同じであり、その数値例は５
Ｖである。また、非選択ワード線ＷＬ２、ＷＬ３、ＷＬ
４、…には非選択バイアス電圧（−１Ｖ）を印加し、非
選択ビット線ＢＬ１、ＢＬ３、ＢＬ４、…は、開放状態
（OPEN）か、あるいは“０Ｖ”とし、ソース線ＳＬは
“０Ｖ”とする。

【０１３６】図６Ｃに示すバイアス状態とすることで、
選択セルＭＣ12に対して弱プログラムが行われ、そのス
レシホールド電圧Ｖ_THが上昇する。このような弱プログ
ラム動作では、選択セルＭＣ12に接続されたワード線Ｗ
Ｌ１とビット線ＢＬ２とに積極的に電圧を加えて、その
ドレインから電子を書き込む。このため、選択ワード線
ＷＬ１に印加される弱プログラム用バイアス電圧、およ
び選択ビット線ＢＬ２に印加される書き込み用バイアス
電圧はそれぞれ、通常の書き込み動作と同様にμｓ単位
のパルスで与えられれば良い。

【０１３７】なお、弱プログラム用バイアス電圧は、通
常のプログラム用バイアス電圧未満の値とされる。たと
えば通常のプログラム用バイアス電圧の数値例は“９
Ｖ”である。これにより、弱プログラム時、選択セルＭ
Ｃ12の浮遊ゲートに対して、たとえば単位時間当たりに
注入される電子の量は、通常のプログラム時よりも少な
くなる。よって、選択セルＭＣ12のスレシホールド電圧
Ｖ_THの上昇量は、通常のプログラム時に比べて小さくな
り、スレシホールド電圧Ｖ_THを、わずかな量上昇させる
ことができる。

【０１３８】弱プログラム動作を終えた後、再度、Ｓ
Ｔ．３２-2に進み、再度、図６Ｂに示すバイアス状態と
して、ビット線ＢＬ２に流れたオン電流が、“１０μ
Ａ”未満か否かを判断する。

【０１３９】この判断の結果、再度“１”読み出し、即
ちオン電流が“１０μＡ”以上と判断された場合（Ｎ
Ｏ．）には、再度、弱プログラム動作を繰り返す。

【０１４０】また、反対に“０”読み出し、即ちオン電
流は“１０μＡ”未満と判断された場合（ＹＥＳ．）に
は、ＳＴ．３２-4に進む。

【０１４１】ＳＴ．３２-4では、最終アドレスか否かが
判断される。“最終アドレスではない”（ＮＯ．）と判
断されたとき、ＳＴ．３２-5に進み、アドレスをインク
リメントしたうえで、ＳＴ３２-2以降の動作を繰り返
す。

【０１４２】ここで、アドレスのうち、カラムアドレス
が最終までインクリメントされた後は、カラムアドレス
は初期値に戻り、続いてローアドレスがインクリメント
され、ワード線ＷＬ１に代わって、ワード線ＷＬ２が選
択される。このようにして、データが消去されるブロッ
ク内の全てのセルに対して一つ一つ、弱プログラム動作
が必要か否かが判断され、必要ならば弱プログラム動作
が行われる。そして、最後のセルである、即ち“最終ア
ドレスである”（ＹＥＳ．）と判断されたとき、第２の
工程（ＳＴ．３２）が終了する。図３Ｅに第２の工程
（ＳＴ．３２）終了後のスレシホールド電圧Ｖ_THの分布
を示す。

【０１４３】図３Ｅに示すように、第２の工程（ＳＴ．
３２）終了後、全てのセルのスレシホールド電圧Ｖ
_THは、“Ｖ_OEV2＜Ｖ_TH＜Ｖ_EV”に規定される。

【０１４４】このように第２の工程（ＳＴ．３２）が終
了することで、この発明の第１の実施形態を用いたデー
タ消去シークエンスが終了する。

【０１４５】このような第１の実施形態であると、第１
の工程（ＳＴ．３１）において、全てのセルのスレシホ
ールド電圧Ｖ_THが、たとえば“−１Ｖ”以上にシフトさ
れる。

【０１４６】このため、第２の工程（ＳＴ．３２）にお
いて、弱プログラム法を用いた場合、非選択ワード線に
印加する電圧を“−１Ｖ”とすれば、これら非選択ワー
ド線に接続される非選択セルは、全て十分にカットオフ
することができる。

【０１４７】したがって、非選択セルが選択ビット線に
対して、既定値Ｉ_REF以上のリーク電流を流してしまう
事情を抑制でき、これに起因した、選択セルのスレシホ
ールド電圧Ｖ_THの誤検知を抑制することができる。

【０１４８】また、非選択セルが選択ビット線に対して
流すリーク電流が減るので、選択ビット線に流れる電流
は、ほぼ選択セルが流す電流に対応するように規定でき
る。このため、非選択セルが流す電流が、選択セルが流
す電流に加算されることに起因した選択セルに対する書
き込み過ぎの発生を抑制することができる。

【０１４９】さらに、非選択セルが選択ビット線に対し
て流すリーク電流が減るので、選択ビット線の電圧が、
元の設定値よりも低くなる事情も抑制できる。このた
め、低下した選択ビット線の電圧が、突然元の設定値に
上昇する、という現象に起因した、選択セルに対する書
き込み過ぎの発生についても抑制することができる。

【０１５０】また、第１の工程（ＳＴ．３１）におい
て、スレシホールド電圧Ｖ_THの上昇量は、わずかで済
む。このため、自己収束法を第１の工程（ＳＴ．３１）
に用いた場合でも、第１の工程（ＳＴ．３１）に要する
時間は、わずかで済む。さらには、非選択セルが流すリ
ーク電流に起因した選択ビット線の電圧の低下を抑制で
き、たとえば弱プログラム動作の繰り返し回数の減少を
図れる。

【０１５１】したがって、第１の実施形態によれば、動
作の高速性を損なうことなく、所望の範囲を逸脱したス
レシホールド電圧を、誤動作や誤検知の発生を抑制しつ
つ、かつ動作の高速性を損なわずに、所望の範囲に回復
できる。

【０１５２】このような第１の実施形態に係るスレシホ
ールド電圧制御方法を、データ消去シークエンスとし
て、図１に示すような不揮発性半導体メモリの、たとえ
ば制御回路２に組み込む。

【０１５３】このような不揮発性半導体メモリによれ
ば、データ消去時、所望の範囲を逸脱したスレシホール
ド電圧を、誤動作や誤検知の発生を抑制しつつ、かつ動
作の高速性を損なわずに、所望の範囲に回復できる。

【０１５４】また、この発明は、図７に示すように、１
ブロック内に複数のＩ／Ｏ回路９を持ち、複数のビット
線に対して同時にデータを読み書きする不揮発性半導体
メモリに、特に有効である。

【０１５５】図７に示す不揮発性半導体メモリでは、複
数の選択ビット線のうちの一本にでも過大なリーク電流
が流れれば、ビット線バイアス回路３から出力された書
き込み用バイアス電圧が低下する。

【０１５６】また、図７に示すように、特に書き込み用
バイアス電圧を、たとえばチャージポンプ回路１４を用
い、電源電圧を昇圧して得ている場合には、上記書き込
み用バイアス電圧の低下はさらに顕著である。

【０１５７】この発明では、たとえば第２の工程（Ｓ
Ｔ．３２）において、非選択セルが選択ビット線に流す
リーク電流を低下できるので、この発明は、図７に示す
ような１ブロック内に複数のＩ／Ｏ回路９を持ち、複数
のビット線に対して同時にデータを読み書きする不揮発
性半導体メモリに、特に有効である。

【０１５８】また、図７に示すように、書き込み用バイ
アス電圧を、チャージポンプ回路１４を用い、たとえば
電源電圧を昇圧して得ている不揮発性半導体メモリに
も、有効である。

【０１５９】なお、後で変形例としても一部記述される
が、メモリセルのスレシホールド電圧の検知方法は一例
を示しているので、バイアス条件や検知方法に多くの変
形例がある事は勿論である。また、スレシホールド電圧
をシフトさせる２段階でのセルに対するバイアス条件に
ついても、セルの特性に応じて、その最適な絶対値は変
化する事は勿論である。

【０１６０】［第１の実施形態の第１の変形例］上記第
１の実施形態では、まず、自己収束を全カラムに対して
実行した後、先頭カラムに戻ってから弱プログラムシー
クエンスに入っている。

【０１６１】しかし、カラム毎に自己収束を終了した
ら、引き続いて弱プログラムを行い、最終的にセルＭＣ
のスレシホールド電圧Ｖ_THを第２の過消去ベリファイ電
圧Ｖ_{OE V2}を上回るようにした後に、カラムアドレスをイ
ンクリメントしても良い。

【０１６２】この第１の変形例は、そのようにシークエ
ンスを変形したものである。

【０１６３】図８は、第１の実施形態の第１の変形例を
示す流れ図である。

【０１６４】図８に示すように、第１の変形例に係るシ
ークエンスは、ＳＴ．３１-3までは図１に示すシークエ
ンスと同様であるが、ＳＴ．３１-3において、“０”読
み出し、即ちリーク電流が“１μＡ”未満と判断された
場合（ＹＥＳ．）以降のシークエンスが異なる。

【０１６５】即ち、図８に示すように、ＳＴ．３１-3に
おいて、選択ビット線に流れるリーク電流が“１μＡ”
未満と判断された場合（ＹＥＳ．）、最終カラムアドレ
スか否かを判断せずに、第２の工程（ＳＴ．３２）のＳ
Ｔ．３２-2に進むようにしている。そして、選択セルに
対して過消去ベリファイを行う。

【０１６６】過消去ベリファイの後、ＳＴ．３２-3にお
いて、選択セルがビット線に流すオン電流が“１０μ
Ａ”未満か否かを判断する。

【０１６７】この判断の結果、選択セルが流すオン電流
が“１０μＡ”未満と判断された場合（ＮＯ．）、第１
の実施形態と同様にＳＴ．３２-6に進み、弱プログラム
を行った後、ＳＴ．３２-2に戻る。反対に、オン電流が
“１０μＡ”以上と判断された場合（ＹＥＳ．）、Ｓ
Ｔ．３２-4’に進み、最終ローアドレスか否かを判断す
る。

【０１６８】この判断の結果、“最終ローアドレスでは
ない”と判断された場合（ＮＯ．）、ＳＴ３２-5'に進
み、ローアドレスをインクリメントした後、ＳＴ．３２
-2に戻る。

【０１６９】反対に“最終ローアドレスである”と判断
された場合（ＹＥＳ．）、ＳＴ．３２-7に進み、最終カ
ラムアドレスか否かを判断する。

【０１７０】この判断の結果、“最終カラムアドレスで
はない”と判断された場合（ＮＯ．）、ＳＴ３２-8に進
み、ローアドレスを初期化するとともに、カラムアドレ
スをインクメントする。この後、第１の工程（ＳＴ．３
１）のＳＴ．３１-2に戻り、インクリメントされたカラ
ムアドレスによって選択されたビット線に対し、リーク
ビット線チェックを行う。

【０１７１】反対に“最終カラムアドレスである”と判
断された場合（ＹＥＳ．）には、消去終了となる。

【０１７２】このような第１の変形例であると、カラム
アドレスをスキャン（インクリメント）していくシーク
エンスを、第１の実施形態の２回から１回に減らすこと
ができ、消去シークエンスの簡単化を図ることができ
る。

【０１７３】［第１の実施形態の第２の変形例］次に、
第１の実施形態の第２の変形例を説明する。

【０１７４】この第２の変形例は、リークビット線チェ
ック時（ＳＴ．３１-2）におけるバイアス状態の変形に
関する。

【０１７５】図９は、第２の変形例に係るリークビット
線チェック時のセルアレイのバイアス状態を示す図であ
る。

【０１７６】図９に示すように、データが消去されるブ
ロック内の全てのワード線ＷＬ１、ＷＬ２、ＷＬ３、Ｗ
Ｌ４、…に対して印加する非選択バイアス電圧を、第１
の過消去ベリファイ電圧Ｖ_OEV1よりも高い電圧としても
良い。その数値例は、第１の過消去ベリファイ電圧Ｖ
_OEV1を“−１Ｖ”としたとき、それよりも“１Ｖ”高い
“０Ｖ”とすることである。

【０１７７】このような第１の変形例では、リークビッ
ト線チェック時にワード線に与える非選択バイアス電圧
を、第１の過消去ベリファイ電圧Ｖ_OEV1よりも“１Ｖ”
高くする。

【０１７８】このため、リークビット線チェック時の既
定値Ｉ_REF-LEAKを、通常の読み出し既定値Ｉ_REFと同
じ、たとえば“１０μＡ”としても、スレシホールド電
圧Ｖ_THが“−１Ｖ”以下のセルを検知することができ
る。ワード線のバイアス電圧が“０Ｖ”のとき、ビット
線に“１０μＡ”の電流が流れれば、セルのスレシホー
ルド電圧Ｖ_THは“−１Ｖ”以下である、と想定できるか
らである。

【０１７９】このような第２の変形例による利点は、リ
ークビット線チェック時と、読み出し時とで、“０”読
み出しか“１”読み出しかを区別するための既定値を切
り替える必要がないことである。このため、たとえば図
４Ｂに示すような、既定値発生回路１３から、リークビ
ット線チェック時とデータ読み出し時とで既定値を切り
替える回路や、この既定値切り替えを制御する信号Ｓ
_LEAKを発生する回路等を省略することができる。

【０１８０】よって、第２の変形例によれば、第１の実
施形態から得られる効果に加えて、回路の簡素化を図
れ、集積度の向上や、歩留りの向上に有利である、とい
う効果を得ることができる。

【０１８１】［第１の実施形態の第３の変形例］次に、
第１の実施形態の第３の変形例を説明する。

【０１８２】第１の工程（ＳＴ．３１）における過消去
ビットの検知シークエンス（ＳＴ．３１-1〜ＳＴ．３１
-6）は、第２の工程（ＳＴ．３２）における過消去セル
の検知シークエンス（ＳＴ．３２-1〜ＳＴ．３２-6）と
可能な限り合わせられるのが好ましい。制御の煩雑さを
解消して、素子数の削減、および動作の高速化等を図る
観点からである。

【０１８３】図１０は、第１の実施形態の第３の変形例
に係るリークビット線チェック時のセルアレイ１のバイ
アス状態を示す図である。

【０１８４】図１０に示すように、リークビット線チェ
ック時、たとえば先頭のワード線ＷＬ１の電圧を過消去
ベリファイ電圧、たとえば“２．５Ｖ”とし、他のワー
ド線ＷＬ２、ＷＬ３、ＷＬ４、…、の電圧をそれぞれ非
選択電圧、たとえば“−１Ｖ”としておく。このバイア
ス状態は、第１の実施形態で説明した過消去ベリファイ
時のバイアス状態（たとえば図６Ａ）と同じバイアス状
態と同じである。

【０１８５】図１０に示すバイアス状態で、たとえば第
１の実施形態と同様に、選択ビット線ＢＬ１に流れたリ
ーク電流が、“１μＡ”未満か否かを判断する。

【０１８６】この判断の結果、“１”読み出し、即ちリ
ーク電流が“１μＡ”以上と判断された場合、少なくと
も次の２つのケースが考えられる。

【０１８７】［ケース１］先頭のワード線ＷＬ１に接続
されたセルＭＣ11のスレシホールド電圧Ｖ_THが“２．５
Ｖ”以下である。

【０１８８】［ケース２］非選択ワード線ＷＬ２、ＷＬ
３、ＷＬ４、…に接続されたセルＭＣ21、ＭＣ31、ＭＣ
41、…の少なくとも一つに、スレシホールド電圧Ｖ_THが
“−１Ｖ”以下のものが存在する。

【０１８９】“ケース１”の場合には、セルＭＣ11のス
レシホールド電圧Ｖ_THが“−１Ｖ”以下であれば、その
スレシホールド電圧Ｖ_THを上昇させる必要がある。

【０１９０】“ケース２”の場合には、セルＭＣ21、Ｍ
Ｃ31、ＭＣ41、…の少なくとも一つのスレシホールド電
圧Ｖ_THを上昇させる必要がある。

【０１９１】したがって、第１の実施形態と同様に、
“１”読み出し、即ちリーク電流が“１μＡ”以上と判
断された場合には、自己収束動作を行えば良い。

【０１９２】なお、セルＭＣ12のスレシホールド電圧Ｖ
_THが“−１Ｖ”を上回っていれば、“２．５Ｖ”以下で
あっても、この段階でスレシホールド電圧Ｖ_THを上昇さ
せる必要はない。しかしながら、上昇動作を行ったとし
ても、それによって不良が発生することはない。

【０１９３】ただし、セルＭＣ12のスレシホールド電圧
Ｖ_THが、“２．５Ｖ”を上回るまで、自己収束動作を行
うと、非常に長い時間がかかってしまう場合が起こり得
る。

【０１９４】このため、第３の変形例においては、たと
えば自己収束動作を、セルＭＣのスレシホールド電圧Ｖ
_THが“−１Ｖ”を上回るレベルまで上昇するであろう条
件にて行い、自己収束動作後の再チェックでは、リーク
電流が、たとえ既定値以上であったとしても、そのビッ
ト線の自己収束動作は、強制的に終了させてしまうよう
にしても良い。このようなシークエンスの一例を、図１
１に示す。

【０１９５】図１１に示すように、第３の変形例に好ま
しいシークエンスは、ＳＴ．３１-3までは図１に示すシ
ークエンスと同様であるが、ＳＴ．３１-3において、
“１”読み出し、即ちリーク電流が“１μＡ”以上と判
断された場合（ＮＯ．）以降のシークエンスが異なる。

【０１９６】即ち、図１１に示すように、ＳＴ．３１-3
において、リーク電流が“１μＡ”以上と判断された場
合（ＮＯ．）、ＳＴ．３１-7に進み、サイクルが“０”
か否かを判断する。なお、ここでいうサイクルとは、選
択されたビット線の自己収束動作の履歴を示すもので、
“サイクル＝０”ならば履歴無し、“サイクル＝０”以
外ならば履歴有りを表す。

【０１９７】ＳＴ．３１-7において、“サイクル＝０で
ある”と判断された場合（ＹＥＳ）、ＳＴ．３１-6に進
み、自己収束動作を行う。

【０１９８】次に、ＳＴ．３１-8に進み、サイクルに
“＋１”した後、再度ＳＴ．３１-2に進み、リーク電流
を再度チェックする。再度のチェックにおいて、リーク
電流が“１μＡ”以上と判断された場合（ＮＯ．）、Ｓ
Ｔ．３１-7に進む。このときのＳＴ．３１-7では、“サ
イクル＝１”となっている。このため、ＳＴ．３１-7で
は“サイクル＝０ではない”と判断され、ＳＴ．３１-9
に進み、たとえばＳＴ．３１-9においてサイクルを
“０”に戻した後、ＳＴ．３１-4に進む。

【０１９９】以降は、図１に示すシークエンスと同様で
ある。

【０２００】このようなシークエンスであると、たとえ
ば２．５Ｖにバイアスされた先頭ワード線ＷＬ１に接続
されているセルＭＣのスレシホールド電圧が２．５Ｖを
上回るまで、自己収束動作を繰り返さずに済む。このた
め、特に第２の変形例において、第１の工程（ＳＴ．３
１）に要する時間を短縮することが可能となる。

【０２０１】以上のような第３の変形例においても、選
択ビット線ＢＬ１中のどのセルが過消去セルであるかを
特定せずに収束動作をかける、ということで、第１の実
施形態と基本的には同じ考え方である。

【０２０２】このような第３の変形例によれば、第１の
実施形態に比較して、リークビット線チェック時、全て
のワード線を、たとえば“−１Ｖ”とする制御が必要な
い。よって、全てのワード線を、たとえば“−１Ｖ”と
するような回路等を省略でき、素子数の削減、および動
作の高速化等を図ることができる。

【０２０３】［第１の実施形態の第４の変形例］次に、
第１の実施形態の第４の変形例を説明する。

【０２０４】上記第３の変形例では、リーク電流検知時
のバイアス状態を、過消去ベリファイ時のバイアス状態
と同じとすることで、制御の煩雑さを解消した。

【０２０５】この第４の変形例は、バイアス状態ばかり
でなく、さらにリークビット線チェック時の検知方法
を、過消去ベリファイ時の検知方法と同じとし、制御の
煩雑さを、さらに解消しようとするものである。

【０２０６】図１２は、第４の変形例に係るリークビッ
ト線検知時のバイアス状態を示す図である。

【０２０７】図１２に示すバイアス状態は、図１０に示
したバイアス状態と同じである。ただし、“０”読み出
しか“１”読み出しかを区別する既定値は、たとえば
“１μＡ”に代えて、過消去ベリファイ時の既定値と同
じ、たとえば“１０μＡ”とする。

【０２０８】図１２に示すバイアス状態で、たとえば選
択ビット線ＢＬ１に流れたリーク電流が、通常の読み出
し時と同じ“１０μＡ”未満か否かを判断する。

【０２０９】この判断の結果、“１”読み出し、即ちリ
ーク電流が“１０μＡ”以上と判断された場合、少なく
とも次の２つのケースが考えられる。

【０２１０】［ケース１］先頭のワード線ＷＬ１に接続
されたセルＭＣ11のスレシホールド電圧Ｖ_THが“１．５
Ｖ”以下である。

【０２１１】［ケース２］非選択ワード線ＷＬ２、ＷＬ
３、ＷＬ４、…に接続されたセルＭＣ21、ＭＣ31、ＭＣ
41、…の少なくとも一つに、スレシホールド電圧Ｖ_THが
“−２Ｖ”以下のものが存在する。

【０２１２】第４の変形例の場合、第３の変形例と異な
り、非選択ワード線ＷＬ２、ＷＬ３、ＷＬ４、…に接続
されたセルＭＣ21、ＭＣ31、ＭＣ41、…のスレシホール
ド電圧Ｖ_THが“−２Ｖ”を上回り“−１Ｖ”以下のもの
は検知できない。

【０２１３】しかし、スレシホールド電圧Ｖ_THが“−２
Ｖ”以下、即ち過消去セルの検知シークエンス（ＳＴ．
３２-1〜ＳＴ．３２-6）において、過消去ベリファイ時
に、既定値以上の電流を流してしまうようなセルの発生
は抑制できる。

【０２１４】また、スレシホールド電圧Ｖ_THが“−２
Ｖ”を上回り“−１Ｖ”以下のセルが存在することによ
る誤動作の確率が少なくなるように配慮すれば、何等問
題はない。

【０２１５】あるいは、第３、第４の変形例の図１０、
２０の場合共に、過消去ベリファイ時も含めて非選択ワ
ード線の電位を−１Vではなく０Vに設定したり、あるい
は、多少の回路の複雑さは許容して、リークビット線チ
ェック時のみ非選択ワード線電位を０Vとする等のバイ
アス条件の変形例がある事は勿論である。これらは各動
作のマージンをどの程度確保するかにも依存する。

【０２１６】このような第４の変形例においても、選択
ビット線ＢＬ１中のどのセルが過消去セルであるかを特
定せずに収束動作をかける、ということで、第１の実施
形態と基本的には同じ考え方である。

【０２１７】このような第４の変形例によれば、第３の
変形例と比較して、リークビット線検知時の既定値を、
過消去ベリファイ時の既定値と同じとすることで、さら
に制御の煩雑さを抑制することができる。よって、リー
クビット線チェックの制御に必要な回路をさらに省略で
き、素子数の削減、および動作の高速化等を、より図る
ことができる。

【０２１８】なお、第１の過消去ベリファイ電圧Ｖ_OEV1
は当然、第２の過消去ベリファイ電圧Ｖ_OEV2より低い値
に設定されるが、その設定にあたっては、設定が高すぎ
たり、低すぎたりすると以下の問題が発生するので、セ
ルＭＣの特性を見極めて適正な値に設定する。

【０２１９】まず、設定を低くする場合には、次の弱プ
ログラムシークエンスでの誤動作を避けるため、弱プロ
グラム時に非選択ワード線に印加する負の電圧をより低
くしなければならない。

【０２２０】しかし、設定が低すぎると、負電圧を発生
させるチャージポンプ回路の必要能力を高めなければな
らないので、チャージポンプ回路の面積増を招く。ま
た、負電圧切り替え回路で高い耐圧が必要な場所ができ
てしまう場合もある。

【０２２１】したがって、不必要に設定を低くすること
は望ましくない。

【０２２２】また、反対に設定が高すぎると、そこまで
自己収束でスレシホールド電圧Ｖ_THが上昇するのに、非
常に時間がかかってしまったり、逆に消去ベリファイ電
圧Ｖ _EVとの差が少ないと、消去ベリファイ電圧Ｖ_EVを飛
び越えてしまう恐れがでてくる。

【０２２３】したがって、第１の過消去ベリファイ電圧
Ｖ_OEV1は、セルＭＣの特性をチェックして、第２の過消
去ベリファイ電圧Ｖ_OEV2より低い最適な値を設定するよ
うにする。

【０２２４】［第２の実施形態］上記第１の実施形態の
第１の工程（ＳＴ．３１）では、リーク電流が比較的大
きいビット線を検知する。そして、検知されたビット線
に、たとえば自己収束用バイアス電圧を印加すること
で、検知されたビット線に接続されたセルに対して自己
収束動作を行っている。

【０２２５】しかし、この発明のように第１の工程（Ｓ
Ｔ．３１）の後に、第２の工程（ＳＴ．３２）を行う場
合には、第１の工程（ＳＴ．３１）では、スレシホール
ド電圧Ｖ_THは、たとえば“−１Ｖ”程度といった、比較
的低いレベルまで回復させれば良い。このため、短時間
のパルス（書き込み用バイアス電圧）をビット線に与え
るだけで、スレシホールド電圧Ｖ_THは所望のレベルま
で、確実に回復できる場合が多い。

【０２２６】この場合には、たとえばリークビット線チ
ェックは行わずに、全ビット線に、電圧をスキャンしな
がら加えて回復させてしまう方法がある。いちいちリー
クビット線チェックを行う場合に比較して、第１の工程
（ＳＴ．３１）を制御するための回路を簡単にできる利
点がある。

【０２２７】このような第１の工程（ＳＴ．３１）の流
れ図を図１３に示す。

【０２２８】まず、図１３に示すＳＴ．３１-1におい
て、カラムアドレスを初期化する。

【０２２９】次に、ＳＴ．３１-6に進み、初期化された
カラムアドレスによって選択されたビット線に、自己収
束用バイアス電圧、たとえば５Ｖを印加する。これによ
り、選択ビット線に接続されたセルに対して自己収束が
かかり、これらセルのスレシホールド電圧Ｖ_THは、たと
えば“−１Ｖ”以上に上昇される。

【０２３０】次に、ＳＴ．３１-4に進み、カラムアドレ
スが最終カラムアドレスであるか否かを判断する。Ｓ
Ｔ．３１-4において、“最終カラムアドレスではない”
と判断された場合（ＮＯ．）、ＳＴ．３１-5に進む。

【０２３１】ＳＴ．３１-5では、カラムアドレスをイン
クリメントする。カラムアドレスをインクリメントした
後、再度、ＳＴ．３１-6に戻る。

【０２３２】ＳＴ．３１-6では、インクリメントされた
カラムアドレスによって選択されたビット線に対して、
自己収束用バイアス電圧、たとえば５Ｖを印加する。こ
れにより、次に選択されたビット線に接続されたセルに
対して自己収束がかかり、これらセルのスレシホールド
電圧Ｖ_THは、たとえば“−１Ｖ”以上に上昇される。

【０２３３】次に、ＳＴ．３１-4に進み、カラムアドレ
スが最終カラムアドレスであるか否かを判断する。Ｓ
Ｔ．３１-4において、“最終カラムアドレスではない”
と判断された場合（ＮＯ．）、ＳＴ．３１-5に進む。

【０２３４】また、反対に“最終カラムアドレスであ
る”（ＹＥＳ．）と判断されたとき、第１の工程（Ｓ
Ｔ．３１）が終了し、第２の工程（ＳＴ．３２）に進
む。

【０２３５】このような第２の実施形態によれば、いち
いちリークビット線チェックを行わないので、第１の実
施形態に比べて、第１の工程（ＳＴ．３１）を制御する
ための回路を簡単にできる、という利点を得ることがで
きる。

【０２３６】［第２の実施形態の第１の変形例］また、
リーク電流検知は行うが、自己収束動作の後の判断を省
略することも可能である。

【０２３７】この場合には、第１の工程（ＳＴ．３１）
に要する時間を短縮できる、という利点がある。

【０２３８】以下、これを第２の実施形態の第１の変形
例として説明する。

【０２３９】図１４は、第２の実施形態の第１の変形例
を示す流れ図である。

【０２４０】まず、図１４に示すＳＴ．３１-1におい
て、カラムアドレスを初期化する。

【０２４１】次に、ＳＴ．３１-2に進み、リークビット
線チェックを行い、初期化されたカラムアドレスによっ
て選択されたビット線に、読み出し用バイアス電圧
（０．５Ｖ）を印加する。

【０２４２】次に、ＳＴ．３１-3に進み、選択ビット線
に流れた電流が既定値未満か否かを判断する。

【０２４３】この判断の結果、“０”読み出し、即ちビ
ット線に流れた電流が既定値未満と判断された場合（Ｙ
ＥＳ．）、ＳＴ．３１-4に進み、カラムアドレスが最終
カラムアドレスであるか否かを判断する。

【０２４４】ＳＴ．３１-4において、“最終カラムアド
レスではない”と判断された場合（ＮＯ．）、ＳＴ．３
１-5に進み、カラムアドレスをインクリメントする。

【０２４５】次に、再度、ＳＴ．３１-2に戻り、インク
リメントされたカラムアドレスによって選択されたビッ
ト線に、読み出し用バイアス電圧（０．５Ｖ）を印加す
る。

【０２４６】次に、ＳＴ．３１-3に進み、ビット線に流
れた電流が既定値未満か否かを判断する。

【０２４７】この判断の結果、“１”読み出し、即ちビ
ット線に流れた電流が既定値以上判断された場合（Ｎ
Ｏ．）、ＳＴ．３１-6に進む。

【０２４８】ＳＴ．３１-6では、インクリメントされた
カラムアドレスによって選択されたビット線に対して、
自己収束用バイアス電圧、たとえば５Ｖを印加する。こ
れにより、選択ビット線に接続されたセルに対して自己
収束がかかり、これらセルのスレシホールド電圧Ｖ
_THは、たとえば“−１Ｖ”以上に上昇される。

【０２４９】次に、ＳＴ．３１-4に進み、カラムアドレ
スが最終カラムアドレスであるか否かを判断する。Ｓ
Ｔ．３１-4において、“最終カラムアドレスではない”
と判断された場合（ＮＯ．）、ＳＴ．３１-5に進む。

【０２５０】また、反対に“最終カラムアドレスであ
る”（ＹＥＳ．）と判断されたとき、第１の工程（Ｓ
Ｔ．３１）が終了し、第２の工程（ＳＴ．３２）に進
む。

【０２５１】このような第２の実施形態の第１の変形例
によれば、リークビット線チェックは行うが、自己収束
動作の後の判断を省略するので、第１の実施形態に比べ
て、第１の工程（ＳＴ．３１）に要する時間を短縮でき
る、という利点を得ることができる。

【０２５２】［第３の実施形態］第１、第２の実施形態
における第１の工程（ＳＴ．３１）では、既定値以上の
電流が流れたビット線を検知し、検知されたビット線に
自己収束用バイアス電圧（自己収束パルス）を印加し
て、検知されたビット線に接続されているセルに対し
て、自己収束をかける。

【０２５３】このとき、検知されたビット線の電圧が、
セルが流すリーク電流によって低下することを抑制する
ために、全てのワード線をたとえば“−１Ｖ”等、負の
バイアス電圧としておくと、セルのスレシホールド電圧
Ｖ_THの上昇速度が低下することがある。

【０２５４】第３の実施形態は、自己収束動作時におけ
るスレシホールド電圧Ｖ_THの上昇速度の低下を抑制する
ことを目的とする。

【０２５５】図１５Ａ、図１５Ｂはそれぞれ、第３の実
施形態に係る自己収束動作時のセルアレイ１のバイアス
状態を示す図である。

【０２５６】図１５Ａおよび図１５Ｂにはそれぞれ、１
０２４本のワード線ＷＬ１〜ＷＬ１０２４が示されてい
る。リークビット線チェック（ＳＴ．３１-2）後の判定
（ＳＴ．３１-3）において、既定値以上の電流が流れた
ビット線（図示せず）が検知した後、自己収束動作（Ｓ
Ｔ．３１-6）を行う。

【０２５７】このとき、図１５Ａに示すように、ワード
線ＷＬ１を“−１Ｖ”から、それよりも高い電圧、たと
えば“０Ｖ”とする。

【０２５８】次いで、所定時間、たとえば１００μｓ経
過後、図１５（Ｂ）に示すように、ワード線ＷＬ１に代
えて、ワード線ＷＬ２を“−１Ｖ”から、それよりも高
い電圧、たとえば“０Ｖ”とする。

【０２５９】このような動作をワード線ＷＬ１０２４ま
で順次行う。

【０２６０】たとえばセル１個当たり、１００μｓ程度
で自己収束がかかる、とすると、図１５Ａ、図１５Ｂに
示すように、ワード線が１０２４本あるブロックでも、
ビット線１本当たりの自己収束動作は、１００μｓ×１
０２４本≒１００ｍｓ程度で終了することができる。

【０２６１】このような第３の実施形態によれば、ワー
ド線に印加するバイアス電圧を１本ずつ、たとえば“−
１Ｖ”より高いバイアス電圧、好ましくは０Ｖ以上のバ
イアス電圧とする。このため、全てのワード線をたとえ
ば“−１Ｖ”等、負のバイアス電圧としておく場合に比
べて、セルのスレシホールド電圧Ｖ_THの上昇速度の低下
を抑制することができる。

【０２６２】なお、第３の実施形態に係る動作は、第１
の工程（ＳＴ．３１）において、軽い弱プログラム動作
を行っている、とも言える。第２の工程（ＳＴ．３１）
における弱プログラム動作との違いは、ワード線に印加
するバイアス電圧が小さいこと、およびセルのアドレス
を特定せず、流れた電流が既定値以上と検知されたビッ
ト線に接続されている全てのセルに対して、軽く弱プロ
グラムを行うことである。

【０２６３】［第４の実施形態］上記第３の実施形態で
は、セルのスレシホールド電圧Ｖ_TH上昇速度の低下を抑
制することができる例を説明した。しかし、ワード線が
１０２４本あるブロックの場合、ビット線１本当たりの
自己収束動作に要する時間は、ほぼ１００ｍｓであり、
自己収束動作を行うビット線の数が多いと、第１の工程
（ＳＴ．３１）にかなりの時間を要することがある。

【０２６４】第４の実施形態は、スレシホールド電圧の
上昇速度の低下の抑制しつつ、かつ第１の工程（ＳＴ．
３１）に要する時間を短縮することを目的としている。

【０２６５】図１６Ａ、図１６Ｂはそれぞれ、第４の実
施形態に係る自己収束動作時のセルアレイ１のバイアス
状態を示す図である。

【０２６６】図１６Ａおよび図１６Ｂにはそれぞれ、１
０２４本のワード線ＷＬ１〜ＷＬ１０２４が示されてい
る。リークビット線チェック（ＳＴ．３１-2）後の判定
（ＳＴ．３１-3）において、既定値以上の電流が流れた
ビット線（図示せず）が検知した後、自己収束動作（Ｓ
Ｔ．３１-6）を行う。

【０２６７】このとき、図１６Ａに示すように、１０２
４本のワード線のうちの１／８本のワード線ＷＬ１〜Ｗ
Ｌ１２８を“−１Ｖ”から、それよりも高い電圧、たと
えば“０Ｖ”とする。

【０２６８】次いで、所定時間、たとえば１００μｓ経
過後、図１６Ｂに示すように、ワード線ＷＬ１〜ＷＬ１
２８に代えて、ワード線ＷＬ１２９〜ＷＬ２５６を“−
１Ｖ”から、それよりも高い電圧、たとえば“０Ｖ”と
する。

【０２６９】このような動作をワード線ＷＬ８９７〜Ｗ
Ｌ１０２４からなるグループまで順次行う。

【０２７０】このような第４の実施形態によれば、ワー
ド線の電圧を１本ずつではなく、複数本ずつ“−１”Ｖ
よりも高くする。たとえば図１６Ａ、図１６Ｂに示すよ
うに１２８本ずつ高くした場合、たとえばセル１個当た
り、１００μｓ程度で自己収束がかかる、とすると、ワ
ード線が１０２４本あるブロックでも、ビット線１本当
たりの自己収束動作は、１００μｓ×８個≒８００μｓ
程度で終了することができる。

【０２７１】このように第４の実施形態では、第３の実
施形態のようにスレシホールド電圧Ｖ_THの上昇速度の低
下を、ワード線の電圧をたとえば“−１”Ｖよりも高く
することで抑制できる。かつワード線の電圧を複数本ず
つ高くしていくので、たとえば第３の実施形態に比べ
て、第１の工程（ＳＴ．３１）に要する時間を短縮する
ことができる、という利点を得ることができる。

【０２７２】［第５の実施形態］弱プログラム動作にお
いては、その動作を高速に行うための方法が提案されて
いる。たとえばH.Shigaらにより、Symposium of VLSI C
ircuit Technical digest pp33-36(1999)に開示された
ステップアップ法である。

【０２７３】ステップアップ法とは、選択セルに対して
弱プログラムを繰り返すごとに、選択ワード線の電圧を
ステップアップするものである。

【０２７４】ステップアップ法では、選択ビット線、お
よび選択ワード線に弱プログラムパルスを印加し、その
後、過消去ベリファイを行ってセルのスレシホールド電
圧Ｖ _THが所望のレベルに回復しているかチェックする。
この後、弱プログラムしたにも係わらず、スレシホール
ド電圧Ｖ_THが所望のレベルになっていない場合には、次
のパルスを印加する時に、ワード線の電圧を一定量づつ
上げる。

【０２７５】このステップアップ法の場合、ビット線の
電圧が安定していないと、書き込み量がステップアップ
の前後で急に変わってしまうことがある。ステップアッ
プ法は、基本的には、ドレイン電圧が一定の場合に、ワ
ード線をステップアップしていった時、書き込み量がい
つも同じ量増加していくことを利用して、スレシホール
ド電圧Ｖ_THを所望の範囲内に入れるものである。リーク
電流がビット線に流れていると、選択セルのドレイン電
圧が不安定になる。選択セルへの書き込み量は、そのド
レイン電圧に依存する。このため、ドレイン電圧が不安
定であると、選択セルへの書き込み量が一定にならず、
例えば突然、書き込み量が増大して、スレシホールド電
圧Ｖ_THが所望の値をオーバーしたりする。

【０２７６】この発明では、非選択セルがビット線に対
して流すリーク電流を減らすことができる。このため、
上記リーク電流に起因したビット線の電圧変動を抑制で
き、選択セルのドレインに対して非常に安定した電圧を
供給できる。

【０２７７】よって、第２の工程（ＳＴ．３２）に、弱
プログラム法を用いた場合、ステップアップ法を好まし
く併用することができる。

【０２７８】図１７は、第５の実施形態に係る制御方法
を示す流れ図である。

【０２７９】まず、図１７に示すＳＴ．３２-10におい
て、アドレスを初期化するとともに、弱プログラム繰り
返し回数（サイクル）を“０”とする。

【０２８０】次に、ＳＴ．３２-2に進み、過消去ベリフ
ァイを行う。まず、初期化されたアドレスによって選択
されたワード線に、過消去ベリファイ用バイアス電圧、
たとえば３Ｖを印加する。次に、初期化されたアドレス
によって選択されたビット線に、読み出し用バイアス電
圧（０．５Ｖ）を印加する。

【０２８１】次に、ＳＴ．３２-3に進み、選択ビット線
に流れた電流が既定値未満か否かを判断する。

【０２８２】この判断の結果、“０”読み出し、即ちビ
ット線に流れた電流が既定値未満と判断された場合（Ｙ
ＥＳ．）、ＳＴ．３２-11に進む。

【０２８３】ＳＴ．３２-11では、サイクルが“０”と
される。

【０２８４】次に、ＳＴ．３２-4に進み、アドレスが最
終アドレスであるか否かを判断する。

【０２８５】ＳＴ．３２-4において、“最終アドレスで
はない”と判断された場合（ＮＯ．）、ＳＴ．３２-5に
進む。

【０２８６】ＳＴ．３２-5では、アドレスをインクリメ
ントする。

【０２８７】次に、再度、ＳＴ．３１-2に戻り、過消去
ベリファイを行う。このＳＴ．３２-2では、インクリメ
ントされたアドレスによって選ばれた選択ビット線、選
択ワード線に接続されたセルが、過消去ベリファイの対
象となる。

【０２８８】次に、ＳＴ．３２-3に進み、選択ビット線
に流れた電流が既定値未満か否かを判断する。

【０２８９】この判断の結果、“１”読み出し、即ちビ
ット線に流れた電流が既定値以上と判断された場合（Ｎ
Ｏ．）、ＳＴ．３２-12に進む。

【０２９０】ＳＴ．３２-12では、サイクルが“０”か
否かを判断する。

【０２９１】この判断の結果、サイクルが“０”であ
る、と判断された場合（ＹＥＳ．）、ＳＴ．３２-6に進
む。また、サイクルが“０”ではない、と判断された場
合（ＮＯ．）、ＳＴ．３２-13に進み、選択ワード線の
バイアス電圧をステップアップした後、ＳＴ．３２-6に
進む。

【０２９２】ＳＴ．３２-6では、選択セルに対して弱プ
ログラムを行う。

【０２９３】次に、ＳＴ３２-14に進み、サイクルを
“＋１”する。

【０２９４】次に、再度、ＳＴ．３１-2に戻り、過消去
ベリファイを行う。

【０２９５】次に、ＳＴ．３２-3に進み、選択ビット線
に流れた電流が既定値未満か否かを判断する。

【０２９６】この判断の結果、再度“１”読み出し、即
ち選択ビット線に流れた電流が既定値以上と判断された
場合（ＮＯ．）には、再度、ＳＴ．３２-12、ＳＴ．３
２-13、ＳＴ．３２-6、ＳＴ３２-14の工程を繰り返す。

【０２９７】また、反対に“０”読み出し、即ち選択ビ
ット線に流れた電流が既定値未満と判断された場合（Ｙ
ＥＳ．）には、ＳＴ．３２-11に進み、サイクルを
“０”に戻した後、ＳＴ．３２-4に進み、最終アドレス
か否かを判断する。

【０２９８】この判断の結果、“最終アドレスである”
（ＹＥＳ．）と判断されたとき、第２の工程（ＳＴ．３
２）が終了する。

【０２９９】この発明は、非選択セルがビット線に対し
て流すリーク電流を減らすことができるので、図１７に
示すように、第２の工程に、弱プログラム法を用いた場
合には、この弱プログラム法に、ステップアップ法を好
ましく併用することができる。

【０３００】［第６の実施形態］第１の実施形態の、た
とえば第３の変形例において、第１の工程（ＳＴ．３
１）における過消去ビットの検知シークエンス（ＳＴ．
３１-1〜ＳＴ．３１-6）を、第２の工程（ＳＴ．３２）
における過消去セルの検知シークエンス（ＳＴ．３２-1
〜ＳＴ．３２-6）と可能な限り合わせることで、制御回
路を簡単に構成できることを説明した。

【０３０１】第６の実施形態は、過消去ビット線の検知
と自己収束シークエンスを過消去セルの検知を弱プログ
ラムシークエンスに組み込んでしまうことで、制御回路
を、さらに簡単に構成することを目的とする。

【０３０２】第６の実施形態では、過消去セルの検知シ
ークエンスにおいて、先頭ワード線、かつ最初の弱プロ
グラムパルスである場合に限り、自己収束パルスに切り
替える。これにより、弱プログラムを制御する回路に対
して、最小限の機能追加で、この発明に係る制御方法を
実現できる。

【０３０３】図１８は、第６の実施形態に係る過消去ベ
リファイ時のセルアレイ１へのバイアス状態を示す図で
ある。

【０３０４】図１８に示すように、まず、先頭のワード
線ＷＬ１を“２．５Ｖ”に設定、非選択ワード線を“−
１Ｖ”として、“１”読み出しチェックを行う。既定値
Ｉ_{RE F}は、たとえば１０μＡである。

【０３０５】この“１”読み出しチェックで、“１”読
み出しとなる条件は、少なくとも次の２つのケースが考
えられる。

【０３０６】［ケース１］選択セルＭＣ11のスレシホー
ルド電圧Ｖ_THが“１．５Ｖ”以下である。

【０３０７】［ケース２］非選択セルＭＣ21、ＭＣ31、
ＭＣ41、…の少なくとも一つに、スレシホールド電圧Ｖ
_THが“−２Ｖ”以下のものが存在する。

【０３０８】“１”読み出しとなった場合、弱プログラ
ムが必要である、との判定になる。

【０３０９】このまま、弱プログラムを行ってしまう
と、“ケース１”の場合なら問題ないが、もし“ケース
２”の場合ならば、選択セルＭＣ11が過消去セルである
と誤検知され、選択セルＭＣ11に弱プログラムが行われ
る、という誤動作を招く。

【０３１０】したがって、先頭のワード線ＷＬ１、かつ
最初の弱プログラムパルスである場合に限り、自己収束
のバイアス条件、つまり全ワード線を０〜−１Ｖといっ
た電圧でビット線ＢＬ１に比較的高い電圧をパルス状に
印加する。その条件は、非選択ワード線に存在するセル
のスレシホールド電圧が、例えば“−１Ｖ”以上に達す
る条件であり、その電圧例は“５Ｖ”である。次に、こ
の電圧（パルス）印加後に、再度“１”読み出しチェッ
クを行う。

【０３１１】この時点で、非選択セルＭＣ21、ＭＣ31、
ＭＣ41、…のスレシホールド電圧はそれぞれ−１Ｖ以上
になる、とすれば、再度の“１”読み出しチェックで
は、上記“ケース２”の条件が含まれなくなる。このた
め、再度の“１”読み出しチェックで“２”読み出しさ
れた場合には、“ケース１”となる。そこで、今度は、
選択セルＭＣ11に対して、通常の弱プログラムを行えば
良い。

【０３１２】このシークエンスだと、通常の弱プログラ
ムのシークエンスと同一で、最初の弱プログラム電圧
（パルス）印加時のバイアス条件を、自己収束プログラ
ム電圧（パルス）に変更するだけでよい。

【０３１３】よって、弱プログラムを制御する回路に対
して、最小限の機能追加で、この発明に係る制御方法を
実現できる。

【０３１４】図１９は、第６の実施形態に係る制御方法
の一例を示す流れ図であり、特にステップアップ法を併
用した例を示している。

【０３１５】まず、図１９に示すＳＴ．３２-10におい
て、アドレスを初期化するとともに、弱プログラム繰り
返し回数（サイクル）を“０”とする。

【０３１６】次に、ＳＴ．３２-2に進み、過消去ベリフ
ァイを行う。初期化されたアドレスによって選択された
ワード線に、過消去ベリファイ用バイアス電圧、たとえ
ば２．５Ｖを印加する。次に、初期化されたアドレスに
よって選択されたビット線に、読み出し用バイアス電圧
（０．５Ｖ）を印加する。このとき、非選択ワード線の
バイアスは、例えば−１Ｖである。

【０３１７】次に、ＳＴ．３２-3に進み、選択ビット線
に流れた電流が既定値未満か否かを判断する。

【０３１８】この判断の結果、“１”読み出し、即ちビ
ット線に流れた電流が既定値以上と判断された場合（Ｎ
Ｏ．）、ＳＴ．３２-20に進む。

【０３１９】ＳＴ．３２-20では、ローアドレスが
“０”か否かが判断される。ここで、ローアドレス
“０”とは、先頭のワード線のローアドレスに対応す
る。

【０３２０】この判断の結果、ローアドレスは“０”で
ある、と判断された場合（ＹＥＳ．）、ＳＴ．３２-21
に進む。

【０３２１】ＳＴ．３２-21では、サイクルが“０”か
否かを判断する。

【０３２２】この判断の結果、サイクルが“０”であ
る、と判断された場合（ＹＥＳ．）、ＳＴ．３２-6に進
み、選択ビット線に対して自己収束動作を行う。

【０３２３】次に、ＳＴ．３２-14に進み、サイクルを
“＋１”する。

【０３２４】次に、ＳＴ．３２-2に戻り、過消去ベリフ
ァイを行った後、ＳＴ．３２-3に進み、再度、選択ビッ
ト線に流れた電流が既定値未満か否かを判断する。

【０３２５】ＳＴ．３２-3における判断の結果、“１”
読み出し、即ちビット線に流れた電流が既定値以上と判
断された場合（ＮＯ．）、ＳＴ．３２-20に進み、ロー
アドレスが“０”か否かを判断する。

【０３２６】ＳＴ．３２-20における判断の結果、ロー
アドレスは“０”である、と判断された場合（ＹＥ
Ｓ．）、ＳＴ．３２-21に進み、サイクルが“０”か否
かを判断する。

【０３２７】ＳＴ．３２-21における判断の結果、サイ
クルが“０”ではない、と判断された場合（ＮＯ．）、
ＳＴ．３２-13に進み、選択ワード線を自己収束ではな
く弱プログラム用の電圧に設定する。図ではこれを“ス
テップアップ”と表現している。

【０３２８】次に、ＳＴ．３２-6に進み、選択セルに対
して弱プログラムを行う。

【０３２９】次に、ＳＴ３２-14に進み、サイクルを
“＋１”する。

【０３３０】次に、再度、ＳＴ．３２-2に戻り、過消去
ベリファイを行った後、ＳＴ．３２-3に進み、再度、選
択ビット線に流れた電流が既定値未満か否かを判断す
る。

【０３３１】ＳＴ．３２-3における判断の結果、“０”
読み出し、即ちビット線に流れた電流が既定値未満と判
断された場合（ＹＥＳ．）、ＳＴ．３２-11に進み、サ
イクルを“０”とする。

【０３３２】次に、ＳＴ．３２-4に進み、アドレスが最
終アドレスであるか否かを判断する。

【０３３３】ＳＴ．３２-4において、“最終アドレスで
はない”と判断された場合（ＮＯ．）、ＳＴ．３２-5に
進む。

【０３３４】ＳＴ．３２-5では、アドレスをインクリメ
ントする。

【０３３５】次に、再度、ＳＴ．３２-2に戻り、過消去
ベリファイを行う。このＳＴ．３２-2では、インクリメ
ントされたアドレスによって選ばれた選択ビット線、選
択ワード線に接続されたセルが過消去ベリファイの対象
となる。

【０３３６】次に、ＳＴ．３２-3に進み、選択ビット線
に流れた電流が既定値未満か否かを判断する。

【０３３７】この判断の結果、“１”読み出し、即ちビ
ット線に流れた電流が既定値以上と判断された場合（Ｎ
Ｏ．）、ＳＴ．３２-20に進む。

【０３３８】ＳＴ．３２-20における判断の結果、ロー
アドレスは“０”ではない、と判断された場合（Ｎ
Ｏ．）、ＳＴ．３２-22に進み、サイクルが“０”か否
かを判断する。

【０３３９】ＳＴ．３２-22における判断の結果、サイ
クルが“０”である、と判断された場合（ＹＥＳ．）、
ＳＴ．３２-6に進む。また、サイクルが“０”ではな
い、と判断された場合（ＮＯ．）、ＳＴ．３２-13に進
み、選択ワード線をステップアップした後、ＳＴ．３２
-6に進む。

【０３４０】以下、ＳＴ．３２-6で、選択セルに対して
弱プログラムを行った後、ＳＴ３２-14に進み、サイク
ルを“＋１”して、再度、ＳＴ．３２-2に戻り、過消去
ベリファイを行う。

【０３４１】次に、ＳＴ．３２-3に進み、選択ビット線
に流れた電流が既定値未満か否かを判断する。

【０３４２】この判断の結果、“０”読み出し、即ち選
択ビット線に流れた電流が既定値未満と判断された場合
（ＹＥＳ．）、ＳＴ．３２-11に進み、サイクルを
“０”とした後、ＳＴ．３２-4に進み、最終アドレスか
否かを判断する。

【０３４３】この判断の結果、“最終アドレスである”
（ＹＥＳ．）と判断されたとき、スレシホールド電圧Ｖ
_THの分布幅を縮小する工程（ＳＴ．３）が終了する。

【０３４４】このような第６の実施形態であると、過消
去ビットの検知シークエンスを、過消去セルの検知シー
クエンスに組み込むので、制御回路を、さらに簡単に構
成することができる。

【０３４５】［第６の実施形態の第１の変形例］上記第
６の実施形態では、一例として、ステップアップを併用
した例を説明した。しかし、ステップアップ法を併用し
なくても良いことはもちろんである。

【０３４６】以下、そのような一例を第６の実施形態の
第１の変形例として説明する。

【０３４７】図２０は、第６の実施形態の第１の変形例
を示す流れ図である。

【０３４８】図２０に示すように、第１の変形例に係る
シークエンスは、図１９に示したシークエンスと、サイ
クルを加算するステップが無いことが異なり、これ以外
は、ほぼ同様である。

【０３４９】即ち、図２０に示すように、ＳＴ．３２-2
において、過消去ベリファイを行った後、ＳＴ．３２-3
において、選択セルがビット線に流すオン電流が“１０
μＡ”未満か否かを判断する。

【０３５０】この判断の結果、選択セルが流すオン電流
が“１０μＡ”未満と判断された場合（ＮＯ．）、第６
の実施形態と同様にＳＴ．３２-20に進み、ローアドレ
ス＝０で、サイクル＝０かどうかを判断する。

【０３５１】この判断の結果、“ローアドレス＝０で、
かつサイクル＝０である”と判断された場合（ＹＥ
Ｓ．）ＳＴ．３１-6に進み、自己収束動作を行った後、
ＳＴ．３２-2に戻る。

【０３５２】反対に、“ローアドレス＝０ではない”と
判断された場合（ＮＯ．）ＳＴ．３２-6に進み、弱プロ
グラム動作を行った後、ＳＴ．３２-2に戻る。

【０３５３】このような第１の変形例においても、先頭
ワード線、かつ最初の弱プログラムパルスである場合に
限り、自己収束パルスに切り替えられるので、第６の実
施形態と同様の効果を得ることができる。

【０３５４】［第７の実施形態］第１〜第６の実施形態
では、特にＳＴ．３１-6（自己収束）に対応する制御と
して、ドレインからのキャリア注入による自己収束法を
用いた。

【０３５５】しかし、ＳＴ．３１-6に対応する制御に
は、たとえばＳＴ．２（消去）でセルＭＣに与えられる
電界とは逆向きの電界をトンネル絶縁膜に印加し、浮遊
ゲートからソース、あるいはドレイン、あるいは基板の
少なくともいずれかに向かってトンネル電流を流し、そ
れによってキャリア（電子）を浮遊ゲートに注入する。
このような方法を用いて、スレシホールド電圧Ｖ_THを収
束させることもできる。

【０３５６】つまり、ＳＴ．３１-6において、消去時に
トンネル絶縁膜に流れるトンネル電流とは逆向きのトン
ネル電流を流して、スレシホールド電圧Ｖ_THを、所望の
範囲に収束させる。このような方法は、たとえばK.Oyam
aらにより、IEDM Digest ofTechnical Papers, pp607-6
10(1992),“A Novel Erasing Technology for 3.3VFlas
h Memory with 64Mb Capacity and Beyond”に開示され
ている。以下、この種を、トンネル電流収束法と呼ぶ。
トンネル電流収束動作時のセルのバイアス状態の一例を
図２１に示しておく。

【０３５７】トンネル電流収束法では、ホットキャリア
注入電流に比較して、流れる電流が非常に少ない。この
ため、消去しているブロック全体のワード線に、同時に
たとえば正の比較的高い電圧を印加することが可能、と
いう利点がある。

【０３５８】この反面、単独で短時間にスレシホールド
電圧Ｖ_THを大きくシフトさせ、狭い範囲に収束させよう
とすると、より高い電圧を必要とし、さらにはホットキ
ャリア注入による自己収束と異なり、電圧印加時間とと
もにスレシホールド電圧Ｖ_THが飽和せずに上昇していく
ため、過消去されたセルＭＣだけでなく、正常なセルＭ
Ｃのスレシホールド電圧Ｖ_THも上昇してしまう、という
事情がある。

【０３５９】しかしながら、トンネル電流収束法は、最
適なストレス条件を設定すれば、この発明の、たとえば
ＳＴ．３１-6のように、大きく過消去されたセルＭＣの
スレシホールド電圧Ｖ_THを、ある範囲まで戻すことに適
した方法の一つである。

【０３６０】このようなトンネル電流収束法を、第１〜
第６の実施形態のＳＴ．３１-6において、自己収束法に
代えて用いても良い。

【０３６１】ＳＴ．３１-6にトンネル電流収束法を用い
た場合には、まず、消去ブロック内において、ビット線
リークチェックを行う。次に、リーク電流がたとえば既
定値以上のビット線が見つかった段階で、たとえば消去
ブロックのセルＭＣの全てを、浮遊ゲートからソース、
あるいはドレイン、あるいは基板の少なくともいずれか
一つに向かってトンネル電流が流れるバイアス状態（ト
ンネル注入バイアス状態と呼ぶ）とする。これにより、
浮遊にキャリア（電子）が注入され、そのスレシホール
ド電圧Ｖ_THが上昇する。

【０３６２】この後、再度ビット線リークチェックを行
い、リーク電流がたとえば既定値未満となれば、次のビ
ット線に対してリークチェックを行う。

【０３６３】このような動作を繰り返し、最後のビット
線まで、リーク電流がたとえば既定値未満となった段階
で、第１の工程（ＳＴ．３１）を終了するようにすれば
良い。

【０３６４】また、トンネル電流収束法は、全てのビッ
ト線のリークチェックを行った後に行い、再度全ビット
線のリークチェックを行う、というシークエンスを繰り
返す方法に適用されても構わない。

【０３６５】また、トンネル電流収束法は、自己収束法
の場合と同様に、そのトンネル注入バイアス状態の電圧
条件や、印加時間を最適化することで、再度のリークチ
ェックを省略することも可能である。

【０３６６】本発明は２段階で、それぞれを異なったバ
イアス条件でメモリセルのスレシホールド電圧を狭い範
囲に入れていくものである。第一の段階と第二の段階で
同様の例えばホットエレクトロン注入を用いる場合は、
ワード線のバイアス電位を、第二段階で第一段階より高
くするという方法が有効である。しかしながら、第七の
実施形態のように第一と第二の段階で違うメカニズムを
用いる場合は、当然の事ではあるが、必ずしも第二のバ
イアス条件の電圧の絶対値が高くなるとは限らない。第
七の実施形態では、第一の段階でのワード線は例えば15
Vといった値になる場合があり第二の段階のワード線電
圧より高くなる。

【０３６７】以上、この発明を第１〜第７の実施形態に
より説明した。これら全ての実施形態を通じて、ワード
線の電圧が“０Ｖ”、“−１Ｖ”等の表記をしている
が、これは、基本的にセルの存在する基板（あるいはウ
ェル）の電位を“０Ｖ”とした場合のワード線の電位を
示している。動作上、セルの基板（あるいはウェル）の
電位が変わる場合においては、その変わった電位を基準
に、ワード線の電位をシフトさせて適用しても良いこと
は勿論である。

【０３６８】また、Ｎチャネル型のセルで説明したが、
セルはＰチャネル型であっても良い。この場合には、適
宜、電圧の極性を変えれば良い。

【０３６９】また、全ての実施形態を通じて、たとえば
“Ｖ_OEV1＜Ｖ_TH＜Ｖ_EV”等の表記をしているが、これは
“Ｖ_OEV1≦Ｖ_TH≦Ｖ_EV”、あるいは“Ｖ_OEV1＜Ｖ_TH≦Ｖ
_EV”、あるいは“Ｖ_OEV1≦Ｖ_TH＜Ｖ_EV”等に変更されて
も良い。

【０３７０】また、実施形態としていくつかのシークエ
ンスの組み合わせ例を示したが、本願の主旨を変えない
範囲で適宜、組み合わせを変更したり、バイアス電位の
かけ方等を変更しても良いことはもちろんである。例え
ば、本願の実施例では消去ベリファイレベルまで消去動
作を行った後に、過消去セルの救済を行っている。しか
しながら例えば、消去パルス印加後、消去ベリファイレ
ベルに達していない状態においてもリーク電流のチェッ
クを行い、既定値以上の電流が流れた場合には消去動作
を一旦中止して過消去状態にあるセルに書き込みを行
い、再度、消去を開始するといった方法により、消去ベ
リファイレベルまで消去した場合の過消去セルの発生頻
度を下げる方法があり、それらを適宜、組み合わせる事
も可能である。

【０３７１】以上述べてきた全発明は、消去シークエン
スに特に有効なものであるが、書き込みシークエンスに
用いても良い。たとえば多値メモリのように、書き込み
後のスレシホールド電圧Ｖ_THを、ある所定の範囲内にシ
フトさせる必要が場合に、この発明と類似の動作を用い
て狭い範囲にスレシホールド電圧を制御する事が可能な
場合もある。

【０３７２】また、この発明は、類似の動作を行う他の
種類のフラッシュメモリにも、必要に応じて適用できる
ことはもちろんである。

【０３７３】

【発明の効果】以上説明したように、この発明によれ
ば、所望の範囲を逸脱したメモリセルのスレシホールド
電圧を、誤動作や誤検知の発生を抑制しつつ、かつ動作
の高速性を損なわずに、所望の範囲に回復させることが
可能な不揮発性半導体メモリおよびそのスレシホールド
電圧制御方法を提供できる。

【図面の簡単な説明】

【図１】図１Ａはこの発明が適用される不揮発性半導体
メモリのブロック図、図１Ｂはそのセルアレイの等価回
路図。

【図２】図２はこの発明の第１の実施形態に係る不揮発
性半導体メモリのスレシホールド電圧制御方法を示す流
れ図。

【図３】図３Ａ〜図３Ｅはそれぞれスレシホールド電圧
の分布の変化を示す図。

【図４】図４Ａは既定値と“０”／“１”読み出しとの
関係を示す図、図４Ｂは既定値切り替えを示すブロック
図。

【図５】図５Ａ、図５Ｂはリークビット線チェック時の
セルアレイのバイアス状態を示す図、図５Ｃは自己収束
時のセルアレイのバイアス状態を示す図。

【図６】図６Ａ、図６Ｂは過消去ベリファイ時のセルア
レイのバイアス状態を示す図、図６Ｃは弱プログラム時
のセルアレイのバイアス状態を示す図。

【図７】図７はこの発明が適用される他の不揮発性半導
体メモリのブロック図。

【図８】図８は第１の実施形態の第１の変形例に係る制
御方法を示す流れ図。

【図９】図９は第１の実施形態の第２の変形例に係るリ
ークビット線チェック時のセルアレイのバイアス状態を
示す図。

【図１０】図１０は第１の実施形態の第３の変形例に係
るリークビット線チェック時のセルアレイのバイアス状
態を示す図。

【図１１】図１１は第１の実施形態の第３の変形例に好
適な制御方法を示す流れ図。

【図１２】図１２は第１の実施形態の第４の変形例に係
るリークビット線チェック時のセルアレイのバイアス状
態を示す図。

【図１３】図１３はこの発明の第２の実施形態に係る制
御方法を示す流れ図。

【図１４】図１４は第２の実施形態の第１の変形例に係
る制御方法を示す流れ図。

【図１５】図１５Ａ、図１５Ｂはそれぞれこの発明の第
３の実施形態に係る自己収束時のワード線のバイアス状
態を示す図。

【図１６】図１６Ａ、図１６Ｂはそれぞれこの発明の第
４の実施形態に係る自己収束時のワード線のバイアス状
態を示す図。

【図１７】図１７はこの発明の第５の実施形態に係る制
御方法を示す流れ図。

【図１８】図１８はこの発明の第６の実施形態に係る過
消去ベリファイ時のセルアレイのバイアス状態を示す
図。

【図１９】図１９は第６の実施形態に係る制御方法を示
す流れ図。

【図２０】図２０は第６の実施形態の第１の変形例に係
る制御方法を示す流れ図。

【図２１】図２１はトンネル電流収束動作時のセルのバ
イアス状態を示す図。

【図２２】図２２はデータ消去のスレシホールド電圧の
分布を示す図。

【図２３】図２３は不揮発性半導体メモリのセルアレイ
の等価回路図。

【図２４】図２４は書き込み時のセルアレイのバイアス
状態を示す図。

【図２５】図２５は自己収束動作時のセルのバイアス状
態を示す図。

【図２６】図２６Ａは弱プログラム動作時の選択セルの
バイアス状態を示す図、図２６Ｂは弱プログラム動作時
の非選択セルのバイアス状態を示す図。

【図２７】図２７は従来の問題点を説明するための図。

【図２８】図２８は従来の問題点を説明するための図。

【図２９】図２９は不揮発性半導体メモリのブロック
図。

【符号の説明】

１…メモリセルアレイ、 ２…制御回路、 ３…ビット線バイアス回路、 ４…ソース線バイアス回路、 ５…ワード線バイアス回路、 ６…ローデコーダ、 ７…カラムセレクタ、 ８…カラムデコーダ、 ９…Ｉ／Ｏ回路、 １０…アドレスバッファ、 １１…アドレスカウンタ、 １２…ベリファイ回路、 １３…規定値発生回路、 １４…チャージポンプ回路。

フロントページの続き (72)発明者 斉藤 栄俊 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 佐々木 啓行 三重県四日市市山之一色町800番地 株式 会社東芝四日市工場内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD04 AD05 AD08 AD09 AE05 AE08

Claims (21)

【特許請求の範囲】
1. 【請求項１】 複数のワード線、複数のビット線、およ
   び前記ビット線の電位をドレインに受け、前記ワード線
   の電位をゲートに受けるスレシホールド電圧を可変に設
   定可能な複数のメモリセルを有するメモリセルアレイ
   と、 前記複数のメモリセルのスレシホールド電圧を、第１の
   レベルを上限および下限の一方としたある範囲に一括し
   てシフトさせる第１の制御、 前記ある範囲に一括してシフトされたスレシホールド電
   圧の上限および下限の他方を、前記第１のレベルに近い
   第２のレベルに、第２のレベルを逸脱するメモリセルを
   含む複数のメモリセルを第一のバイアス条件で一括して
   シフトさせる第２の制御、及び前記第２のレベルにシフ
   トされたスレシホールド電圧の上限および下限の他方
   を、前記第２のレベルよりも前記第１のレベルにさらに
   近い第３のレベルに、第一のバイアス条件とは異なる第
   二のバイアス条件でシフトさせる第３の制御を行う制御
   回路とを具備することを特徴とする不揮発性半導体メモ
   リ。
2. 【請求項２】 前記第３の制御は、スレシホールド電圧
   が前記前記第２のレベルと前記第３のレベルとの間にあ
   るメモリセルを検知し、検知されたメモリセルに対して
   選択的に行われることを特徴とする請求項１に記載の不
   揮発性半導体メモリ。
3. 【請求項３】 前記第３の制御に用いられる第二のバイ
   アス条件の選択セルのワード線に印加される電圧は、第
   ２の制御に用いられる第一のバイアス条件のワード線に
   印加される電圧よりも高いことを特徴とする請求項１に
   記載の不揮発性半導体メモリ。
4. 【請求項４】 前記第３の制御は、選択されたメモリセ
   ルに接続されたワード線とビット線に、通常のプログラ
   ムより弱いバイアスの電圧を印加する制御であることを
   特徴とする請求項１に記載の不揮発性半導体メモリ。
5. 【請求項５】 前記通常のプログラムより弱いバイアス
   の電圧は、前記スレシホールド電圧が少なくとも前記第
   ２のレベルと前記第３のレベルとの間にある、と検知さ
   れたメモリセルに接続されたワード線およびビット線に
   対して選択的に印加されることを特徴とする請求項４に
   記載の不揮発性半導体メモリ。
6. 【請求項６】 前記通常のプログラムより弱いバイアス
   の電圧を印加する時、非選択ワード線の電圧は、前記第
   ２のレベルの電圧以下とすることを特徴とする請求項４
   に記載の不揮発性半導体メモリ。
7. 【請求項７】 前記通常のプログラムより弱いバイアス
   の電圧を印加する時、選択ワード線の電圧は、選択され
   たメモリセルに対する弱プログラム電圧の印加回数に応
   じて、メモリセルのスレシホールド電圧が第三のレベル
   に入るまで、ステップアップされることを特徴とする請
   求項４に記載の不揮発性半導体メモリ。
8. 【請求項８】 前記第２の制御は、前記複数のビット線
   に、自己収束電圧を印加する制御であることを特徴とす
   る請求項１に記載の不揮発性半導体メモリ。
9. 【請求項９】 前記自己収束電圧は、ビット線に流れる
   電流が既定値を超えている、と検知されたビット線に対
   して選択的に印加されることを特徴とする請求項８に記
   載の不揮発性半導体メモリ。
10. 【請求項１０】 前記自己収束電圧は、前記複数のビッ
    ト線全てに対して順次印加されることを特徴とする請求
    項８に記載の不揮発性半導体メモリ。
11. 【請求項１１】 前記複数のワード線の電圧を少なくと
    も１本ずつ順次、さらに上昇させることを特徴とする請
    求項１０に記載の不揮発性半導体メモリ。
12. 【請求項１２】 前記第２の制御は、前記複数のビット
    線に、自己収束電圧を印加する制御であることを特徴と
    する請求項４に記載の不揮発性半導体メモリ。
13. 【請求項１３】 前記自己収束電圧は、ビット線に流れ
    たリーク電流が既定値を超えている、と検知されたビッ
    ト線に対して選択的に印加されることを特徴とする請求
    項１２に記載の不揮発性半導体メモリ。
14. 【請求項１４】 前記自己収束電圧は、前記複数のビッ
    ト線全てに対して順次印加されることを特徴とする請求
    項１２に記載の不揮発性半導体メモリ。
15. 【請求項１５】 前記自己収束電圧は、前記スレシホー
    ルド電圧が少なくとも前記第２のレベルと前記第３のレ
    ベルとの間にある、と検知されたメモリセルに接続され
    た選択ビット線に対して印加されることを特徴とする請
    求項１２に記載の不揮発性半導体メモリ。
16. 【請求項１６】 前記自己収束電圧は各ビット線に対す
    る最初のスレシホールド電圧検知時に印加され、前記弱
    プログラム電圧は前記最初のスレシホールド電圧検知時
    を除いて印加されることを特徴とする請求項１５に記載
    の不揮発性半導体メモリ。
17. 【請求項１７】 前記自己収束電圧印加時、前記複数の
    ワード線の電圧は、前記スレシホールド電圧検知時と同
    じ電圧にされることを特徴とする請求項１２に記載の不
    揮発性半導体メモリ。
18. 【請求項１８】 前記複数のワード線の電圧を少なくと
    も１本ずつ、さらに上昇させることを特徴とする請求項
    １７に記載の不揮発性半導体メモリ。
19. 【請求項１９】 前記第２の制御は、前記ワード線に、
    前記第１の制御とは逆方向の電界がメモリセルにかかる
    ような電圧を印加し、トンネル電流によりスレシホール
    ド電圧をシフトする制御であることを特徴とする請求項
    １に記載の不揮発性半導体メモリ。
20. 【請求項２０】 前記第３のレベルは、前記データ消去
    が完全に終了した後のスレシホールド電圧分布の下限で
    あることを特徴とする請求項１に記載の不揮発性半導体
    メモリ。
21. 【請求項２１】 前記複数のメモリセルのスレシホール
    ド電圧を、第１のレベルを上限および下限の一方とした
    ある範囲に一括してシフトさせ、 前記ある範囲に一括してシフトされたスレシホールド電
    圧の上限および下限の他方を、前記第１のレベルに近い
    第２のレベルに、第２のレベルを逸脱するセルを含む複
    数のセルを第一のバイアス条件で一括してシフトさせ、 前記第２のレベルにシフトされたスレシホールド電圧の
    上限および下限の他方を、前記第２のレベルよりも前記
    第１のレベルにさらに近い第３のレベルに第一のバイア
    スとは異なる第二のバイアス条件でシフトさせることを
    特徴とする不揮発性半導体メモリのスレシホールド電圧
    制御方法。