JP2001245222A

JP2001245222A - 半導体装置及びその制御方法

Info

Publication number: JP2001245222A
Application number: JP2000055205A
Authority: JP
Inventors: Kuniyuki Okuyama; 邦幸奥山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-03-01
Filing date: 2000-03-01
Publication date: 2001-09-07
Anticipated expiration: 2020-03-01
Also published as: US20010050366A1; JP3578037B2; US7948530B2

Abstract

(57)【要約】【課題】増幅素子のばらつきや検出器自体のばらつき
による撮像素子の出力電圧のばらつきをダイナミックレ
ンジ内に収め、撮像素子内または撮像素子外において行
う信号増幅や信号処理を円滑に行う。【解決手段】バイアス電流を変化させることによって
出力信号レベルが変化する検出回路６０１と、この検出
回路から出力された信号がダイナミックレンジ内に設定
したスレッショルド以下であるかどうかを検出する検出
部６０４と、この検出部６０４で検出された数をカウン
トするカウンタ６０５と、このカウンタ６０５でカウン
トされた値によって、検出回路６０１のバイアス電流と
ＦＰＮ補正回路のフルスケール電流値とを、自動的に目
的の出力信号レベルに設定する設定部６０７とを有す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその制御
方法に関し、特にバイアス電流を変化させることによっ
て出力信号レベルが変化するようにした半導体装置であ
って、複数の抵抗体で構成される検出器アレイや表示ア
レイ、さらには可視光や赤外線、紫外線、超音波、圧力
等を検出する検出器アレイやこれらを出力する表示アレ
イの半導体装置及びその制御方法に関する。

【０００２】

【従来の技術】かかる半導体装置の一例としての撮像装
置としては、例えば特開平１１−１５０６８３号公報に
記載されたものがある。図１２はこの従来の撮像装置の
回路図を示したものである。この回路は、二次元の赤外
線画像が得られるように、複数の画素を集積化してい
る。半導体基板上に、熱電変換素子１１０１、ＮＰＮト
ランジスタ１１０２、抵抗１１０３、ＰＮＰトランジス
タ１１０４、スイッチ１１００、ＦＰＮ補正定電流源１
１１３、積分コンデンサ１１０５、リセットスイッチ１
１０６が形成されている。

【０００３】図１２において、熱電変換素子１１０１
は、この例では温度によってその電気抵抗値が変化する
ボロメータを用いており、ボロメータとしてはチタンを
使用している。チタンボロメータ１１０１は入射赤外線
に対して感度がある。ＮＰＮトランジスタ１１０２のベ
ースに電圧ＶB1を印加すると、ＮＰＮトランジスタ１１
０２のベース、エミッタ間電圧をＶBEとして、チタンボ
ロメータ１１０１には（ＶB1−ＶBE）の電圧がかかる。
チタンボロメータ１１０１の抵抗をＲB1とすると、ＮＰ
Ｎトランジスタ１１０２のコレクタには、ＩC1＝（ＶB1
−ＶBE）／ＲB1の電流が流れることになる。

【０００４】抵抗１１０４をＲB2とすると、ＲB2はチタ
ンボロメータ１１０１に対する基準として使用している
ために、抵抗１１０４の抵抗値はチタンボロメータ１１
０１の抵抗値と同じである。ＰＮＰトランジスタ１１０
３のベース電圧ＶB2を印可すると、上記と同様にＰＮＰ
トランジスタ１１０３のコレクタには、ＩC2＝（ＶB2−
ＶBE）／ＲB2の電流が流れる。

【０００５】入射赤外線を遮断した状態で、このＩC1と
ＩC2とが釣り合うように１１０３のベース電圧を設定し
ている。このため、積分コンデンサ１１０５にはほとん
ど電流が流れない。赤外線が入射すると、熱分離された
ダイアフラムの温度が上昇し、ダイアフラム上のチタン
ボロメータ１１０１の抵抗値は変化する。この抵抗の変
化はＩC1を変化させる。基板上の拡散抵抗１１０４の抵
抗値は変化しないためＩC2は変化しない。このＩC1の変
化によって、差分ΔＩ＝（ＩC2−ＩC1）が生じ、積分コ
ンデンサ１１０５蓄えられる。この差分ΔＩは信号成分
と除ききれなかったバイアス成分であり、大きなバイア
ス成分は取り除かれる。

【０００６】また、特開平１１−１５０６８３号公報に
示されている例では、画素間の抵抗値のばらつきが大き
い場合、ＦＰＮ（固定パターンノイズの略）補正回路１
１０６〜１１０８で画素毎に電流Ｉfpn を流す。ＲB1が
標準よりも大きい場合、ＲB1に流れるＩC1は小さくな
る。ＩC2は一定なので差分ΔＩは大きくなってしまう。
電流Ｉfpn を流すことで、ＩC2＝（ＩC2−Ｉfpn ）とな
り抵抗ばらつき分の差分を補正している。

【０００７】積分コンデンサ１１０５に蓄えられた信号
は、ＮＭＯＳトランジスタ１１０７，１１０８で構成さ
れるソースフォロワにより高インピーダンスから低イン
ピーダンスに変換される。スイッチ１１０９、ホールド
コンデンサ１１１０にて構成されるサンプルホールド回
路は、時系列で入力される信号をサンプリングして一時
ホールドする。スイッチ１１０９は、ＰＭＯＳトランジ
スタ、ＮＭＯＳトランジスタ同士を接続したトランスフ
ァゲートで構成される。ＮＭＯＳトランジスタ１１１
１，１１１２もソースフォロワを構成し、低インピーダ
ンスで１１１４のＳ／Ｈout に出力されることになる。

【０００８】

【発明が解決しようとする課題】特開平１１−１５０６
８３号公報の技術では、抵抗値が大きい方にばらついて
いる場合、ＦＰＮ補正電流でばらつき分を補正すること
が出来るが、抵抗値が小さい方にばらついている場合
や、ＦＰＮ補正電流のフルスケール電流よりもばらつき
分が大きい場合は、キャンセラ電流を調整する必要があ
る。今までは、調整するためのハードウエアまたはソフ
トウエアがないために、キャンセラ電流を手動で調整す
る方法で行っていたが、煩雑な作業である。また、キャ
ンセラ電流が固定されている場合は、抵抗値が小さい方
にばらついている場合や、ＦＰＮ補正電流のフルスケー
ル電流よりもばらつき分が大きい場合は補正しきれず、
信号の増幅度を上げることが難しい。

【０００９】通常、複数の画素からなる撮像装置では画
素間のばらつきが存在する。これは赤外線撮像素子や増
幅型撮像装置に特に顕著に現れる。これら画素間のばら
つきの原因は、あるものはボロメータなどの検出器のば
らつきであったり、あるものは増幅素子のＶＴや寄生容
量のばらつきであったりする。ボロメータ型赤外線撮像
装置を例にとると、ボロメータ抵抗はボロメータ膜の厚
さのばらつきや比抵抗のばらつき、パターニングしたと
きの寸法のばらつきなどで数％から数１０％程度ばらつ
く。

【００１０】このようなばらつきは、信号を読み出す上
で大きな支障となる。例えば温度差１℃の被写体を見た
ときボロメータ部の温度変化は１ｍ℃程度であり、これ
によるボロメータの抵抗変化はボロメータの抵抗温度係
数１％／℃として０．００１％程度である。この微弱な
抵抗変化を読み取るには撮像素子上で増幅することが好
ましいが、画素間の抵抗ばらつきが大きいと、そのまま
ではばらつきによって増幅回路のダイナミックレンジが
制限され、増幅度が上げられない。

【００１１】検出器自体のばらつきを補正する例は，上
記特開平１１−１５０６８３号公報に示されているが、
検出器の抵抗値が大きい方にばらついていれば、ＦＰＮ
補正電流でキャンセラ電流分を引き抜いて補正すること
が出来るが、検出器の抵抗値が小さい方にばらついてい
る場合は、ＦＰＮ補正電流でキャンセラ電流分を引き抜
いてもばらつきが大きくなってしまうだけで、補正する
ことは出来ない。今までは、調整するためのハードウエ
アまたはソフトウエアがないために、キャンセラ電流を
手動で調整する方法で行っていたが、煩雑な作業であ
る。また、キャンセラ電流が固定されている場合は、抵
抗値が小さい方にばらついている場合や、ＦＰＮ補正電
流のフルスケール電流よりもばらつき分が大きい場合は
補正しきれず、信号の増幅度を上げることが難しい。同
様に、ＦＰＮ補正電流のフルスケール電流についても、
固定されていると、ばらつきが大きい場合は補正しきれ
ず、ばらつきが小さい場合は、本来なら分解能を良く出
来るのに無駄に補正範囲が広くなってしまう。

【００１２】本発明の目的は、検出器の抵抗値のばらつ
きを調べ、バイアスキャンセラ電流とＦＰＮ補正電流の
フルスケール電流値を自動的に最適な値に設定すること
で、バイアスキャンセラ電流またはＦＰＮ補正電流を流
してばらつきが補正されたときに、出力信号をダイナミ
ックレンジ内に収め、撮像素子内または撮像素子外にお
いて行う信号増幅や信号処理を円滑に行うことができる
半導体置及びその制御方法を提供することである。

【００１３】

【課題を解決するための手段】本発明による半導体装置
は、検出素子を有し、この検出素子のバイアス電流と前
記検出素子の固定パターンノイズを補正するための補正
手段のフルスケール電流とを変化させることによって検
出出力信号のレベルが変化する信号処理回路と、前記信
号処理回路から出力された信号とこの回路のダイナミッ
クレンジ内で設定されたスレッショルドとを比較する比
較手段と、前記比較手段の比較結果をカウントするカウ
ント手段と、前記カウント手段でカウントされた値によ
り前記信号処理回路のバイアス電流と前記補正回路のフ
ルスケール電流とを制御する制御手段とを含むことを特
徴とする。

【００１４】そして、前記制御手段は、前記スレッショ
ルド以下または以上の検出画素数を指定し、前記信号処
理回路のバイアス電流のＭＳＢ（最上位ビット）を操作
し、前記カウント手段のカウント結果と指定された画素
数の比較結果とから前記バイアス電流のＭＳＢを決定
し、順次ＬＳＢ（最下位ビット）まで同様の操作と判定
によって前記バイアス電流の各ビットの値を決定するよ
うにしたことを特徴とする。

【００１５】また、前記制御手段は、前記スレッショル
ド以下の検出画素数が指定した画素数になるときのバイ
アス電流値と、スレッショルドを超えた検出画素数が指
定した画素数になるときのバイアス電流値とをそれぞれ
求め、これ等のバイアス電流値から前記補正手段のフル
スケール電流値を決定するようにしたことを特徴とす
る。

【００１６】更に、前記制御手段は、前記スレッショル
ド以下または以上の検出画素数が指定した下限設定値に
なるときのバイアス電流値と、スレッショルド以下また
は以上の検出画素数が指定した上限設定値になるときの
バイアス電流値とを求め、これ等のバイアス電流値から
前記補正手段のフルスケール電流値を決定するようにし
たことを特徴とする。

【００１７】更にはまた、前記制御手段は、前記補正手
段のフルスケール電流値を指定し、あるバイアス電流に
おけるカウント結果と、このバイアス電流から前記補正
手段のフルスケール電流を引いた電流値におけるカウン
ト結果とがほぼ同じになるようにバイアス電流を決定す
るようにしたことを特徴とする。

【００１８】本発明による制御方法は、検出素子を有
し、この検出素子のバイアス電流と前記検出素子の固定
パターンノイズを補正するための補正手段のフルスケー
ル電流とを変化させることによって検出出力信号のレベ
ルが変化する信号処理回路を含む半導体装置の制御方法
であって、前記信号処理回路から出力された信号とこの
回路のダイナミックレンジ内で設定されたスレッショル
ドとを比較する比較ステップと、前記比較ステップの比
較結果をカウントするカウントステップと、前記カウン
トステップでカウントされた値により前記信号処理回路
のバイアス電流と前記補正回路のフルスケール電流とを
制御する制御ステップとを含むことを特徴とする。

【００１９】そして、前記制御ステップは、前記スレッ
ショルド以下または以上の検出画素数を指定し、前記信
号処理回路のバイアス電流のＭＳＢ（最上位ビット）を
操作し、前記カウントステップのカウント結果と指定さ
れた画素数の比較結果とから前記バイアス電流のＭＳＢ
を決定し、順次ＬＳＢ（最下位ビット）まで同様の操作
と判定によって前記バイアス電流の各ビットの値を決定
するようにしたことを特徴とする。

【００２０】また、前記制御ステップは、前記スレッシ
ョルド以下の検出画素数が指定した画素数になるときの
バイアス電流値と、スレッショルドを超えた検出画素数
が指定した画素数になるときのバイアス電流値とをそれ
ぞれ求め、これ等のバイアス電流値から前記補正手段の
フルスケール電流値を決定するようにしたことを特徴と
する。

【００２１】更に、前記制御ステップは、前記スレッシ
ョルド以下または以上の検出画素数が指定した下限設定
値になるときのバイアス電流値と、スレッショルド以下
または以上の検出画素数が指定した上限設定値になると
きのバイアス電流値とを求め、これ等のバイアス電流値
から前記補正手段のフルスケール電流値を決定するよう
にしたことを特徴とする。

【００２２】更にはまた、前記制御ステップは、前記補
正手段のフルスケール電流値を指定し、あるバイアス電
流におけるカウント結果と、このバイアス電流から前記
補正手段のフルスケール電流を引いた電流値におけるカ
ウント結果とがほぼ同じになるようにバイアス電流を決
定するようにしたことを特徴とする。

【００２３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施形態
を示す撮像装置の全体図である。半導体基板上に，熱電
変換素子１０１、ＮＰＮトランジスタ１０２、ＰＮＰト
ランジスタ１０３、抵抗１０４、バイナリに抵抗値が変
化している抵抗１０５、ＮＰＮトランジスタ１０６、Ｆ
ＰＮ補正スイッチ１０７、積分コンデンサ１０８、リセ
ットスイッチ１０９が形成されている。熱電変換素子１
０１は、この例ではダイヤフラム上に形成されたボロメ
ータを用いており、入射赤外線に対して感度がある。こ
の熱電変換素子１０１は、後述するように、基板上に１
次元ないしは２次元に多数形成され、スイッチ１００に
よって切り替えて順次選択していく。

【００２４】ＮＰＮトランジスタ１０２のベースに電圧
ＶB1を印加すると、ＮＰＮトランジスタ１０２のベー
ス、エミッタ間電圧をＶBEとした場合、熱電変換素子１
０１には（ＶB1−ＶBE）の電圧がかかる。熱電変換素子
１０１の抵抗をＲb1とすると、ＮＰＮトランジスタ１０
２のコレクタには、ＩC1＝（ＶB1−ＶBE）／Ｒb1の電流
が流れることになる。

【００２５】ＮＰＮトランジスタ１０２のベースはＶB1
バイアス設定回路１３１につながっている。ＶB1バイア
ス設定回路１３１はＮＰＮトランジスタ１０２のベース
電圧ＶB1を調整する定電圧源であり、例えば図２に示す
回路素子２００〜２１１のような構成になっている。

【００２６】ＶB1バイアス設定回路１３１は、シフトレ
ジスタ２００と、スイッチ２０１と、そのドレインにつ
ながる抵抗２０２と、ＮＰＮトランジスタ２０３と、そ
のコレクタにつながるＰＮＰトランジスタ２０６と、Ｎ
ＰＮトランジスタ２０３のコレクタにつながるＰＮＰト
ランジスタ２０４と、そのＰＮＰトランジスタにつなが
る抵抗２０５と、ＰＮＰトランジスタ２０４のベースに
つながっているＰＮＰトランジスタ２１０と、そのＰＮ
Ｐトランジスタのエミッタにつながっている抵抗２１１
と、ＰＮＰトランジスタ２１０のコレクタにつながって
いるＮＰＮトランジスタ２０９と、ＰＮＰトランジスタ
２１０のコレクタにつながっているＮＰＮトランジスタ
２０８と、そのＮＰＮトランジスタのエミッタにつなが
っている抵抗２０７からなる。バイアス設定回路１３１
は何段かの定電流源から構成され、各定電流源の電流値
はＩ₀ ，２Ｉ₀ ，４Ｉ₀ ，…のように２の整数乗の
重み付けがしてある。この２の整数乗の重み付けをする
ために、抵抗２０２は２Ｒ１，Ｒ１，Ｒ１／２，…のよ
うに２の整数乗の重み付けがしてある。抵抗のばらつき
を最小限にするため、Ｒ１という単位抵抗を組み合わせ
ることによって各抵抗を得ている。

【００２７】さらに、ＮＰＮトランジスタ２０３のエミ
ッタサイズは、電流Ｉ₀ の段のエミッタサイズを基本
（ｍ＝１）として、２倍（ｍ＝２）、４倍（ｍ＝４）、
…のように電流に比例して重み付けがしてある。前述し
たＮＰＮトランジスタ１０２のベース電圧ＶB1を各段の
スイッチをオン／オフすることによって調整することが
出来る。定電流源がｎ段あるビットの場合、前述のＮＰ
Ｎトランジスタ１０２のベース電圧ＶＢ１を２ⁿ に調
整することが出来る。

【００２８】エミッタサイズ（ｍ）を変えているのは次
の理由による。ベース電流ＩＢとベース−エミッタ間電
圧ＶBEとの関係は、逆方向リーク電流をＩＢ₀ 、素電
荷をｑ、ボルツマン定数をｋ、絶対温度をＴとして、ＩＢ＝ｍＩＢ₀ Ｅｘｐ［ｑＶBE／ｋ／Ｔ］となる。ベース電流は電流増幅率をβとして、ＩＢ＝Ｉ
Ｃ／βで表されるため、ｍが一定のままコレクタ電流が
変化するとＶBEも変化してしまう。各トランジスタのベ
ースには同じ電圧Ｖb1が印加されているため、各段のＶ
BEが異なると各段の電流値は正確に上記のようにならな
い。ｍを電流値に比例して変えることによって各段のＶ
BEは同じになり、電流値を上記のように設定することが
出来る。

【００２９】エミッタに抵抗を接続するこの構成は、Ｎ
ＰＮトランジスタ１０３のショットノイズ、ベース抵抗
（ｒｂｂ）のジョンソンノイズ、ベースにつながる定電
圧源のノイズなどの影響を減らす効果がある。

【００３０】ＰＮＰトランジスタ１０３のベースに電圧
ＶＢ２を印加すると、上記と同様にＰＮＰトランジスタ
１０３のコレクタには、ＩC2＝（ＶB2−ＶBE）／Ｒb2の
電流が流れる。ここで、Ｒb2は抵抗１０４の抵抗値であ
る。このＩC1とＩC2とはほぼつりあっており、積分コン
デンサ１０８にはわずかな差分ΔＩ＝（ＩC2−ＩC1）が
流れる。この差分ΔＩは信号成分と除ききれなかったバ
イアス成分であり、大部分のバイアス成分は取り除かれ
ている。

【００３１】ＰＮＰトランジスタ１０３のベースはＶB2
バイアス設定回路１３２につながっている。ＶB2バイア
ス設定回路１３２は、ＰＮＰトランジスタ１０３のベー
ス電圧ＶB2を調整する定電圧源であり、例えば回路素子
２１２〜２３０のような構成になっている。

【００３２】ＶB2バイアス設定回路１３２は、シフトレ
ジスタ２１２と、スイッチ２１３と、そのドレインにつ
ながる抵抗２１４と、ＮＰＮトランジスタ２１５と、そ
のコレクタにつながるＮＰＮトランジスタ２１７と、そ
のエミッタにつながる抵抗２１６と、ＮＰＮトランジス
タ２１５のコレクタにつながるＰＮＰトランジスタ２２
０と、そのエミッタにつながるＰＮＰトランジスタ２１
８とそのエミッタにつながる抵抗２１９と、ＮＰＮトラ
ンジスタ２１５のベースにつながっているＮＰＮトラン
ジスタ２２２と、そのエミッタにつながっている抵抗２
２１と、ＮＰＮトランジスタ２２２のベースにつながっ
ているＮＰＮトランジスタ２２３と、そのベースにつな
がっているＰＮＰトランジスタ２２４と、そのエミッタ
につながる抵抗２２５と、ＰＮＰトランジスタ２２４の
ベースにつながるＰＮＰトランジスタ２２９と、そのエ
ミッタにつながる抵抗２３０と、ＰＮＰトランジスタ２
２９のコレクタにつながるＮＰＮトランジスタ２２８
と、そのエミッタにつながるＮＰＮトランジスタ２２７
と、そのエミッタにつながる抵抗２２６からなる。バイ
アス設定回路１３２の２１４〜２１５は何段かの定電流
源から構成され、各定電流源の電流値はＩ₁ ，２Ｉ
₁ ，４Ｉ₁ ，…のように２の整数乗の重み付けがして
ある。この２の整数乗の重み付けをするために、抵抗２
１４は２Ｒ１，Ｒ１，Ｒ１／２，…のように２の整数乗
の重み付けがしてある。抵抗のばらつきを最小限にする
ため、Ｒ１という単位抵抗を組み合わせることによって
各抵抗を得ている。

【００３３】ＶB2バイアス設定回路１３２の２１６，２
１７の定電流源に流れる電流Ｉ２は、ＶB1バイアス設定
回路１３１の２０７，２０８の定電流源に流れる電流Ｉ
２と同じ電流値である。また、ＶB2バイアス設定回路の
２２２，２２１の定電流源に流れる電流Ｉ３はＶB1バイ
アス設定回路の２０７，２０８の定電流源に流れる電流
Ｉ２の１／４の電流が流れる。

【００３４】さらに、ＮＰＮトランジスタ２１５のエミ
ッタサイズは、電流Ｉ１の段のエミッタサイズを基本
（ｍ＝１）として、２倍（ｍ＝２）、４倍（ｍ＝４）、
…のように電流に比例して重み付けがしてある。前述し
たＮＰＮトランジスタ１０３のベース電圧ＶB2を各段の
スイッチをオン／オフすることによって調整することが
出来る。定電流源がｎ段あるビットの場合、前述のＮＰ
Ｎトランジスタ１０３のベース電圧ＶB2を２ⁿ に調整
することが出来る。

【００３５】ＮＰＮトランジスタ１０６のベースは、Ｖ
B0バイアス設定回路１３０につながっている。ＶB0バイ
アス設定回路は、ＮＰＮトランジスタ１０６のベース電
圧ＶB0を調整する定電圧源であり、例えば図２の回路素
子２３１〜２３７のような構成になっている。

【００３６】ＶB0バイアス設定回路１３０は、シフトレ
ジスタ２３１と、スイッチ２３２と、どのドレインにつ
ながる抵抗２３３と、ＮＰＮトランジスタ２３４と、そ
のコレクタにつながるＰＮＰトランジスタ２３５と、Ｎ
ＰＮトランジスタ２３４のコレクタにつながるＰＮＰト
ランジスタ２３６と、そのエミッタにつながる抵抗２３
７からなる。バイアス設定回路１３０の２３３〜２３４
は何段かの定電流源から構成され、各定電流源の電流値
はＩ４，２Ｉ４，４Ｉ４，…のように２の整数乗の重み
付けがしてある。この２の整数乗の重み付けをするため
に、抵抗２３３は２Ｒ１，Ｒ１，Ｒ１／２，…のように
２の整数乗の重み付けがしてある。抵抗のばらつきを最
小限にするために、Ｒ１という単位抵抗を組み合わせる
ことによって各抵抗を得ている。

【００３７】さらに、ＮＰＮトランジスタ２３４のエミ
ッタサイズは、電流Ｉ４の段のエミッタサイズを基本
（ｍ＝１）として、２倍（ｍ＝２）、４倍（ｍ＝４）、
…のように電流に比例して重み付けがしてある。前述し
たＮＰＮトランジスタ１０６のベース電圧ＶB0を各段の
スイッチをオン／オフすることによって調整することが
出来る。定電流源がｎ段あるビットの場合、前述のＮＰ
Ｎトランジスタ２３４のベース電圧ＶB0を２ⁿ に調整
することが出来る。

【００３８】撮像装置の温度ドリフトを減らすために、
ＶB1バイアス設定回路１３１の電流Ｉ０，２Ｉ０，４Ｉ
０，…と、ＶＢ２バイアス設定回路１３２の電流Ｉ１，
２Ｉ１，４Ｉ１，…と、ＶB0バイアス設定回路１３０の
電流Ｉ４，２Ｉ４，４Ｉ４，…は、温度依存性を小さく
する必要がある。電流値Ｉ１，２Ｉ１，４Ｉ１，…と電
流値Ｉ２，２Ｉ２，４Ｉ２，…の基準となるなっている
電流値はＩ０，２Ｉ０，４Ｉ０，…である。この電流値
の基準となるベース印加電圧ＲＥＦINは、温度依存性が
小さくなるように設計する。温度依存性を小さくするに
は、バンドギャップリファレンス等の温度依存性の非常
に小さい定電圧源を使うことが好ましい。

【００３９】積分コンデンサ１０８に蓄えられた信号
は、ＮＭＯＳＦＥＴ１１０，１１１で構成されるソース
フォロワで高インピーダンスから低インピーダンスに変
換される。スイッチ１１２，ホールドコンデンサ１１３
で構成されるサンプル・ホールド回路は、時系列で入力
される信号をサンプリングして一時保持する。スイッチ
１１２はＰＭＯＳＦＥＴ，ＮＭＯＳＦＥＴのソース同
士、ドレイン同士を接続したトランスファーゲートで構
成される。ＮＭＯＳＦＥＴ１１４，１１５もソースフォ
ロワを構成し、低インピーダンスで増幅器１６に出力す
る。なお、他の構成は後述する。

【００４０】図３は図１の読み出し回路と周辺を含めた
撮像素子全体の回路図である。読み出し回路は、水平シ
フトレジスタ３０１とマルチプレクサ３０２、読み出し
回路３０３、ＦＰＮ補正バッファ３０４、ＦＰＮ補正電
流源３０５、熱電変換素子１０１、画素スイッチ１０
０、垂直シフトレジスタ３０８、バイアス設定回路３０
９等からなる。

【００４１】熱電変換素子１０１は、この例では基板上
に２次元にマトリクス状に形成され、画素スイッチ１０
０によって切り換えて順次選択されていく。各熱電変換
素子の信号を読み出すために、この例ではマトリクスの
各列に読み出し回路３０３を形成して信号を読み出して
いる。読み出し回路をどのように形成するかは以下のよ
うなトレードオフがある。

【００４２】各列に読み出し回路を形成した場合。各列
が同時に読み出し動作を行えるため、読み出しの時間を
長くすることが出来る。読み出し時間が長いと、その分
ノイズ帯域を狭くすることができ、ノイズを低減するこ
とが出来る。その反面読み出し回路の数が多くなり、チ
ップ面積が大きくなってしまう。

【００４３】１個の読み出し回路を複数の列で分け合っ
て使用すれば読み出し回路の数が減って、チップ面積の
縮小になる。その反面、時分割で分け合って使用する
分、読み出し時間が短くなりノイズ帯域が広くなってし
まう。

【００４４】垂直シフトレジスタ３０８はマトリクスの
各行を順次選択していく。

【００４５】ＦＰＮ補正電流源３０５に供給されるＦＰ
Ｎ補正データは、例えばチップ外のメモリに全画素分の
補正データを蓄える。各列の読み出し回路が積分等の読
み出し動作を行っているときに、バッファ３０４は読み
出している画素のＦＰＮデータを保持している。

【００４６】バイアス設定回路３０９に供給されるバイ
アス設定データは、例えばチップ外のスイッチまたはメ
モリによってシリアルで与えられ、バイアス設定回路内
のシフトレジスタ内に蓄えられる。ノイズフィルタ３１
０は、例えばチップ外にＣＲフィルタを設けてノイズを
除去している。

【００４７】各列の読み出し回路３０３の出力は各読み
出し回路３０３内のサンプルホールド回路に接続されて
いる。各列のサンプルホールド出力Ｓ／Ｈout はマルチ
プレクサ３０２によって順次選択され出力ｏｕｔに導出
される。水平シフトレジスタ３０１は各列のマルチプレ
クサ３０２のスイッチを順次選択し、また、各列のＦＰ
Ｎデータバッファ３０４を順次選択するものである。Ｆ
ＰＮＤＡＴＡはＦＰＮデータバッファ３０４につなが
るデータバスで、例えば、各列のＦＰＮ補正定電流源３
０５が３ビットの場合３本のラインとなる。ＢＩＡＳ
ＤＡＴＡはＦＰＮ補正電流源３０５と読み出し回路回路
３０３につながるデータバスで、例えば、設定が必要な
トランジスタが３個の場合３本のラインとなる。

【００４８】図４は各部の信号タイミングを示したタイ
ミング図である。φＶは、例えば３０Ｈｚ程度の垂直同
期信号であり、垂直シフトレジスタ３０８のデータ端子
Ｖに入力される。φＨは、例えば７ｋＨｚ程度の水平同
期信号であり、垂直シフトレジスタ３０８のクロック端
子Ｈに入力される。これによって、垂直シフトレジスタ
３０８からは、Ｖ１，Ｖ２，…の各行を選択する信号が
出力される。

【００４９】ある行を選択している間、各列の読み出し
回路において積分時の読み出し動作が行われる。ＶＣは
図１の積分コンデンサ１０８の電圧波形（積分波形）で
ある。サンプルホールド回路１１２にφＳ／Ｈを印可し
て、積分後の電圧をサンプリングしてホールドコンデン
サ１１３に保持する。サンプリング後リセットスイッチ
１０９にリセットパルスφＲを印加して積分コンデンサ
１０８をリセットする。

【００５０】水平シフトレジスタ３０１のデータ端子Ｈ
にφＨ、クロック端子ＣＬＫにφＣＬＫを入力すること
で、Ｈ１，Ｈ２，…の信号を得る。Ｈ１，Ｈ２，…は図
３のマルチプレクサ３０２とＦＰＮデータバッファ３０
４とを順次選択する。

【００５１】φＨ’はφＨと同じ信号を使用してもよ
い。各列のホールドコンデンサに保持された信号はマル
チプレクサ３０２を介して出力端子にＯＵＴで示すよう
に出力される。

【００５２】ＦＰＮデータ（ＦＰＮＤＡＴＡ）はある
行の読み出しの前にＦＰＮデータバッファに転送され
る。図３のデータバッファ３０４の制御端子には、Ｈ
１，Ｈ２，…を入力する。

【００５３】バイアス設定電流（ＢＩＡＳＤＡＴＡ）
は、読み出し回路３０３が読み出し前、または読み出し
中にバイアス設定回路に転送される。バイアス設定回路
で作成された各電圧は、ノイズフィルタ３１０を通って
読み出し回路３０３のトランジスタ１０２，１０３のベ
ースと、ＦＰＮ３０５のトランジスタ１０６のベース電
圧を設定する。

【００５４】図５は本発明の一実施形態を示す撮像装置
全体のブロック図である。撮像装置は、撮像素子５０
１，増幅器１１６、サンプルホールド１１７、Ａ／Ｄコ
ンバータ１１８、ＶＲＡＭ１２１、ＦＰＮメモリコント
ローラ１１９、ＦＰＮメモリ１２０、デジタル減算器１
３６、Ｄ／Ａコンバータ１３４、ＮＴＳＣ信号発生器１
３５、コンパレータ１２２、ＦＰＮメモリコントローラ
１２３、ＦＰＮメモリ１２４、コンパレータ１２５、カ
ウンタ１２６、コンパレータ１２７、バイアスデータ作
成回路５１７などからなる。

【００５５】撮像素子５０１は、例えば図３に示した構
成を一つのシリコン基板上に形成する。入射光は光学系
５２０によって撮像素子５０１上に集光され、撮像素子
５０１によって電気信号に変換され、積分回路等によっ
て増幅されて外部に出力される。増幅器１１６はこの出
力信号を増幅し、サンプル・ホールド回路１１７は信号
を一時保持する。Ａ／Ｄ変換器１１８はこの保持された
信号をデジタル信号に変換する。なお、増幅器１１６
は、撮像素子５０１の出力信号が十分大きければ省略す
ることは可能である。

【００５６】ＶＲＡＭ１２１は各画素のデジタル信号を
保持するメモリであり、例えば撮像素子５０１が３２０
×２４０の画素数で、１画素のデジタル信号が１２ビッ
トであるとした場合、３２０×２４０×１２ビットの容
量であればよい。

【００５７】ＦＰＮメモリ１２０は撮像素子内で行うＦ
ＰＮ補正で取りきれなかったばらつきを補正するための
メモリであり、補正するための各画素のばらつきデータ
が保持されている。ＦＰＮメモリコントローラ１１９は
このＦＰＮメモリ１２０を制御するための回路であり、
デジタル減算器１３６はリアルタイムで入力される各画
素の信号から、各画素のばらつき量を減算するためのも
のである。

【００５８】入射光をシャッター等で遮断した状態でＡ
／Ｄ変換器１１８から出力される各画素のデータは、撮
像素子内のＦＰＮ補正で取りきれなかったばらつきを持
っている。このデータをＦＰＮメモリ１２０に記憶させ
る。この操作は電源投入時や、前回の補正がずれたとき
などに行う。通常の撮像状態では、この記憶されたＦＰ
Ｎメモリ１２０のばらつきデータを減算器１３６に渡し
て、リアルタイムで供給されてくる各画素の信号から減
算してダイナミックレンジ内に収まる信号を得る。

【００５９】なお、減算器１３６は、ＦＰＮメモリ１２
０のデータの補数をとる等して、加算器に変更すること
は当然可能である。また、減算器１３６はＶＲＡＭ１２
１とＤ／Ａ変換器１３４との間にあってもよい。

【００６０】Ｄ／Ａ変換器１３４はこの処理されたデジ
タル信号をアナログ信号に変換して、ＮＴＳＣ信号発生
器１３５に出力する。ＮＴＳＣ信号発生器１３５はこの
アナログ信号と同期信号を合成してＮＴＳＣコンポジッ
ト信号を出力する。ＮＴＳＣ信号発生器はＮＴＳＣの限
らず、必要に応じてＰＡＬやＲＧＢ出力等他の方式の信
号発生器でもよい。

【００６１】撮像素子内のＦＰＮ補正回路（図１の１０
５〜１０７）に供給する補正データの取得は次のように
して行う。コンパレータ１２２は、この例ではデジタル
コンパレータであり、各画素の信号レベルとある基準レ
ベルとの大小関係を判定する。この基準レベルは、撮像
素子内の積分回路や増幅器、Ａ／Ｄ変換器等、信号処理
回路のダイナミックレンジの上限または下限に設定した
り、この上限または下限にあるレベルの余裕を加えた値
に設定することが出来る。大小関係の判定はある基準レ
ベル以上のものを良としたり、ある基準レベル以下のも
のを良としたり、ある２つの基準レベ範囲内のものを良
としたりすることが出来る。

【００６２】ＦＰＮメモリコントローラ１２３はこの比
較結果にしたがってＦＰＮ補正データを作成する。作成
された補正データはＦＰＮメモリ１２４に保持される。
ＦＰＮメモリ１２４は全画素数にこのＦＰＮ補正データ
のビット数を掛けた容量であればよい。例えば、３２０
×２４０の画素数の場合には、、ＦＰＮ補正データのビ
ット数が３ビットであれば、３２０×２４０×３ビット
の容量があればよい。データをバイト単位で制御するた
めに、必要に応じて容量を大きくすることは可能であ
る。

【００６３】撮像素子内のバイポーラトランジスタ（図
１の１０２，１０３，１０６）に供給するバイアス設定
データの取得は次のようにして行う。コンパレータ１２
５はこの、例ではデジタルコンパレータであり、各画素
の信号レベルとダイナミックレンジ内に設定したスレッ
ショルドとの大小関係を判定する。このスレッショルド
は、撮像素子内の積分回路や増幅器、Ａ／Ｄ変換器等、
信号処理回路のダイナミックレンジの上限または下限に
設定したり、この上限または下限にあるレベルの余裕を
加えた値などに設定することが出来る。大小関係の判定
は、スレッショルド以上のものを良としたり、スレッシ
ョルド以下のものを良としたり、ある２つのスレッショ
ルド範囲内のものを良としたりすることが出来る。

【００６４】カウンタ１２６はこの比較結果にしたがっ
てカウントを行う。この場合、コンパレータ１２５の判
定結果が良であった場合と不良であった場合のどちらか
一方をカウント、またはカウンタ１２６を２個使用し
て、コンパレータ１２５の判定結果の良否の両方をカウ
ントするようにすることも出来る。

【００６５】コンパレータ１２７は、この例ではデジタ
ルコンパレータであり、カウンタ１２６のカウント値と
ある基準レベルとの大小関係を判定する。この基準レベ
ルとしては、ダイナミックレンジ内に設定したスレッシ
ョルド以上の画素数や、スレッショルド以下の画素数な
どを設定することが出来る。

【００６６】バイアスデータ作成回路５１７はこの比較
結果にしたがってバイアス設定データを作成する。作成
されたバイアスデータは、撮像素子５０１内にあるバイ
アス回路５１８に送られる。バイアス回路５１８は、バ
イアスデータ作成回路で作成されたデジタルデータを元
に、定電流源を使用してバイアス電圧を作成する。

【００６７】ノイズフィルタ３１０は、この例ではロー
パスフィルタであり、バイアス回路で作成されたバイア
ス電圧のノイズを除去する。

【００６８】５２１は撮像素子を一定温度に保つペルチ
ェ等の温度安定化素子であり、５２２はその制御回路で
ある。

【００６９】図６は本発明の一実施の形態を示す装置全
体のブロック図であり、図５の撮像素子を使用した場合
をも含む上位概念的な装置ブロック図である。本装置
は、検出器６０１、サンプルホールド６０２、Ａ／Ｄコ
ンバータ６０３、コンパレータ６０４、カウンタ６０
５、コンパレータ６０６、電圧設定回路６０７、Ｄ／Ａ
コンバータ６０８、減算器６０９からなる。

【００７０】検出器６０１は、例えば図５の撮像素子５
０１の様にバイアス電流を変化させることによって出力
信号レベルが変化する検出器である。この例では、出力
信号はアナログ信号である。サンプル・ホールド回路６
０２は、信号を一時保存する。Ａ／Ｄ変換器６０３はこ
の保持された信号をデジタル信号に変換する。

【００７１】コンパレータ６０４は、この例ではデジタ
ルコンパレータであり検出器の出力信号レベルとスレッ
ショルドとの大小関係を判定する。このスレッショルド
としては、出力信号のダイナミックレンジの上限または
下限に設定したり、この上限または下限にあるレベルの
余裕を加えた値等に設定することが出来る。大小関係の
判定はスレッショルド以上のものを良としたり、スレッ
ショルド以下のものを良としたり、ある２つのスレッシ
ョルド範囲内のものを良としたりすることが出来る。

【００７２】カウンタ６０５はこの比較結果によってカ
ウントを行う。この場合は、コンパレータ６０４の判定
結果が良であった場合と不良であった場合のどちらか一
方をカウント、またはカウンタ６０５を２個使用して、
コンパレータ６０４の判定結果の良否の両方をカウント
することが出来る。コンパレータ６０６は、この例では
デジタルコンパレータであり、カウンタ６０５のカウン
ト値とある基準レベルとの大小関係を判定する。この基
準レベルとしては、ダイナミックレンジ内に設定したス
レッショルド以上の数や、スレッショルド以下の数など
を設定することが出来る。

【００７３】電圧設定回路６０７はこの比較結果にした
がって電圧設定データを作成する。Ｄ／Ａコンバータ６
０８はこの作成されたデジタル信号をアナログ信号に変
換する。減算器６０９はリアルタイムで供給されてくる
検出器６０１の信号から減算してダイナミックレンジ内
に納まる信号を得る。

【００７４】図７は読み出し回路のバイアス電流値の作
成方法を表すフローチャートである。バイアス電流値は
３ビットと仮定している。スレッショルドを設定するス
テップ７０１と、バイアス電流値のビットの位置をＭＳ
Ｂ（最上位ビット）からＬＳＢ（最下位ビット）まで変
化させるステップ７０２と、カウンタのカウント値設定
及びステップ７０２で注目しているビットを１にセット
するステップ７０３と、Ｖアドレスを変化させるステッ
プ７０４と、Ｈアドレスを変化させるステップ７０５
と、スレッショルドの判定をもとに条件ジャンプするス
テップ７０６と、スレッショルド以下の画素をカウント
するステップ７０７と、フラグを判定するステップ７０
８と、ビットを０にリセットするステップ７０９とから
なっている。

【００７５】ステップ７０１から７０９のフローをイメ
ージ的に表したのが図８の８０１である。横軸はバイア
ス電流値、縦軸はスレッショルド以下の画素数であり、
この例では、バイアス電流値が小さいときはトランジス
タに流れる電流が少ないので、スレッショルド以下の画
素がほとんど全てである。バイアス電流が大きくなるに
つれてスレッショルド以下の画素が少なくなる。

【００７６】ステップ７０１でスレッショルドＴＨを設
定する。ステップ７０２と７０３で最初に設定されるバ
イアス電流値は、ＭＳＢが１でその他のビットは全て０
なので、１／２のバイアス電流値（図８の８０１の）
である。ステップ７０３で設定されるスレッショルド以
下の画素数は、図８の８０１の画素数設定値である。ス
テップ７０４から７０７でスレッショルド以下の画素数
をカウントし、ステップ７０８で判定を行う。これを図
８の８０１の例で表すと、のバイアス電流時のスレッ
ショルド以下の画素数は設定値よりも多いので、のバ
イアス電流値は目標の電流値よりも小さいことになり、
ＭＳＢはそのまま１にする。

【００７７】ステップ７０２へ戻り、注目するビットを
ＬＳＢ側に１ビットずらし、１を立てる。図８の８０１
の例では、”１１０”となり、３／４のバイアス電流値
（図８の８０１の）になる。ステップ７０４から７０
７でスレッショルド以下の画素数をカウントし、ステッ
プ７０８で判定を行う。これを図８の８０１の例で表す
と、のバイアス電流時のスレッショルド以下の画素数
は設定値よりも少ないので、のバイアス電流値は目標
の電流値よりも大きいことになり、注目しているビット
を０にする。

【００７８】前述のようなステップ７０２からステップ
７０９のループをバイアス電流値のＬＳＢが求まるまで
繰り返すことで、目標のバイアス電流値を求めることが
出来る。

【００７９】図７のフローチャートを説明すると、ステ
ップ７０１はスレッショルド（図７のＴＨ）を設定する
部分であり、この例ではデジタルコンパレータの判定値
である。このスレッショルドは出力信号のダイナミック
レンジの上限または下限に設定したり、この上限または
下限にあるレベルの余裕を加えた値などに設定すること
が出来る。ステップ７０２は、ＭＳＢからＬＳＢまで操
作するビット（図７のｂ）を順次変えていく部分であ
り、図７のようなループ処理を行う。ステップ７０３は
カウンタのカウント値設定（図７のｃ）とステップ７０
２で注目しているビット（図７のｂ）を１にセットする
部分であり、この例では、カウント値をスレッショルド
以下の画素の数に設定している。ステップ７０４はＶア
ドレスを変化させる部分、ステップ７０５はＨアドレス
を変化させる部分である。ステップ７０４，７０５はル
ープを形成しており、ステップ７０４は、例えば０から
２３９までＶアドレスを変化させる。ステップ７０５
は、例えば０から３１９までＨアドレスを変化させる。

【００８０】ステップ７０６では、コンパレータの判定
をもとに以後の処理を２つに分けるものである。この例
では、選択している画素のデータ（図７の（Ｖ，Ｈ））
をデジタルコンパレータで判定する方法を採用してい
る。この判定において、ステップ７０１で設定したスレ
ッショルド以下であった場合、ステップ７０４，ステッ
プ７０５で選択している画素に与えたバイアス電流値で
はスレッショルド以下であることになり、ステップ７０
７においてスレッショルド以下の画素のカウントを行
う。ステップ７０７は、この例ではダウンカウンタで、
ステップ７０３の設定値からダウンカウントを行う。

【００８１】ステップ７０８はコンパレータの判定をも
とに以後の処理を２つに分けるものである。この例で
は、ステップ７０７でカウントした値が０以下であるか
をデジタルコンパレータで判定する方法を採用してい
る。この判定において、ステップ７０７でカウントした
値が０を超えていた場合、ステップ７０９において、ス
テップ７０２で注目しているビットｂを０にリセットす
る。ステップ７０８の判定で０以下であった場合、ビッ
トｂは１のままでよいためステップ７０９は実行しな
い。

【００８２】図８の８０２では、８０１の目標値に加え
てスレッショルドを超えた画素数に対しても画素数設定
値と比較を行い、のバイアス電流を求め、との２
つのバイアス電流からＦＰＮのフルスケール電流値を求
めている。

【００８３】図８の８０２を説明すると、スレッショル
ドの設定とスレッショルド以下の画素数を設定（８０２
の画素数設定値）し、まず、の目標値を求めるために
図７のフローと同じようにバイアス電流値のＭＳＢを操
作し、カウント結果と画素数設定値の比較結果からＭＳ
Ｂを決定し、順次ＬＳＢまで同様の操作と判定によって
バイアス電流の各ビットを決定し、次に、の目標値を
求めるために、図７のフローと同じようにバイアス電流
値のＭＳＢを操作し、カウント結果と画素数設定値の比
較結果からＭＳＢを決定し、順次ＬＳＢまで同様の操作
と判定によってバイアス電流の各ビットを決定する。

【００８４】図８の８０２の動作について、図９の８０
５を用いて説明する。８０２のの設定の時、各画素の
信号レベルの分布は８０５の様になっている。この時の
スレッショルド以下の画素は欠陥画素である。画素数設
定値はこの欠陥画素数群を除外できるように設定する。
８０２のの設定の時、各画素の信号レベルの分布は図
９の８０７の様になっている。この時のスレッショルド
以上の画素も欠陥画素であり、画素数設定値はこの欠陥
画素群を除外出来るように設定する。尚、の設定画素
数との設定画素数は異なっていても構わない。

【００８５】これによってとのレベルを知ることが
でき、−のレベルをＦＰＮ補正回路のフルスケール
とする。この後、バイアス電流をのレベルに決定し
て、ＦＰＮ補正をかけることで、各画素の信号は図９の
８０６の様にスレッショルド付近に集まる。これによっ
て各画素の信号は上側に広いダイナミックレンジを持つ
ことになる。このスレッショルドを上側に設定し、下側
に広いダイナミックレンジを持たせることは、当然可能
である。また、スレッショルド以下と以上を適宜入れ換
えてアルゴリズムを構成することは当然可能である。

【００８６】図８の８０３は、８０２のスレッショルド
を超えた画素数をカウントする代わりに、スレッショル
ド以下の画素数の上限値を設けて、とのバイアス電
流を求め、この２つのバイアス電流値からＦＰＮのフル
スケール電流値を求めている。

【００８７】図８の８０３を説明すると、スレッショル
ドの設定とスレッショルド以下の画素数の下限値とスレ
ッショルド以下の画素数の上限値を設定し、の目標値
を求めるために図７のフローと同じようにバイアス電流
値のＭＳＢを操作し、カウント結果と画素数設定値の比
較結果からＭＳＢを決定し、順次ＬＳＢまで同様の操作
と判定によってバイアス電流の各ビットを決定し、次に
の目標値を求めるために図７のフローと同じようにバ
イアス電流値のＭＳＢを操作し、カウント結果と画素数
設定値の比較結果からＭＳＢを決定し、順次ＬＳＢまで
同様の操作と判定によってバイアス電流の各ビットを決
定する。

【００８８】上限設定値として全体画素数からＡを引い
た値を設定することができる。Ａとして８０７のを超
えるレベルの画素、つまりは上側欠陥画素数を指定す
る。これによって８０２の説明と同様に欠陥画素を除い
たからの画素を図９の８０６の様にスレッショルド
に集めることができる。

【００８９】図８の８０４は、８０２の画素数を設定す
る代わりに、ＦＰＮのフルスケール電流値を設定して、
あるバイアス電流におけるカウント結果と、このバイ
アス電流からＦＰＮのフルスケール電流値を引いた電流
値におけるカウント結果がほぼ同じになるようにバイ
アス電流を求めている。

【００９０】図８の８０４を説明すると、スレッショル
ドの設定とＦＰＮのフルスケール電流値を設定し、の
目標値を求めるために図７のフローと同じようにバイア
ス電流値のＭＳＢを操作し、カウント結果を求め、この
ときのバイアス電流値からＦＰＮのフルスケール電流値
を引いたバイアス電流のときのカウント結果も求める。
２つのカウント結果の差を比較し、両者の差が小さくな
るようにＭＳＢを決定し、順次ＬＳＢまで同様の操作と
判定によってバイアス電流の各ビットを決定する。

【００９１】この方法は、ＦＰＮ補正回路のフルスケー
ル電流を大きくしたくないときに効果がある。フルスケ
ールを大きくするとＦＰＮ補正回路の残差（図９の８０
６）が大きくなり、残差がダイナミックレンジを占有す
る度合いが大きくなる。

【００９２】図８の８０４の目標値の求め方としては、
前記バイアス電流の各ビットをＭＳＢからＬＳＢまで操
作して求める方法の他に、バイアス電流値を最小値から
最大値まで順次変化させ、スレッショルド以下の画素数
とスレッショルドを超えた画素数を、一旦全てＰＣ（図
１のパーソナルコンピュータ１３３）に取り込んで、上
記アルゴリズムをソフトウェア上で実行し、目標のバイ
アス電流値を求める方法もある。この方法の利点は、ロ
ジックの回路規模を小さく出来る。また、取り込んだデ
ータを画面上にグラフで表示することが出来、ＦＰＮの
フルスケール電流値を設定するとき分かりやすいなどが
ある。

【００９３】図１０の９０１にバイアス電流とオンチッ
プＦＰＮのフルスケール電流を設定するアルゴリズムと
フレームとの関係を示す。φＶは、例えば３０Ｈｚ程度
の垂直同期信号であり、このクロックの１周期が１フレ
ームである。最初に設定を行う。この設定の期間は、バ
イアス回路内のシフトレジスタ（図２のＳＲ）のビット
数で異なるが、この例では１８ビットと仮定し、１８画
素クロック期間である。全画素測定するためには１フレ
ーム必要であり、設定で１８画素クロック使っているの
で、このフレームでは全画素測定できない。そこで、次
のフレームになるまで待ち時間を設けている。２フレー
ム目では、全画素の出力信号を比較してカウントを行
う。また、カウントを行うと同時にカウントの設定値と
の比較も行っている。よって、全画素終了と同時に比較
結果がわかり、次のフレームの設定に反映するすること
が出来る。この処理をバイアス電流のビット数繰り返し
たり、バイアス電流値の最小値から最大値まで繰り返
す。

【００９４】以上の説明中の信号を出力する積分回路の
中身の動作について、以下に簡単に説明する。図１１に
積分回路の積分コンデンサ部の積分波形を示す。１００
１はボロメータに印加した電圧によって、ボロメータに
自己発熱が無いか、無視できるほど小さい場合である。
左図はＦＰＮ補正をかける前、右図はＦＰＮ補正をかけ
た後の波形である。前述したように、最適なキャンセラ
設定を見つける探索を行って、ボロメータ抵抗が最小の
画素の積分波形が、ダイナミックレンジの下限近く、前
述したスレッショルドにくるようにしている。Ｖｍは、
赤外線の入力があった場合に、ボロメータ抵抗が変化す
るため、マージンとして設けてある。ボロメータ抵抗最
大の画素の積分波形は、補正前においてダイナミックレ
ンジの上限をはみ出ていることが多い。

【００９５】ＦＰＮ補正を行うことによって、右図のよ
うに各画素の積分波形はダイナミックレンジの下限近く
に集まる。ＦＰＮ補正の精度の問題で補正後集まり方に
は限界があり、図１１のように残差が生じる。積分波形
のサンプリングは図１１の終点で行う。積分波形に残差
が生じるのは、補正回路の量子化誤差によるものであっ
て、ボロメータ抵抗の大小と直接に関係するものではな
い。つまり、図１１の補正残差大の中にはボロメータ抵
抗大のものも含まれれば、小のものも含まれる。

【００９６】１００２はボロメータに印加した電圧によ
って、ボロメータに自己発熱が比較的大きく生じる場合
である。左図はＦＰＮ補正をかける前、右図はＦＰＮ補
正をかけた後の各波形である。ボロメータの抵抗温度係
数ＴＣＲが負の場合を仮定している。１００１と同様
に、最適なキャンセラ設定を見つける探索を行って、ボ
ロメータ抵抗が最小の画素の積分波形が、スレッショル
ドにくるようにしている。

【００９７】ＦＰＮ補正を行うことによって、右図のよ
うに各画素の積分波形は、ダイナミックレンジの下限近
くに集まる。１００１と同様に、補正残差大の中にはボ
ロメータ抵抗大のものも含まれれば、小のものも含まれ
る。従って積分波形の最大振幅Ｖmax は、ボロメータ抵
抗最小の画素の積分波形曲がりに残差の約１／２を足し
たものになる。１／２の理由は、積分終点の約１／２で
積分波形曲がりが最大となるためである。この右図か
ら、積分波形曲がりがある中でＶmax を最小にするに
は、補正残差小の画素において積分波形の始点と終点の
積分電圧レベルを合わせると共に、残差が積分曲がりの
凸側にくるようにすれば良いことがわかる。

【００９８】ボロメータの抵抗温度係数ＴＣＲが正の場
合、積分波形曲がりが上記と逆になるが、補正残差小の
画素において積分波形の始点と終点の積分電圧レベルを
合わせると共に、残差が積分曲がりの凸側にくるように
すれば良いことに変わりはない。

【００９９】１００２の具体例を以下に示す。ボロメー
タ抵抗としては、各画素に時分割で電圧を印加するいわ
ゆるパルスバイアス駆動を行う場合、数ｋΩから数１０
ｋΩ程度が考えられる。ボロメータの抵抗温度係数ＴＣ
Ｒとしては、数％／Ｋ程度が考えられる。ボロメータ印
加電圧としては０．５Ｖ程度から５Ｖ程度が、信号を大
きくする上と、通常のＩＣプロセスで電圧を扱う上で好
ましい。積分容量としては、数ｐＦから数１００ｐＦ程
度が、積分ゲインを大きくしてセンサ出力電圧を大きく
する上と、積分波形の振幅Ｖmax をある程度抑える上で
好ましい。積分時間としては、数μｓから数１００μｓ
程度が、読み出し回路の数を減らす上と、積分ゲインを
大きくする上で好ましい。この時、ボロメータの自己発
熱温度は、数℃から数１０℃程度になる。自己発熱は積
分波形の曲がりを減らす上では小さい方が好ましいが、
センサの温度分解能に当たるノイズ等価温度差ＮＥＴＤ
は、ボロメータに印加するジュール熱の平方根、つまり
自己発熱温度の平方根に比例する場合が多く（例えば、
田中ら、熱型赤外線イメージセンサ、電子情信学技報Ｅ
Ｄ９８−２６５、ｐｐ．９−１６）、その意味ではある
程度の自己発熱温度が必要になる。

【０１００】ボロメータ抵抗として約１０ｋΩ、ＴＣＲ
として約−２％／Ｋ、印加電圧として約２Ｖ、積分容量
として約１００ｐＦ、積分時間として約３０μｓ、積分
ゲインとして約３０倍、自己発熱温度として約７℃程度
を仮定すると、積分波形曲がりＶmax は約２Ｖ程度とな
る。残差電圧としては、ＦＰＮ補正のビット数によって
も異なるが、６ビット程度を仮定すると、約０．２Ｖ程
度となる。

【０１０１】

【発明の効果】以上説明したように、本発明は下記のよ
うな効果がある。先ず、各画素に与える電流値を補正す
る定電流源を持つことによって、増幅素子のばらつきや
検出器自体のばらつきによる撮像素子の出力電圧のばら
つきをダイナミックレンジ内に収めることができ、撮像
素子内または撮像素子外において行われる信号増幅や信
号処理を円滑に行うことが出来る。

【０１０２】また、バイアス電流のビットを操作したと
きのカウント数と設定値とを比較して目標のバイアス電
流値を求めているため、回路規模が小さく、高速に目標
のバイアス電流値を求めることが出来る。更に、目標の
バイアス電流をもう１つ加えて、バイアス電流のビット
を操作したときのカウント数と設定値とを比較して目標
のバイアス電流値を求め、それらのバイアス電流値から
ＦＰＮ補正回路のフルスケール電流値を求めているた
め、回路規模が小さく、高速にバイアス電流値とＦＰＮ
補正のフルスケール電流値とを同時に求めることが出来
る。

【０１０３】更にはまた、設定値をもう一つ加えて、バ
イアス電流のビットを操作したときのカウント数と設定
値とを比較して目標のバイアス電流値を求め、それらの
バイアス電流値からＦＰＮ補正回路のフルスケール電流
値を求めているため、回路規模が小さく、高速にバイア
ス電流値とＦＰＮ補正のフルスケール電流値とを同時に
求めることが出来る。

【０１０４】また、ＦＰＮ補正回路のフルスケール電流
値を指定し、あるバイアス電流におけるカウント結果
と、このバイアス電流からＦＰＮ補正回路のフルスケー
ル電流を引いた電流値におけるカウント結果がほぼ同じ
になるようにバイアス電流を求めているため、回路規模
を小さく、高速にＦＰＮ補正のフルスケール電流値を自
由に設定したときのバイアス電流値を求めることが出来
る。

【図面の簡単な説明】

【図１】本発明の一実施形態である撮像装置の装置全体
を示す回路図である。

【図２】本発明の一実施形態である読み出し回路内のバ
イアス回路の回路図である。

【図３】本発明の一実施形態である撮像装置の撮像素子
全体の回路図である。

【図４】図１の撮像装置の動作を表すタイミング図であ
る。

【図５】本発明の一実施形態の撮像装置を示す全体のブ
ロック図である。

【図６】本発明の一実施形態の装置を示す全体のブロッ
ク図である。

【図７】バイアス電流を設定するためのフローチャート
である。

【図８】バイアス電流とオンチップＦＰＮのフルスケー
ル電流を設定するアルゴリズムをイメージ的に表した図
である。

【図９】バイアス電流とオンチップＦＰＮのフルスケー
ル電流を設定するアルゴリズムをイメージ的に表した図
である。

【図１０】バイアス電流とオンチップＦＰＮのフルスケ
ール電流を設定するアルゴリズムとフレームとの関係を
示した図である。

【図１１】積分回路の中身の動作について表した図であ
る。

【図１２】従来の撮像装置の回路図である。

【符号の説明】

１００垂直スイッチ１０１検出器１０２，１０６ＮＰＮトランジスタ１０３ＰＮＰトランジスタ１０４，１０５抵抗１０７，１０９，１１２スイッチ１０８積分コンデンサ１１０，１１１１１４，１１５ＮＭＯＳＦＥＴ１１３ホールドコンデンサ１１６増幅器１１７サンプル・ホールド回路１１８Ａ／Ｄコンバータ１１９ＦＰＮメモリコントローラ１２０ＦＰＮメモリ１２１ＶＲＡＭ１２２，１２５，１２７コンパレータ１２３ＦＰＮメモリコントローラ１２４ＦＰＮメモリ１２６カウンタ１２８バイアスコントローラ１２９パラレル／シリアル変換器１３０〜１３２バイアス回路１３３ＰＣ（パーソナルコンピュータ）１３４Ｄ／Ａコンバータ１３５ＮＴＳＣ信号発生器３０１水平シフトレジスタ３０２マルチプレクサ３０３読み出し回路３０４ＦＰＮデータバッファ３０５ＦＰＮ補正電流源３０８垂直シフトレジスタ３０９バイアス設定回路３１０ノイズフィルタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/14 ＺＦターム(参考） 2F055 AA40 BB20 CC60 DD20 EE40 FF11 GG31 2G065 AB02 AB04 AB05 BA02 BA12 BA34 BC01 BC03 BC07 BC08 BC10 BC14 BC15 BC16 BC17 BC19 BC22 BC28 BC33 BD01 CA12 DA01 DA18 4M118 AA06 AB01 BA06 CA14 CB14 DD09 DD11 DD12 GA10 5C024 AX01 AX06 AX09 GX08 GX10 HX23 HX29 HX32 HX55 5J022 AA01 AB01 AC02 BA02 CA10 CF01 CF10

Claims

【特許請求の範囲】

【請求項１】検出素子を有し、この検出素子のバイア
ス電流と前記検出素子の固定パターンノイズを補正する
ための補正手段のフルスケール電流とを変化させること
によって検出出力信号のレベルが変化する信号処理回路
と、前記信号処理回路から出力された信号とこの回路の
ダイナミックレンジ内で設定されたスレッショルドとを
比較する比較手段と、前記比較手段の比較結果をカウン
トするカウント手段と、前記カウント手段でカウントさ
れた値により前記信号処理回路のバイアス電流と前記補
正回路のフルスケール電流とを制御する制御手段とを含
むことを特徴とする半導体装置。
【請求項２】前記制御手段は、前記スレッショルド以
下または以上の検出画素数を指定し、前記信号処理回路
のバイアス電流のＭＳＢ（最上位ビット）を操作し、前
記カウント手段のカウント結果と指定された画素数の比
較結果とから前記バイアス電流のＭＳＢを決定し、順次
ＬＳＢ（最下位ビット）まで同様の操作と判定によって
前記バイアス電流の各ビットの値を決定するようにした
ことを特徴とする請求項１記載の半導体装置。
【請求項３】前記制御手段は、前記スレッショルド以
下の検出画素数が指定した画素数になるときのバイアス
電流値と、スレッショルドを超えた検出画素数が指定し
た画素数になるときのバイアス電流値とをそれぞれ求
め、これ等のバイアス電流値から前記補正手段のフルス
ケール電流値を決定するようにしたことを特徴とする請
求項１記載の半導体装置。
【請求項４】前記制御手段は、前記スレッショルド以
下または以上の検出画素数が指定した下限設定値になる
ときのバイアス電流値と、スレッショルド以下または以
上の検出画素数が指定した上限設定値になるときのバイ
アス電流値とを求め、これ等のバイアス電流値から前記
補正手段のフルスケール電流値を決定するようにしたこ
とを特徴とする請求項１記載の半導体装置。
【請求項５】前記制御手段は、前記補正手段のフルス
ケール電流値を指定し、あるバイアス電流におけるカウ
ント結果と、このバイアス電流から前記補正手段のフル
スケール電流を引いた電流値におけるカウント結果とが
ほぼ同じになるようにバイアス電流を決定するようにし
たことを特徴とする請求項１記載の半導体装置。
【請求項６】検出素子を有し、この検出素子のバイア
ス電流と前記検出素子の固定パターンノイズを補正する
ための補正手段のフルスケール電流とを変化させること
によって検出出力信号のレベルが変化する信号処理回路
を含む半導体装置の制御方法であって、前記信号処理回
路から出力された信号とこの回路のダイナミックレンジ
内で設定されたスレッショルドとを比較する比較ステッ
プと、前記比較ステップの比較結果をカウントするカウ
ントステップと、前記カウントステップでカウントされ
た値により前記信号処理回路のバイアス電流と前記補正
回路のフルスケール電流とを制御する制御ステップとを
含むことを特徴とする制御方法。
【請求項７】前記制御ステップは、前記スレッショル
ド以下または以上の検出画素数を指定し、前記信号処理
回路のバイアス電流のＭＳＢ（最上位ビット）を操作
し、前記カウントステップのカウント結果と指定された
画素数の比較結果とから前記バイアス電流のＭＳＢを決
定し、順次ＬＳＢ（最下位ビット）まで同様の操作と判
定によって前記バイアス電流の各ビットの値を決定する
ようにしたことを特徴とする請求項６記載の制御方法。
【請求項８】前記制御ステップは、前記スレッショル
ド以下の検出画素数が指定した画素数になるときのバイ
アス電流値と、スレッショルドを超えた検出画素数が指
定した画素数になるときのバイアス電流値とをそれぞれ
求め、これ等のバイアス電流値から前記補正手段のフル
スケール電流値を決定するようにしたことを特徴とする
請求項６記載の制御方法。
【請求項９】前記制御ステップは、前記スレッショル
ド以下または以上の検出画素数が指定した下限設定値に
なるときのバイアス電流値と、スレッショルド以下また
は以上の検出画素数が指定した上限設定値になるときの
バイアス電流値とを求め、これ等のバイアス電流値から
前記補正手段のフルスケール電流値を決定するようにし
たことを特徴とする請求項６記載の制御方法。
【請求項１０】前記制御ステップは、前記補正手段の
フルスケール電流値を指定し、あるバイアス電流におけ
るカウント結果と、このバイアス電流から前記補正手段
のフルスケール電流を引いた電流値におけるカウント結
果とがほぼ同じになるようにバイアス電流を決定するよ
うにしたことを特徴とする請求項６記載の制御方法。