JP2001244965A

JP2001244965A - パケットスイッチ及びそのスケジュール方法

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Publication number: JP2001244965A
Application number: JP2000055249A
Authority: JP
Inventors: Kazuhiko Isoyama; 和彦磯山; Masahiko Honda; 雅彦本多
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-03-01
Filing date: 2000-03-01
Publication date: 2001-09-07
Anticipated expiration: 2020-03-01
Also published as: US20010021191A1; JP3594076B2; CA2338914A1; CA2338914C; US7227860B2

Abstract

(57)【要約】【課題】入力ポート間におけるスイッチの使用機会を公
平にすることができるパケットスイッチ及びそのスケジ
ュール方法を提供する。【解決手段】入力部からのパケットをスイッチするため
のスイッチ部を制御するスケジューラを含むパケットス
イッチにおいて、スケジューラ１０３は、入力部からの
パケット転送要求の優先順位をシャッフラ２０１で変更
し、このシャッフラによって優先順位が変更されたパケ
ット転送要求に基づいてスイッチの方路を設定し、且つ
シャッフラによって優先順位が変更されたパケット転送
要求に対応するパケット転送許可をスケジューリングア
ルゴリズム部２０２で生成し、スケジューリングアルゴ
リズム部で生成されたパケット転送許可の優先順位をシ
ャッフラによって変更される前のパケット転送要求の優
先順位と同じになるようにリシャッフラ２０３で変更し
て入力部に返送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パケットスイッチ
及びそのスケジュール方法に関し、特にパケット転送要
求の優先順位を入れ替える技術に関する。

【０００２】

【従来の技術】近年、インターネットは急速な発展を続
けており、それに伴いネットワークを構成するスイッ
チ、ルータといった核ノードは高速なパケット転送能力
を備えることが要求されている。このようなパケット転
送に使用されるスイッチ方式として、従来、共有バッフ
ァ方式、出力バッファ方式、入力バッファ方式等が知ら
れている。

【０００３】共有バッファ方式が採用された共有バッフ
ァ型スイッチは、図１２に示すように、マルチプレクサ
１２０２、共有バッファ１２０４、デマルチプレクサ１
２０５及びこれらを接続するバス１２０３から構成され
ている。

【０００４】マルチプレクサ１２０２は、複数の入力ポ
ート１２０１₁〜１２０１_nから入力されたパケットをマ
ルチプレクスしてバス１２０３に出力する。このバス１
２０３に出力されたパケットは共有バッファ１２０４に
順次書き込まれる。図示しない制御部は、共通バッファ
１２０４に格納されたパケットを所定のアルゴリズムに
従って順次読み出してバス１２０３に出力する。このバ
ス１２０３に出力されたパケットはデマルチプレクサ１
２０６に供給される。デマルチプレクサ１２０５は、受
け取ったパケットを順次デマルチプレクスし、複数の出
力ポート１２０６₁〜１２０６_nの何れかから送出する。
これにより、パケットをスイッチする機能が実現されて
いる。

【０００５】この共有バッファ型スイッチは、大規模な
共有バッファを備えることができるのでトラフィック特
性に優れている。しかしながら、共有バッファ１２０４
は、全ての入力ポート１２０１₁〜１２０１_n及び全ての
出力ポート１２０６₁〜１２０６_nからアクセスされるた
め、バス１２０３上のパケットの転送速度を高速化する
ことが要求されている。しかし、この高速化にも限界が
あることから、この共有バッファ型スイッチでは高速ス
イッチの実現が困難である。

【０００６】また、出力バッファ方式が採用された出力
バッファ型スイッチは、図１３に示すように、スイッチ
部１３０２及びこのスイッチ部１３０２の出力側に設け
られた複数の出力バッファ１３０４₁〜１３０４_nから構
成されている。

【０００７】スイッチ部１３０２は、複数の入力ポート
１３０１₁〜１３０１_nからのパケットをスイッチして出
力する。このスイッチされたパケットは、出力バッファ
１３０４₁〜１３０４_nに格納される。この時、１つの出
力ポートへのパケット転送の競合が生じると待ち合わせ
が行われる。出力バッファ１３０４₁〜１３０４_nは、格
納されたパケットを出力ポート１３０５₁〜１３０５_nか
ら順次送出する。

【０００８】この出力バッファ型スイッチは、１つの出
力ポートに同時に全ての入力ポートからのパケットが集
中することがあり得る。そのため、パケットの転送速度
を、１つのパケットのスイッチ処理に必要な転送速度の
ｎ（ポート数）倍にしなければならない。従って、この
出力バッファ型スイッチでも、上述した共有バッファ型
スイッチと同様に、高速スイッチの実現が困難である。

【０００９】そこで、現在の高速スイッチは、入力バッ
ファ方式を採用した入力バッファ型スイッチが主流とな
っている。入力バッファ型スイッチは、図１４に示すよ
うに、複数の入力バッファ１４０２₁〜１４０２_n、スケ
ジューラ１４０５及びスイッチ部１４０６から構成され
ている。

【００１０】入力バッファ１４０２₁〜１４０２_nは、入
力ポート１４０１₁〜１４０１_nからのパケットをそれぞ
れ受信して格納する。そして、格納されたパケットを宛
先情報で指定された出力ポートに転送するために、スケ
ジューラ１４０５にリクエスト１４０４₁〜１４０４_nを
それぞれ送る。

【００１１】スケジューラ１４０５は入力バッファ１４
０２₁〜１４０２_nからのリクエスト１４０４₁〜１４０
４_nに基づきスイッチ部１４０６に含まれる各スイッチ
の方路設定をスケジューリングし、このスケジューリン
グ結果をスイッチ部１４０６に送る。これにより、スイ
ッチ部１４０６に含まれる各スイッチの方路が設定され
る。また、スケジューラ１４０５は、上記スケジューリ
ング結果に基づき入力バッファ１４０２₁〜１４０２_nに
パケット転送許可を表すグラント（図示せず）を通知す
る。

【００１２】グラントを受け取った入力バッファ１４０
２₁〜１４０２_nは、格納しているパケットをスイッチ部
１４０６に転送する。これにより、スイッチ部１４０６
は入力されたパケットをスイッチし、出力ポート１４０
７₁〜１４０７_nへ転送する。これにより、パケットをス
イッチする機能が実現されている。

【００１３】

【発明が解決しようとする課題】この入力バッファ型ス
イッチにおいては、スケジューラは、入力バッファから
のリクエストに基づき所定のアルゴリズムに従ってスケ
ジューリングを行い、以てスイッチの方路の設定を決定
する。従って、入力バッファからのリクエストの優先順
位が一定であると、入力ポート間においてスイッチを使
用する機会が偏り、公平性が阻害されるという問題があ
る。

【００１４】なお、関連する技術として、特開平５−２
９２１１６号公報は「入力バッファ型ＡＴＭスイッチの
制御回路」を開示している。この制御回路は、ＦＩＦＯ
メモリの先頭から複数のセルの宛先を読み取る手段と、
ＦＩＦＯメモリからのセル送出をセル時間毎に予約管理
するテーブルと、各セルの宛先情報を含むセル送出要求
信号を送出し、それに対するセル送出時刻を含む応答信
号を受信し、更にテーブルを参照して指定されたセル送
出時刻にＦＩＦＯメモリからのセル送出を予約すると共
に、その時刻にＦＩＦＯメモリからセルを送出させる制
御手段とを備え、各セルの送出要求信号を送出後、セル
送出を行うまでの一連の処理が終了する前に、次のセル
の送出要求信号を送出する。これにより、高速の入力ポ
ートにも容易に対応でき、且つ各回路の処理時間や各回
路間の信号伝搬遅延時間のばらつきに柔軟に対応でき
る。

【００１５】また、特開平９−１６８０１６号公報は
「パケットスイッチ」を開示している。このパケットス
イッチは、入力バッファと出力バッファを備えている。
そして、出力バッファに複数の出力ポートで共用される
複数のバッファ領域を設け、入力バッファにバッファ領
域の組み合わせに対応した論理キューを設け、入力制御
部によりマルチキャストパケットをその宛先の出力ポー
トに対応したバッファ領域を含む組み合わせに対応する
論理キューに入力し、スケジューリング部およびスイッ
チ部により宛先の出力ポートに接続されたバッファ領域
に転送した後、バッファ領域から宛先の出力ポートに転
送する。これにより、マルチキャストに際して入力バッ
ファから出力バッファへの転送パケット量を増大させる
ことなくＨＯＬブロッキングの問題も発生しない。

【００１６】更に、特許第２９６７７６７号公報は「Ａ
ＴＭスイッチにおけるスケジューリング方式」を開示し
ている。このスケジューリング方式は、各クラスのウエ
イトとキューの蓄積数から出力セルの選択を行うセル選
択部において、予め設定される各クラスのプライオリテ
ィを参照し、プライオリティが高いクラスを優先して選
択する。即ち、遅延特性が要求されるようなトラヒック
クラスに優先度を与え、回転優先制御により出力キュー
を選択する際に、高優先のクラスから優先して選択す
る。これにより、他の優先度が低いクラスのセルが出力
されるのを待つことなく、セルを出力することが可能と
なる。その結果、収容するトラヒッククラス数が増加し
ても、実時間性が要求されるトラヒッククラスの遅延特
性の劣化を減少させることができ、ＣＤＶ特性への影響
を防ぐことができる。

【００１７】そこで、本発明の目的は、入力ポート間に
おけるスイッチの使用機会を公平にすることができるパ
ケットスイッチ及びそのスケジュール方法を提供するこ
とにある。

【００１８】

【課題を解決するための手段】本発明の第１の態様に係
るパケットスイッチは、上記目的を達成するために、パ
ケットを入力する入力部と、前記入力部からのパケット
をスイッチするスイッチと、前記スイッチを制御するス
ケジューラ、とを含み、前記スケジューラは、前記入力
部からのパケット転送要求の優先順位を変更するシャッ
フラと、前記シャッフラによって優先順位が変更された
パケット転送要求に基づいて前記スイッチの方路を設定
し、且つ前記シャッフラによって優先順位が変更された
パケット転送要求に対応するパケット転送許可を生成す
るスケジューリングアルゴリズム部と、前記スケジュー
リングアルゴリズム部で生成されたパケット転送許可の
優先順位を前記シャッフラによって変更される前のパケ
ット転送要求の優先順位と同じになるように変更して前
記入力部に返送するリシャッフラ、とを備えている。

【００１９】また、本発明の第２の態様に係るパケット
スイッチのスケジュール方法は、上記と同様の目的で、
パケットを入力する入力部と、前記入力部からのパケッ
トをスイッチするスイッチ、とが提供され、前記入力部
からのパケット転送要求の優先順位をシャッフルし、該
シャッフルによって優先順位が変更されたパケット転送
要求に基づいて前記スイッチの方路を設定し、前記シャ
ッフルによって優先順位が変更されたパケット転送要求
に対応するパケット転送許可を生成し、該生成されたパ
ケット転送許可の優先順位を前記シャッフルによって変
更される前のパケット転送要求の優先順位と同じになる
ようにリシャッフルし、該リシャッフルされたパケット
転送許可を前記入力部に返送する、ように構成されてい
る。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。本発明の実施の形態に係る
パケットスイッチは、従来の技術の欄で図１４を参照し
ながら説明したと同様の入力バッファ型スイッチであ
る。

【００２１】図１は本発明の実施の形態に係るパケット
スイッチの構成を示すブロック図である。このパケット
スイッチは、複数の入力バッファ１０２₁〜１０２_n、ス
ケジューラ１０３及びスイッチ部１０４から構成されて
いる。

【００２２】入力バッファ１０２₁〜１０２_nは、入力ポ
ート１０１₁〜１０１_nからパケットをそれぞれ受信す
る。各入力バッファ１０２₁〜１０２_nは、出力ポート別
キューＶＯＱ（Virtual Output Queue）を備えており、
受信されたパケットを、そのパケットに含まれる宛先情
報に従って、出力ポート別にキューイングする。

【００２３】また、入力バッファ１０２₁〜１０２_nは、
受信したパケットを宛先情報で指定される出力ポートに
転送するために、スケジューラ１０３に対してパケット
転送要求を表すリクエストＲＥＱ＃１〜ＲＥＱ＃Ｎを送
る。更に、入力バッファ１０２₁〜１０２_nは、スケジュ
ーラ１０３からパケット転送許可を表すグラントＧＮＴ
＃１〜ＧＮＴ＃Ｎを受け取った時に、出力ポート別キュ
ーＶＯＱにキューイングされているパケットをスイッチ
部１０４に転送する。

【００２４】スケジューラ１０３は、入力バッファ１０
２₁〜１０２_nからのリクエストＲＥＱ＃１〜ＲＥＱ＃Ｎ
に基づきスイッチ部１０４の方路設定をスケジューリン
グする。そして、このスケジューリング結果に基づきス
イッチ部１０４に対して設定信号１０６を送る。また、
スケジューラ１０３は、上述したように、入力バッファ
１０２₁〜１０２_nにグラントＧＮＴ＃１〜ＧＮＴ＃Ｎを
通知する。

【００２５】スイッチ部１０４は、複数のルーティング
用のスイッチを含んでいる。このスイッチ部１０４に含
まれるスイッチの開閉の制御、つまり方路の設定はスケ
ジューラ１０３からの設定信号１０６に基づいて行われ
る。スイッチ部１０４は、入力バッファ１０２₁〜１０
２_nからのパケット１１０₁〜１１０_nを、設定信号１０
６によって設定された方路に応じてスイッチする。この
スイッチされたパケットは出力ポート１０５₁〜１０５_n
に転送される。

【００２６】次に、上記スケジューラ１０３の詳細を図
２を参照しながら説明する。このスケジューラ１０３
は、シャッフラ２０１、スケジューリングアルゴリズム
部２０２及びリシャッフラ２０３から構成されている。
シャッフラ２０１は、リクエストＲＥＱ＃１〜ＲＥＱ＃
Ｎの優先順位をシャッフルし、シャッフルドリクエスト
ＳＨＦＬＲＥＱ＃１〜ＳＨＦＬＲＥＱ＃Ｎとして出力す
る。このシャッフルドリクエストＳＨＦＬＲＥＱ＃１〜
ＳＨＦＬＲＥＱ＃Ｎはスケジューリングアルゴリズム部
２０２に供給される。

【００２７】スケジューリングアルゴリズム部２０２
は、例えばシャッフルドリクエストＳＨＦＬＲＥＱ＃１
の優先順位が最も高く、シャッフルドリクエストＳＨＦ
ＬＲＥＱ＃Ｎの優先順位が最も低いものとみなしてスケ
ジューリングを行い、このスケジューリングの結果に基
づいて設定信号１０６を出力する。また、このスケジュ
ーリングの結果に基づいて、パケット転送を許可するシ
ャッフルドリクエストＳＨＦＬＲＥＱ＃１〜ＳＨＦＬＲ
ＥＱ＃Ｎに対応するシャッフルドグラントＳＨＦＬＧＮ
Ｔ＃１〜ＳＨＦＬＧＮＴ＃Ｎをアクティブにし、リシャ
ッフラ２０３に供給する。なお、上記スケジューリング
のアルゴリズムとしては種々のアルゴリズムを用いるこ
とができる。

【００２８】リシャッフラ２０３は、シャッフルドグラ
ントＳＨＦＬＧＮＴ＃１〜ＳＨＦＬＧＮＴ＃Ｎの優先順
位をリシャッフリングする。即ち、シャッフラ２０１で
シャッフリングすることにより入れ替えられたリクエス
トＲＥＱ＃１〜ＲＥＱ＃Ｎの優先順位を元に戻すような
入れ替えを行う。このリシャッフラ２０３でリシャッフ
ルされたシャッフルドリクエストＳＨＦＬＲＥＱ＃１〜
ＳＨＦＬＲＥＱ＃Ｎは、グラントＧＮＴ＃１〜ＧＮＴ＃
Ｎとして入力バッファ１０２₁〜１０２_nに供給される。

【００２９】このように、スケジューラ１０３は、スケ
ジューリングアルゴリズム部２０２がリクエストの入力
位置、例えばスケジューラ１０３がハードウェアで構成
される場合は回路の物理的な位置、ソフトウェアで構成
される場合は変数に付された番号等によって入力ポート
間の優先順位が決められるアルゴリズムの場合、リクエ
ストＲＥＱ＃１〜ＲＥＱ＃Ｎをシャッフリングしてスケ
ジューリングを行い、その後、リシャッフリングしてグ
ラントＧＮＴ＃１〜ＧＮＴ＃Ｎを出力する。これによ
り、各入力ポートからのリクエストの優先順位が適宜変
更されるので、各入力ポートのスイッチ使用機会を公平
にすることができる。

【００３０】次に、上記シャッフラ２０１とリシャッフ
ラ２０３の幾つかの具体的な例を説明する。なお、以下
では、４個の入力ポート及び４個の出力ポートを有する
スイッチに適用される場合について説明するが、入力ポ
ート及び出力ポートの数は４個に限定されることなく任
意である。

【００３１】（実施の形態１）図３は、本発明の実施の
形態１に係るパケットスイッチに適用されるスケジュー
ラ１０３に含まれるシャッフラ２０１の構成を示すブロ
ック図である。このシャッフラ２０１は、優先度巡回回
路３０１、３０２及び３０３から構成されている。優先
度巡回回路３０１、３０２及び３０３は、例えばリング
シフトレジスタから構成される。

【００３２】１段目の優先度巡回回路３０１は、１位入
力端子、２位入力端子、１位出力端子、２位出力端子及
び巡回端子を備えている。この優先度巡回回路３０１の
１位入力端子にはリクエストＲＥＱ＃３が、２位入力端
子にはリクエストＲＥＱ＃４がそれぞれ入力される。ま
た、優先度巡回回路３０１の１位出力端子は優先度巡回
回路３０２の２位入力端子に、２位出力端子は優先度巡
回回路３０２の３位入力端子にそれぞれ接続されてい
る。更に、優先度巡回回路３０１の巡回端子には、優先
度巡回回路３０２からの桁上がり信号ＣＲＹ２が入力さ
れる。

【００３３】この優先度巡回回路３０１には、リクエス
トＲＥＱ＃３及びＲＥＱ＃４が初期設定される。そし
て、桁上がり信号ＣＲＹ２が入力される毎に、設定され
たリクエストＲＥＱ＃３及びＲＥＱ＃４を巡回させて出
力する。従って、初期状態では、１位出力端子からリク
エストＲＥＱ＃３が、２位出力端子からリクエストＲＥ
Ｑ＃４がそれぞれ出力される。この状態で、巡回端子に
桁上げ信号ＣＲＹ２が入力されると、優先度巡回回路３
０１は、１位出力端子からリクエストＲＥＱ＃４を、２
位出力端子からリクエストＲＥＱ＃３をそれぞれ出力す
る。以下、同様にして、巡回端子に桁上げ信号ＣＲＹ２
が入力される毎に、リクエストＲＥＱ＃３及びＲＥＱ＃
４がサイクリックに出力される。

【００３４】２段目の優先度巡回回路３０２は、１位〜
３位入力端子、１位〜３位出力端子、巡回端子及び桁上
がり端子を備えている。この優先度巡回回路３０２の１
位入力端子にはリクエストＲＥＱ＃２が入力される。ま
た、２位入力端子には優先度巡回回路３０１の１位出力
端子からの信号が、３位入力端子には優先度巡回回路３
０１の２位出力端子からの信号がそれぞれ入力される。

【００３５】また、優先度巡回回路３０２の１位出力端
子は優先度巡回回路３０３の２位入力端子に、２位出力
端子は優先度巡回回路３０３の３位入力端子に、３位出
力端子は優先度巡回回路３０３の４位入力端子にそれぞ
れ接続されている。また、優先度巡回回路３０２の巡回
端子には、優先度巡回回路３０３からの桁上がり信号Ｃ
ＲＹ１が入力される。更に、優先度巡回回路３０２の桁
上がり端子からは桁上がり信号ＣＲＹ２を出力される。
この桁上がり信号ＣＲＹ２は、上述したように、優先度
巡回回路３０１の巡回端子に供給される。

【００３６】この優先度巡回回路３０２には、リクエス
トＲＥＱ＃２、並びに、優先度巡回回路３０１をパスス
ルーしたリクエストＲＥＱ＃４及びＲＥＱ＃４が初期設
定される。そして、桁上がり信号ＣＲＹ１が入力される
毎に、設定されたリクエストＲＥＱ＃２〜ＲＥＱ＃４を
巡回させて出力する。従って、初期状態では、１位出力
端子からリクエストＲＥＱ＃２が、２位出力端子からリ
クエストＲＥＱ＃３が、３位出力端子からリクエストＲ
ＥＱ＃４がそれぞれ出力される。

【００３７】この状態で、巡回端子に桁上げ信号ＣＲＹ
１が入力されると、優先度巡回回路３０２は、１位出力
端子からリクエストＲＥＱ＃３を、２位出力端子からリ
クエストＲＥＱ＃４を、３位出力端子からリクエストＲ
ＥＱ＃２をそれぞれ出力し、更に巡回端子に桁上げ信号
ＣＲＹ１が入力されると、１位出力端子からリクエスト
ＲＥＱ＃４を、２位出力端子からリクエストＲＥＱ＃２
を、３位出力端子からリクエストＲＥＱ＃３をそれぞれ
出力する。以下、同様にして、巡回端子に桁上げ信号Ｃ
ＲＹ１が入力される毎に、リクエストＲＥＱ＃２、ＲＥ
Ｑ＃３及びＲＥＱ＃４がサイクリックに出力される。そ
して、桁上がり信号ＣＲＹ１が３回入力される毎に桁上
がり端子から桁上がり信号ＣＲＹ２が出力され、この桁
上がり信号ＣＲＹ２によって巡回された優先度巡回回路
３０１からの信号が下位の２ビットにロードされる。

【００３８】３段目の優先度巡回回路３０３は、１位〜
４位入力端子、１位〜４位出力端子、巡回端子及び桁上
がり端子を備えている。この優先度巡回回路３０３の１
位入力端子にはリクエストＲＥＱ＃１が入力される。ま
た、２位入力端子には優先度巡回回路３０２の１位出力
端子からの信号が、３位入力端子には優先度巡回回路３
０２の２位出力端子からの信号が、４位入力端子には優
先度巡回回路３０２の３位出力端子からの信号がそれぞ
れ入力される。

【００３９】また、優先度巡回回路３０３の１位出力端
子からはシャッフルドリクエストＳＨＦＬＲＥＱ＃１
が、２位出力端子からはシャッフルドリクエストＳＨＦ
ＬＲＥＱ＃２が、３位出力端子からはシャッフルドリク
エストＳＨＦＬＲＥＱ＃３が、４位出力端子からはシャ
ッフルドリクエストＳＨＦＬＲＥＱ＃４がそれぞれ出力
される。また、優先度巡回回路３０３の巡回端子には、
図示しない制御回路から、スロットパルスＳＰＬＳが入
力される。このスロットパルスＳＰＬＳは、スケジュー
ラ１０３の動作単位であるスロット毎に発生される。更
に、優先度巡回回路３０３の桁上がり端子からは桁上が
り信号ＣＲＹ１が出力される。この桁上がり信号ＣＲＹ
１は、上述したように、優先度巡回回路３０２の巡回端
子に供給される。

【００４０】この優先度巡回回路３０３には、リクエス
トＲＥＱ＃１、優先度巡回回路３０２をパススルーした
リクエストＲＥＱ＃２、並びに優先度巡回回路３０１及
び３０２をパススルーしたリクエストＲＥＱ＃３及びＲ
ＥＱ＃４が初期設定される。そして、スロットパルスＳ
ＰＬＳが入力される毎に、設定されたリクエストＲＥＱ
＃１〜ＲＥＱ＃４を巡回させて出力する。従って、初期
状態では、１位出力端子からリクエストＲＥＱ＃１が、
２位出力端子からリクエストＲＥＱ＃２が、３位出力端
子からリクエストＲＥＱ＃３が、４位出力端子からリク
エストＲＥＱ＃４が、それぞれシャッフルドリクエスト
ＳＨＦＬＲＥＱ＃１〜ＳＨＦＬＲＥＱ＃４として出力さ
れる。

【００４１】この状態で、巡回端子にスロットパルスＳ
ＰＬＳが入力されると、優先度巡回回路３０３は、１位
出力端子からリクエストＲＥＱ＃２を、２位出力端子か
らリクエストＲＥＱ＃３を、３位出力端子からリクエス
トＲＥＱ＃４を、４位出力端子からリクエストＲＥＱ＃
１をそれぞれ出力し、更に巡回端子にスロットパルスＳ
ＰＬＳが入力されると、１位出力端子からリクエストＲ
ＥＱ＃３を、２位出力端子からリクエストＲＥＱ＃４
を、３位出力端子からリクエストＲＥＱ＃１を、４位出
力端子からリクエストＲＥＱ＃２をそれぞれ出力する。
以下、同様にして、巡回端子にスロットパルスＳＰＬＳ
が入力される毎に、リクエストＲＥＱ＃１、ＥＱ＃２、
ＲＥＱ＃３及びＲＥＱ＃４がサイクリックに出力され
る。そして、スロットパルスＳＰＬＳが４回入力される
毎に桁上がり端子から桁上がり信号ＣＲＹ１が出力さ
れ、この桁上がり信号ＣＲＹ１によって巡回された優先
度巡回回路３０２からの信号が下位の３ビットにロード
される。

【００４２】図４は、本発明の実施の形態１に係るパケ
ットスイッチに適用されるスケジューラ１０３に含まれ
るリシャッフラ２０３の構成を示すブロック図である。
このリシャッフラ２０３は、優先度巡回回路４０１、４
０２及び４０３から構成されている。優先度巡回回路４
０１、４０２及び４０３は、例えばリングシフトレジス
タから構成されている。

【００４３】１段目の優先度巡回回路４０１は、１位〜
４位入力端子、１位〜４位出力端子、巡回端子及び桁上
がり端子を備えている。この優先度巡回回路４０１の１
位入力端子にはシャッフルドグラントＳＨＦＬＧＮＴ＃
１が、２位入力端子にはシャッフルドグラントＳＨＦＬ
ＧＮＴ＃２が、３位入力端子にはシャッフルドグラント
ＳＨＦＬＧＮＴ＃３が、４位入力端子にはシャッフルド
グラントＳＨＦＬＧＮＴ＃４がそれぞれ入力される。

【００４４】また、優先度巡回回路４０１の１位出力端
子からはシャッフルドグラントＳＨＦＬＧＮＴ＃１がグ
ラントＧＮＴ＃１として出力される。また、優先度巡回
回路４０１の２位出力端子は優先度巡回回路４０２の１
位入力端子に、３位出力端子は優先度巡回回路４０２の
２位入力端子に、４位出力端子は優先度巡回回路４０２
の３位入力端子に、それぞれ接続されている。また、優
先度巡回回路４０１の巡回端子には、図示しない制御回
路から、スロットパルスＳＰＬＳが入力される。更に、
優先度巡回回路４０１の桁上がり端子は桁上がり信号Ｃ
ＲＹ１を出力する。この桁上がり信号ＣＲＹ１は、優先
度巡回回路４０２の巡回端子に供給される。

【００４５】この優先度巡回回路４０１には、シャッフ
ルドグラントＳＨＦＬＧＮＴ＃１〜ＳＨＦＬＧＮＴ＃４
が初期設定される。そして、巡回端子にスロットパルス
ＳＰＬＳが入力される毎に、設定されたシャッフルドグ
ラントＳＨＦＬＧＮＴ＃１〜ＳＨＦＬＧＮＴ＃４を巡回
させて出力する。従って、初期状態では、１位出力端子
からシャッフルドグラントＳＨＦＬＧＮＴ＃１が、２位
出力端子からシャッフルドグラントＳＨＦＬＧＮＴ＃２
が、３位出力端子からシャッフルドグラントＳＨＦＬＧ
ＮＴ＃３が、４位出力端子からシャッフルドグラントＳ
ＨＦＬＧＮＴ＃４がそれぞれ出力される。上記１位出力
端子から出力されるシャッフルドグラントＳＨＦＬＧＮ
Ｔ＃１は、グラントＧＮＴ＃１として外部に出力され
る。

【００４６】この状態で、巡回端子にスロットパルスＳ
ＰＬＳが入力されると、優先度巡回回路４０１は、１位
出力端子からシャッフルドグラントＳＨＦＬＧＮＴ＃４
を、２位出力端子からシャッフルドグラントＳＨＦＬＧ
ＮＴ＃１を、３位出力端子からシャッフルドグラントＳ
ＨＦＬＧＮＴ＃２を、４位出力端子からシャッフルドグ
ラントＳＨＦＬＧＮＴ＃３をそれぞれ出力し、更に巡回
端子にスロットパルスＳＰＬＳが入力されると、１位出
力端子からシャッフルドグラントＳＨＦＬＧＮＴ＃３
を、２位出力端子からシャッフルドグラントＳＨＦＬＧ
ＮＴ＃４を、３位出力端子からシャッフルドグラントＳ
ＨＦＬＧＮＴ＃１を、４位出力端子からシャッフルドグ
ラントＳＨＦＬＧＮＴ＃２をそれぞれ出力する。以下、
同様にして、巡回端子にスロットパルスＳＰＬＳが入力
される毎に、シャッフルドグラントＳＨＦＬＧＮＴ＃１
〜ＳＨＦＬＧＮＴ＃４がサイクリックに出力される。そ
して、スロットパルスＳＰＬＳが４回入力される毎に桁
上がり端子から桁上がり信号ＣＲＹ１が出力される。優
先度巡回回路４０２は、この桁上がり信号ＣＲＹ１に応
答して優先度巡回回路４０１からの巡回された信号をロ
ードする。

【００４７】２段目の優先度巡回回路４０２は、１位〜
３位入力端子、１位〜３位出力端子、巡回端子及び桁上
がり端子を備えている。この優先度巡回回路４０２の１
位入力端子には優先度巡回回路４０１の２位出力端子か
らの信号が、２位入力端子には優先度巡回回路４０１の
３位出力端子からの信号が、３位入力端子には優先度巡
回回路４０１の４位出力端子からの信号がそれぞれ入力
される。

【００４８】また、優先度巡回回路４０２の１位出力端
子からはシャッフルドグラントＳＨＦＬＧＮＴ＃２がグ
ラントＧＮＴ＃２として出力される。また、優先度巡回
回路４０２の２位出力端子は優先度巡回回路４０３の１
位入力端子に、３位出力端子は優先度巡回回路４０３の
２位入力端子にそれぞれ接続されている。また、優先度
巡回回路４０２の巡回端子には、優先度巡回回路４０１
からの桁上がり信号ＣＲＹ１が入力される。更に、優先
度巡回回路４０２の桁上がり端子は桁上がり信号ＣＲＹ
２を出力する。この桁上がり信号ＣＲＹ２は、優先度巡
回回路４０３の巡回端子に供給される。

【００４９】この優先度巡回回路４０２には、優先度巡
回回路４０１をパススルーしたシャッフルドグラントＳ
ＨＦＬＧＮＴ＃２、ＳＨＦＬＧＮＴ＃３及びＳＨＦＬＧ
ＮＴ＃４が初期設定される。そして、桁上がり信号ＣＲ
Ｙ１が入力される毎に、設定されたシャッフルドグラン
トＳＨＦＬＧＮＴ＃２〜ＳＨＦＬＧＮＴ＃４を巡回させ
て出力する。従って、初期状態では、１位出力端子から
シャッフルドグラントＳＨＦＬＧＮＴ＃２が、２位出力
端子からＳＨＦＬＧＮＴ＃３が、３位出力端子からシャ
ッフルドグラントＳＨＦＬＧＮＴ＃４がそれぞれ出力さ
れる。上記２位出力端子から出力されるシャッフルドグ
ラントＳＨＦＬＧＮＴ＃２は、グラントＧＮＴ＃２とし
て外部に出力される。

【００５０】この状態で、巡回端子に桁上げ信号ＣＲＹ
１が入力されると、優先度巡回回路４０２は、１位出力
端子からシャッフルドグラントＳＨＦＬＧＮＴ＃４を、
２位出力端子からシャッフルドグラントＳＨＦＬＧＮＴ
＃２を、３位出力端子からシャッフルドグラントＳＨＦ
ＬＧＮＴ＃３をそれぞれ出力し、更に巡回端子に桁上げ
信号ＣＲＹ１が入力されると、１位出力端子からシャッ
フルドグラントＳＨＦＬＧＮＴ＃３を、２位出力端子か
らシャッフルドグラントＳＨＦＬＧＮＴ＃４を、３位出
力端子からシャッフルドグラントＳＨＦＬＧＮＴ＃２を
それぞれ出力する。以下、同様にして、巡回端子に桁上
がり信号ＣＲＹ１が入力される毎に、シャッフルドグラ
ントＳＨＦＬＧＮＴ＃２〜ＳＨＦＬＧＮＴ＃４がサイク
リックに出力される。そして、桁上がり信号ＣＲＹ１が
３回入力される毎に桁上がり端子から桁上がり信号ＣＲ
Ｙ２が出力される。優先度巡回回路４０３は、この桁上
がり信号ＣＲＹ２に応答して優先度巡回回路４０２から
の巡回された信号をロードする。

【００５１】３段目の優先度巡回回路４０３は、１位入
力端子、２位入力端子、１位出力端子、２位出力端子及
び巡回端子を備えている。この優先度巡回回路４０３の
１位入力端子には優先度巡回回路４０２の２位出力端子
からの信号が、２位入力端子には優先度巡回回路４０２
の３位出力端子からの信号がそれぞれ入力される。ま
た、優先度巡回回路４０３の１位出力端子からはシャッ
フルドグラントＳＨＦＬＧＮＴ＃３がグラントＧＮＴ＃
３として、２位出力端子からはシャッフルドグラントＳ
ＨＦＬＧＮＴ＃４がグラントＧＮＴ＃４としてそれぞれ
出力される。更に、優先度巡回回路４０３の巡回端子に
は、優先度巡回回路４０２からの桁上がり信号ＣＲＹ２
が入力される。

【００５２】この優先度巡回回路４０３には、優先度巡
回回路４０１及び優先度巡回回路４０２をパススルーし
たシャッフルドグラントＳＨＦＬＧＮＴ＃３及びＳＨＦ
ＬＧＮＴ＃４が初期設定される。そして、桁上がり信号
ＣＲＹ２が入力される毎に、設定されたシャッフルドグ
ラントＳＨＦＬＧＮＴ＃３及びＳＨＦＬＧＮＴ＃４を巡
回させて出力する。従って、初期状態では、１位出力端
子からシャッフルドグラントＳＨＦＬＧＮＴ＃３がグラ
ントＧＮＴ＃３として、２位出力端子からシャッフルド
グラントＳＨＦＬＧＮＴ＃４がグラントＧＮＴ＃４とし
てそれぞれ出力される。

【００５３】この状態で、巡回端子に桁上げ信号ＣＲＹ
２が入力されると、優先度巡回回路４０３は、１位出力
端子からシャッフルドグラントＳＨＦＬＧＮＴ＃４を、
２位出力端子からシャッフルドグラントＳＨＦＬＧＮＴ
＃３をそれぞれ出力し、更に巡回端子に桁上げ信号ＣＲ
Ｙ２が入力されると、１位出力端子からシャッフルドグ
ラントＳＨＦＬＧＮＴ＃３を、２位出力端子からシャッ
フルドグラントＳＨＦＬＧＮＴ＃４をそれぞれ出力す
る。以下、同様にして、桁上がり信号ＣＲＹ２が入力さ
れる毎に、シャッフルドグラントＳＨＦＬＧＮＴ＃３及
びＳＨＦＬＧＮＴ＃４がサイクリックに出力される。

【００５４】次に、図７を参照しながら、上述したよう
に構成される、実施の形態１に係るスケジューラ１０３
に適用されるシャッフラ２０１の動作を説明する。な
お、リシャッフラ２０３は、シャッフラ２０１と逆の動
作をするだけであるので、その動作の説明は省略する。

【００５５】シャッフラ２０１では、３段目の優先度巡
回回路３０３は、図７の「巡回回路巡回量」に示すよう
に、スロット毎に巡回量をインクリメントし、２段目の
優先度巡回回路３０２は３段目の優先度巡回回路３０３
が一周したときに発生する桁上がり信号ＣＲＹ１によっ
て巡回量をインクリメントし、１段目の優先度巡回回路
３０１は２段目の優先度巡回回路３０２が一周したとき
に発生する桁上がり信号ＣＲＹ２によって巡回量をイン
クリメントする。

【００５６】また、桁上がり信号ＣＲＹ１が発生した時
は、優先度巡回回路３０２の出力が優先度巡回回路３０
３の下位３ビットにロードされる。更に、桁上がり信号
ＣＲＹ２が発生した時は、優先度巡回回路３０１の出力
が優先度巡回回路３０２の下位２ビットにロードされ
る。

【００５７】これにより、各スロットにおける、各優先
度巡回回路３０１〜３０３の巡回回路巡回量、１段目の
優先度巡回回路３０１を通過後の各入力ポートの優先順
位、２段目の優先度巡回回路３０２を通過後の各入力ポ
ートの優先順位、３段目の優先度巡回回路３０３を通過
後の各入力ポートの優先順位は、それぞれ図７に示すよ
うに変化する。シャッフリングの１周期は入力ポート数
をＮとすると、「Ｎ×Ｎ−１×…×２＝Ｎ！」となり、
全てのスロットで異なった優先順位パターンが発生され
る。従って、シャッフリングの１周期で全ての優先順位
パターンを発生させることができる。

【００５８】（実施の形態２）図５は、本発明の実施の
形態２に係るパケットスイッチに適用されるスケジュー
ラ１０３に含まれるシャッフラ２０１の構成を示すブロ
ック図である。このシャッフラ２０１は、優先度巡回回
路５０１、５０２及び５０３から構成されている。

【００５９】優先度巡回回路５０１、５０２及び５０３
は、実施の形態１に係る優先度巡回回路３０１、３０２
及び３０３にそれぞれ対応する。この実施の形態２に係
るシャッフラ２０１では、優先度巡回回路５０１、５０
２及び５０３のそれぞれの巡回端子にスロットパルスＳ
ＰＬＳが入力される点が上述した実施の形態１と異な
る。また、実施の形態１では、桁上げ信号ＣＲＹ１及び
ＣＲＹ２が入力された場合に、その桁上げ信号ＣＲＹ１
及びＣＲＹ２によって変化した前段の優先度巡回回路の
内容をロードしてリクエストの優先順位を決定している
が、この実施の形態２では、スロットパルスＳＰＬＳに
よって変化した前段の優先度巡回回路の内容をロードし
た後に更に巡回させることにより新たな優先順位を決定
している。

【００６０】図６は、本発明の実施の形態２に係るスケ
ジューラ１０３に適用されるリシャッフラ２０３の構成
を示すブロック図である。このリシャッフラ２０３は、
優先度巡回回路６０１、６０２及び６０３から構成され
ている。

【００６１】優先度巡回回路６０１、６０２及び６０３
は、実施の形態１に係る優先度巡回回路４０１、４０２
及び４０３とそれぞれ対応している。この実施の形態２
に係るリシャッフラ２０３では、優先度巡回回路６０
１、６０２及び６０３のそれぞれの巡回端子にスロット
パルスＳＰＬＳが入力される点が上述した実施の形態１
と異なる。また、実施の形態１では、桁上げ信号ＣＲＹ
１及びＣＲＹ２が入力された場合に、その桁上げ信号Ｃ
ＲＹ１及びＣＲＹ２によって変化した前段の優先度巡回
回路の内容を後段の優先度巡回回路にロードしてグラン
トの優先順位を決定しているが、この実施の形態２で
は、スロットパルスＳＰＬＳによって変化した前段の優
先度巡回回路の内容を後段の優先度巡回回路にロードし
た後に更に巡回させることによりグラントの優先順位を
決定している。

【００６２】次に、図８を参照しながら、上述したよう
に構成される、実施の形態２に係るスケジューラ１０３
に適用されるシャッフラ２０１の動作を説明する。な
お、リシャッフラ２０３は、シャッフラ２０１と逆の動
作をするだけであるので、その動作の説明は省略する。

【００６３】実施の形態１に係るシャッフラ２０１で
は、全ての優先順位パターンを発生させることができる
が、シャッフリングの周期がＮ！となり、入力ポート数
Ｎが増えるとシャッフリングの周期が非常に長くなって
しまう。また、前段側の優先度巡回回路は短期間では巡
回量が変化しない。従って、短期間では、前段側でシャ
ッフリングされる入力ポートのスイッチ使用機会が偏
り、不公平になる。

【００６４】これに対し、実施の形態２では、図８の
「巡回回路巡回量」に示すように、全ての優先度巡回回
路の巡回量がスロット毎にインクリメントされる。その
結果、前段側の優先度巡回回路の巡回量もスロット毎に
変化するので、短期間であっても、入力ポートのスイッ
チ使用機会の公平性を実現できる。また、シャッフリン
グの周期は、Ｎ，Ｎ−１，…，２の数値の最小公倍数と
なり、実施の形態１のＮ！より短くなる。

【００６５】（実施の形態３）図９は、本発明の実施の
形態３に係るスケジューラ１０３に適用されるシャッフ
ラ２０１の構成を示すブロック図である。このシャッフ
ラ２０１は、優先度巡回回路９０１、９０２及び９０
３、並びにゲート９０４及び９０５から構成されてい
る。

【００６６】優先度巡回回路９０１、９０２及び９０３
の構成は、実施の形態２に係る優先度巡回回路５０１、
５０２及び５０３とそれぞれ同じである。この実施の形
態３に係るシャッフラ２０１では、優先度巡回回路９０
１の巡回端子にはスロットパルスＳＰＬＳがゲート９０
４を介して入力され、優先度巡回回路９０２の巡回端子
にはスロットパルスＳＰＬＳがゲート９０５を介して入
力される点が上述した実施の形態２と異なる。

【００６７】上述した実施の形態２に係るシャッフラ２
０１では、実施の形態１に係るシャッフラよりシャッフ
リングの周期が短くなるという利点がある。これは、実
施の形態２に係るシャッフラでは、実施の形態１のそれ
で生成されるＮ！種類の優先順位パターンのうちの一部
を生成しているからに他ならない。このため実施の形態
２に係るシャッフラでは生成されない優先順位パターン
が存在する。

【００６８】この実施の形態３に係るシャッフラでは、
シャッフリングが何周かする毎に１スロットだけ、ゲー
ト９０４及び９０５によって巡回信号の供給を抑止す
る。例えば、図示しない制御回路により、優先度巡回回
路９０５への巡回信号の供給をシャッフリングが１周す
る毎に、優先度巡回回路９０１の巡回信号を３周する毎
に１スロットだけ抑止する。

【００６９】この構成により、シャッフリングの１周期
毎に各優先度巡回回路の巡回量にオフセットが与えられ
ることになるので、実施の形態２に係るシャッフラでは
生成されなかった優先順位パターンが生成される。

【００７０】なお、この実施の形態３に係るリシャッフ
ラは、図６に示したリシャッフラにおける優先度巡回回
路６０２及び６０３にゲートを追加し、優先度巡回回路
６０２及び６０３の巡回端子にゲートを介してスロット
パルスＳＰＬＳを供給するように構成することで実現で
きる。

【００７１】（実施の形態４）図１０は、本発明の実施
の形態４に係るスケジューラ１０３に適用されるシャッ
フラ２０１の構成を示すブロック図である。このシャッ
フラ２０１は、優先度巡回回路１００１、１００２及び
１００３、並びにセレクタ１００４〜１００７から構成
されている。

【００７２】優先度巡回回路１００１、１００２及び１
００３は、実施の形態１に係るシャッフラの優先度巡回
回路３０１、３０２及び３０３にそれぞれ対応する。優
先度巡回回路１００１の１位入力端子には実施の形態１
におけるリクエストＲＥＱ＃１の代わりに優先順位情報
Ｓ１が入力される。優先度巡回回路１００２の１位入力
端子には実施の形態１におけるリクエストＲＥＱ＃２の
代わりに優先順位情報Ｓ２が入力される。優先度巡回回
路１００３の１位入力端子には実施の形態１におけるリ
クエストＲＥＱ＃３の代わりに優先順位情報Ｓ３が、２
位入力端子には実施の形態１におけるリクエストＲＥＱ
＃４の代わりに優先順位情報Ｓ４がそれぞれ入力され
る。

【００７３】優先順位情報Ｓ１〜Ｓ４の各々は、２ビッ
トのデータから構成されており、Ｓ１＝００Ｂ（末桁の
「Ｂ」は２進数を表し、以下においても同じ）、Ｓ２＝
０１Ｂ、Ｓ２＝１０Ｂ、Ｓ３＝１１Ｂとすることができ
る。従って、優先度巡回回路１００１、１００２及び１
００の各々は、２ビットの優先順位情報を巡回させるこ
とになる。これら優先度巡回回路１００１、１００２及
び１００の動作は、２ビットの優先順情報を巡回させる
ことを除けば、実施の形態１のシャッフラの動作と同じ
である。

【００７４】従って、優先度巡回回路１００３の各出力
端子からは２ビットのシャッフルされた優先順位情報が
出力される。優先度巡回回路１００３の１位出力端子か
ら出力されるシャッフルされた優先順位情報は、セレク
タ１００４のセレクト端子へ、２位出力端子から出力さ
れるシャッフルされた優先順位情報は、セレクタ１００
５のセレクト端子へ、３位出力端子から出力されるシャ
ッフルされた優先順位情報は、セレクタ１００６のセレ
クト端子へ、４位出力端子から出力されるシャッフルさ
れた優先順位情報は、セレクタ１００７のセレクト端子
へ、それぞれ供給される。

【００７５】各セレクタ１００４、１００５、１００６
及び１００７の第１〜第４入力端子には、リクエストＲ
ＥＱ＃１〜ＲＥＱ＃４がそれぞれ入力される。そして、
セレクタ１００４、１００５、１００６及び１００７の
出力端子からは、シャッフルドリクエストＳＨＦＬＲＥ
Ｑ＃１〜ＳＨＦＬＲＥＱ＃４がそれぞれ出力される。

【００７６】以上のように構成される実施の形態４に係
るシャッフラによれば、実施の形態１に係るシャッフラ
と同様の効果に加え次の効果を奏する。即ち、この実施
の形態４に係るシャッフラによれば、シャッフルドリク
エストＳＨＦＬＲＥＱ＃１〜ＳＨＦＬＲＥＱ＃４は、リ
クエストＲＥＱ＃１〜ＲＥＱ＃４が入力されてからセレ
クタの１段分の遅延時間で出力される。これに対し、実
施の形態１に係るシャッフラによれば、シャッフルドリ
クエストＳＨＦＬＲＥＱ＃１〜ＳＨＦＬＲＥＱ＃４は、
リクエストＲＥＱ＃１〜ＲＥＱ＃４が入力されてから優
先度巡回回路の３段分の遅延時間で出力される。従っ
て、この実施の形態４に係るシャッフラは、リクエスト
ＲＥＱ＃１〜ＲＥＱ＃４が入力されてからシャッフルド
リクエストＳＨＦＬＲＥＱ＃１〜ＳＨＦＬＲＥＱ＃４が
出力されるまでの遅延時間が問題になる場合に有効であ
る。

【００７７】なお、この実施の形態４に係るリシャッフ
ラは、図４に示したリシャッフラに４個のセレクタを追
加し、優先度巡回回路４０１に優先順位情報Ｓ１〜Ｓ４
を供給し、優先度巡回回路４０１の１位の出力端子、優
先度巡回回路４０２の１位出力端子、優先度巡回回路４
０３の１位出力端子及び２位出力端子からの信号を上記
４個のセレクタのセレクト端子にそれぞれ供給し、各セ
レクタの入力端子にシャッフルドグラントＳＨＦＬＧＮ
Ｔ＃１〜ＳＨＦＬＧＮＴ＃１を供給するように構成する
ことにより実現できる。

【００７８】（実施の形態５）図１１は、本発明の実施
の形態５に係るスケジューラ１０３に適用されるシャッ
フラ２０１の構成を示すブロック図である。このシャッ
フラ２０１は、優先度巡回回路１１０１、１１０２及び
１１０３、並びにセレクタ１１０４〜１１０７から構成
されている。

【００７９】優先度巡回回路１１０１、１１０２及び１
１０３、並びにセレクタ１１０４〜１１０７の構成は、
実施の形態４に係る優先度巡回回路１００１、１００２
及び１００３、並びにセレクタ１００４〜１００７とそ
れぞれ同じである。この実施の形態５に係るシャッフラ
２０１では、優先度巡回回路１１０１及び１１０２のそ
れぞれの巡回端子にスロットパルスＳＰＬＳが入力され
る点が、上述した実施の形態４に係るシャッフラと相違
する。

【００８０】即ち、この実施の形態５に係るシャッフラ
は、実施の形態４に係るシャッフラに、実施の形態２と
同様の変更を加えたものである。従って、上述した実施
の形態５に係るシャッフラによる効果に加え、実施の形
態２に係るシャッフラの効果を奏する。

【００８１】以上説明したように、本発明の実施の形態
１〜５に係るパケットスイッチによれば、各入力ポート
からのリクエスト間の優先順位をまんべんなく入れ替え
ることができ、入力ポート間のスイッチ使用の機会を公
平にすることができる。

【００８２】

【発明の効果】以上詳述したように、本発明によれば、
入力ポート間におけるスイッチの使用機会を公平にする
ことができるパケットスイッチ及びそのスケジュール方
法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るパケットスイッチの
構成を示すブロック図である。

【図２】図１に示したスケジューラの概略構成を示すブ
ロック図である。

【図３】本発明の実施の形態１に係るパケットスイッチ
に適用されるスケジューラのシャッフラの構成を示すブ
ロック図である。

【図４】本発明の実施の形態１に係るパケットスイッチ
に適用されるスケジューラのリシャッフラの構成を示す
ブロック図である。

【図５】本発明の実施の形態２に係るパケットスイッチ
に適用されるスケジューラのシャッフラの構成を示すブ
ロック図である。

【図６】本発明の実施の形態２に係るパケットスイッチ
に適用されるスケジューラのリシャッフラの構成を示す
ブロック図である。

【図７】本発明の実施の形態１に係るパケットスイッチ
に適用されるスケジューラのリシャッフラの動作を説明
するための図である。

【図８】本発明の実施の形態２に係るパケットスイッチ
に適用されるスケジューラのリシャッフラの動作を説明
するための図である。

【図９】本発明の実施の形態３に係るパケットスイッチ
に適用されるスケジューラのシャッフラの構成を示すブ
ロック図である。

【図１０】本発明の実施の形態４に係るパケットスイッ
チに適用されるスケジューラのシャッフラの構成を示す
ブロック図である。

【図１１】本発明の実施の形態５に係るパケットスイッ
チに適用されるスケジューラのシャッフラの構成を示す
ブロック図である。

【図１２】従来の共有バッファ型スイッチの一例を示す
図である。

【図１３】従来の出力バッファ型スイッチの一例を示す
図である。

【図１４】従来の入力バッファ型スイッチの一例を示す
図である。

【符号の説明】

１０１₁〜１０１_n 入力ポート１０２₁〜１０２_n 入力バッファ１０３スケジューラ１０４スイッチ部１０５出力ポート２０１シャッフラ２０２スケジューリングアルゴリズム部２０３リシャッフラ３０１〜３０３、４０１〜４０３、５０１〜５０３、６
０１〜６０３、９０１〜９０３、１００１〜１００３、
１１０１〜１１０３優先度巡回回路９０４、９０５ゲート１００４〜１００７、１１０４〜１１０７セレクタＶＯＱ出力ポート別キュー

Claims

【特許請求の範囲】

【請求項１】パケットを入力する入力部と、前記入力部からのパケットをスイッチするスイッチと、前記スイッチを制御するスケジューラ、とを含み、前記スケジューラは、前記入力部からのパケット転送要求の優先順位を変更す
るシャッフラと、前記シャッフラによって優先順位が変更されたパケット
転送要求に基づいて前記スイッチの方路を設定し、且つ
前記シャッフラによって優先順位が変更されたパケット
転送要求に対応するパケット転送許可を生成するスケジ
ューリングアルゴリズム部と、前記スケジューリングアルゴリズム部で生成されたパケ
ット転送許可の優先順位を前記シャッフラによって変更
される前のパケット転送要求の優先順位と同じになるよ
うに変更して前記入力部に返送するリシャッフラ、とを
備えたパケットスイッチ。
【請求項２】前記入力部は、Ｎ個（Ｎは１以上の整
数）の入力ポートを含み、前記シャッフラは、前記Ｎ個の入力ポートからのＮ個のパケット転送要求の
優先順位を、Ｎ！種類の優先順位パターンが順次形成さ
れるように変更する請求項１に記載のパケットスイッ
チ。
【請求項３】前記シャッフラは、前記Ｎ個の入力ポー
トからのパケット転送要求が初期設定される複数段の巡
回回路を含み、最後段以外の巡回回路は、後段の巡回回路からの桁上げ
信号に同期して前記初期設定されたパケット転送要求及
び前段の巡回回路からセットされたパケット転送要求を
巡回させて前記後段の巡回回路にセットし、最後段の巡回回路は、所定間隔で発生されるスロットパ
ルスに同期して前記初期設定されたパケット転送要求及
び前段の巡回回路からセットされたパケット転送要求を
巡回させることにより前記Ｎ！種類の優先順位パターン
を順次形成する請求項２に記載のパケットスイッチ。
【請求項４】前記入力部は、Ｎ個（Ｎは１以上の整
数）の入力ポートを含み、前記シャッフラは、前記Ｎ個の入力ポートからのＮ個のパケット転送要求の
優先順位を、Ｎ，Ｎ−１，…，２の最小公倍数に等しい
Ｍ種類の優先順位パターンが順次形成されるように変更
する請求項１に記載のパケットスイッチ。
【請求項５】前記シャッフラは、前記Ｎ個の入力ポー
トからのパケット転送要求が初期設定される複数段の巡
回回路を含み、最後段以外の巡回回路は、所定間隔で発生されるスロッ
トパルスに同期して前記初期設定されたパケット転送要
求及び前段の巡回回路からセットされたパケット転送要
求を巡回させて前記後段の巡回回路にセットし、最後段の巡回回路は、前記スロットパルスに同期して前
記初期設定されたパケット転送要求及び前段の巡回回路
からセットされたパケット転送要求を巡回させることに
より前記Ｍ種類の優先順位パターンを順次形成する請求
項４に記載のパケットスイッチ。
【請求項６】前記入力部は、Ｎ個（Ｎは１以上の整
数）の入力ポートを含み、前記シャッフラは、前記Ｎ個の入力ポートからのＮ個のパケット転送要求の
優先順位を、Ｎ，Ｎ−１，…，２の最小公倍数に等しい
Ｍ種類の優先順位パターンが順次形成され、次いで、前
記Ｍ種類の優先順位パターンと異なる他のＭ種類の優先
順位パターンが順次形成されるように変更する請求項１
に記載のパケットスイッチ。
【請求項７】前記シャッフラは、前記Ｎ個の入力ポー
トからのパケット転送要求が初期設定される複数段の巡
回回路を含み、最後段以外の巡回回路は所定のタイミングで閉鎖される
ゲート回路を備え、該ゲート回路を経由して供給される
所定間隔で発生されるスロットパルスに同期して前記初
期設定されたパケット転送要求及び前段の巡回回路から
セットされたパケット転送要求を巡回させて前記後段の
巡回回路にセットし、最後段の巡回回路は、前記スロットパルスに同期して前
記初期設定されたパケット転送要求及び前段の巡回回路
からセットされたパケット転送要求を巡回させることに
より前記Ｍ種類の優先順位パターンを順次形成する請求
項６に記載のパケットスイッチ。
【請求項８】前記シャッフラは、Ｎ個の優先順位を表
す優先順位データが初期設定される複数段の巡回回路
と、最後段の巡回回路からの出力に応答して、前記Ｎ個の入
力ポートからのパケット転送要求の何れかを選択して出
力するＮ個のセレクタ、とを含み、最後段以外の巡回回路は、後段の巡回回路からの桁上げ
信号に同期して前記初期設定された優先順位データ及び
前段の巡回回路からセットされた優先順位データを巡回
させて前記後段の巡回回路にセットし、最後段の巡回回路は、所定間隔で発生されるスロットパ
ルスに同期して前記初期設定された優先順位データ及び
前段の巡回回路からセットされた優先順位データを巡回
させて前記Ｎ個のセレクタに供給し、以て前記Ｎ個のセ
レクタから前記Ｎ！種類の優先順位パターンを順次出力
させる請求項２に記載のパケットスイッチ。
【請求項９】前記シャッフラは、Ｎ個の優先順位を表
す優先順位データが初期設定される複数段の巡回回路
と、最後段の巡回回路からの出力に応答して、前記Ｎ個の入
力ポートからのパケット転送要求の何れかを選択して出
力するＮ個のセレクタ、とを含み、最後段以外の巡回回路は、所定間隔で発生されるスロッ
トパルスに同期して前記初期設定された優先順位データ
及び前段の巡回回路からセットされた優先順位データを
巡回させて前記後段の巡回回路にセットし、最後段の巡回回路は、前記スロットパルスに同期して前
記初期設定された優先順位データ及び前段の巡回回路か
らセットされた優先順位データを巡回させて前記Ｎ個の
セレクタに供給し、以て前記Ｎ個のセレクタから前記Ｍ
種類の優先順位パターンを順次出力させる請求項４に記
載のパケットスイッチ。
【請求項１０】パケットを入力する入力部と、前記入力部からのパケットをスイッチするスイッチ、と
が提供され、前記入力部からのパケット転送要求の優先順位をシャッ
フルし、該シャッフルによって優先順位が変更されたパケット転
送要求に基づいて前記スイッチの方路を設定し、前記シャッフルによって優先順位が変更されたパケット
転送要求に対応するパケット転送許可を生成し、該生成されたパケット転送許可の優先順位を前記シャッ
フルによって変更される前のパケット転送要求の優先順
位と同じになるようにリシャッフルし、該リシャッフルされたパケット転送許可を前記入力部に
返送する、パケットスイッチのスケジュール方法。
【請求項１１】前記入力部は、Ｎ個（Ｎは１以上の整
数）の入力ポートを含み、前記シャッフルするステップは、前記Ｎ個の入力ポートからのＮ個のパケット転送要求の
優先順位を、Ｎ！種類の優先順位パターンが順次形成さ
れるように変更する請求項１０に記載のパケットスイッ
チのスケジュール方法。
【請求項１２】前記入力部は、Ｎ個（Ｎは１以上の整
数）の入力ポートを含み、前記シャッフルするステップは、前記Ｎ個の入力ポートからのＮ個のパケット転送要求の
優先順位を、Ｎ，Ｎ−１，…，２の最小公倍数に等しい
Ｍ種類の優先順位パターンが順次形成されるように変更
する請求項１０に記載のパケットスイッチのスケジュー
ル方法。
【請求項１３】前記入力部は、Ｎ個（Ｎは１以上の整
数）の入力ポートを含み、前記シャッフルするステップは、前記Ｎ個の入力ポートからのＮ個のパケット転送要求の
優先順位を、Ｎ，Ｎ−１，…，２の最小公倍数に等しい
Ｍ種類の優先順位パターンが順次形成され、次いで、前
記Ｍ種類の優先順位パターンと異なる他のＭ種類の優先
順位パターンが順次形成されるように変更する請求項１
０に記載のパケットスイッチのスケジュール方法。