JP2001244354A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001244354A JP2001244354A JP2000056814A JP2000056814A JP2001244354A JP 2001244354 A JP2001244354 A JP 2001244354A JP 2000056814 A JP2000056814 A JP 2000056814A JP 2000056814 A JP2000056814 A JP 2000056814A JP 2001244354 A JP2001244354 A JP 2001244354A
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Abstract
(57)【要約】
【課題】 ソース・ドレイン形成時に生じやすいチャネ
リングを抑制できる半導体装置の製造方法を提供する。 【解決手段】 ＢｉＣＭＯＳ製造工程において、バイポ
ーラのベース層１０を形成し、多結晶シリコン膜１５と
絶縁膜１６を積層して形成した後、その積層をパターニ
ングしてエミッタ電極１７とゲート電極１８を形成す
る。次に、エミッタ電極１７とゲート電極１８の上に絶
縁膜１６を残存させたままソース、ドレイン形成用のイ
オン注入を行う。これにより、ゲート電極１８直下への
イオンの突き抜けを防止する。
リングを抑制できる半導体装置の製造方法を提供する。 【解決手段】 ＢｉＣＭＯＳ製造工程において、バイポ
ーラのベース層１０を形成し、多結晶シリコン膜１５と
絶縁膜１６を積層して形成した後、その積層をパターニ
ングしてエミッタ電極１７とゲート電極１８を形成す
る。次に、エミッタ電極１７とゲート電極１８の上に絶
縁膜１６を残存させたままソース、ドレイン形成用のイ
オン注入を行う。これにより、ゲート電極１８直下への
イオンの突き抜けを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にバイポーラとＣＭＯＳを混在した半導
体装置（ＢｉＣＭＯＳ）の製造方法に関するものであ
る。
方法に関し、特にバイポーラとＣＭＯＳを混在した半導
体装置（ＢｉＣＭＯＳ）の製造方法に関するものであ
る。
【０００２】
【従来の技術】ＢｉＣＭＯＳの製造工程において、ソー
ス、イオン注入によりドレイン拡散層を形成する時に、
ゲート電極である多結晶シリコン膜をイオンが突き抜け
ること（ハンプ現象）が問題であった。特に、ゲート酸
化膜やゲート電極を薄くしてデバイス形状を微細化する
際に問題となりやすい。
ス、イオン注入によりドレイン拡散層を形成する時に、
ゲート電極である多結晶シリコン膜をイオンが突き抜け
ること（ハンプ現象）が問題であった。特に、ゲート酸
化膜やゲート電極を薄くしてデバイス形状を微細化する
際に問題となりやすい。
【０００３】その解決手段として、図２にハンプ対策を
実現したトランジスタの製造方法を示す。従来の方法で
は、ゲート電極を構成する多結晶シリコン膜の表面をイ
オン注入により非晶質化（数１０ｎｍの非晶質層２２を
形成）した後、多結晶シリコン電極パターンを形成し、
ソースドレイン拡散層をイオン注入法により形成するこ
とにより、ソースドレインのイオン注入でのチャネリン
グによるハンプ現象を防止できるようにしていた。
実現したトランジスタの製造方法を示す。従来の方法で
は、ゲート電極を構成する多結晶シリコン膜の表面をイ
オン注入により非晶質化（数１０ｎｍの非晶質層２２を
形成）した後、多結晶シリコン電極パターンを形成し、
ソースドレイン拡散層をイオン注入法により形成するこ
とにより、ソースドレインのイオン注入でのチャネリン
グによるハンプ現象を防止できるようにしていた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法は、ゲート電極の多結晶シリコンを非晶質
化するための注入工程と、ソースドレイン拡散層を形成
するための注入工程の２回の注入を必要としており、イ
オン種が同一であっても工程数が増えることになる。ま
た、前者のイオン注入では、多結晶シリコンの表面層を
非晶質化するが、このとき後者のイオン注入で突き抜け
ないだけの厚みが必要であり、ばらつきを考慮に入れた
プロセス設計が必要になる。さらに微細化が進むにつれ
て、ゲート電極の多結晶シリコンの膜厚も薄くなるた
め、表面を非晶質化しても突き抜けが起こる確率が出て
くるという問題点がある。
来の製造方法は、ゲート電極の多結晶シリコンを非晶質
化するための注入工程と、ソースドレイン拡散層を形成
するための注入工程の２回の注入を必要としており、イ
オン種が同一であっても工程数が増えることになる。ま
た、前者のイオン注入では、多結晶シリコンの表面層を
非晶質化するが、このとき後者のイオン注入で突き抜け
ないだけの厚みが必要であり、ばらつきを考慮に入れた
プロセス設計が必要になる。さらに微細化が進むにつれ
て、ゲート電極の多結晶シリコンの膜厚も薄くなるた
め、表面を非晶質化しても突き抜けが起こる確率が出て
くるという問題点がある。
【０００５】請求項１記載の本発明は、上記従来の問題
点を解決するもので、多結晶シリコン膜上に絶縁膜を形
成することで、注入によるチャネリングを抑制して突き
抜けを防止できる半導体装置の製造方法を提供すること
を目的とする。
点を解決するもので、多結晶シリコン膜上に絶縁膜を形
成することで、注入によるチャネリングを抑制して突き
抜けを防止できる半導体装置の製造方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体装置の製造方法は、エミッタ電極お
よびゲート電極となる同一の多結晶シリコンを形成する
工程と、多結晶シリコンに一導電型の不純物イオンを注
入する工程と、多結晶シリコン上に絶縁膜を形成する工
程と、エミッタ電極とゲート電極を同時にパターン形成
し、ゲート電極の側壁にサイドウォール絶縁膜を形成す
る工程と、ＭＯＳ領域にソース、ドレイン領域を形成す
るために不純物イオン注入する工程を有し、このイオン
注入を１回のみで実施するものである。
に、本発明の半導体装置の製造方法は、エミッタ電極お
よびゲート電極となる同一の多結晶シリコンを形成する
工程と、多結晶シリコンに一導電型の不純物イオンを注
入する工程と、多結晶シリコン上に絶縁膜を形成する工
程と、エミッタ電極とゲート電極を同時にパターン形成
し、ゲート電極の側壁にサイドウォール絶縁膜を形成す
る工程と、ＭＯＳ領域にソース、ドレイン領域を形成す
るために不純物イオン注入する工程を有し、このイオン
注入を１回のみで実施するものである。
【０００７】本発明の方法によれば、バイポーラ形成工
程でＭＯＳのゲート電極の多結晶シリコン膜上に絶縁膜
を同時に形成できるので、多結晶シリコン表面を非晶質
化することなく、注入によるチャネリングを抑制して突
き抜けを防止できる。
程でＭＯＳのゲート電極の多結晶シリコン膜上に絶縁膜
を同時に形成できるので、多結晶シリコン表面を非晶質
化することなく、注入によるチャネリングを抑制して突
き抜けを防止できる。
【０００８】
【発明の実施の形態】以下、本発明の一実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【０００９】図１は本発明の一実施形態におけるＢｉＣ
ＭＯＳの製造工程を説明するための工程断面図である。
ＭＯＳの製造工程を説明するための工程断面図である。
【００１０】図１（ａ）において、半導体基板１上にｎ
+ 型埋め込み層２を形成し、ｎ型エピタキシャル層３を
成長した後、ＬＯＣＯＳ法などにより分離酸化膜４を形
成し、その後ｎ+型コレクタ電極引き出し領域５を形成
する。次に、ＭＯＳ領域のウェル形成として、高エネル
ギー注入により、ｐウェル６およびｎウェル７を形成す
る。次いで、全面に第一の多結晶シリコン８（例えば２
５０ｎｍ）を形成する。この第一の多結晶シリコン８
は、ベース電極になるものであり、ボロン等のｐ型不純
物イオンを注入した後、第一の多結晶シリコン８上の全
面にＣＶＤ法によりＳｉＯ2の第一の絶縁膜９（例えば
１６０ｎｍ）を形成する。この第一の絶縁膜９は、ベー
ス電極と後工程で形成されるエミッタ電極間の絶縁膜で
ある。
+ 型埋め込み層２を形成し、ｎ型エピタキシャル層３を
成長した後、ＬＯＣＯＳ法などにより分離酸化膜４を形
成し、その後ｎ+型コレクタ電極引き出し領域５を形成
する。次に、ＭＯＳ領域のウェル形成として、高エネル
ギー注入により、ｐウェル６およびｎウェル７を形成す
る。次いで、全面に第一の多結晶シリコン８（例えば２
５０ｎｍ）を形成する。この第一の多結晶シリコン８
は、ベース電極になるものであり、ボロン等のｐ型不純
物イオンを注入した後、第一の多結晶シリコン８上の全
面にＣＶＤ法によりＳｉＯ2の第一の絶縁膜９（例えば
１６０ｎｍ）を形成する。この第一の絶縁膜９は、ベー
ス電極と後工程で形成されるエミッタ電極間の絶縁膜で
ある。
【００１１】次に、図１（ｂ）に示すように、レジスト
マスクを用いて第一の絶縁膜９および第一の多結晶シリ
コン８をドライエッチングして、ベース電極１０を形成
し、その後熱処理（例えば９００℃、１５分）を加える
ことによりあらかじめベース電極１０内に導入されたボ
ロンがｎ型エピタキシャル層３内に熱拡散して活性化さ
れ外部ベース層１１が形成される。そしてベース電極開
口からボロンなどの不純物イオンを注入し、真性ベース
層１２を形成する。次いでベース開口側壁にサイドウォ
ール絶縁膜１３を形成する。
マスクを用いて第一の絶縁膜９および第一の多結晶シリ
コン８をドライエッチングして、ベース電極１０を形成
し、その後熱処理（例えば９００℃、１５分）を加える
ことによりあらかじめベース電極１０内に導入されたボ
ロンがｎ型エピタキシャル層３内に熱拡散して活性化さ
れ外部ベース層１１が形成される。そしてベース電極開
口からボロンなどの不純物イオンを注入し、真性ベース
層１２を形成する。次いでベース開口側壁にサイドウォ
ール絶縁膜１３を形成する。
【００１２】さらに図１（ｃ）に示すように、ゲート酸
化膜１４を形成し、ＭＯＳ領域のみ残す。その後第一の
絶縁膜９、サイドウォール絶縁膜１３およびゲート酸化
膜１４を覆うように、ＣＶＤ法により第二の多結晶シリ
コン１５（例えば、２００ｎｍ）を形成する。この第二
の多結晶シリコン１５はエミッタ電極およびゲート電極
になるものである。次に第二の多結晶シリコン１５上に
エミッタ拡散源となる砒素などのイオン注入を行う。次
いで第二の多結晶シリコン１５上の全面にＣＶＤ法によ
りＳｉＯ2の第二の絶縁膜１６（例えば１６０ｎｍ）を
形成する。この第二の絶縁膜１６はエミッタ拡散時の熱
処理による砒素のアウトディフュージョンを防ぐための
ものであり、このときゲート電極上にも同時に第二の絶
縁膜１６が形成されることになる。
化膜１４を形成し、ＭＯＳ領域のみ残す。その後第一の
絶縁膜９、サイドウォール絶縁膜１３およびゲート酸化
膜１４を覆うように、ＣＶＤ法により第二の多結晶シリ
コン１５（例えば、２００ｎｍ）を形成する。この第二
の多結晶シリコン１５はエミッタ電極およびゲート電極
になるものである。次に第二の多結晶シリコン１５上に
エミッタ拡散源となる砒素などのイオン注入を行う。次
いで第二の多結晶シリコン１５上の全面にＣＶＤ法によ
りＳｉＯ2の第二の絶縁膜１６（例えば１６０ｎｍ）を
形成する。この第二の絶縁膜１６はエミッタ拡散時の熱
処理による砒素のアウトディフュージョンを防ぐための
ものであり、このときゲート電極上にも同時に第二の絶
縁膜１６が形成されることになる。
【００１３】その後、図１（ｄ）に示すように、レジス
トマスクおよびドライエッチングによりエミッタ電極１
７およびゲート電極１８を同時に形成する。その後熱処
理（例えば９００℃、３０分）を加えることによりあら
かじめエミッタ電極１７内に導入された砒素がｎ型エピ
タキシャル層３内に熱拡散して活性化されエミッタ層１
９が形成される。この時、第二の絶縁膜１６がキャップ
膜として働き砒素の蒸発は抑制されるので安定してエミ
ッタ層１９が形成される。したがって、ｈＦＥが安定し
たバイポーラトランジスタを形成できる。
トマスクおよびドライエッチングによりエミッタ電極１
７およびゲート電極１８を同時に形成する。その後熱処
理（例えば９００℃、３０分）を加えることによりあら
かじめエミッタ電極１７内に導入された砒素がｎ型エピ
タキシャル層３内に熱拡散して活性化されエミッタ層１
９が形成される。この時、第二の絶縁膜１６がキャップ
膜として働き砒素の蒸発は抑制されるので安定してエミ
ッタ層１９が形成される。したがって、ｈＦＥが安定し
たバイポーラトランジスタを形成できる。
【００１４】引き続いて、ＭＯＳ領域にＬＤＤ(lightly
diffused drain)注入を施し、全面にＣＶＤ法によりサ
イドウォール用の絶縁膜２０を堆積し、エッチングによ
りゲート電極１８側壁にサイドウォール絶縁膜２０を形
成する。このサイドウォールエッチングにより、自己整
合的に形成されていたゲート電極１８上の第二の絶縁膜
１６はおよそ７０〜１００ｎｍ残っている。続いて、ソ
ースドレイン領域２１を形成するために、ＮｃｈＭＯＳ
トランジスタ領域にレジストマスクを用いてＡｓを注入
する。例えば、Ａｓイオンを３０ｋｅＶ、５．０×１０
15ｃｍ-2で注入を行う。このときＡｓ３０ｋｅＶにおけ
るＳｉＯ2中への平均飛程Ｒｐはおよそ０．０２μｍ、
Ｒｐ＋ΔＲｐは０．０３μｍであるため、ゲート電極１
８上の第二の絶縁膜１６によりＡｓイオンはトラップさ
れる。したがってＡｓイオンがゲート電極１８の多結晶
シリコン内に入ってチャネリングされゲート酸化膜１４
にまで影響を及ぼすことはなく、ソースドレイン領域を
注入１回のみで形成できることになる。ＰｃｈＭＯＳト
ランジスタについても同様の方法により、ＢＦ2注入に
よって形成し、ＭＯＳトランジスタを構成する。
diffused drain)注入を施し、全面にＣＶＤ法によりサ
イドウォール用の絶縁膜２０を堆積し、エッチングによ
りゲート電極１８側壁にサイドウォール絶縁膜２０を形
成する。このサイドウォールエッチングにより、自己整
合的に形成されていたゲート電極１８上の第二の絶縁膜
１６はおよそ７０〜１００ｎｍ残っている。続いて、ソ
ースドレイン領域２１を形成するために、ＮｃｈＭＯＳ
トランジスタ領域にレジストマスクを用いてＡｓを注入
する。例えば、Ａｓイオンを３０ｋｅＶ、５．０×１０
15ｃｍ-2で注入を行う。このときＡｓ３０ｋｅＶにおけ
るＳｉＯ2中への平均飛程Ｒｐはおよそ０．０２μｍ、
Ｒｐ＋ΔＲｐは０．０３μｍであるため、ゲート電極１
８上の第二の絶縁膜１６によりＡｓイオンはトラップさ
れる。したがってＡｓイオンがゲート電極１８の多結晶
シリコン内に入ってチャネリングされゲート酸化膜１４
にまで影響を及ぼすことはなく、ソースドレイン領域を
注入１回のみで形成できることになる。ＰｃｈＭＯＳト
ランジスタについても同様の方法により、ＢＦ2注入に
よって形成し、ＭＯＳトランジスタを構成する。
【００１５】以上のように構成された本実施形態の半導
体装置の製造方法によれば、バイポーラ形成工程でＭＯ
Ｓのゲート電極の多結晶シリコン膜上に絶縁膜を同時に
形成できるので、ソースドレイン領域形成を注入工程１
回のみで、多結晶シリコン表面を非晶質化することな
く、注入によるチャネリングを抑制して突き抜けを防止
できる。また、ゲート電極の多結晶シリコンは絶縁膜で
覆われているので、注入およびアッシング（レジストの
灰化処理）によるチャージアップを抑制してゲート破壊
を防止できる。
体装置の製造方法によれば、バイポーラ形成工程でＭＯ
Ｓのゲート電極の多結晶シリコン膜上に絶縁膜を同時に
形成できるので、ソースドレイン領域形成を注入工程１
回のみで、多結晶シリコン表面を非晶質化することな
く、注入によるチャネリングを抑制して突き抜けを防止
できる。また、ゲート電極の多結晶シリコンは絶縁膜で
覆われているので、注入およびアッシング（レジストの
灰化処理）によるチャージアップを抑制してゲート破壊
を防止できる。
【００１６】以上に本発明の実施形態を説明したが、本
発明は前記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲で種々変更可能である。例えば、ゲ
ート電極を多結晶シリコンと記載しているが、アモルフ
ァスシリコンやドープト多結晶シリコンなどでもよい。
アモルファスシリコンの場合でも、途中工程で６００℃
以上の熱処理を施すと結晶化するため、本実施形態のよ
うな方法が必要である。
発明は前記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲で種々変更可能である。例えば、ゲ
ート電極を多結晶シリコンと記載しているが、アモルフ
ァスシリコンやドープト多結晶シリコンなどでもよい。
アモルファスシリコンの場合でも、途中工程で６００℃
以上の熱処理を施すと結晶化するため、本実施形態のよ
うな方法が必要である。
【００１７】
【発明の効果】以上説明したように本発明によれば、バ
イポーラ形成工程でＭＯＳのゲート電極の多結晶シリコ
ン膜上に絶縁膜を同時に形成できるので、多結晶シリコ
ン表面を非晶質化することなく、注入によるチャネリン
グを抑制して突き抜けを防止できる。またチャージアッ
プを抑制してゲート破壊を防止できるので、簡便な構成
で品質向上が可能な優れた半導体装置を実現できるもの
である。
イポーラ形成工程でＭＯＳのゲート電極の多結晶シリコ
ン膜上に絶縁膜を同時に形成できるので、多結晶シリコ
ン表面を非晶質化することなく、注入によるチャネリン
グを抑制して突き抜けを防止できる。またチャージアッ
プを抑制してゲート破壊を防止できるので、簡便な構成
で品質向上が可能な優れた半導体装置を実現できるもの
である。
【図１】本発明の一実施形態における半導体装置の製造
方法を説明するための工程断面図
方法を説明するための工程断面図
【図２】従来の半導体装置の製造方法を説明するための
工程断面図
工程断面図
１ 半導体基板 ２ ｎ+型埋め込み層 ３ ｎ型エピタキシャル層 ４ 分離酸化膜 ５ ｎ+型コレクタ電極引き出し領域 ６ ｐウェル ７ ｎウェル ８ 第一多結晶シリコン ９ 第一絶縁膜 １０ ベース電極 １１ 外部ベース層 １２ 真性ベース層 １３ サイドウォール絶縁膜 １４ ゲート酸化膜 １５ 第二多結晶シリコン １６ 第二絶縁膜 １７ エミッタ電極 １８ ゲート電極 １９ エミッタ層 ２０ サイドウォール絶縁膜 ２１ ソースドレイン領域 ２２ 非晶質層
Claims (2)
- 【請求項１】 自己整合型高周波バイポーラトランジス
タとＣＭＯＳトランジスタとを同一の半導体基板に形成
するＢｉＣＭＯＳ半導体装置の製造方法であって、エミ
ッタ電極およびゲート電極となる同一の多結晶シリコン
膜を形成する工程と、前記多結晶シリコン膜に一導電型
の不純物イオンを注入する工程と、前記多結晶シリコン
上に絶縁膜を形成する工程と、前記エミッタ電極と前記
ゲート電極を同時にパターン形成し、前記ゲート電極の
側壁にサイドウォール絶縁膜を形成する工程と、前記Ｃ
ＭＯＳ領域にソース、ドレイン領域を形成するために不
純物イオンをそれぞれ注入する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項２】 エミッタ電極およびゲート電極として形
成した多結晶シリコン膜に非結晶シリコンを形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000056814A JP2001244354A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000056814A JP2001244354A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244354A true JP2001244354A (ja) | 2001-09-07 |
Family
ID=18577701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000056814A Pending JP2001244354A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486112B1 (ko) * | 2002-08-02 | 2005-04-29 | 매그나칩 반도체 유한회사 | 바이 씨 모스 트랜지스터의 제조방법 |
| KR100671691B1 (ko) | 2005-04-06 | 2007-01-19 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 반도체소자의 제조 방법 |
-
2000
- 2000-03-02 JP JP2000056814A patent/JP2001244354A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486112B1 (ko) * | 2002-08-02 | 2005-04-29 | 매그나칩 반도체 유한회사 | 바이 씨 모스 트랜지스터의 제조방법 |
| KR100671691B1 (ko) | 2005-04-06 | 2007-01-19 | 매그나칩 반도체 유한회사 | 바이폴라 트랜지스터의 제조 방법 및 이를 이용한 반도체소자의 제조 방법 |
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